JP2023516811A - 画定されたハードマスク開口を有する発光ダイオードデバイ - Google Patents

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Abstract

発光ダイオード(LED)デバイスが記載されており、LEDデバイスは、画素を画定する複数のメサであり、各メサは半導体層を含み、複数のメサ各々の間の空間内のNコンタクト材料であって、P型層及び活性領域の側壁を金属から絶縁する誘電材料と、を備える。半導体層の上方にハードマスク層があり、ハードマスク層は、複数の開口を有し、各開口は、ライナー層で部分的に充填され、P金属材料プラグで部分的に充填されており、P金属材料プラグは幅を有し、ハードマスク層上にパシベーション膜があり、パシベーション膜は、幅を画定する複数のパシベーション膜開口を有し、各パシベーション膜開口の幅は、P金属材料プラグ及びライナー層の組合せの幅未満である。

Description

本開示の実施形態は、概して発光ダイオード(LED)デバイス及びその製造方法に関する。より具体的には、実施形態は、ハードマスク層に画定された開口を含む多層複合膜を備える発光ダイオードデバイスに向けられる。
発光ダイオード(LED)は、電流が流れると可視光を発する半導体光源である。LEDはP型半導体とN型半導体を組み合わせたものである。LEDは一般的にIII-V族化合物半導体を使用する。III-V族化合物半導体は、他の半導体を使用するデバイスよりも高い温度で安定に動作する。III-V族化合物は通常、サファイア酸化アルミニウム(Al2O3)又は炭化ケイ素(SiC)で形成された基板上に形成される。
ウェアラブルデバイス、ヘッドマウントディスプレイ、大面積ディスプレイなどのさまざまな新生ディスプレイ用途では、横方向の寸法が100μm×100μm未満になる高密度のマイクロLED(μLED又はuLED)のアレイで構成される小型チップが必要とされている。マイクロLED(uLED)は、通常、直径又は幅が約50μmより小さい寸法を有し、赤色、青色、及び緑色の波長を含むマイクロLEDを近接して配置することによってカラーディスプレイの製造に使用される。一般に、個々のマイクロLEDダイから構築されたディスプレイを組み立てるために、2つのアプローチが利用されてきた。第1は、ピックアンドプレースのアプローチであり、個々の青、緑、赤の波長のマイクロLEDをピックアップ、位置合わせ、そしてバックプレーンに取り付けし、その後、バックプレーンをドライバ集積回路に電気的に接続する。各マイクロLEDのサイズが小さいため、この組み立てシーケンスは遅く、製造エラーの影響を受ける。さらに、ディスプレイの高解像度要件を満たすためにダイのサイズが小さくなると、必要な寸法のディスプレイを配置するために、各ピックアンドプレース操作において、ますます多くのダイを移送する必要がある。第2のアプローチは、例えばモノリシックダイ又はアレイ又はマトリクスなどのLEDのグループをバックプレーンにボンディングすることであり、これはピックアンドプレースに関連する個々のLEDの扱いを排除する。そのため、LEDバックプレーンへのボンディングに事後的に使用される可能性のあるLEDのグループを効率的に準備する方法を開発する必要がある。
本開示の実施形態は、発光ダイオード(LED)デバイスに向けられ、LEDデバイスは、
画素を画定する複数のメサであり、メサの各々は半導体層を含み、半導体層はN型層、活性領域及びP型層を含み、メサの各々はその幅以下の高さを有する、複数のメサと;
各メサ間の空間内のNコンタクト材料であり、メサの各々の間の光学的分離を提供し、N型層の側壁に沿ってメサの各々のN型層に電気的に金属がコンタクトする、Nコンタクト材料と;
P型層及び活性領域の側壁をNコンタクト材料から絶縁する誘電材料と;
半導体層の上方のハードマスク層であって、ハードマスク層はその中に複数の開口を有し、複数の開口の各々はライナー層で部分的に充填されており、P金属材料プラグで部分的に充填されており、P金属材料プラグは幅を有する、ハードマスク層と;
ハードマスク層上のパシベーション膜であって、パシベーション膜は、幅を画定する複数のパシベーション膜開口を有し、各パシベーション膜開口の幅は、P金属材料プラグ及びライナー層の組合せの幅未満である、パシベーション膜と;を備える。
本開示の実施形態は発光ダイオード(LED)デバイスに向けられ、LEDデバイスは:
画素を画定する複数のメサであり、メサの各々は半導体層を含み、半導体層はN型層、活性領域及びP型層を含み、メサの各々はその幅以下の高さを有する、複数のメサと;
メサの各々間の空間内の金属であり、金属は、各メサ間の光学的分離を提供し、N型層の側壁に沿って各メサのN型層に電気的にコンタクトする、金属と;
P型層及び活性領域の側壁を金属から絶縁する誘電材料と;
P型層上の電流拡散層であって、第1部分及び第2部分を有する電流拡散層と;
電流拡散層の第1部分上のPコンタクト層と;
電流拡散層の第2部分上の誘電層と;
Pコンタクト層を覆うガード層と;
電流拡散層の第2セクションの上方のガード層の第1セクション上のハードマスク層であって、ハードマスク層は、開口を有し、開口は、ライナー層で部分的に充填されているとともに、P金属材料プラグで部分的に充填されている、ハードマスク層と;
幅を有するP金属材料プラグ及びライナー層の組合せと;
ハードマスク層上のパシベーション膜であって、パシベーション膜は、幅を画定するパシベーション膜開口を有し、パシベーション膜開口の幅は、P金属材料プラグ及びライナー層の組合せの幅未満であり、パシベーション膜は、P金属材料プラグの一部及びライナー層の表面を覆う、パシベーション膜と、を備える。
さらなる実施形態は、発光ダイオードデバイス(LEDデバイス)の製造方法に向かい、方法は、
基板上に、N型層、活性領域及びP型層を有する複数の半導体層を堆積するステップと;
P型層にわたってハードマスク層を堆積するステップと;
ハードマスク層及び半導体層の一部をエッチングして、画素を画定する複数のメサ及びトレンチを形成する、ステップであって、複数のメサの各々は半導体層を有し、メサの各々は、その幅以下の高さを有する、ステップと;
トレンチ内に誘電材料を堆積するステップと;
ハードマスク層内に開口を形成し半導体層をエッチングして、基板の表面及びN型層の側壁を露出させる、ステップと;
ライナー層を、基板、N型層、誘電材料、ハードマスク層内の開口の表面上を含む、基板上に堆積するステップと;
ライナー層上に電極金属を堆積するステップと;
基板を平坦化して、ハードマスク層の開口内のライナー層上にP金属材料プラグ及びN型層の側壁に沿って各メサのN型層を電気的にコンタクトするNコンタクト材料を形成する、ステップであって、ハードマスク層の開口内のライナー層及びP金属材料の組合せは幅を有する、ステップと;
基板上にパシベーション層を形成し、幅を画定するパシベーション層内に開口を形成するステップであって、パシベーション層内の各開口膜開口の幅は、P金属材料プラグ及びライナー層の組合せの幅未満である、ステップと、を含む。
本開示の上記の特徴を詳細に理解できるように、上記で簡単に要約された開示のより具体的な説明は、添付の図面に例示されるいくつかの実施形態を参照することによって得ることができる。しかしながら、添付の図面は、本開示の典型的な実施形態のみを示しており、したがって、本開示が他の同様に有効な実施形態を認める可能性があるため、その範囲を限定するものとはみなされないことに留意されたい。本明細書に記載の実施形態は、添付図面の図において限定ではなく例として示され、同様の参照は同様の要素を示す。
図1Aは、1つ以上の実施形態による基板上に堆積された半導体層、金属層(例えば、pコンタクト層)、及び誘電体層(例えば、ハードマスク層)のスタックの断面を示す図である。 図1Bは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後の積層体の断面を示す図である。 図1Cは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Dは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Eは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Fは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Gは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Hは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Iは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Jは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Kは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Lは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Mは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップ後のスタックの断面を示す図である。 図1Nは、図1Eにおいて点線縁1Nによって示される、図1Eのスタックを部分的に拡大して示す図である。 図1Oは、1つ以上の実施形態によるLEDデバイス製造中の1つのステップにおいて完成したスタックの断面を示す図である。 図2は、1つ以上の実施形態によるLEDアレイの平面図を示す図である。 図3Aは、1つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図3Bは、1つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図3Cは、1つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図3Dは、1つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図3Eは、1つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図3Fは、1つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図4は、1つ以上の実施形態によるLEDデバイスの断面図を示す。 図5Aは、画素化された共通カソード作成する実施形態のための図1Gの変形例を示す図である。 図5Bは、図5Aによるスタックのさらなる処理に基づく図1Oの変形例を示す図である。
理解を容易にするため、可能であれば同一の参照番号を使用して、図面に共通する同一の要素を示している。図面は縮尺どおりに描かれていない。たとえば、メサの高さと幅はスケールに合わせて描画されていない。
開示のいくつかの例示的な実施形態を説明する前に、開示は、以下の説明に記載されている構造又はプロセスステップの詳細に限定されないことを理解されたい。方法及び装置は、他の実施形態で実現化可能であり、実施可能であるか、又は種々の方法で実行可能である。
1つ以上の実施形態によって、本明細書で使用される用語「基板(substrate)」は、プロセスが作用する表面又は表面の部分を有する、中間又は最終の構造を指す。さらに、いくつかの実施形態における基板への言及は、文脈が明確にそうでないことを示さない限り、基板の一部のみを指すこともある。さらに、いくつかの実施形態による基板上への堆積についての言及は、むき出しの基板上への堆積、又は、1つ以上の膜、フィーチャ若しくは材料がその上に堆積又は形成された基板上への堆積を含む。
1つ以上の実施形態において、「基板」とは、任意の基板、又は製造プロセス中に膜処理が実行される基板上に形成された材料表面を意味する。例示的な実施形態では、処理が行われる基板表面には、用途に応じて、シリコン、シリコン酸化物、シリコンオンインシュレータ(SOI)、歪シリコン、アモルファスシリコン、ドープシリコン、炭素ドープシリコン酸化物、ゲルマニウム、ガリウムヒ化、ガラス、サファイア、及び金属、金属窒化物、III族窒化物(例:GaN、AlN、InN、合金)、金属合金、その他の導電性材料などのその他の適切な材料が含まれる。基板には、発光ダイオード(LED)デバイスが含まれるが、これに限定されない。いくつかの実施形態における基板は、基板表面を研磨、エッチング、還元(reduce)、酸化、水酸化、アニール、UV硬化、電子ビーム硬化及び/又は焼成する前処理プロセスに曝される。基板自体の表面に直接膜処理を行うことに加えて、いくつかの実施形態では、開示されているフィルム処理ステップのいずれかは、基板上に形成された下地層上でも行われ、「基板表面」という用語は、文脈が示すように、かかる下地層を含むことを意図している。したがって、例えば、膜/層又は部分的な膜/層が基板表面上に堆積された場合、新しく堆積された膜/層の露出面が基板表面となる。
「ウェハ」及び「基板」という用語は、本開示においては同じ意味で使用される。したがって、ここで使用されるように、ウェハはここで説明するLEDデバイスの形成のための基板として機能する。
マイクロLED(uLED)とは、100マイクロメートル未満の1つ以上の特性寸法(例えば、高さ、幅、深さ、厚さなどの寸法)を有する発光ダイオードを指す。1つ以上の実施形態において、高さ、幅、深さ、厚さの1つ以上の寸法は、2から25マイクロメートルの範囲の値を有する。
図1Aは、1つ以上の実施形態によるLEDデバイス製造のステップ中に基板上に堆積した半導体層、金属層(例えば、pコンタクト層)、及び誘電体層(例えば、ハードマスク層)のスタックの断面図である。図1Aを参照すると、基板102上に半導体層104が成長している。1つ以上の実施形態による半導体層104は、エピタキシャル層、III族窒化物層又はエピタキシャルIII族窒化物層を含む。
基板は、当業者に知られている任意の基板であってもよい。1つ以上の実施形態では、基板は、サファイア、炭化ケイ素、シリコン(Si)、石英、酸化マグネシウム(MgO)、酸化亜鉛(ZnO)、スピネルなどのうちの1つ以上を含む。1つ以上の実施形態では、基板は(1つ以上の)エピタキシャル層の成長の前にパターン化されていない。したがって、いくつかの実施形態では、基板はパターン化されておらず、平坦又は実質的に平坦であるとみなすことができる。他の実施形態では、基板はパターン化される、例えばパターン化されたサファイア基板(PSS)であることができる。
1つ以上の実施例では、半導体層104はIII族窒化物材料を含み、特定の実施例ではエピタキシャルIII族窒化物材料を含む。いくつかの実施形態では、III族窒化物材料は、ガリウム(Ga)、アルミニウム(Al)、及びインジウム(In)のうちの1つ以上を含む。したがって、いくつかの実施形態では、半導体層104は、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、窒化インジウム(InN)、窒化アルミニウムガリウム(AlGaN)、窒化インジウムガリウム(InGaN)、窒化インジウムアルミニウム(InAlN)、窒化アルミニウムインジウムガリウム(AlInGaN)などのうちの1つ以上からなる。1つ以上の具体的な実施例では、半導体層104は、p型層、活性領域、及びn型層を含む。1つ以上の実施例では、半導体層104はIII族窒化物材料を含み、特定の実施例ではエピタキシャルIII族窒化物材料を含む。いくつかの実施形態では、III族窒化物材料は、ガリウム(Ga)、アルミニウム(Al)、及びインジウム(In)のうちの1つ以上を含む。したがって、いくつかの実施形態では、半導体層104は、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、窒化インジウム(InN)、窒化アルミニウムガリウム(AlGaN)、窒化インジウムガリウム(InGaN)、窒化インジウムアルミニウム(InAlN)、窒化アルミニウムインジウムガリウム(AlInGaN)などのうちの1つ以上からなる。1つ以上の具体的な実施例では、半導体層104は、p型層、活性領域、及びn型層を含む。
1つ以上の実施形態では、基板102を有機金属気相エピタキシ(MOVPE)リアクタに入れ、LEDデバイス層をエピタキシして半導体層104を成長させる。
1つ以上の実施形態では、半導体層104は、非ドープIII族窒化物材料とドープIII族窒化物材料のスタックから成る。III族窒化物材料は、p型又はn型のIII族窒化物材料が必要かどうかに応じて、シリコン(Si)、酸素(O)、ホウ素(B)、リン(P)、ゲルマニウム(Ge)、マンガン(Mn)又はマグネシウム(Mg)の1つ以上をドープすることができる。特定実施例において、半導体層104は、N形層104n、活性領域106及びP型層104pから成る。
1つ以上の実施形態では、半導体層104は、約2μm~約10μmの範囲の複合厚さを有し、その範囲は、約2μm~約9μm、2μm~約8μm、2μm~約7μm、2μm~約6μm、2μm~約5μm、2μm~約4μm、2μm~約3μm、3μm~約10μm、3μm~約9μm、3μm~約8μm、3μm~約7μm、3μm~約6μm、3μm~約5μm、3μm~約4μm、4μm~約10μm、4μmから約9μm、4μm~約8μm、4μm~約7μm、4μm~約6μm、4μm~約5μm、5μm~約10μm、5μm~約9μm、5μm~約8μm、5μm~約7μm、5μm~約6μm、6μm~約10μm、6μm~約9μm、6μm~約8μm、6μm~約7μm、7μm~約10μm、7μm~約9μm、又は7μm~約8μmの範囲を含む。
1つ以上の実施例では、活性領域106は、n型層104nとp型層104pとの間に形成される。活性領域106は、当業者に知られている任意の適切な材料で構成することができる。1つ以上の実施例では、活性領域106は、III族窒化物材料の多重量子井戸(MQW)と、III族窒化物電子ブロッキング層から構成される。
1つ以上の実施例では、Pコンタクト層105とハードマスク層108がp型層104p上に堆積される。図に示すように、Pコンタクト層はp型層104p上に堆積し、ハードマスク層108はPコンタクト層上にある。いくつかの実施例では、Pコンタクト層105は、p型層104pの直接上に堆積する。他の実施例では、図示されていないが、p型層104pとPコンタクト層105の間に1つ以上の追加層が存在し得る。いくつかの実施例では、ハードマスク層108はPコンタクト層105の直接上に堆積する。他の実施形態では、図示されていないが、ハードマスク層108とPコンタクト層105の間に1つ以上の追加層が存在し得る。ハードマスク層108及びPコンタクト層105は、当業者に知られている任意の適切な技術によって堆積させることができる。1つ以上の実施形態では、ハードマスク層108とPコンタクト層105は、スパッタ堆積、原子層堆積(ALD)、化学気相堆積(CVD)、物理気相堆積(PVD)、プラズマ強化原子層堆積(PEALD)、プラズマ強化化学気相堆積(PECVD)の1つ以上によって堆積される。
ここでいう「スパッタ堆積(Sputter deposition)」とは、スパッタリングによる薄膜堆積の物理気相堆積(PVD)法を指す。スパッタ堆積では、金属などの材料がソースであるターゲットから基板上に放出される。この技術は、ソース材料であるターゲットのイオン衝撃に基づいている。イオン衝撃は、純粋に物理的なプロセス、すなわちターゲット材料のスパッタリングにより蒸気になる。
本明細書のいくつかの実施形態によって使用される場合、「原子層堆積」(ALD)又は「循環堆積(cyclical deposition)」とは、基板表面に薄膜を堆積させるために使用される気相技術を指す。ALDのプロセスは、基板の表面又は基板の一部を交互の前駆体、すなわち2つ以上の反応性化合物に曝して、基板表面上に材料の層を堆積させることを含む。基板が交互の前駆体に曝される場合に、それらの前駆体は順次又は同時に導入される。それらの前駆体は処理チャンバの反応ゾーンに導入され、それらの前駆体に基板又は基板の一部が別々に曝される。
いくつかの実施形態によって、本明細書で使用されるように、「化学気相堆積(CVD)」は、基板表面上の化学物質の分解によって材料の膜が気相から堆積されるプロセスを指す。CVDでは、基板表面を前駆体及び/又は共反応物(co-reagents)に同時に又は実質的に同時にさらす。本明細書で使用される「実質的に同時に」とは、同時フロー又は前駆体の暴露の大部分が重複する場所のいずれかを指す。
いくつかの実施形態によってここで使用されるように、「プラズマ強化原子層堆積(PEALD)」は基板上に薄膜を堆積する技術を指す。熱ALDプロセスと比較したPEALDプロセスのいくつかの例では、同じ化学前駆体から材料が形成されることができるが、より高い堆積速度とより低い温度における。PEALDプロセスは、一般に、反応ガスと反応プラズマを、チャンバ内に基板を有するプロセスチャンバー内に順次導入する。最初の反応ガスはプロセスチャンバー内でパルスされ、基板表面に吸着される。その後、反応プラズマはプロセスチャンバー内にパルスされ、第1反応ガスと反応して、例えば基板上に薄膜のような堆積材料を形成する。熱ALDプロセスと同様に、各反応物を配送する間にパージステップを行うことができる。
1つ以上の実施形態によって本明細書で使用される「プラズマ強化化学気相堆積(PECVD)」とは、基板上に薄膜を堆積する技術を指す。PECVDプロセスでは、気相又は液相であるソース材料、例えばキャリアガス中に取り込まれた液相III族窒化材料の蒸気又は気相III族窒化材料は、PECVDチャンバ内に導入される。プラズマ起動ガスもチャンバに導入される。チャンバ内でプラズマが生成されると、励起ラジカルが生成される。励起されたラジカルは、チャンバ内に配置された基板の表面に化学的に結合し、その上に所望の膜を形成する。
1つ以上の実施形態では、ハードマスク層108は、当該技術分野で知られている材料及びパターン形成技術を使用して製造することができる。いくつかの実施形態では、ハードマスク層108は、金属又は誘電材料を含む。適切な誘電材料には、シリコン酸化物(SiO)、シリコン窒化物(SiN)、炭化ケイ素(SiC)、酸化アルミニウム(AlOx)、窒化アルミニウム(AlN)及びそれらの組み合わせが含まれるが、これらに限定されない。当業者は、酸化ケイ素を表すためにSiOのような式を使用することは、元素間の特定の化学量論的関係を暗示するものではないことが認識されるであろう。式は、単にフィルムの基本部材を識別するだけである。
1つ以上の実施形態では、Pコンタクト層105は当業者に知られている任意の適切な金属を含むことができる。1つ以上の実施形態では、Pコンタクト層105は銀(Ag)を含む。
図1Bは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Bを参照すると、ハードマスク層108及びPコンタクト層105は、パターン化されて、ハードマスク層108及びPコンタクト層105内に少なくとも1つの開口110を形成し、それぞれ、半導体層104の頂部表面104t及びハードマスク層108及びPコンタクト層105の側壁108s、105sを露出する。
1つ以上の実施形態では、ハードマスク層108及びPコンタクト層105は、当業者に知られている適切なパターニング技術によってパターニングされる。1つ以上の実施形態では、ハードマスク層108及びPコンタクト層105はエッチングによってパターニングされる。1つ以上の実施形態によれば、従来の、マスキング、湿式エッチング及び/又は乾式エッチングのプロセスを使用することができ、ハードマスク層108及びPコンタクト層105をパターン化することができる。
他の実施形態では、ナノインプリントリソグラフィを使用して、パターンをハードマスク層108及びPコンタクト層105に転写する。1つ以上の実施形態では、ハードマスク層108とPコンタクト層105を効果的にエッチングするが、p型層104pを非常にゆっくり又は全くエッチングしない条件を用いて、反応性イオンエッチング(RIE)ツール内で基板102をエッチングする。換言すると、エッチングはp型層104pにわたるPコンタクト層105及びハードマスク層108に選択的である。パターニングステップでは、所望のパターンを達成するためにマスキング技術を使用できることが理解される。
図1Cは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Cを参照すると、半導体層104の頂部表面104t上と、ハードマスク層108及びPコンタクト層105の側壁108s,105s上と、に内側スペーサ112が堆積されている。内側スペーサ112は、当業者に知られている任意の適切な材料でを含むことができる。1つ以上の実施形態では、内側スペーサ112は誘電材料を含む。内側スペーサを形成する材料の堆積は、典型的には基板表面に対してコンフォーマルに行われ、続いて、半導体層104の頂部表面104bではなく、側壁108s、105s上に内側スペーサを得るためのエッチングが行われる。
ここで使用される「誘電(dielectric)」という用語は、印加された電場によって分極することができる電気絶縁体材料を指す。1つ以上の実施形態において、内側スペーサ112は、例えば、酸化ケイ素(SiO)、酸化アルミニウム(Al)などの酸化物、例えば、窒化ケイ素(Si)などの窒化物を含むが、これらに限定されない。1つ以上の実施形態では、誘電体内側スペーサ112は窒化ケイ素(Si)を含む。他の実施形態では、内側スペーサ112は酸化ケイ素(SiO)を含む。いくつかの実施形態では、内側スペーサ112組成は理想的な分子式に対して非化学量論的である。例えば、いくつかの実施形態では、誘電体層は、酸化物(例えば、酸化ケイ素、酸化アルミニウム)、窒化物(例えば、窒化ケイ素(SiN))、オキシカーバイド(例えば、炭化ケイ素(SiOC))、及びオキシニトロカーバイド(例えば、シリコンオキシカルボニトライド(SiNCO))を含むが、これらに限定されない。
いくつかの実施形態では、内側スペーサ112は分布型ブラッグ反射器(DBR)であることができる。本明細書において「分布型ブラッグ反射器(distributed Bragg reflector)」とは、屈折率の変化を伴う交互の薄膜材料、例えば高屈折率及び低屈折率、の多層スタックから形成される構造(例えば鏡)を指す。
1つ以上の実施形態では、内側スペーサ112は、スパッタ堆積、原子層堆積(ALD)、化学気相堆積(CVD)、物理気相堆積(PVD)、プラズマ強化原子層堆積(PEALD)、プラズマ強化化学堆積(PECVD)のうちの1つ以上により堆積される。
1つ以上の実施形態では、内側スペーサ112は、約200nm~約1μmの範囲内の厚さ、例えば、約300nm~約1μm、約400nm~約1μm、約500nm~約1μm、約600nm~約1μm、約700nm~約1μm、約800nm~約1μm、約900nm~約1μm、約200nm~約900nm、約300nm~約900nm、約400nm~約900nm、約500nm~約900nm、約600nm~約900nm、約700nm~約900nm、約800nm~約900nm、約200nm~約800nm、約300nm~約800nm、約400nm~約800nm、約500nm~約800nm、約600nm~約800nm、約700nm~約800nm、約200nm~約700nm、約300nm~約700nm、約400nm~約700nm、約500nm~約700nm、約600nm~約700nm、約200nm~約600nm、約300nm~約600nm、約400nm~約600nm、約500nm~約600nm、約200nm~約500nm、約300nm~約500nm、約300nm~約400nm、約200nm~約400nm、又は約300nm~約400nmの厚さを有する。
図1Dは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Dを参照すると、半導体層104はエッチングされ、少なくとも1つのメサ、例えば第1メサ150a及び第2メサ150bを形成する。図1Dに示す実施形態では、第1メサ150a及び第2メサ150bは、トレンチ111と称されるトレンチ111によって分離されている。各トレンチ111は側壁113を有する。
図1Eは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Eを参照すると、トレンチ111の側壁113上に外側スペーサ114が堆積している。外側スペーサ114は、当業者に知られている任意の適切な材料で構成することができる。1つ以上の実施形態では、外側スペーサ114は誘電材料を含む。図1Iを参照して以下に説明するように、誘電材料は、P型層104pの側壁(側壁104s)及び活性領域106の側壁(側壁106s)を、トレンチ111内に堆積する金属から絶縁する。外側スペーサを形成する材料の堆積は、通常、基板表面に対してコンフォーマルに行われ、その後、エッチングされて、トレンチの側部又はハードマスク層の頂部ではなく、トレンチの側壁上に外側スペーサが得られる。
1つ以上の実施形態において、外側スペーサ114は、例えば、酸化ケイ素(SiO)、酸化アルミニウム(Al)などの酸化物、例えば、窒化ケイ素(Si)などの窒化物を含むことができる。1つ以上の実施形態において、外側スペーサ114は、窒化ケイ素(Si)を含む。他の実施態様において、外側スペーサ114は、シリコン酸化物(SiO)を含む。いくつかの実施形態では、外側スペーサ114は分布型ブラッグ反射器(DBR)であることができる。
1つ以上の実施形態では、外側スペーサ114は、スパッタ堆積、原子層堆積(ALD)、化学気相堆積(CVD)、物理気相堆積(PVD)、プラズマ強化原子層堆積(PEALD)、プラズマ強化化学堆積(PECVD)のうちの1つ以上により堆積される。
図1Nは、図1Eにおいて点線縁1Nによって示される、図1Eのスタックの一部を拡大して示す図である。
1つ以上の実施形態では、図1B、図1E及び図1Nに示すように、第1メサ150a及び第2メサ150b上のPコンタクト層105の隣接するエッジ105e間に、ダークスペース又はダークスペースギャップ117が形成される。1つ以上の実施形態では、第1メサ150a及び第2メサ150b上のPコンタクト層105の隣接するエッジ105eの間に形成されるダークスペースギャップ117は、10μm~0.5μmの範囲、又は、9μm~0.5μmの範囲、又は、8μm~0.5μmの範囲、又は、7μmから0.5μmの範囲、又は、6μmから0.5μmの範囲、又は、5μmから0.5μmの範囲、又は、4μmから0.5μmの範囲、又は、3μmから0.5μmの範囲に形成される。他の実施形態では、第1メサ150a及び第2メサ150b上のPコンタクト層105の隣接するエッジ105e間に形成されるダークスペースギャップ117は、10μm~4μmの範囲、例えば8μm~4μmの範囲にある。LEDデバイス100の実施形態では、複数の離間したメサ150a、150bの各々は、複数のメサ150a、150の各々の部分を横切って延在してエッジ105eを含む、導電性かつ反射性のPコンタクト層105と、複数の離間したメサ各々の間のトレンチ11と、を備え、その結果、1μm~100μm、40μm~100μm、41μm~100μm、及びそれらの間の全ての値及び部分範囲を含む範囲の画素ピッチ、及び、画素ピッチの20%未満のPコンタクト層の隣接するエッジ間のダークスペースギャップ117となる。いくつかの実施形態では、画素ピッチは5μm~100μm、10μm~100μm又は15μm~100μmの範囲である。いくつかの実施形態では、画素ピッチが10μm~100μmの範囲にある場合、Pコンタクト層の隣接するエッジ間のダークスペースギャップ117は、画素ピッチの1%を超え、ピクセルピッチの20%、19%、18%、17%、16%、15%、14%、13%、12%、11%、10%、9%、8%、7%、6%、又は5%未満である。
1つ以上の実施形態において、離間したメサ150a、150b各々は側壁104sを含み、各側壁は第1セグメント104s1及び第2セグメント104s2を有する(図1Mに示す)。第1セグメント104s1は、N型層104n及びP型層104pに平行な水平面129から60度から90度の範囲の角度「a」(図1Nに示すように)を定義する。いくつかの実施形態では、角度「a」は、60度~85度、60度~80度、60度~75度、60度~70度、65度~90度、65度~85度、65度~80度、65度~75度、65度~70度、70度~90度、70度~85度、70度~80度、70度~75度、75度~90度、75度~85度、75度~80度、80度~90度、又は、80度~85度の範囲にある。1つ以上の実施形態において、側壁の第2セグメント104s2は、メサが形成される基板の頂部表面と、75°から90°未満の範囲の角度を形成する。
図1Fは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Fを参照すると、半導体層104をエッチングし、トレンチ111を拡張して(すなわち、トレンチの深さを増加させ)、基板102の頂部表面102tを露出させる。1つ以上の実施形態では、エッチングは選択的であり、したがって、外側スペーサ114がトレンチ111の側壁に残る。1つ以上の実施形態では、トレンチ111は底部111b及び側壁113を有する。1つ以上の実施形態では、トレンチ111は、メサを形成する半導体層の頂部表面104tから、約0.5μmから約2μmの範囲にある深さを有する。
図1Gは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Gを参照すると、第1メサ150a及び第2メサ150bはパターン化され、メサの頂部表面にビア開口116が形成され、半導体層104の頂部表面及び/又はPコンタクト層105の頂部表面が露出する。1つ以上の実施形態において、第1メサ150a及び第2メサ150bは、半導体処理に使用されるマスキング及びエッチングプロセスなどの、当業者に知られている任意の適切な技術によってパターン化することができる。
図1Hは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Hを参照すると、反射ライナー130は、基板上で、トレンチ111の側壁113及び底部111b上、外側スペーサ114の側壁上、及び、ハードマスク層108表面と、半導体層104の頂部表面及び/又はPコンタクト層105の頂部表面とに沿って、堆積する。反射ライナー130は、当業者に知られている任意の適切な材料で構成することができる。1つ以上の実施例では、反射ライナー130はアルミニウム(Al)で構成される。
1つ以上の実施形態では、反射ライナー130は、スパッタ堆積、原子層堆積(ALD)、化学気相堆積(CVD)、物理気相堆積(PVD)、プラズマ強化原子層堆積(PEALD)、プラズマ強化化学堆積(PECVD)のうちの1つ以上により堆積される。1つ以上の実施形態において、反射ライナー130の堆積は選択的であり、したがって、反射ライナー130はトレンチ111の側壁113及び外側スペーサ114の側壁上にのみ堆積される。
図1Iは、1つ以上の実施形態による1つ以上の実施形態によるLEDデバイスの製造段階における1つのステップ後のスタックの断面図である。図1Iを参照すると、例えば、最終製品でNコンタクト材料118n及び/又はP金属材料プラグ118p及び/又は導電性金属118cを得るための電極金属118が、基板上に堆積され、メサ150a、150bの頂部、ビア開口116、及びトレンチ111を含んでいる。電極金属118は、当業者に知られている任意の適切な材料を含むことができる。1つ以上の実施形態では、電極金属118は銅を含み、電極金属材料118は銅の電気化学堆積(ECD)によって堆積される。
図1Jは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Jを参照すると、電極金属118は平坦化、エッチング、又は研磨される。電極金属118からはNコンタクト材料118n及びP金属材料プラグ118pが得られる。ここで使用される「平坦化(planarized)」という用語は、表面を滑らかにするプロセスを指し、化学機械研磨/平坦化(CMP)、エッチングなどを含むが、これらに限定されない。
図1Kは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Kを参照すると、パシベーション層120を基板上に堆積する。いくつかの実施形態では、パシベーション層120は、平坦化されたNコンタクト材料118n、平坦化されたP金属材料プラグ118p、内側スペーサ112の頂部表面、外側スペーサ114の頂部表面、及びハードマスク層108の頂部表面に直接堆積される。他の実施形態では、パシベーション層120と平坦化されたNコンタクト材料118n、平面化されたP金属材料プラグ118p、内側スペーサ112の頂部表面、外側スペーサ114の頂部表面、及びハードマスク層108の頂部表面との間に、1つ以上の追加の層が存在することができる。いくつかの実施形態では、パシベーション材料はハードマスク層108と同じ材料を含む。他の実施形態では、パシベーション層120はハードマスク層108とは異なる材料を含む。
1つ以上の実施形態において、パシベーション層120は、当業者に知られている任意の適当な技法によって堆積することができる。1つ以上の実施形態では、パシベーション層120は、スパッタ堆積、原子層堆積(ALD)、化学気相堆積(CVD)、物理気相堆積(PVD)、プラズマ強化原子層堆積(PEALD)、プラズマ強化化学堆積(PECVD)のうちの1つ以上により堆積される。
1つ以上の実施形態において、パシベーション層120は、当業者に知られている任意の適当な材料を含むことができる。1つ以上の実施形態において、パシベーション層120は、誘電材料を含む。適切な誘電材料には、シリコン酸化物(SiO)、シリコン窒化物(SiN)、炭化ケイ素(SiC)、酸化アルミニウム(AlOx)、窒化アルミニウム(AlN)及びそれらの組み合わせが含まれるが、これらに限定されない。
図1Lは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Lを参照すると、パシベーション層120は、少なくとも1つの開口122を形成するようにパターン化され、P金属材料プラグ118pの頂部表面を露出させる。二つの開口122が示されている。パシベーション層120は、リソグラフィ、ウェットエッチング、又はドライエッチングを含むがこれらに限定されない、当業者に知られている任意の適切な技術を使用してパターン化することができる。
図1Mは、1つ以上の実施形態によるLEDデバイス100の製造段階における1つのステップ後のスタックの断面図である。図1Mを参照すると、アンダーバンプ金属化部(UBM)材料はアンダーバンプ金属化部(UBM)層124aを形成し、これが開口122内に堆積する。本明細書において「アンダーバンプ金属化部(UBM)」とは、フリップチップパッケージ用のはんだバンプを有する基板にダイを接続するために必要な金属層を指す。1つ以上の実施形態では、UBM層124aは、ダイからハンダバンプへの電気的接続を提供し、バンプからダイへの不所望な拡散を制限するバリア機能を提供し、ダイパシベーションへの接着とハンダバンプパッドへの取り付けを通じてハンダバンプのダイへの機械的相互接続を提供する、パターン化された材料の薄膜スタックであることができる。UBM層124aは、当業者に知られている任意の適切な金属を含むことができる。1つ以上の実施形態では、UBM層124aは金(Au)を含むことができる。
1つ以上の実施形態において、アンダーバンプ金属化部(UBM)は、電気めっきと組み合わせたドライ真空スパッタ法を含む、当業者に知られている任意の技術によって達成することができるが、これに限定されない。1つ以上の実施形態では、電気めっきと組み合わせたドライ真空スパッタ法は、高温気相システムでスパッタされるマルチメタル層から成る。
図1Mでは、UBM層124aは(例えばマスキング及びエッチングによって)パターン化されている。UBM層124aは、当業者に知られている任意の適切な技術、リソグラフィ、ウェットエッチング、又はドライエッチングを含むがこれらに限定されないものを使用してパターン化することができる。UBM層124aのパターニングは、第1メサ150a及び第2メサ150bにおいて、Pコンタクト層105にわたってP金属材料プラグ118pとコンタクトするアノードパッドを提供する。
図1Oは、1つ以上の実施形態による完成したLEDデバイスの断面を示す図である。図1Oを参照すると、完成したLEDデバイス100は、図1Mに示されるフィーチャを含み、さらに断面で見てデバイス100の端部に形成された共通電極(共通カソード)140を含む。第1メサ150a及び第2メサ150bにおいて、Pコンタクト層105にわたってP金属材料プラグ118pとコンタクトするアノードパッド124aを提供するように、UBM材料がパターン化されている。共通カソード140は、導電性金属118cを含む。また、アンダーバンプ金属化部(UBM)材料は、UBM層124aと同様にパターン化された、共通カソード140とコンタクトするカソードパッド124cを提供する。1つ以上の実施形態において、複数の離間したメサ150a、150bは画素のマトリクスを画定し、画素のマトリクスは共通電極140によって取り囲まれる。
1つ以上の実施形態では、共通電極140は、導電性金属によって取り囲まれた複数の半導体スタックを含む画素化された共通カソードである。1つ以上の実施形態では、半導体スタックは半導体層104を含み、それは1つ以上の実施形態によれば、エピタキシャル層、III族窒化物層又はエピタキシャルIII族窒化物層を含む。特定の実施形態では、1つ以上の半導体層がGaNを含む。
画素化された共通電極を作製するために、図1Aから図1Fに従って処理が進行するが、この時点では、図1Gに示すようにビア開口116を用意するのではなく、メサの一部をエッチングして半導体層の頂部表面を露出させる。図5Aを参照すると、第3メサ150cと第4メサ150dがエッチングされて半導体層104の頂部表面104tが露出し、半導体スタック151cと151dがそれぞれ形成される。すなわち、第3メサ150c、第4メサ150d上の内側スペーサ112、ハードマスク層108、Pコンタクト層105が除かれている。第3メサ150cと第4メサ150dの側壁は外側スペーサ114のエッチングにより露出する。その後、第3メサ150c及び第4メサ150dの処理は、以下に従って進行する:
図1H 反射ライナー層130を追加する、
図1I 電極材料118を堆積する、
図1J‐1M 図5Bに示すように、画素化された共通カソードを形成する。
図5Bの実施例では、完成したLEDデバイス101は、図5Aに示されるフィーチャを備え、その後、図1H-1Mに従って処理され、図1M、断面で見るとデバイス101の端部に形成された共通電極(共通カソード)141を含む。UBM材料は、第1メサ150a及び第2メサ150bにおけるPコンタクト層105にわたるP金属材料プラグ118pとコンタクトするアノードパッド124aを提供するようにパターン化されている。第3メサ150c及び第4メサ150dは、それぞれ導電性金属118cに取り囲まれた半導体スタック151c及び151dを画定又は形成する。半導体スタック151c及び151dは、光を生成しないという点で非活性である。また、アンダーバンプ金属化部(UBM)材料は、共通カソード141とコンタクトする、UBM層124aと同様にパターン化されたカソードパッド124cを提供する。
図2は、図1A-図1Oに関して本明細書に記述されているように、複数の離間したメサによって画定又は形成されている複数の画素155(そのうちの155a及び155bは例)を含むLEDモノリシックアレイ200の平面図を示す。例えば、第1メサ150aは第1画素155aを画定又は形成し、第2メサ150bは第2画素155bを画定又は形成する。第3メサ150c及び第4メサ150dは、非活性な画素又は半導体スタック151cと151dを形成又は提供する。画素155はグリッド状に配置され、共通のカソード140によって接続されている。1つ以上の実施形態において、離間したメサのアレイは、2方向のメサの配列を含む。例えば、アレイは、2×2のメサ、4×4のメサ、20×20のメサ、50×50のメサ、100×100のメサ、又はn1×n2のメサの配置を含むことができ、n1及びn2のそれぞれは、2~1000の範囲の数であり、n1とn2とは等しいか又は等しくないことができる。
1つ以上の実施形態は、画素155a、155bを画定する複数の離間したメサ150a、150bを含む発光ダイオード(LED)デバイス100を提供し、各複数の離間したメサは半導体層104を含み、半導体層は、N型層104n、活性領域106及びP型層104p含み、離間したメサ150a、150bは、高さH及び幅Wを有し、高さHは幅W以下である。LEDデバイス100は、複数の離間したメサ150a、150b各々の間のトレンチ111の形態のトレンチ111内に金属118をさらに含み、金属118は、離間したメサ150a、150b各々の間に光学的分離を提供し、N型層104nの側壁に沿って、離間したメサ150a、150b各々のN型層104nと電気的にコンタクトする。1つ以上の実施形態において、LEDデバイス100は、P型層104p(側壁104s)及び活性領域106(側壁106s)の側壁をNコンタクト材料118nから絶縁する第1誘電材料114を含む。P金属材料プラグ118pは、pコンタクト層105と電気的に通信する。LEDデバイス100の実施形態では、複数の離間したメサ150a、150b各々は、導電性pコンタクト層105を備え、pコンタクト層105は、複数のメサ150a、150b各々の部分にわたって延在してエッジ105eを含み、複数の離間したメサ各々の間のトレンチ111は、1μm~100μmの範囲、51μm~100μmの範囲を含む、及びそれらの間のすべての値及び部分範囲の画素ピッチ、及び画素ピッチの20%未満のpコンタクト層の隣接するエッジ間のダークスペースギャップ117をもたらす。いくつかの実施例では、画素ピッチは5μm~100μm、10μm~100μm又は15μm~100μmの範囲である。他の実施形態では、ダークスペースギャップ117は10μm~0.5μmの範囲、例えば10μm~4μmの範囲、例えば8μm~4μmの範囲である。ここで1つ以上の実施形態に従って使用され、図1Oに示されているように、「画素ピッチ」とは、メサ150a、150bによって提供又は形成される隣接する画素の中心「C」間の距離又は間隔119を意味する。つまり、画素ピッチとは、隣接する画素の中心から中心への間隔119を意味する。1つ以上の実施形態では、図2に示すようなLEDアレイの中心から中心への間隔は、隣接する画素155a、155b及びアレイ200の全ての隣接する画素について同じである。1つ以上の実施形態では、画素ピッチは5μm~100μmの範囲にあり、例えば、5μm~90μm、5μm~80μm、5μm~70μm、5μm~60μm、5μm~50μm、5μm~40μm、5μm~30μm、10μm~90μm、10μm~80μm、10μm~70μm、10μm~60μm、10μm~50μm、10μm~40μm、10μm~30μm、20μm~90μm、20μm~80μm、20μm~70μm、20μm~60μm、20μm~50μm、20μm~40μm、20μm~30μm、30μm~90μm、30μm~80μm、30μm~70μm、30μm~60μm、30μm~50μm、30μm~40μm、40μm~90μm、40μm~80μm、40μm~70μm、40μm~60μm、40μm~50μm、50μm~90μm、50μm~80μm、50μm~70μm、又は50μm~60μmの範囲にある。
1つ以上の実施例において、発光ダイオード(LED)デバイスは: 画素を画定する複数のメサであり、複数のメサの各々は半導体層を有し、半導体層は、N型層、活性領域及びP型層を含み、各メサは、その幅以下の高さを有する、複数のメサと;複数のメサ各々の間の空間内のNコンタクト材料であって、Nコンタクト材料は、各メサ間の光学的分離を提供し、N型層の側壁に沿って各メサのN型層に電気的にコンタクトする、Nコンタクト材料と;P型層及び活性領域の側壁をNコンタクト材料から絶縁する誘電材料と;を備え、複数のメサ各々は、複数のメサ各々の一部を横切って延在してエッジを含むpコンタクト層を有し、複数のメサ各々の間の空間は、10μm~100μmの範囲の画素ピッチをもたらし、画素ピッチの20%未満のpコンタクト層の隣接するエッジ間のダークスペースギャップをもたらす。1つ以上の実施形態では、Pコンタクト層105は反射性金属を含む。請求項1のLEDデバイスは、画素ピッチが4~100μmの範囲内にある。1つ以上の実施形態では、pコンタクト層の隣接するエッジ間のダークスペースギャップは画素ピッチの10%未満である。そこにおいて、請求項1のLEDデバイスでは、半導体層は、2μm~10μmの範囲の厚さを有するエピタキシャル半導体層である。1つ以上の実施形態において、誘電材料は、200nm~1μmの範囲の厚さを有するSiO、AlO及びSiNを含むグループから選択された材料を含む外側スペーサの形態である。1つ以上の実施形態において、Nコンタクト材料は、メサの頂部表面から、0.5μmから2μmの範囲の深さを有する。1つ以上の実施形態において、各メサは、それぞれ第1セグメント及び第2セグメントを有する側壁を含み、側壁の第1セグメントは、N型層及びP型層に平行な水平面から、60°~90°の範囲の角度を画定し、側壁の第2セグメントは、メサが形成される基板の頂部表面と、75°から90°未満の範囲の角度を形成する。
1つ以上の実施例において、発光ダイオード(LED)デバイスは:画素を画定する複数のメサであって、複数のメサの各々は、半導体層を有し、半導体層はN型層、活性領域及びP型層を含み、各メサは、その幅以下の高さを有する、複数のメサと;複数のメサ各々の間の空間内の金属であって、金属は、各メサ間の光学的分離を提供し、N型層の側壁に沿って各メサのN型層に電気的にコンタクトする、金属と;P型層及び活性領域の側壁をNコンタクト材料から絶縁する誘電材料と;を備え、複数のメサ各々は、各複数のメサの一部を横切って延在してエッジを含むpコンタクト層を有し、複数のメサ各々の間の空間は、10μm~100μmの範囲の画素ピッチをもたらし、4μm~10μmの範囲内のpコンタクト層の隣接するエッジ間のダークスペースギャップをもたらす。複数のメサはメサのアレイを含む。1つ以上の実施形態では、ダークスペースギャップは4μm~8μmの範囲にある。1つ以上の実施例において、画素ピッチは、40μm~100μmの範囲内にある。
本開示の1つ以上の実施形態は、LEDデバイスを製造する方法を提供する。図3A-3Fは、様々な実施形態によるプロセスフロー図を示す。図3Aを参照すると、方法200は、動作202で基板を製造することを含む。基板の製造は、複数の半導体層を基板上に堆積することを含み、半導体層は、N型層、活性領域、P型層を含むが、これらに限定されない。半導体層が基板上に堆積すると、半導体層の一部がエッチングされ、トレンチと複数の離間したメサが形成される。動作204では、ダイが製造される。ダイの製造は、(第1)誘電材料を堆積させて、エピタキシャル層(例えば、N形層、活性領域及びP型層)の側壁を絶縁し、その後に、トレンチ、例えば、各複数の離間したメサ間のスペース内に電極金属を堆積する。いくつかの実施形態では、ダイの製造はさらに、Pコンタクト層及びハードマスクの堆積、電流拡散膜の形成、p金属材料プラグのめっき、その後のアンダーバンプ金属化(UBM)を含む。動作204では、ダイが製造される。動作206では、相補型金属酸化物半導体(CMOS)バックプレーン上で、任意のマイクロバンピングが生じ得る。動作208では、バックエンド処理が発生し、そうすると、任意で、ダイがCMOSバックプレーンに接続され、アンダーフィルが提供され、レーザーリフトオフが発生し、その後オプションで蛍光体が統合される。
図3Bを参照すると、一実施形態では、方法210は、212で基板上にN型層、活性領域、P型層を含む複数の半導体層を堆積することを含む。214で、方法はさらに、半導体層の一部をエッチングしてトレンチと画素を画定する複数の離間したメサを形成し、複数の離間したメサ各々は半導体層を含み、各離間したメサは、その幅以下の高さを有する。216で、方法は、P型層及び活性領域の側壁を金属から絶縁する誘電材料を堆積することを含む。218で、方法は、各複数の離間したメサの間の空間に電極金属を堆積し、金属は、各離間したメサ間の光学的分離を提供し、N型層の側壁に沿って各離間したメサのN型層に電気的にコンタクトする。1つ以上の実施形態では、複数の離間したメサの各々は、複数のメサの各々の部分を横断して延在するとともにエッジを含む導電性pコンタクト層を含み、複数の離間したメサの各々の間の空間は、1μmから100μmの範囲の画素ピッチ及び画素ピッチの20%未満のpコンタクト層の隣接するエッジ間のダークスペースギャップとなる。いくつかの実施例では、画素ピッチは5μm~100μm、10μm~100μm又は15μm~100μmの範囲である。他の実施形態では、ダークスペースギャップは10μm~0.5μmの範囲、又は10μm~4μmの範囲、例えば8μm~4μmの範囲である。本明細書で使用されるように、1つ以上の実施形態によれば、用語「ダークスペースギャップ」は、光が反射されないpコンタクト層の隣接するエッジ間の空間を指す。
いくつかの実施形態では、方法は離間したメサのアレイを形成することを含む。いくつかの実施形態では、金属は反射金属を含む。いくつかの実施形態では、ダークスペースギャップは、10μm~0.5μmの範囲、又は10μm~4μmの範囲である。いくつかの実施形態では、複数の離間したメサが画素内に配置され、画素ピッチは5μm~100μm又は30μm~50μmの範囲である。いくつかの実施例では、半導体層104の厚さは2μm~10μmの範囲である。
図3Cを参照すると、方法220は、図3Bの動作212から218までとさらに、動作222で共通電極を形成することを含む。1つ以上の実施形態では、共通電極は、導電性金属によって取り囲まれた複数の半導体スタックを含む。1つ以上の実施形態では、半導体スタックはGaNの1つ以上の層を含む。
図3Dを参照すると、方法224は、図3Bの動作212から218までとさらに、動作226で電流拡散層を堆積することを含む。いくつかの方法の実施形態は、P型層上に多層複合膜を形成することを含み、多層複合膜は、電流拡散層、電流拡散層の第1部分上のPコンタクト層、及びハードマスク層の下方の電流拡散層の第2部分上の(第2)誘電体層を含む。1つ以上の実施形態では、多層複合膜は、P型層上の電流拡散層と、第1部分及び第2部分を有する電流拡散層と、電流拡散層の第2部分上の誘電体層と、誘電体層の側壁及び電流拡散層の第1部分によって画定されるビア開口と、電流拡散層の第1部分、誘電層の側壁及び誘電層の表面の少なくとも一部の上のビア開口内のPコンタクト層と、を有する。1つ以上の実施形態では、多層複合膜はP型層の直接上に形成される。他の実施形態では、多層複合膜とP型層との間に1つ以上の追加層が形成され得る。1つ以上の実施形態では、多層複合層はPコンタクト層上にガード層を含む。
いくつかの実施形態は、P型層にわたる電流拡散層を堆積することを含む。他の方法の実施形態は、P型層にわたり電流拡散層を堆積すること;電流拡散層上に誘電体層を堆積すること;誘電体層中にビア開口を形成すること;ビア開口内及び誘電体層の頂部表面上にPコンタクト層をコンフォーマルに堆積すること;Pコンタクト層上にガード層を堆積すること;ガード層上にハードマスク層を堆積すること;ハードマスク層に開口を形成すること;ハードマスク層の開口にライナー層を堆積すること;及びライナー層上にP金属材料プラグを堆積し、P金属材料プラグは幅を有する、こと;及びP金属材料プラグの上にパシベーション層を形成し、パシベーション層は、幅を画定する開口を有し、パシベーション層内の開口の幅は、開口内のライナー層及びP金属材料プラグの組合せの幅未満である、こと、を含む。
図3Eを参照すると動作232で、P型層の上方又P型層にわたって(above or over the P-type layer)ハードマスク層を堆積させることを含む方法230を含む。動作234において、ハードマスク層内に開口を形成する。動作236において、1つ以上の実施形態では、ハードマスク層の開口内にライナー層を堆積する。動作238において、1つ以上の実施例では、ライナー層上にP金属材料プラグを堆積し、P金属材料プラグは幅を有し、動作240において、P金属材料プラグ上にパシベーション層が形成され、パシベーション層は幅を画定する開口を有し、パシベーション層の開口の幅はP金属材料プラグの幅よりも小さい。
1つ以上の実施形態において、発光ダイオード(LED)デバイスの製造方法であって、基板上にN型層、活性領域、P型層を有する複数の半導体層を堆積するステップと;P型層にわたってハードマスク層を堆積するステップと;ハードマスク層及び半導体層を部分的にエッチングして、画素を画定する複数のメサ及びトレンチを形成する、ステップであって、複数のメサの各々は、半導体層を有し、メサの各々は、その幅以下の高さを有する、ステップと;トレンチ内に誘電材料を堆積するステップと;ハードマスク層内に開口を形成し、半導体層をエッチングして、基板の表面及びN型層の側壁を露出させる、ステップと;基板上にライナー層を堆積するステップであって、基板上とは、基板、N型層、誘電材料、ハードマスク層内の開口の表面上を含む、ステップと;ライナー層上に電極金属を堆積するステップと;基板を平坦化して、ハードマスク層の開口内のライナー層上にP金属材料プラグ及びN型層の側壁に沿って各メサのN型層に電気的にコンタクトするNコンタクト材料を形成する、ステップであって、ハードマスク層の開口内のライナー層及びP金属材料プラグの組合せは幅を有する、ステップと;基板上にパシベーション層を形成し、幅を画定するパシベーション層内に開口を形成するステップと、を含む。1つ以上の実施形態において、パシベーション層内の各開口の幅は、P金属材料プラグ及びライナー層の組合せの幅未満である。
図3Fを参照して、いくつかの方法の実施形態は、方法240を含み、例えば図1Aに関して説明しているように、動作212において、半導体層を堆積することを含む。方法240は、例えば図1Aに関して説明しているように、動作213において、電流拡散膜又は層及び/又はPコンタクト層を堆積することをさらに含む。方法240は、動作231において、例えば図1A-Cに関して説明しているように、ハードマスク層を堆積し、パターン化することをさらに含む。動作233では、例えば図1D-Gに関して説明しているように、半導体層にトレンチを形成し、誘電材料を堆積する。動作234では、例えば図1Hに関して説明しているように、ハードマスク層に開口が形成される。動作236において、1つ以上の実施形態では、例えば図1Hに関して説明しているように、ハードマスク層の開口内にライナー層を堆積する。動作237で、例えば図1Iに関して説明しているように、トレンチ内に金属を堆積し、P金属材料プラグを堆積する。動作239では、例えば図1Jに関して説明しているように、平坦化が実行される。動作241では、例えば図1K及び図1Lに関して説明しているように、パシベーション層を形成し、パターン化する。動作243で、例えば図1Mに関して説明しているように、アンダーバンプ金属化層を形成し、パターン化する。方法240の動作は、図1O又は図4に示すように、デバイスを形成するために、1つ以上の実施例に従って利用することができる。
本開示の別の態様は、電子システムに関するものである。1つ以上の実施形態において、電子システムは、ここに記載されたLEDモノリシックデバイス及びアレイと、1つ以上のpコンタクト層に独立した電圧を提供するように構成されたドライバ回路とで構成される。1つ以上の実施形態では、電子システムは、LEDベースの照明器具、発光ストリップ、発光シート、光学ディスプレイ、及びマイクロLEDディスプレイからなるグループから選択される。
図4は、1つ以上の実施形態によるLEDデバイスの単一メサ350を示すLEDデバイス300の断面図である。デバイス300は、図1Oに示すデバイス100の第1メサ15a又は第2メサ150bに類似している。デバイス300は、n型層304nと、p型層304pと、n型層304n及びp型層304pの間の活性領域306と、を含む半導体層304を備える。
図示の実施例では、P型層304上に多層複合膜317がある。図示のように、多層複合膜317はP型層304p上に電流拡散層311を有する。多層複合膜はさらに、電流拡散層311上に誘電体層307を含む。1つ以上の実施例では、電流拡散層311は、第1部分311yと第2部分311zとを有する。第1部分311y及び第2部分311zは、電流拡散層311の横部分である。Pコンタクト層305は、電流拡散層311の第1部分311y上及びビア開口319内にある。誘電体層307は、電流拡散層311の第2部分311z上にある。1つ以上の実施形態では、誘電体層307はビア開口319によって分離されている。ビア開口319は、少なくとも1つの側壁319s及び底部319bを有し、底部319bは電流拡散層311を露出する。図示の実施形態では、誘電体層307の対向する側壁319s及び電流拡散層311によって画定される底部319bによって、ビア開口319が画定される。図4に示す実施形態では、ビア開口319はPコンタクト層305とガード層309で満たされている。図4に示すように、Pコンタクト層305は、誘電体層307の頂部表面、ビア開口319の側壁319sと下部31b、及び電流拡散層311の第1部分311yの直接上に存在する。図4の実施形態に示すように、Pコンタクト層305はビア開口319と実質的にコンフォーマルである。本明細書で使用される場合、「実質的にコンフォーマル」であるとは、(例えば、ハードマスク層308上、側壁319s上、及びビア開口319の底部319b上で)厚さが全体にわたってほぼ同じである層を指す。実質的にコンフォーマルな層の厚さの変化は、約5%、2%、1%又は0.5%以下である。1つ以上の実施例では、ガード層309はPコンタクト層305上にある。理論に拘束されることを意図せずに、1つ以上の実施形態によれば、ガード層309は、Pコンタクト層305からの金属イオンが移動してデバイス300をショートさせるのを防ぐことができる。1つ以上の実施形態では、ガード層309はPコンタクト層305全体を覆う。1つ以上の実施形態では、ガード層309はPコンタクト層305全体を直接覆っている。
1つ以上の実施形態では、電流拡散層は透明材料を含む。電流拡散層は反射層とは分離している。このようにして、電流拡散の機能は反射の機能とは異なる層で実現される。1つ以上の実施形態では、電流拡散層311は、酸化インジウムスズ(ITO)又は他の適切な導電性の透明材料、例えば、酸化インジウム亜鉛(IZO)などの透明導電性酸化物(TCO)を含み、電流拡散層は、5nm~100nmの範囲の厚さを有する。いくつかの実施形態では、誘電体層307は、任意の適切な誘電材料、例えば、二酸化ケイ素(SiO)又は酸窒化ケイ素(SiON)を含む。いくつかの実施形態では、ガード層309は、チタン-白金(TiPt)、チタン-タングステン(TiW)、又はチタン-窒化タングステン(TiWN)を含む。1つ以上の実施形態では、Pコンタクト層305は反射性金属を含む。1つ以上の実施形態では、Pコンタクト層305は、ニッケル(Ni)又は銀(Ag)などの適切な反射材料を含むが、これらに限定されない。
理論に拘束されることを意図せずに、いくつかの実施形態によれば、P型層304p上の多層複合膜317は、吸収、反射、及び導電性のバランスをとることができる。いくつかの実施形態では、Pコンタクト層305は高反射層である。臨界角に近い角度及び臨界角より大きい角度では、誘電体層307はPコンタクト層305よりも優れた反射体であり、特に導電性がない場合がある。いくつかの実施形態では、誘電体層307は複数の誘電体層を含み、DBR(分散型ブラッグ反射器)を形成することができる。1つ以上の実施形態では、電流拡散層311は、吸収を最小化し導電性を高めるように最適化される。
1つ以上の実施形態では、Pコンタクト層305は、電流拡散層311が広がる幅よりも小さいメサの幅に広がる。
図示の実施形態では、電流拡散層311の第2部分311zの上方にあるガード層309の第1セクション上にハードマスク層308があり、ハードマスク層308は、その中に画定されたマスク開口347を有する。ハードマスク層308は、誘電材料を含む任意の適切な材料を含むことができる。ハードマスク層308は、上記の図1A-図1Nに関して説明したようにマスクされ、エッチングされている。
ハードマスク開口347は、ライナー層325で部分的に充填され、P金属材料プラグ318pで部分的に充填され、P金属材料プラグ318pは幅339を有する。図4の実施例に示すように、ライナー層325はハードマスク開口347と実質的にコンフォーマルである。本明細書で使用される場合、「実質的に共形」であるとは、(例えば、ハードマスク開口347の側壁347s及び底部347b上で)厚さが全体にわたってほぼ同じである層を指す。実質的にコンフォーマルな層の厚さの変化は、約5%、2%、1%又は0.5%以下である。1つ以上の実施形態では、ハードマスク開口347は、少なくとも1つの側壁347sと底面347bとを有する。いくつかの実施形態では、底部表面347bはガード層309を露出させる。1つ以上の実施形態では、ライナー層325は、ハードマスク開口347の少なくとも1つの側壁347s及び底部347b上にある。特定の実施形態では、ライナー層325は、ハードマスク開口347の少なくとも1つの側壁347s及び下部347bに対して実質的にコンフォーマルである。図示の実施形態では、2つの側壁347sがあり、ハードマスク開口347を画定する対向する側壁347sとなっている。1つ以上の実施形態では、ライナー層325の厚さは約5nmから約2umの範囲である。1つ以上の実施形態では、ライナー層325はシード材料を含み、ライナー層325は、アルミニウム(Al)、窒化チタン、Ag、酸化インジウムスズ(ITO)、チタンタ-ングステン(TiW)及び/又はチタン白金(TiP)を含むがこれらに限定されない任意の適切な材料を含むことができる。いくつかの実施形態によるライナー層325のシード材料は、P金属材料プラグ318pのめっきを促進し得る。1つ以上の実施例では、ライナー層325は電気ブリッジとして機能する。ライナー層325は、スパッタリング堆積のような当業者に知られた任意の手段で形成することができる。
図4に示すように、ハードマスク層308上にパシベーション膜321がある。1つ以上の実施形態では、パシベーション膜321は、第1パシベーション層320と第2パシベーション層322とを含む。第1パシベーション層320と第2パシベーション層322とは、任意の適切な材料を含むことができる。1つ以上の実施例では、第1パシベーション層320は酸化ケイ素(SiO)を含み、第2パシベーション層は窒化ケイ素(SiN)を含む。1つ以上の実施形態では、パシベーション膜321は、その中に幅349を画定するパシベーション膜開口348を有し、パシベーション膜開口348の幅349は、P金属材料プラグ318pとライナー層325との組み合わせの幅339未満である。1つ以上の実施形態では、パシベーション膜321は、ライナー層325の表面325fとP金属材料プラグ318pの一部を覆うようにサイズ設定されている。このように、P金属材料プラグ318p及びライナー層325の幅339未満であるパシベーション膜開口348は、P金属材料プラグ318pへのアクセスを許しつつ、ライナー層325を保護するために効果的である。1つ以上の実施形態では、各パシベーション膜開口348はP金属材料プラグ318pの中心に配置されている。
図4に示すように、P金属材料の層、P金属材料プラグ318pとも称される、がライナー層325上に形成される。Pメタル材料プラグ318pは、任意の適切な材料を含むことができる。1つ以上の実施形態では、P金属材料プラグ318pは銅(Cu)を含む。1つ以上の実施形態では、内側スペーサ312はPコンタクト層305、ガード層309、ハードマスク層308の外側エッジにコンタクトする。内側スペーサ312に隣接して外側スペーサ314が形成されている。
1つ以上の実施形態では、半導体層304n、306、及び304pの端部に反射ライナー330が形成され、Nコンタクト材料318nから分離する。図4のLEDデバイス300と図1OのLEDデバイスとの間の違いは、図1Mに示されているパシベーション層120に対応する第1パシベーション層320と、いくつかの実施形態では窒化ケイ素(SiN)を含むことができる第2パシベーション層322である。いくつかの実施形態では、第1パシベーション層320のみが存在するが、他の実施例では、第1パシベーション層320と第2パシベーション層322とが存在する。第1パシベーション層320及び第2パシベーション層322は、その中にパシベーション膜開口348を有する。図4には、アンダーバンプ金属化部324aを含むアノードパッドもあり、その構成は図1Mに関して説明する。P金属材料プラグ318pは、ライナー層325の外側エッジからの距離によって画定される幅339を有し、パシベーション層内のパシベーション膜開口348は、アノードパッドを形成するアンダーバンプ金属化部324aで充填されている。1つ以上の実施形態では、開口348は、P金属材料プラグ318pの幅339より小さい幅349を有する。いくつかの実施形態では、P金属材料プラグ318pの幅は2μmから30μmの範囲、例えば10μmから20μmである。
用途
本明細書に開示されるLEDデバイスは、モノリシックアレイ又はマトリクスであり得る。
最終用途で使用するために、LEDデバイスをバックプレーンに取り付けることができる。
照明アレイ及びレンズシステムは、本明細書に開示されたLEDデバイスを組み込むことができる。
用途としては、ビームステアリングや、配光の微細な強度、空間的、時間的な制御の恩恵を受けるその他の用途が含まれるが、これらに限定されない。
これらの用途には、画素ブロック又は個々の画素から放出された光の正確な空間パターン化が含まれるが、これに限定されない。
用途に応じて、放出された光は、スペクトル的に区別され、時間にわたって適応し(adaptive overtime)及び/又は環境に反応し得る。
発光画素アレイは、さまざまな強度、空間、又は時間パターンで事前にプログラムされた光の分布を提供することができる。
関連する光学系は、画素、画素ブロック、又はデバイスレベルで異なることができる。
例としての発光画素アレイは、関連する共通光学系を有する高輝度画素の共通制御中央ブロックを有するデバイスを含むことができるが、エッジ画素は個々の光学系を有することができる。
フラッシュライトに加えて、発光画素アレイによってサポートされる一般的な用途には、ビデオ照明、自動車のヘッドライト、建築及びエリア照明、街路照明が含まれる。
実施形態
以下に各種の実施例を列挙する。
以下に列挙する実施形態は、本発明の範囲に応じて、全ての側面及び他の実施形態と組み合わせることができることが理解されるであろう。
実施形態(a)
発光ダイオードデバイス(LEDデバイス)であって:
画素を画定する複数のメサであり、メサの各々は半導体層を含み、半導体層はN型層、活性領域及びP型層を含み、メサの各々はその幅以下の高さを有する、複数のメサと;
各メサ間の空間内のNコンタクト材料であり、メサの各々の間の光学的分離を提供し、N型層の側壁に沿ってメサの各々のN型層に電気的に金属がコンタクトする、Nコンタクト材料と;
P型層及び活性領域の側壁をNコンタクト材料から絶縁する誘電材料と;
半導体層の上方のハードマスク層であって、ハードマスク層はその中に複数の開口を有し、複数の開口の各々はライナー層で部分的に充填されており、P金属材料プラグで部分的に充填されており、P金属材料プラグは幅を有する、ハードマスク層と;
ハードマスク層上のパシベーション膜であって、パシベーション膜は、幅を画定する複数のパシベーション膜開口を有し、各パシベーション膜開口の幅は、P金属材料プラグ及びライナー層の組合せの幅未満である、パシベーション膜と、を備える。
実施形態(b)
実施形態(a)のLEDデバイスであって、パシベーション膜はP金属材料プラグの一部及びライナー層の表面を覆う。
実施形態(c)
実施形態(a)~(b)のLEDデバイスであって、パシベーション膜開口は、P金属材料プラグの中央に配置される。
実施形態(d)
実施形態(a)~(c)のうちの1つのLEDデバイスであって、P金属材料プラグは、銅を含む。
実施形態(e)
実施形態(a)~(d)のうちの1つのLEDデバイスであって、
P金属材料プラグ及びライナー層の組合せの幅は2μmから30μmの範囲にある。
実施形態(f)
実施形態(e)のうちの1つのLEDデバイスであって、P金属材料プラグ及びライナー層の組合せの幅は10μmから20μmの範囲にある。
実施形態(g)
実施形態(a)~(f)のうちの1つのLEDデバイスであって、複数のメサの画素ピッチは5μmから100μmの範囲にある、
実施形態(h)
実施形態(g)のLEDデバイスであって、画素ピッチは30μmから50μmの範囲にある、
実施形態(i)
実施形態(a)~(h)のうちの1つのLEDデバイスであって、半導体層の厚さは2μmから10μmまでの範囲にある、
実施形態(j)
実施形態(a)~(i)のうちの1つのLEDデバイスであって、誘電材料は、200nmから1μmの範囲の厚さを有するSiO、AlO及びSiNからなるグループから選択された材料を含む外部スペーサの形態である。
実施形態(k)
実施形態(a)~(j)のうちの1つのLEDデバイスであって、各メサ間の空間は、各メサの頂部表面から、0.5μmから2μmの範囲にある深さを有するトレンチを含む。
実施形態(l)
実施形態(a)~(k)のうちの1つのLEDデバイスであって、
各メサは、それぞれ第1セグメント及び第2セグメントを有する半導体層の側壁を含み、
側壁の第1セグメントは、N型層及びP型層に平行な水平面から、60°~90°の範囲の角度を画定し、
側壁の第2セグメントは、メサが形成される基板の頂部表面と、75°から90°未満の範囲の角度を形成する。
実施形態(m)
実施形態(a)~(j)のうちの1つのLEDデバイスであって、複数のメサは、メサのアレイを含む。
実施形態(n)
発光ダイオードデバイス(LEDデバイス)であって:
画素を画定する複数のメサであり、メサの各々は半導体層を含み、半導体層はN型層、活性領域及びP型層を含み、N型層の側壁に沿って各メサのN型層に電気的にコンタクトする、Nコンタクト材料と;
P型層及び活性領域の側壁を金属から絶縁する誘電材料と;
P型層上の電流拡散層であって、第1部分及び第2部分を有する電流拡散層と、
電流拡散層の第1部分上のPコンタクト層と;
電流拡散層の第2部分上の誘電層と;
Pコンタクト層を覆うガード層と;電流拡散層の第2セクションの上方のガード層の第1セクション上のハードマスク層であって、ハードマスク層は、開口を有し、開口は、ライナー層で部分的に充填されているとともに、P金属材料プラグで部分的に充填されている、ハードマスク層と;
幅を有するP金属材料プラグ及びライナー層の組合せと;
ハードマスク層上のパシベーション膜であって、パシベーション膜は、幅を画定するパシベーション膜開口を有し、パシベーション膜開口の幅は、P金属材料プラグ及びライナー層の組合せの幅未満であり、パシベーション膜は、P金属材料プラグの一部及びライナー層の表面を覆う、パシベーション膜と、を備える。
実施形態(o)
発光ダイオードデバイス(LEDデバイス)の製造方法であって、
基板上に、N型層、活性領域及びP型層を有する複数の半導体層を堆積するステップと;
P型層にわたってハードマスク層を堆積するステップと;
ハードマスク層及び前導体層の一部をエッチングして、画素を画定する複数のメサ及びトレンチを形成する、ステップであって、複数のメサの各々は半導体層を有し、メサの各々は、その幅以下の高さを有する、ステップと;
トレンチ内に誘電材料を堆積するステップと;
ハードマスク層内に開口を形成し半導体層をエッチングして、基板の表面及びN型層の側壁を露出させる、ステップと;
ライナー層を、基板、N型層、誘電材料、ハードマスク層内の開口の表面上を含む、基板上に堆積するステップと;
ライナー層上に電極金属を堆積するステップと;
基板を平坦化して、ハードマスク層の開口内のライナー層上にP金属材料プラグ及びN型層の側壁に沿って各メサのN型層を電気的にコンタクトするNコンタクト材料を形成する、ステップであって、ハードマスク層の開口内のライナー層及びP金属材料の組合せは幅を有する、ステップと;
基板上にパシベーション層を形成し、幅を画定するパシベーション層内に開口を形成するステップであって、パシベーション層内の各開口膜開口の幅は、P金属材料プラグ及びライナー層の組合せの幅未満である、ステップと、を含む。
実施例(p)
P型層にわたってハードマスク層を堆積させるステップの前に:
P型層上に電流拡散層を堆積するステップであって、電流拡散層は第1部分及び第2部分を有する、ステップと;
電流拡散層上に誘電層を堆積させるステップと;
誘電層が電流拡散層のセクション部分上のみにあるように、誘電層の側壁及び電流拡散層の第1部分によって、誘電層内にビアを形成するステップと;
基板上にPコンタクト層を堆積し、Pコンタクト層が誘電層の表面、誘電層の側壁、及び電流拡散層の第1部分上にあるようにする、ステップと;
Pコンタクト層を覆うガード層を堆積するステップであって、ハードマスク層及びハードマスク層を開口内のライナー層は、Pコンタクト層と直接コンタクトしている、ステップと、を含む。
実施形態(q)
実施形態(o)~(p)のうちの1つの方法であって、P金属材料プラグは、銅を含む。
実施形態(r)
実施形態(o)~(n)のうちの1つの方法であって、P金属材料プラグ及びライナー層の組合せの幅は2μmから30μmの範囲にある。
実施形態(s)
実施形態(o)~(n)のうちの1つの方法であって、
複数のメサの画素ピッチは5μmから100μmの範囲にある。
実施形態(t)
実施形態(o)~(n)のうちの1つの方法であって、半導体層の厚さは2μmから10μmまでの範囲にある。
本明細書で議論されている材料及び方法を記述する文脈(特に以下のクレームの文脈)における用語「1つの」(”a” and ”an”)及び「その」又は「前記」(”the”)及び同様の指示の使用は、ここで特に示されていない限り、又は文脈によって明確に矛盾していない限り、単数形と複数形の両方をカバーするものと解釈される。本明細書における値の範囲の列挙は、本明細書で別段の指示がない限り、範囲内に入る個々の値を個別に参照する簡略な方法として機能することを単に意図しており、個々の値は、あたかも本明細書において個別に列挙されているかのように明細書に組み込まれる。本明細書に記載されているすべての方法は、ここに特に示されていない限り、又は文脈によって明確に矛盾していない限り、任意の適切な順序で実行することができる。ここで提供されているすべての例又は模範的な言語(例:「など」(”such as”))の使用は、単に材料と方法をよりよく明らかにすることを目的としており、別段の主張がない限り、範囲に制限をもたらすものではない。明細書のいかなる文言も、開示された資料及び方法の実施に不可欠なものとしてクレームされていない要素を示すものと解釈されてはならない。
本仕様全体を通して「1つの実施形態」、「特定の実施形態」、「1つ以上の実施形態」又は「実施形態」と言及することは、その実施形態に関連して記述された特定の特徴、構造、材料又は特性が、開示の少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な場所における「1つ以上の実施形態において」、「特定の実施形態において」、「1つの実施形態において」又は「実施形態において」のような語句の出現は、必ずしも開示の同じ実施形態を指しているとは限らない。1つ以上の実施形態において、特定の特徴、構造、材料又は特性は、任意の適切な方法で組み合わせられる。
ここでの開示は、特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び適用を例示しているにすぎないことが理解されるべきである。開示の精神及び範囲から逸脱することなく、本開示の方法及びデバイスに様々な修正及び変更を加えることができることは、当業者には明らかであろう。したがって、本開示は、添付の請求項及びそれに相当するものの範囲内にある修正及び変形を含むことを意図している。

Claims (20)

  1. 発光ダイオードデバイス(LEDデバイス)であって:
    画素を画定する複数のメサであり、前記メサの各々は半導体層を備え、前記半導体層はN型層、活性領域及びP型層を含み、前記メサの各々は、その幅以下の高さを有する、複数のメサと;
    各メサ間の空間内のNコンタクト材料であり、前記メサの各々の間の光学的分離を提供し、前記N型層の側壁に沿って前記メサの各々のN型層に電気的に金属がコンタクトする、Nコンタクト材料と;
    前記P型層及び前記活性領域の側壁を前記Nコンタクト材料から絶縁する誘電材料と;
    前記半導体層の上方のハードマスク層であって、前記ハードマスク層はその中に複数の開口を有し、前記複数の開口の各々はライナー層で部分的に充填されており、P金属材料プラグで部分的に充填されており、前記P金属材料プラグは幅を有する、ハードマスク層と;
    前記ハードマスク層上のパシベーション膜であって、前記パシベーション膜は、幅を画定する複数のパシベーション膜開口を有し、各パシベーション膜開口の幅は、前記P金属材料プラグ及び前記ライナー層の組合せの幅未満である、パシベーション膜と、
    を備える、LEDデバイス。
  2. 前記パシベーション膜は、前記P金属材料プラグの一部及び前記ライナー層の表面を覆う、
    請求項1記載のLEDデバイス。
  3. 前記パシベーション膜開口は、前記P金属材料プラグの中央に配置される、
    請求項1記載のLEDデバイス。
  4. 前記P金属材料プラグは、銅を含む、
    請求項1記載のLEDデバイス。
  5. 前記複数のメサは、メサのアレイを含む、
    請求項1記載のLEDデバイス。
  6. 前記P金属材料プラグ及び前記ライナー層の組合せの幅は2μmから30μmの範囲にある、
    請求項1記載のLEDデバイス。

  7. 前記P金属材料プラグ及び前記ライナー層の組合せの幅は10μmから20μmの範囲にある、
    請求項6記載のLEDデバイス。

  8. 前記複数のメサの画素ピッチは5μmから100μmの範囲にある、
    請求項1記載のLEDデバイス。
  9. 前記画素ピッチは30μmから50μmの範囲にある、
    請求項8記載のLEDデバイス。
  10. 前記半導体層の厚さは2μmから10μmまでの範囲にある、
    請求項1記載のLEDデバイス。
  11. 前記誘電材料は、200nmから1μmの範囲の厚さを有するSiO、AlO及びSiNからなるグループから選択された材料を含む外部スペーサの形態である、
    請求項1記載のLEDデバイス。

  12. 各メサ間の空間は、前記メサの頂部表面から、0.5μmから2μmの範囲にある深さを有するトレンチを含む、
    請求項1記載のLEDデバイス。
  13. 前記メサの各々は、それぞれ第1セグメント及び第2セグメントを有する前記半導体層の側壁を含み、
    前記側壁の前記第1セグメントは、前記N型層及び前記P型層に平行な水平面から、60°から90°の範囲の角度を画定し、
    前記側壁の前記第2セグメントは、前記メサが形成される基板の頂部表面と、75°から90°未満の範囲の角度を形成する、
    請求項1記載のLEDデバイス。
  14. 発光ダイオードデバイス(LEDデバイス)であって:
    画素を画定する複数のメサであり、前記メサの各々は半導体層を含み、半導体層はN型層、活性領域及びP型層を含み、前記メサの各々はその幅以下の高さを有する、複数のメサと;
    前記メサの各々間の空間内の金属であり、前記金属は、各メサ間の光学的分離を提供し、前記N型層の側壁に沿って各メサのN型層に電気的にコンタクトする、Nコンタクト材料と;
    前記P型層及び前記活性領域の側壁を金属から絶縁する誘電材料と;
    前記P型層上の電流拡散層であって、前記電流拡散層は第1部分及び第2部分を有する、電流拡散層と;
    前記電流拡散層の前記第1部分上のPコンタクト層と;
    前記電流拡散層の前記第2部分上の誘電層と;
    前記Pコンタクト層を覆うガード層と;
    前記電流拡散層の前記第2セクションの上方の前記ガード層の第1セクション上のハードマスク層であって、前記ハードマスク層は、開口を有し、前記開口は、ライナー層で部分的に充填されているとともに、P金属材料プラグで部分的に充填されている、ハードマスク層と;
    幅を有する前記P金属材料プラグ及び前記ライナー層の組合せと;
    前記ハードマスク層上のパシベーション膜であって、前記パシベーション膜は、幅を画定するパシベーション膜開口を有し、前記パシベーション膜開口の幅は、前記P金属材料プラグ及び前記ライナー層の組合せの幅未満であり、前記パシベーション膜は、前記P金属材料プラグの一部及び前記ライナー層の表面を覆う、パシベーション膜と;
    を備える、LEDデバイス。
  15. 発光ダイオードデバイス(LEDデバイス)の製造方法であって、
    基板上に、N型層、活性領域及びP型層を有する複数の半導体層を堆積するステップと;
    前記P型層にわたってハードマスク層を堆積するステップと;
    前記ハードマスク層及び前記半導体層の一部をエッチングして、画素を画定する複数のメサ及びトレンチを形成する、ステップであって、前記複数のメサの各々は半導体層を有し、前記メサの各々は、その幅以下の高さを有する、ステップと;
    前記トレンチ内に誘電材料を堆積するステップと;
    前記ハードマスク層内に開口を形成し前記半導体層をエッチングして、前記基板の表面及び前記N型層の側壁を露出させる、ステップと;
    ライナー層を、前記基板、前記N型層、前記誘電材料、前記ハードマスク層内の開口の表面上を含む、前記基板上に堆積するステップと;
    前記ライナー層上に電極金属を堆積するステップと;
    前記基板を平坦化して、前記ハードマスク層の前記開口内の前記ライナー層上にP金属材料プラグ及び前記N型層の側壁に沿って各メサの前記N型層を電気的にコンタクトするNコンタクト材料を形成する、ステップであって、前記ハードマスク層の前記開口内の前記ライナー層及び前記P金属材料の組合せは幅を有する、ステップと;
    前記基板上にパシベーション層を形成し、幅を画定する前記パシベーション層内に開口を形成するステップであって、前記パシベーション層内の各開口膜開口の幅は、前記P金属材料プラグ及び前記ライナー層の組合せの幅未満である、ステップと、
    を含む、方法。
  16. 前記P型層にわたって前記ハードマスク層を堆積させるステップの前に:
    前記P型層上に電流拡散層を堆積するステップであって、、前記電流拡散層は第1部分及び第2部分を有する、ステップと;
    前記電流拡散層上に誘電層を堆積させるステップと;
    前記誘電層が前記電流拡散層の前記セクション部分上のみにあるように、前記誘電層の側壁及び前記電流拡散層の前記第1部分によって、前記誘電層内にビアを形成するステップと;
    前記基板上にPコンタクト層を堆積し、前記Pコンタクト層が前記誘電層の表面、前記誘電層の側壁、及び前記電流拡散層の前記第1部分上にあるようにする、ステップと;
    前記Pコンタクト層を覆うガード層を堆積するステップであって、前記ハードマスク層及び前記ハードマスク層を前記開口内のライナー層は、前記Pコンタクト層と直接コンタクトしている、ステップと、
    をさらに含む、請求項15記載の方法。
  17. 前記P金属材料プラグは、銅を含む、
    請求項15記載の方法。
  18. 前記P金属材料プラグ及び前記ライナー層の組合せの幅は2μmから30μmの範囲にある、
    請求項15記載の方法。
  19. 前記複数のメサの画素ピッチは5μmから100μmの範囲にある、
    請求項15記載の方法。
  20. 前記半導体層の厚さは2μmから10μmまでの範囲にある、
    請求項15記載の方法。
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