JP2023516811A - 画定されたハードマスク開口を有する発光ダイオードデバイ - Google Patents

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Abstract

発光ダイオード（ＬＥＤ）デバイスが記載されており、ＬＥＤデバイスは、画素を画定する複数のメサであり、各メサは半導体層を含み、複数のメサ各々の間の空間内のＮコンタクト材料であって、Ｐ型層及び活性領域の側壁を金属から絶縁する誘電材料と、を備える。半導体層の上方にハードマスク層があり、ハードマスク層は、複数の開口を有し、各開口は、ライナー層で部分的に充填され、Ｐ金属材料プラグで部分的に充填されており、Ｐ金属材料プラグは幅を有し、ハードマスク層上にパシベーション膜があり、パシベーション膜は、幅を画定する複数のパシベーション膜開口を有し、各パシベーション膜開口の幅は、Ｐ金属材料プラグ及びライナー層の組合せの幅未満である。

Description

本開示の実施形態は、概して発光ダイオード（ＬＥＤ）デバイス及びその製造方法に関する。より具体的には、実施形態は、ハードマスク層に画定された開口を含む多層複合膜を備える発光ダイオードデバイスに向けられる。
発光ダイオード（ＬＥＤ）は、電流が流れると可視光を発する半導体光源である。ＬＥＤはＰ型半導体とＮ型半導体を組み合わせたものである。ＬＥＤは一般的にＩＩＩ－Ｖ族化合物半導体を使用する。ＩＩＩ－Ｖ族化合物半導体は、他の半導体を使用するデバイスよりも高い温度で安定に動作する。ＩＩＩ－Ｖ族化合物は通常、サファイア酸化アルミニウム（Ａｌ２Ｏ３）又は炭化ケイ素（ＳｉＣ）で形成された基板上に形成される。
ウェアラブルデバイス、ヘッドマウントディスプレイ、大面積ディスプレイなどのさまざまな新生ディスプレイ用途では、横方向の寸法が１００μｍ×１００μｍ未満になる高密度のマイクロＬＥＤ（μＬＥＤ又はｕＬＥＤ）のアレイで構成される小型チップが必要とされている。マイクロＬＥＤ（ｕＬＥＤ）は、通常、直径又は幅が約５０μｍより小さい寸法を有し、赤色、青色、及び緑色の波長を含むマイクロＬＥＤを近接して配置することによってカラーディスプレイの製造に使用される。一般に、個々のマイクロＬＥＤダイから構築されたディスプレイを組み立てるために、２つのアプローチが利用されてきた。第１は、ピックアンドプレースのアプローチであり、個々の青、緑、赤の波長のマイクロＬＥＤをピックアップ、位置合わせ、そしてバックプレーンに取り付けし、その後、バックプレーンをドライバ集積回路に電気的に接続する。各マイクロＬＥＤのサイズが小さいため、この組み立てシーケンスは遅く、製造エラーの影響を受ける。さらに、ディスプレイの高解像度要件を満たすためにダイのサイズが小さくなると、必要な寸法のディスプレイを配置するために、各ピックアンドプレース操作において、ますます多くのダイを移送する必要がある。第２のアプローチは、例えばモノリシックダイ又はアレイ又はマトリクスなどのＬＥＤのグループをバックプレーンにボンディングすることであり、これはピックアンドプレースに関連する個々のＬＥＤの扱いを排除する。そのため、ＬＥＤバックプレーンへのボンディングに事後的に使用される可能性のあるＬＥＤのグループを効率的に準備する方法を開発する必要がある。
本開示の実施形態は、発光ダイオード（ＬＥＤ）デバイスに向けられ、ＬＥＤデバイスは、
画素を画定する複数のメサであり、メサの各々は半導体層を含み、半導体層はＮ型層、活性領域及びＰ型層を含み、メサの各々はその幅以下の高さを有する、複数のメサと；
各メサ間の空間内のＮコンタクト材料であり、メサの各々の間の光学的分離を提供し、Ｎ型層の側壁に沿ってメサの各々のＮ型層に電気的に金属がコンタクトする、Ｎコンタクト材料と；
Ｐ型層及び活性領域の側壁をＮコンタクト材料から絶縁する誘電材料と；
半導体層の上方のハードマスク層であって、ハードマスク層はその中に複数の開口を有し、複数の開口の各々はライナー層で部分的に充填されており、Ｐ金属材料プラグで部分的に充填されており、Ｐ金属材料プラグは幅を有する、ハードマスク層と；
ハードマスク層上のパシベーション膜であって、パシベーション膜は、幅を画定する複数のパシベーション膜開口を有し、各パシベーション膜開口の幅は、Ｐ金属材料プラグ及びライナー層の組合せの幅未満である、パシベーション膜と；を備える。
本開示の実施形態は発光ダイオード（ＬＥＤ）デバイスに向けられ、ＬＥＤデバイスは：
画素を画定する複数のメサであり、メサの各々は半導体層を含み、半導体層はＮ型層、活性領域及びＰ型層を含み、メサの各々はその幅以下の高さを有する、複数のメサと；
メサの各々間の空間内の金属であり、金属は、各メサ間の光学的分離を提供し、Ｎ型層の側壁に沿って各メサのＮ型層に電気的にコンタクトする、金属と；
Ｐ型層及び活性領域の側壁を金属から絶縁する誘電材料と；
Ｐ型層上の電流拡散層であって、第１部分及び第２部分を有する電流拡散層と；
電流拡散層の第１部分上のＰコンタクト層と；
電流拡散層の第２部分上の誘電層と；
Ｐコンタクト層を覆うガード層と；
電流拡散層の第２セクションの上方のガード層の第１セクション上のハードマスク層であって、ハードマスク層は、開口を有し、開口は、ライナー層で部分的に充填されているとともに、Ｐ金属材料プラグで部分的に充填されている、ハードマスク層と；
幅を有するＰ金属材料プラグ及びライナー層の組合せと；
ハードマスク層上のパシベーション膜であって、パシベーション膜は、幅を画定するパシベーション膜開口を有し、パシベーション膜開口の幅は、Ｐ金属材料プラグ及びライナー層の組合せの幅未満であり、パシベーション膜は、Ｐ金属材料プラグの一部及びライナー層の表面を覆う、パシベーション膜と、を備える。
さらなる実施形態は、発光ダイオードデバイス（ＬＥＤデバイス）の製造方法に向かい、方法は、
基板上に、Ｎ型層、活性領域及びＰ型層を有する複数の半導体層を堆積するステップと；
Ｐ型層にわたってハードマスク層を堆積するステップと；
ハードマスク層及び半導体層の一部をエッチングして、画素を画定する複数のメサ及びトレンチを形成する、ステップであって、複数のメサの各々は半導体層を有し、メサの各々は、その幅以下の高さを有する、ステップと；
トレンチ内に誘電材料を堆積するステップと；
ハードマスク層内に開口を形成し半導体層をエッチングして、基板の表面及びＮ型層の側壁を露出させる、ステップと；
ライナー層を、基板、Ｎ型層、誘電材料、ハードマスク層内の開口の表面上を含む、基板上に堆積するステップと；
ライナー層上に電極金属を堆積するステップと；
基板を平坦化して、ハードマスク層の開口内のライナー層上にＰ金属材料プラグ及びＮ型層の側壁に沿って各メサのＮ型層を電気的にコンタクトするＮコンタクト材料を形成する、ステップであって、ハードマスク層の開口内のライナー層及びＰ金属材料の組合せは幅を有する、ステップと；
基板上にパシベーション層を形成し、幅を画定するパシベーション層内に開口を形成するステップであって、パシベーション層内の各開口膜開口の幅は、Ｐ金属材料プラグ及びライナー層の組合せの幅未満である、ステップと、を含む。
本開示の上記の特徴を詳細に理解できるように、上記で簡単に要約された開示のより具体的な説明は、添付の図面に例示されるいくつかの実施形態を参照することによって得ることができる。しかしながら、添付の図面は、本開示の典型的な実施形態のみを示しており、したがって、本開示が他の同様に有効な実施形態を認める可能性があるため、その範囲を限定するものとはみなされないことに留意されたい。本明細書に記載の実施形態は、添付図面の図において限定ではなく例として示され、同様の参照は同様の要素を示す。
図１Ａは、１つ以上の実施形態による基板上に堆積された半導体層、金属層（例えば、ｐコンタクト層）、及び誘電体層（例えば、ハードマスク層）のスタックの断面を示す図である。 図１Ｂは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後の積層体の断面を示す図である。 図１Ｃは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｄは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｅは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｆは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｇは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｈは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｉは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｊは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｋは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｌは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｍは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップ後のスタックの断面を示す図である。 図１Ｎは、図１Ｅにおいて点線縁１Ｎによって示される、図１Ｅのスタックを部分的に拡大して示す図である。 図１Ｏは、１つ以上の実施形態によるＬＥＤデバイス製造中の１つのステップにおいて完成したスタックの断面を示す図である。 図２は、１つ以上の実施形態によるＬＥＤアレイの平面図を示す図である。 図３Ａは、１つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図３Ｂは、１つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図３Ｃは、１つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図３Ｄは、１つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図３Ｅは、１つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図３Ｆは、１つ以上の実施形態による製造方法のプロセスフロー図を示す図である。 図４は、１つ以上の実施形態によるＬＥＤデバイスの断面図を示す。 図５Ａは、画素化された共通カソード作成する実施形態のための図１Ｇの変形例を示す図である。 図５Ｂは、図５Ａによるスタックのさらなる処理に基づく図１Ｏの変形例を示す図である。
理解を容易にするため、可能であれば同一の参照番号を使用して、図面に共通する同一の要素を示している。図面は縮尺どおりに描かれていない。たとえば、メサの高さと幅はスケールに合わせて描画されていない。
開示のいくつかの例示的な実施形態を説明する前に、開示は、以下の説明に記載されている構造又はプロセスステップの詳細に限定されないことを理解されたい。方法及び装置は、他の実施形態で実現化可能であり、実施可能であるか、又は種々の方法で実行可能である。
１つ以上の実施形態によって、本明細書で使用される用語「基板（ｓｕｂｓｔｒａｔｅ）」は、プロセスが作用する表面又は表面の部分を有する、中間又は最終の構造を指す。さらに、いくつかの実施形態における基板への言及は、文脈が明確にそうでないことを示さない限り、基板の一部のみを指すこともある。さらに、いくつかの実施形態による基板上への堆積についての言及は、むき出しの基板上への堆積、又は、１つ以上の膜、フィーチャ若しくは材料がその上に堆積又は形成された基板上への堆積を含む。
１つ以上の実施形態において、「基板」とは、任意の基板、又は製造プロセス中に膜処理が実行される基板上に形成された材料表面を意味する。例示的な実施形態では、処理が行われる基板表面には、用途に応じて、シリコン、シリコン酸化物、シリコンオンインシュレータ（ＳＯＩ）、歪シリコン、アモルファスシリコン、ドープシリコン、炭素ドープシリコン酸化物、ゲルマニウム、ガリウムヒ化、ガラス、サファイア、及び金属、金属窒化物、ＩＩＩ族窒化物（例：ＧａＮ、ＡｌＮ、ＩｎＮ、合金）、金属合金、その他の導電性材料などのその他の適切な材料が含まれる。基板には、発光ダイオード（ＬＥＤ）デバイスが含まれるが、これに限定されない。いくつかの実施形態における基板は、基板表面を研磨、エッチング、還元（ｒｅｄｕｃｅ）、酸化、水酸化、アニール、ＵＶ硬化、電子ビーム硬化及び／又は焼成する前処理プロセスに曝される。基板自体の表面に直接膜処理を行うことに加えて、いくつかの実施形態では、開示されているフィルム処理ステップのいずれかは、基板上に形成された下地層上でも行われ、「基板表面」という用語は、文脈が示すように、かかる下地層を含むことを意図している。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積された場合、新しく堆積された膜／層の露出面が基板表面となる。
「ウェハ」及び「基板」という用語は、本開示においては同じ意味で使用される。したがって、ここで使用されるように、ウェハはここで説明するＬＥＤデバイスの形成のための基板として機能する。
マイクロＬＥＤ（ｕＬＥＤ）とは、１００マイクロメートル未満の１つ以上の特性寸法（例えば、高さ、幅、深さ、厚さなどの寸法）を有する発光ダイオードを指す。１つ以上の実施形態において、高さ、幅、深さ、厚さの１つ以上の寸法は、２から２５マイクロメートルの範囲の値を有する。
図１Ａは、１つ以上の実施形態によるＬＥＤデバイス製造のステップ中に基板上に堆積した半導体層、金属層（例えば、ｐコンタクト層）、及び誘電体層（例えば、ハードマスク層）のスタックの断面図である。図１Ａを参照すると、基板１０２上に半導体層１０４が成長している。１つ以上の実施形態による半導体層１０４は、エピタキシャル層、ＩＩＩ族窒化物層又はエピタキシャルＩＩＩ族窒化物層を含む。
基板は、当業者に知られている任意の基板であってもよい。１つ以上の実施形態では、基板は、サファイア、炭化ケイ素、シリコン（Ｓｉ）、石英、酸化マグネシウム（ＭｇＯ）、酸化亜鉛（ＺｎＯ）、スピネルなどのうちの１つ以上を含む。１つ以上の実施形態では、基板は（１つ以上の）エピタキシャル層の成長の前にパターン化されていない。したがって、いくつかの実施形態では、基板はパターン化されておらず、平坦又は実質的に平坦であるとみなすことができる。他の実施形態では、基板はパターン化される、例えばパターン化されたサファイア基板（ＰＳＳ）であることができる。
１つ以上の実施例では、半導体層１０４はＩＩＩ族窒化物材料を含み、特定の実施例ではエピタキシャルＩＩＩ族窒化物材料を含む。いくつかの実施形態では、ＩＩＩ族窒化物材料は、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、及びインジウム（Ｉｎ）のうちの１つ以上を含む。したがって、いくつかの実施形態では、半導体層１０４は、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などのうちの１つ以上からなる。１つ以上の具体的な実施例では、半導体層１０４は、ｐ型層、活性領域、及びｎ型層を含む。１つ以上の実施例では、半導体層１０４はＩＩＩ族窒化物材料を含み、特定の実施例ではエピタキシャルＩＩＩ族窒化物材料を含む。いくつかの実施形態では、ＩＩＩ族窒化物材料は、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、及びインジウム（Ｉｎ）のうちの１つ以上を含む。したがって、いくつかの実施形態では、半導体層１０４は、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）、窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などのうちの１つ以上からなる。１つ以上の具体的な実施例では、半導体層１０４は、ｐ型層、活性領域、及びｎ型層を含む。
１つ以上の実施形態では、基板１０２を有機金属気相エピタキシ（ＭＯＶＰＥ）リアクタに入れ、ＬＥＤデバイス層をエピタキシして半導体層１０４を成長させる。
１つ以上の実施形態では、半導体層１０４は、非ドープＩＩＩ族窒化物材料とドープＩＩＩ族窒化物材料のスタックから成る。ＩＩＩ族窒化物材料は、ｐ型又はｎ型のＩＩＩ族窒化物材料が必要かどうかに応じて、シリコン（Ｓｉ）、酸素（Ｏ）、ホウ素（Ｂ）、リン（Ｐ）、ゲルマニウム（Ｇｅ）、マンガン（Ｍｎ）又はマグネシウム（Ｍｇ）の１つ以上をドープすることができる。特定実施例において、半導体層１０４は、Ｎ形層１０４ｎ、活性領域１０６及びＰ型層１０４ｐから成る。
１つ以上の実施形態では、半導体層１０４は、約２μｍ～約１０μｍの範囲の複合厚さを有し、その範囲は、約２μｍ～約９μｍ、２μｍ～約８μｍ、２μｍ～約７μｍ、２μｍ～約６μｍ、２μｍ～約５μｍ、２μｍ～約４μｍ、２μｍ～約３μｍ、３μｍ～約１０μｍ、３μｍ～約９μｍ、３μｍ～約８μｍ、３μｍ～約７μｍ、３μｍ～約６μｍ、３μｍ～約５μｍ、３μｍ～約４μｍ、４μｍ～約１０μｍ、４μｍから約９μｍ、４μｍ～約８μｍ、４μｍ～約７μｍ、４μｍ～約６μｍ、４μｍ～約５μｍ、５μｍ～約１０μｍ、５μｍ～約９μｍ、５μｍ～約８μｍ、５μｍ～約７μｍ、５μｍ～約６μｍ、６μｍ～約１０μｍ、６μｍ～約９μｍ、６μｍ～約８μｍ、６μｍ～約７μｍ、７μｍ～約１０μｍ、７μｍ～約９μｍ、又は７μｍ～約８μｍの範囲を含む。
１つ以上の実施例では、活性領域１０６は、ｎ型層１０４ｎとｐ型層１０４ｐとの間に形成される。活性領域１０６は、当業者に知られている任意の適切な材料で構成することができる。１つ以上の実施例では、活性領域１０６は、ＩＩＩ族窒化物材料の多重量子井戸（ＭＱＷ）と、ＩＩＩ族窒化物電子ブロッキング層から構成される。
１つ以上の実施例では、Ｐコンタクト層１０５とハードマスク層１０８がｐ型層１０４ｐ上に堆積される。図に示すように、Ｐコンタクト層はｐ型層１０４ｐ上に堆積し、ハードマスク層１０８はＰコンタクト層上にある。いくつかの実施例では、Ｐコンタクト層１０５は、ｐ型層１０４ｐの直接上に堆積する。他の実施例では、図示されていないが、ｐ型層１０４ｐとＰコンタクト層１０５の間に１つ以上の追加層が存在し得る。いくつかの実施例では、ハードマスク層１０８はＰコンタクト層１０５の直接上に堆積する。他の実施形態では、図示されていないが、ハードマスク層１０８とＰコンタクト層１０５の間に１つ以上の追加層が存在し得る。ハードマスク層１０８及びＰコンタクト層１０５は、当業者に知られている任意の適切な技術によって堆積させることができる。１つ以上の実施形態では、ハードマスク層１０８とＰコンタクト層１０５は、スパッタ堆積、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、プラズマ強化原子層堆積（ＰＥＡＬＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）の１つ以上によって堆積される。
ここでいう「スパッタ堆積（Ｓｐｕｔｔｅｒ ｄｅｐｏｓｉｔｉｏｎ）」とは、スパッタリングによる薄膜堆積の物理気相堆積（ＰＶＤ）法を指す。スパッタ堆積では、金属などの材料がソースであるターゲットから基板上に放出される。この技術は、ソース材料であるターゲットのイオン衝撃に基づいている。イオン衝撃は、純粋に物理的なプロセス、すなわちターゲット材料のスパッタリングにより蒸気になる。
本明細書のいくつかの実施形態によって使用される場合、「原子層堆積」（ＡＬＤ）又は「循環堆積（ｃｙｃｌｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ）」とは、基板表面に薄膜を堆積させるために使用される気相技術を指す。ＡＬＤのプロセスは、基板の表面又は基板の一部を交互の前駆体、すなわち２つ以上の反応性化合物に曝して、基板表面上に材料の層を堆積させることを含む。基板が交互の前駆体に曝される場合に、それらの前駆体は順次又は同時に導入される。それらの前駆体は処理チャンバの反応ゾーンに導入され、それらの前駆体に基板又は基板の一部が別々に曝される。
いくつかの実施形態によって、本明細書で使用されるように、「化学気相堆積（ＣＶＤ）」は、基板表面上の化学物質の分解によって材料の膜が気相から堆積されるプロセスを指す。ＣＶＤでは、基板表面を前駆体及び／又は共反応物（ｃｏ－ｒｅａｇｅｎｔｓ）に同時に又は実質的に同時にさらす。本明細書で使用される「実質的に同時に」とは、同時フロー又は前駆体の暴露の大部分が重複する場所のいずれかを指す。
いくつかの実施形態によってここで使用されるように、「プラズマ強化原子層堆積（ＰＥＡＬＤ）」は基板上に薄膜を堆積する技術を指す。熱ＡＬＤプロセスと比較したＰＥＡＬＤプロセスのいくつかの例では、同じ化学前駆体から材料が形成されることができるが、より高い堆積速度とより低い温度における。ＰＥＡＬＤプロセスは、一般に、反応ガスと反応プラズマを、チャンバ内に基板を有するプロセスチャンバー内に順次導入する。最初の反応ガスはプロセスチャンバー内でパルスされ、基板表面に吸着される。その後、反応プラズマはプロセスチャンバー内にパルスされ、第１反応ガスと反応して、例えば基板上に薄膜のような堆積材料を形成する。熱ＡＬＤプロセスと同様に、各反応物を配送する間にパージステップを行うことができる。
１つ以上の実施形態によって本明細書で使用される「プラズマ強化化学気相堆積（ＰＥＣＶＤ）」とは、基板上に薄膜を堆積する技術を指す。ＰＥＣＶＤプロセスでは、気相又は液相であるソース材料、例えばキャリアガス中に取り込まれた液相ＩＩＩ族窒化材料の蒸気又は気相ＩＩＩ族窒化材料は、ＰＥＣＶＤチャンバ内に導入される。プラズマ起動ガスもチャンバに導入される。チャンバ内でプラズマが生成されると、励起ラジカルが生成される。励起されたラジカルは、チャンバ内に配置された基板の表面に化学的に結合し、その上に所望の膜を形成する。
１つ以上の実施形態では、ハードマスク層１０８は、当該技術分野で知られている材料及びパターン形成技術を使用して製造することができる。いくつかの実施形態では、ハードマスク層１０８は、金属又は誘電材料を含む。適切な誘電材料には、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（ＡｌＯｘ）、窒化アルミニウム（ＡｌＮ）及びそれらの組み合わせが含まれるが、これらに限定されない。当業者は、酸化ケイ素を表すためにＳｉＯのような式を使用することは、元素間の特定の化学量論的関係を暗示するものではないことが認識されるであろう。式は、単にフィルムの基本部材を識別するだけである。
１つ以上の実施形態では、Ｐコンタクト層１０５は当業者に知られている任意の適切な金属を含むことができる。１つ以上の実施形態では、Ｐコンタクト層１０５は銀（Ａｇ）を含む。
図１Ｂは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｂを参照すると、ハードマスク層１０８及びＰコンタクト層１０５は、パターン化されて、ハードマスク層１０８及びＰコンタクト層１０５内に少なくとも１つの開口１１０を形成し、それぞれ、半導体層１０４の頂部表面１０４ｔ及びハードマスク層１０８及びＰコンタクト層１０５の側壁１０８ｓ、１０５ｓを露出する。
１つ以上の実施形態では、ハードマスク層１０８及びＰコンタクト層１０５は、当業者に知られている適切なパターニング技術によってパターニングされる。１つ以上の実施形態では、ハードマスク層１０８及びＰコンタクト層１０５はエッチングによってパターニングされる。１つ以上の実施形態によれば、従来の、マスキング、湿式エッチング及び／又は乾式エッチングのプロセスを使用することができ、ハードマスク層１０８及びＰコンタクト層１０５をパターン化することができる。
他の実施形態では、ナノインプリントリソグラフィを使用して、パターンをハードマスク層１０８及びＰコンタクト層１０５に転写する。１つ以上の実施形態では、ハードマスク層１０８とＰコンタクト層１０５を効果的にエッチングするが、ｐ型層１０４ｐを非常にゆっくり又は全くエッチングしない条件を用いて、反応性イオンエッチング（ＲＩＥ）ツール内で基板１０２をエッチングする。換言すると、エッチングはｐ型層１０４ｐにわたるＰコンタクト層１０５及びハードマスク層１０８に選択的である。パターニングステップでは、所望のパターンを達成するためにマスキング技術を使用できることが理解される。
図１Ｃは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｃを参照すると、半導体層１０４の頂部表面１０４ｔ上と、ハードマスク層１０８及びＰコンタクト層１０５の側壁１０８ｓ，１０５ｓ上と、に内側スペーサ１１２が堆積されている。内側スペーサ１１２は、当業者に知られている任意の適切な材料でを含むことができる。１つ以上の実施形態では、内側スペーサ１１２は誘電材料を含む。内側スペーサを形成する材料の堆積は、典型的には基板表面に対してコンフォーマルに行われ、続いて、半導体層１０４の頂部表面１０４ｂではなく、側壁１０８ｓ、１０５ｓ上に内側スペーサを得るためのエッチングが行われる。
ここで使用される「誘電（ｄｉｅｌｅｃｔｒｉｃ）」という用語は、印加された電場によって分極することができる電気絶縁体材料を指す。１つ以上の実施形態において、内側スペーサ１１２は、例えば、酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）などの酸化物、例えば、窒化ケイ素（Ｓｉ３Ｎ４）などの窒化物を含むが、これらに限定されない。１つ以上の実施形態では、誘電体内側スペーサ１１２は窒化ケイ素（Ｓｉ３Ｎ４）を含む。他の実施形態では、内側スペーサ１１２は酸化ケイ素（ＳｉＯ２）を含む。いくつかの実施形態では、内側スペーサ１１２組成は理想的な分子式に対して非化学量論的である。例えば、いくつかの実施形態では、誘電体層は、酸化物（例えば、酸化ケイ素、酸化アルミニウム）、窒化物（例えば、窒化ケイ素（ＳｉＮ））、オキシカーバイド（例えば、炭化ケイ素（ＳｉＯＣ））、及びオキシニトロカーバイド（例えば、シリコンオキシカルボニトライド（ＳｉＮＣＯ））を含むが、これらに限定されない。
いくつかの実施形態では、内側スペーサ１１２は分布型ブラッグ反射器（ＤＢＲ）であることができる。本明細書において「分布型ブラッグ反射器（ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ ｒｅｆｌｅｃｔｏｒ）」とは、屈折率の変化を伴う交互の薄膜材料、例えば高屈折率及び低屈折率、の多層スタックから形成される構造（例えば鏡）を指す。
１つ以上の実施形態では、内側スペーサ１１２は、スパッタ堆積、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、プラズマ強化原子層堆積（ＰＥＡＬＤ）、プラズマ強化化学堆積（ＰＥＣＶＤ）のうちの１つ以上により堆積される。
１つ以上の実施形態では、内側スペーサ１１２は、約２００ｎｍ～約１μｍの範囲内の厚さ、例えば、約３００ｎｍ～約１μｍ、約４００ｎｍ～約１μｍ、約５００ｎｍ～約１μｍ、約６００ｎｍ～約１μｍ、約７００ｎｍ～約１μｍ、約８００ｎｍ～約１μｍ、約９００ｎｍ～約１μｍ、約２００ｎｍ～約９００ｎｍ、約３００ｎｍ～約９００ｎｍ、約４００ｎｍ～約９００ｎｍ、約５００ｎｍ～約９００ｎｍ、約６００ｎｍ～約９００ｎｍ、約７００ｎｍ～約９００ｎｍ、約８００ｎｍ～約９００ｎｍ、約２００ｎｍ～約８００ｎｍ、約３００ｎｍ～約８００ｎｍ、約４００ｎｍ～約８００ｎｍ、約５００ｎｍ～約８００ｎｍ、約６００ｎｍ～約８００ｎｍ、約７００ｎｍ～約８００ｎｍ、約２００ｎｍ～約７００ｎｍ、約３００ｎｍ～約７００ｎｍ、約４００ｎｍ～約７００ｎｍ、約５００ｎｍ～約７００ｎｍ、約６００ｎｍ～約７００ｎｍ、約２００ｎｍ～約６００ｎｍ、約３００ｎｍ～約６００ｎｍ、約４００ｎｍ～約６００ｎｍ、約５００ｎｍ～約６００ｎｍ、約２００ｎｍ～約５００ｎｍ、約３００ｎｍ～約５００ｎｍ、約３００ｎｍ～約４００ｎｍ、約２００ｎｍ～約４００ｎｍ、又は約３００ｎｍ～約４００ｎｍの厚さを有する。
図１Ｄは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｄを参照すると、半導体層１０４はエッチングされ、少なくとも１つのメサ、例えば第１メサ１５０ａ及び第２メサ１５０ｂを形成する。図１Ｄに示す実施形態では、第１メサ１５０ａ及び第２メサ１５０ｂは、トレンチ１１１と称されるトレンチ１１１によって分離されている。各トレンチ１１１は側壁１１３を有する。
図１Ｅは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｅを参照すると、トレンチ１１１の側壁１１３上に外側スペーサ１１４が堆積している。外側スペーサ１１４は、当業者に知られている任意の適切な材料で構成することができる。１つ以上の実施形態では、外側スペーサ１１４は誘電材料を含む。図１Ｉを参照して以下に説明するように、誘電材料は、Ｐ型層１０４ｐの側壁（側壁１０４ｓ）及び活性領域１０６の側壁（側壁１０６ｓ）を、トレンチ１１１内に堆積する金属から絶縁する。外側スペーサを形成する材料の堆積は、通常、基板表面に対してコンフォーマルに行われ、その後、エッチングされて、トレンチの側部又はハードマスク層の頂部ではなく、トレンチの側壁上に外側スペーサが得られる。
１つ以上の実施形態において、外側スペーサ１１４は、例えば、酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）などの酸化物、例えば、窒化ケイ素（Ｓｉ３Ｎ４）などの窒化物を含むことができる。１つ以上の実施形態において、外側スペーサ１１４は、窒化ケイ素（Ｓｉ３Ｎ４）を含む。他の実施態様において、外側スペーサ１１４は、シリコン酸化物（ＳｉＯ２）を含む。いくつかの実施形態では、外側スペーサ１１４は分布型ブラッグ反射器（ＤＢＲ）であることができる。
１つ以上の実施形態では、外側スペーサ１１４は、スパッタ堆積、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、プラズマ強化原子層堆積（ＰＥＡＬＤ）、プラズマ強化化学堆積（ＰＥＣＶＤ）のうちの１つ以上により堆積される。
図１Ｎは、図１Ｅにおいて点線縁１Ｎによって示される、図１Ｅのスタックの一部を拡大して示す図である。
１つ以上の実施形態では、図１Ｂ、図１Ｅ及び図１Ｎに示すように、第１メサ１５０ａ及び第２メサ１５０ｂ上のＰコンタクト層１０５の隣接するエッジ１０５ｅ間に、ダークスペース又はダークスペースギャップ１１７が形成される。１つ以上の実施形態では、第１メサ１５０ａ及び第２メサ１５０ｂ上のＰコンタクト層１０５の隣接するエッジ１０５ｅの間に形成されるダークスペースギャップ１１７は、１０μｍ～０．５μｍの範囲、又は、９μｍ～０．５μｍの範囲、又は、８μｍ～０．５μｍの範囲、又は、７μｍから０．５μｍの範囲、又は、６μｍから０．５μｍの範囲、又は、５μｍから０．５μｍの範囲、又は、４μｍから０．５μｍの範囲、又は、３μｍから０．５μｍの範囲に形成される。他の実施形態では、第１メサ１５０ａ及び第２メサ１５０ｂ上のＰコンタクト層１０５の隣接するエッジ１０５ｅ間に形成されるダークスペースギャップ１１７は、１０μｍ～４μｍの範囲、例えば８μｍ～４μｍの範囲にある。ＬＥＤデバイス１００の実施形態では、複数の離間したメサ１５０ａ、１５０ｂの各々は、複数のメサ１５０ａ、１５０の各々の部分を横切って延在してエッジ１０５ｅを含む、導電性かつ反射性のＰコンタクト層１０５と、複数の離間したメサ各々の間のトレンチ１１と、を備え、その結果、１μｍ～１００μｍ、４０μｍ～１００μｍ、４１μｍ～１００μｍ、及びそれらの間の全ての値及び部分範囲を含む範囲の画素ピッチ、及び、画素ピッチの２０％未満のＰコンタクト層の隣接するエッジ間のダークスペースギャップ１１７となる。いくつかの実施形態では、画素ピッチは５μｍ～１００μｍ、１０μｍ～１００μｍ又は１５μｍ～１００μｍの範囲である。いくつかの実施形態では、画素ピッチが１０μｍ～１００μｍの範囲にある場合、Ｐコンタクト層の隣接するエッジ間のダークスペースギャップ１１７は、画素ピッチの１％を超え、ピクセルピッチの２０％、１９％、１８％、１７％、１６％、１５％、１４％、１３％、１２％、１１％、１０％、９％、８％、７％、６％、又は５％未満である。
１つ以上の実施形態において、離間したメサ１５０ａ、１５０ｂ各々は側壁１０４ｓを含み、各側壁は第１セグメント１０４ｓ１及び第２セグメント１０４ｓ２を有する（図１Ｍに示す）。第１セグメント１０４ｓ１は、Ｎ型層１０４ｎ及びＰ型層１０４ｐに平行な水平面１２９から６０度から９０度の範囲の角度「ａ」（図１Ｎに示すように）を定義する。いくつかの実施形態では、角度「ａ」は、６０度～８５度、６０度～８０度、６０度～７５度、６０度～７０度、６５度～９０度、６５度～８５度、６５度～８０度、６５度～７５度、６５度～７０度、７０度～９０度、７０度～８５度、７０度～８０度、７０度～７５度、７５度～９０度、７５度～８５度、７５度～８０度、８０度～９０度、又は、８０度～８５度の範囲にある。１つ以上の実施形態において、側壁の第２セグメント１０４ｓ２は、メサが形成される基板の頂部表面と、７５°から９０°未満の範囲の角度を形成する。
図１Ｆは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｆを参照すると、半導体層１０４をエッチングし、トレンチ１１１を拡張して（すなわち、トレンチの深さを増加させ）、基板１０２の頂部表面１０２ｔを露出させる。１つ以上の実施形態では、エッチングは選択的であり、したがって、外側スペーサ１１４がトレンチ１１１の側壁に残る。１つ以上の実施形態では、トレンチ１１１は底部１１１ｂ及び側壁１１３を有する。１つ以上の実施形態では、トレンチ１１１は、メサを形成する半導体層の頂部表面１０４ｔから、約０．５μｍから約２μｍの範囲にある深さを有する。
図１Ｇは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｇを参照すると、第１メサ１５０ａ及び第２メサ１５０ｂはパターン化され、メサの頂部表面にビア開口１１６が形成され、半導体層１０４の頂部表面及び／又はＰコンタクト層１０５の頂部表面が露出する。１つ以上の実施形態において、第１メサ１５０ａ及び第２メサ１５０ｂは、半導体処理に使用されるマスキング及びエッチングプロセスなどの、当業者に知られている任意の適切な技術によってパターン化することができる。
図１Ｈは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｈを参照すると、反射ライナー１３０は、基板上で、トレンチ１１１の側壁１１３及び底部１１１ｂ上、外側スペーサ１１４の側壁上、及び、ハードマスク層１０８表面と、半導体層１０４の頂部表面及び／又はＰコンタクト層１０５の頂部表面とに沿って、堆積する。反射ライナー１３０は、当業者に知られている任意の適切な材料で構成することができる。１つ以上の実施例では、反射ライナー１３０はアルミニウム（Ａｌ）で構成される。
１つ以上の実施形態では、反射ライナー１３０は、スパッタ堆積、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、プラズマ強化原子層堆積（ＰＥＡＬＤ）、プラズマ強化化学堆積（ＰＥＣＶＤ）のうちの１つ以上により堆積される。１つ以上の実施形態において、反射ライナー１３０の堆積は選択的であり、したがって、反射ライナー１３０はトレンチ１１１の側壁１１３及び外側スペーサ１１４の側壁上にのみ堆積される。
図１Ｉは、１つ以上の実施形態による１つ以上の実施形態によるＬＥＤデバイスの製造段階における１つのステップ後のスタックの断面図である。図１Ｉを参照すると、例えば、最終製品でＮコンタクト材料１１８ｎ及び／又はＰ金属材料プラグ１１８ｐ及び／又は導電性金属１１８ｃを得るための電極金属１１８が、基板上に堆積され、メサ１５０ａ、１５０ｂの頂部、ビア開口１１６、及びトレンチ１１１を含んでいる。電極金属１１８は、当業者に知られている任意の適切な材料を含むことができる。１つ以上の実施形態では、電極金属１１８は銅を含み、電極金属材料１１８は銅の電気化学堆積（ＥＣＤ）によって堆積される。
図１Ｊは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｊを参照すると、電極金属１１８は平坦化、エッチング、又は研磨される。電極金属１１８からはＮコンタクト材料１１８ｎ及びＰ金属材料プラグ１１８ｐが得られる。ここで使用される「平坦化（ｐｌａｎａｒｉｚｅｄ）」という用語は、表面を滑らかにするプロセスを指し、化学機械研磨／平坦化（ＣＭＰ）、エッチングなどを含むが、これらに限定されない。
図１Ｋは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｋを参照すると、パシベーション層１２０を基板上に堆積する。いくつかの実施形態では、パシベーション層１２０は、平坦化されたＮコンタクト材料１１８ｎ、平坦化されたＰ金属材料プラグ１１８ｐ、内側スペーサ１１２の頂部表面、外側スペーサ１１４の頂部表面、及びハードマスク層１０８の頂部表面に直接堆積される。他の実施形態では、パシベーション層１２０と平坦化されたＮコンタクト材料１１８ｎ、平面化されたＰ金属材料プラグ１１８ｐ、内側スペーサ１１２の頂部表面、外側スペーサ１１４の頂部表面、及びハードマスク層１０８の頂部表面との間に、１つ以上の追加の層が存在することができる。いくつかの実施形態では、パシベーション材料はハードマスク層１０８と同じ材料を含む。他の実施形態では、パシベーション層１２０はハードマスク層１０８とは異なる材料を含む。
１つ以上の実施形態において、パシベーション層１２０は、当業者に知られている任意の適当な技法によって堆積することができる。１つ以上の実施形態では、パシベーション層１２０は、スパッタ堆積、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、プラズマ強化原子層堆積（ＰＥＡＬＤ）、プラズマ強化化学堆積（ＰＥＣＶＤ）のうちの１つ以上により堆積される。
１つ以上の実施形態において、パシベーション層１２０は、当業者に知られている任意の適当な材料を含むことができる。１つ以上の実施形態において、パシベーション層１２０は、誘電材料を含む。適切な誘電材料には、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、炭化ケイ素（ＳｉＣ）、酸化アルミニウム（ＡｌＯｘ）、窒化アルミニウム（ＡｌＮ）及びそれらの組み合わせが含まれるが、これらに限定されない。
図１Ｌは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｌを参照すると、パシベーション層１２０は、少なくとも１つの開口１２２を形成するようにパターン化され、Ｐ金属材料プラグ１１８ｐの頂部表面を露出させる。二つの開口１２２が示されている。パシベーション層１２０は、リソグラフィ、ウェットエッチング、又はドライエッチングを含むがこれらに限定されない、当業者に知られている任意の適切な技術を使用してパターン化することができる。
図１Ｍは、１つ以上の実施形態によるＬＥＤデバイス１００の製造段階における１つのステップ後のスタックの断面図である。図１Ｍを参照すると、アンダーバンプ金属化部（ＵＢＭ）材料はアンダーバンプ金属化部（ＵＢＭ）層１２４ａを形成し、これが開口１２２内に堆積する。本明細書において「アンダーバンプ金属化部（ＵＢＭ）」とは、フリップチップパッケージ用のはんだバンプを有する基板にダイを接続するために必要な金属層を指す。１つ以上の実施形態では、ＵＢＭ層１２４ａは、ダイからハンダバンプへの電気的接続を提供し、バンプからダイへの不所望な拡散を制限するバリア機能を提供し、ダイパシベーションへの接着とハンダバンプパッドへの取り付けを通じてハンダバンプのダイへの機械的相互接続を提供する、パターン化された材料の薄膜スタックであることができる。ＵＢＭ層１２４ａは、当業者に知られている任意の適切な金属を含むことができる。１つ以上の実施形態では、ＵＢＭ層１２４ａは金（Ａｕ）を含むことができる。
１つ以上の実施形態において、アンダーバンプ金属化部（ＵＢＭ）は、電気めっきと組み合わせたドライ真空スパッタ法を含む、当業者に知られている任意の技術によって達成することができるが、これに限定されない。１つ以上の実施形態では、電気めっきと組み合わせたドライ真空スパッタ法は、高温気相システムでスパッタされるマルチメタル層から成る。
図１Ｍでは、ＵＢＭ層１２４ａは（例えばマスキング及びエッチングによって）パターン化されている。ＵＢＭ層１２４ａは、当業者に知られている任意の適切な技術、リソグラフィ、ウェットエッチング、又はドライエッチングを含むがこれらに限定されないものを使用してパターン化することができる。ＵＢＭ層１２４ａのパターニングは、第１メサ１５０ａ及び第２メサ１５０ｂにおいて、Ｐコンタクト層１０５にわたってＰ金属材料プラグ１１８ｐとコンタクトするアノードパッドを提供する。
図１Ｏは、１つ以上の実施形態による完成したＬＥＤデバイスの断面を示す図である。図１Ｏを参照すると、完成したＬＥＤデバイス１００は、図１Ｍに示されるフィーチャを含み、さらに断面で見てデバイス１００の端部に形成された共通電極（共通カソード）１４０を含む。第１メサ１５０ａ及び第２メサ１５０ｂにおいて、Ｐコンタクト層１０５にわたってＰ金属材料プラグ１１８ｐとコンタクトするアノードパッド１２４ａを提供するように、ＵＢＭ材料がパターン化されている。共通カソード１４０は、導電性金属１１８ｃを含む。また、アンダーバンプ金属化部（ＵＢＭ）材料は、ＵＢＭ層１２４ａと同様にパターン化された、共通カソード１４０とコンタクトするカソードパッド１２４ｃを提供する。１つ以上の実施形態において、複数の離間したメサ１５０ａ、１５０ｂは画素のマトリクスを画定し、画素のマトリクスは共通電極１４０によって取り囲まれる。
１つ以上の実施形態では、共通電極１４０は、導電性金属によって取り囲まれた複数の半導体スタックを含む画素化された共通カソードである。１つ以上の実施形態では、半導体スタックは半導体層１０４を含み、それは１つ以上の実施形態によれば、エピタキシャル層、ＩＩＩ族窒化物層又はエピタキシャルＩＩＩ族窒化物層を含む。特定の実施形態では、１つ以上の半導体層がＧａＮを含む。
画素化された共通電極を作製するために、図１Ａから図１Ｆに従って処理が進行するが、この時点では、図１Ｇに示すようにビア開口１１６を用意するのではなく、メサの一部をエッチングして半導体層の頂部表面を露出させる。図５Ａを参照すると、第３メサ１５０ｃと第４メサ１５０ｄがエッチングされて半導体層１０４の頂部表面１０４ｔが露出し、半導体スタック１５１ｃと１５１ｄがそれぞれ形成される。すなわち、第３メサ１５０ｃ、第４メサ１５０ｄ上の内側スペーサ１１２、ハードマスク層１０８、Ｐコンタクト層１０５が除かれている。第３メサ１５０ｃと第４メサ１５０ｄの側壁は外側スペーサ１１４のエッチングにより露出する。その後、第３メサ１５０ｃ及び第４メサ１５０ｄの処理は、以下に従って進行する：
図１Ｈ 反射ライナー層１３０を追加する、
図１Ｉ 電極材料１１８を堆積する、
図１Ｊ‐１Ｍ 図５Ｂに示すように、画素化された共通カソードを形成する。
図５Ｂの実施例では、完成したＬＥＤデバイス１０１は、図５Ａに示されるフィーチャを備え、その後、図１Ｈ－１Ｍに従って処理され、図１Ｍ、断面で見るとデバイス１０１の端部に形成された共通電極（共通カソード）１４１を含む。ＵＢＭ材料は、第１メサ１５０ａ及び第２メサ１５０ｂにおけるＰコンタクト層１０５にわたるＰ金属材料プラグ１１８ｐとコンタクトするアノードパッド１２４ａを提供するようにパターン化されている。第３メサ１５０ｃ及び第４メサ１５０ｄは、それぞれ導電性金属１１８ｃに取り囲まれた半導体スタック１５１ｃ及び１５１ｄを画定又は形成する。半導体スタック１５１ｃ及び１５１ｄは、光を生成しないという点で非活性である。また、アンダーバンプ金属化部（ＵＢＭ）材料は、共通カソード１４１とコンタクトする、ＵＢＭ層１２４ａと同様にパターン化されたカソードパッド１２４ｃを提供する。
図２は、図１Ａ－図１Ｏに関して本明細書に記述されているように、複数の離間したメサによって画定又は形成されている複数の画素１５５（そのうちの１５５ａ及び１５５ｂは例）を含むＬＥＤモノリシックアレイ２００の平面図を示す。例えば、第１メサ１５０ａは第１画素１５５ａを画定又は形成し、第２メサ１５０ｂは第２画素１５５ｂを画定又は形成する。第３メサ１５０ｃ及び第４メサ１５０ｄは、非活性な画素又は半導体スタック１５１ｃと１５１ｄを形成又は提供する。画素１５５はグリッド状に配置され、共通のカソード１４０によって接続されている。１つ以上の実施形態において、離間したメサのアレイは、２方向のメサの配列を含む。例えば、アレイは、２×２のメサ、４×４のメサ、２０×２０のメサ、５０×５０のメサ、１００×１００のメサ、又はｎ１×ｎ２のメサの配置を含むことができ、ｎ１及びｎ２のそれぞれは、２～１０００の範囲の数であり、ｎ１とｎ２とは等しいか又は等しくないことができる。
１つ以上の実施形態は、画素１５５ａ、１５５ｂを画定する複数の離間したメサ１５０ａ、１５０ｂを含む発光ダイオード（ＬＥＤ）デバイス１００を提供し、各複数の離間したメサは半導体層１０４を含み、半導体層は、Ｎ型層１０４ｎ、活性領域１０６及びＰ型層１０４ｐ含み、離間したメサ１５０ａ、１５０ｂは、高さＨ及び幅Ｗを有し、高さＨは幅Ｗ以下である。ＬＥＤデバイス１００は、複数の離間したメサ１５０ａ、１５０ｂ各々の間のトレンチ１１１の形態のトレンチ１１１内に金属１１８をさらに含み、金属１１８は、離間したメサ１５０ａ、１５０ｂ各々の間に光学的分離を提供し、Ｎ型層１０４ｎの側壁に沿って、離間したメサ１５０ａ、１５０ｂ各々のＮ型層１０４ｎと電気的にコンタクトする。１つ以上の実施形態において、ＬＥＤデバイス１００は、Ｐ型層１０４ｐ（側壁１０４ｓ）及び活性領域１０６（側壁１０６ｓ）の側壁をＮコンタクト材料１１８ｎから絶縁する第１誘電材料１１４を含む。Ｐ金属材料プラグ１１８ｐは、ｐコンタクト層１０５と電気的に通信する。ＬＥＤデバイス１００の実施形態では、複数の離間したメサ１５０ａ、１５０ｂ各々は、導電性ｐコンタクト層１０５を備え、ｐコンタクト層１０５は、複数のメサ１５０ａ、１５０ｂ各々の部分にわたって延在してエッジ１０５ｅを含み、複数の離間したメサ各々の間のトレンチ１１１は、１μｍ～１００μｍの範囲、５１μｍ～１００μｍの範囲を含む、及びそれらの間のすべての値及び部分範囲の画素ピッチ、及び画素ピッチの２０％未満のｐコンタクト層の隣接するエッジ間のダークスペースギャップ１１７をもたらす。いくつかの実施例では、画素ピッチは５μｍ～１００μｍ、１０μｍ～１００μｍ又は１５μｍ～１００μｍの範囲である。他の実施形態では、ダークスペースギャップ１１７は１０μｍ～０．５μｍの範囲、例えば１０μｍ～４μｍの範囲、例えば８μｍ～４μｍの範囲である。ここで１つ以上の実施形態に従って使用され、図１Ｏに示されているように、「画素ピッチ」とは、メサ１５０ａ、１５０ｂによって提供又は形成される隣接する画素の中心「Ｃ」間の距離又は間隔１１９を意味する。つまり、画素ピッチとは、隣接する画素の中心から中心への間隔１１９を意味する。１つ以上の実施形態では、図２に示すようなＬＥＤアレイの中心から中心への間隔は、隣接する画素１５５ａ、１５５ｂ及びアレイ２００の全ての隣接する画素について同じである。１つ以上の実施形態では、画素ピッチは５μｍ～１００μｍの範囲にあり、例えば、５μｍ～９０μｍ、５μｍ～８０μｍ、５μｍ～７０μｍ、５μｍ～６０μｍ、５μｍ～５０μｍ、５μｍ～４０μｍ、５μｍ～３０μｍ、１０μｍ～９０μｍ、１０μｍ～８０μｍ、１０μｍ～７０μｍ、１０μｍ～６０μｍ、１０μｍ～５０μｍ、１０μｍ～４０μｍ、１０μｍ～３０μｍ、２０μｍ～９０μｍ、２０μｍ～８０μｍ、２０μｍ～７０μｍ、２０μｍ～６０μｍ、２０μｍ～５０μｍ、２０μｍ～４０μｍ、２０μｍ～３０μｍ、３０μｍ～９０μｍ、３０μｍ～８０μｍ、３０μｍ～７０μｍ、３０μｍ～６０μｍ、３０μｍ～５０μｍ、３０μｍ～４０μｍ、４０μｍ～９０μｍ、４０μｍ～８０μｍ、４０μｍ～７０μｍ、４０μｍ～６０μｍ、４０μｍ～５０μｍ、５０μｍ～９０μｍ、５０μｍ～８０μｍ、５０μｍ～７０μｍ、又は５０μｍ～６０μｍの範囲にある。
１つ以上の実施例において、発光ダイオード（ＬＥＤ）デバイスは： 画素を画定する複数のメサであり、複数のメサの各々は半導体層を有し、半導体層は、Ｎ型層、活性領域及びＰ型層を含み、各メサは、その幅以下の高さを有する、複数のメサと；複数のメサ各々の間の空間内のＮコンタクト材料であって、Ｎコンタクト材料は、各メサ間の光学的分離を提供し、Ｎ型層の側壁に沿って各メサのＮ型層に電気的にコンタクトする、Ｎコンタクト材料と；Ｐ型層及び活性領域の側壁をＮコンタクト材料から絶縁する誘電材料と；を備え、複数のメサ各々は、複数のメサ各々の一部を横切って延在してエッジを含むｐコンタクト層を有し、複数のメサ各々の間の空間は、１０μｍ～１００μｍの範囲の画素ピッチをもたらし、画素ピッチの２０％未満のｐコンタクト層の隣接するエッジ間のダークスペースギャップをもたらす。１つ以上の実施形態では、Ｐコンタクト層１０５は反射性金属を含む。請求項１のＬＥＤデバイスは、画素ピッチが４～１００μｍの範囲内にある。１つ以上の実施形態では、ｐコンタクト層の隣接するエッジ間のダークスペースギャップは画素ピッチの１０％未満である。そこにおいて、請求項１のＬＥＤデバイスでは、半導体層は、２μｍ～１０μｍの範囲の厚さを有するエピタキシャル半導体層である。１つ以上の実施形態において、誘電材料は、２００ｎｍ～１μｍの範囲の厚さを有するＳｉＯ２、ＡｌＯｘ及びＳｉＮを含むグループから選択された材料を含む外側スペーサの形態である。１つ以上の実施形態において、Ｎコンタクト材料は、メサの頂部表面から、０．５μｍから２μｍの範囲の深さを有する。１つ以上の実施形態において、各メサは、それぞれ第１セグメント及び第２セグメントを有する側壁を含み、側壁の第１セグメントは、Ｎ型層及びＰ型層に平行な水平面から、６０°～９０°の範囲の角度を画定し、側壁の第２セグメントは、メサが形成される基板の頂部表面と、７５°から９０°未満の範囲の角度を形成する。
１つ以上の実施例において、発光ダイオード（ＬＥＤ）デバイスは：画素を画定する複数のメサであって、複数のメサの各々は、半導体層を有し、半導体層はＮ型層、活性領域及びＰ型層を含み、各メサは、その幅以下の高さを有する、複数のメサと；複数のメサ各々の間の空間内の金属であって、金属は、各メサ間の光学的分離を提供し、Ｎ型層の側壁に沿って各メサのＮ型層に電気的にコンタクトする、金属と；Ｐ型層及び活性領域の側壁をＮコンタクト材料から絶縁する誘電材料と；を備え、複数のメサ各々は、各複数のメサの一部を横切って延在してエッジを含むｐコンタクト層を有し、複数のメサ各々の間の空間は、１０μｍ～１００μｍの範囲の画素ピッチをもたらし、４μｍ～１０μｍの範囲内のｐコンタクト層の隣接するエッジ間のダークスペースギャップをもたらす。複数のメサはメサのアレイを含む。１つ以上の実施形態では、ダークスペースギャップは４μｍ～８μｍの範囲にある。１つ以上の実施例において、画素ピッチは、４０μｍ～１００μｍの範囲内にある。
本開示の１つ以上の実施形態は、ＬＥＤデバイスを製造する方法を提供する。図３Ａ－３Ｆは、様々な実施形態によるプロセスフロー図を示す。図３Ａを参照すると、方法２００は、動作２０２で基板を製造することを含む。基板の製造は、複数の半導体層を基板上に堆積することを含み、半導体層は、Ｎ型層、活性領域、Ｐ型層を含むが、これらに限定されない。半導体層が基板上に堆積すると、半導体層の一部がエッチングされ、トレンチと複数の離間したメサが形成される。動作２０４では、ダイが製造される。ダイの製造は、（第１）誘電材料を堆積させて、エピタキシャル層（例えば、Ｎ形層、活性領域及びＰ型層）の側壁を絶縁し、その後に、トレンチ、例えば、各複数の離間したメサ間のスペース内に電極金属を堆積する。いくつかの実施形態では、ダイの製造はさらに、Ｐコンタクト層及びハードマスクの堆積、電流拡散膜の形成、ｐ金属材料プラグのめっき、その後のアンダーバンプ金属化（ＵＢＭ）を含む。動作２０４では、ダイが製造される。動作２０６では、相補型金属酸化物半導体（ＣＭＯＳ）バックプレーン上で、任意のマイクロバンピングが生じ得る。動作２０８では、バックエンド処理が発生し、そうすると、任意で、ダイがＣＭＯＳバックプレーンに接続され、アンダーフィルが提供され、レーザーリフトオフが発生し、その後オプションで蛍光体が統合される。
図３Ｂを参照すると、一実施形態では、方法２１０は、２１２で基板上にＮ型層、活性領域、Ｐ型層を含む複数の半導体層を堆積することを含む。２１４で、方法はさらに、半導体層の一部をエッチングしてトレンチと画素を画定する複数の離間したメサを形成し、複数の離間したメサ各々は半導体層を含み、各離間したメサは、その幅以下の高さを有する。２１６で、方法は、Ｐ型層及び活性領域の側壁を金属から絶縁する誘電材料を堆積することを含む。２１８で、方法は、各複数の離間したメサの間の空間に電極金属を堆積し、金属は、各離間したメサ間の光学的分離を提供し、Ｎ型層の側壁に沿って各離間したメサのＮ型層に電気的にコンタクトする。１つ以上の実施形態では、複数の離間したメサの各々は、複数のメサの各々の部分を横断して延在するとともにエッジを含む導電性ｐコンタクト層を含み、複数の離間したメサの各々の間の空間は、１μｍから１００μｍの範囲の画素ピッチ及び画素ピッチの２０％未満のｐコンタクト層の隣接するエッジ間のダークスペースギャップとなる。いくつかの実施例では、画素ピッチは５μｍ～１００μｍ、１０μｍ～１００μｍ又は１５μｍ～１００μｍの範囲である。他の実施形態では、ダークスペースギャップは１０μｍ～０．５μｍの範囲、又は１０μｍ～４μｍの範囲、例えば８μｍ～４μｍの範囲である。本明細書で使用されるように、１つ以上の実施形態によれば、用語「ダークスペースギャップ」は、光が反射されないｐコンタクト層の隣接するエッジ間の空間を指す。
いくつかの実施形態では、方法は離間したメサのアレイを形成することを含む。いくつかの実施形態では、金属は反射金属を含む。いくつかの実施形態では、ダークスペースギャップは、１０μｍ～０．５μｍの範囲、又は１０μｍ～４μｍの範囲である。いくつかの実施形態では、複数の離間したメサが画素内に配置され、画素ピッチは５μｍ～１００μｍ又は３０μｍ～５０μｍの範囲である。いくつかの実施例では、半導体層１０４の厚さは２μｍ～１０μｍの範囲である。
図３Ｃを参照すると、方法２２０は、図３Ｂの動作２１２から２１８までとさらに、動作２２２で共通電極を形成することを含む。１つ以上の実施形態では、共通電極は、導電性金属によって取り囲まれた複数の半導体スタックを含む。１つ以上の実施形態では、半導体スタックはＧａＮの１つ以上の層を含む。
図３Ｄを参照すると、方法２２４は、図３Ｂの動作２１２から２１８までとさらに、動作２２６で電流拡散層を堆積することを含む。いくつかの方法の実施形態は、Ｐ型層上に多層複合膜を形成することを含み、多層複合膜は、電流拡散層、電流拡散層の第１部分上のＰコンタクト層、及びハードマスク層の下方の電流拡散層の第２部分上の（第２）誘電体層を含む。１つ以上の実施形態では、多層複合膜は、Ｐ型層上の電流拡散層と、第１部分及び第２部分を有する電流拡散層と、電流拡散層の第２部分上の誘電体層と、誘電体層の側壁及び電流拡散層の第１部分によって画定されるビア開口と、電流拡散層の第１部分、誘電層の側壁及び誘電層の表面の少なくとも一部の上のビア開口内のＰコンタクト層と、を有する。１つ以上の実施形態では、多層複合膜はＰ型層の直接上に形成される。他の実施形態では、多層複合膜とＰ型層との間に１つ以上の追加層が形成され得る。１つ以上の実施形態では、多層複合層はＰコンタクト層上にガード層を含む。
いくつかの実施形態は、Ｐ型層にわたる電流拡散層を堆積することを含む。他の方法の実施形態は、Ｐ型層にわたり電流拡散層を堆積すること；電流拡散層上に誘電体層を堆積すること；誘電体層中にビア開口を形成すること；ビア開口内及び誘電体層の頂部表面上にＰコンタクト層をコンフォーマルに堆積すること；Ｐコンタクト層上にガード層を堆積すること；ガード層上にハードマスク層を堆積すること；ハードマスク層に開口を形成すること；ハードマスク層の開口にライナー層を堆積すること；及びライナー層上にＰ金属材料プラグを堆積し、Ｐ金属材料プラグは幅を有する、こと；及びＰ金属材料プラグの上にパシベーション層を形成し、パシベーション層は、幅を画定する開口を有し、パシベーション層内の開口の幅は、開口内のライナー層及びＰ金属材料プラグの組合せの幅未満である、こと、を含む。
図３Ｅを参照すると動作２３２で、Ｐ型層の上方又Ｐ型層にわたって（ａｂｏｖｅ ｏｒ ｏｖｅｒ ｔｈｅ Ｐ－ｔｙｐｅ ｌａｙｅｒ）ハードマスク層を堆積させることを含む方法２３０を含む。動作２３４において、ハードマスク層内に開口を形成する。動作２３６において、１つ以上の実施形態では、ハードマスク層の開口内にライナー層を堆積する。動作２３８において、１つ以上の実施例では、ライナー層上にＰ金属材料プラグを堆積し、Ｐ金属材料プラグは幅を有し、動作２４０において、Ｐ金属材料プラグ上にパシベーション層が形成され、パシベーション層は幅を画定する開口を有し、パシベーション層の開口の幅はＰ金属材料プラグの幅よりも小さい。
１つ以上の実施形態において、発光ダイオード（ＬＥＤ）デバイスの製造方法であって、基板上にＮ型層、活性領域、Ｐ型層を有する複数の半導体層を堆積するステップと；Ｐ型層にわたってハードマスク層を堆積するステップと；ハードマスク層及び半導体層を部分的にエッチングして、画素を画定する複数のメサ及びトレンチを形成する、ステップであって、複数のメサの各々は、半導体層を有し、メサの各々は、その幅以下の高さを有する、ステップと；トレンチ内に誘電材料を堆積するステップと；ハードマスク層内に開口を形成し、半導体層をエッチングして、基板の表面及びＮ型層の側壁を露出させる、ステップと；基板上にライナー層を堆積するステップであって、基板上とは、基板、Ｎ型層、誘電材料、ハードマスク層内の開口の表面上を含む、ステップと；ライナー層上に電極金属を堆積するステップと；基板を平坦化して、ハードマスク層の開口内のライナー層上にＰ金属材料プラグ及びＮ型層の側壁に沿って各メサのＮ型層に電気的にコンタクトするＮコンタクト材料を形成する、ステップであって、ハードマスク層の開口内のライナー層及びＰ金属材料プラグの組合せは幅を有する、ステップと；基板上にパシベーション層を形成し、幅を画定するパシベーション層内に開口を形成するステップと、を含む。１つ以上の実施形態において、パシベーション層内の各開口の幅は、Ｐ金属材料プラグ及びライナー層の組合せの幅未満である。
図３Ｆを参照して、いくつかの方法の実施形態は、方法２４０を含み、例えば図１Ａに関して説明しているように、動作２１２において、半導体層を堆積することを含む。方法２４０は、例えば図１Ａに関して説明しているように、動作２１３において、電流拡散膜又は層及び／又はＰコンタクト層を堆積することをさらに含む。方法２４０は、動作２３１において、例えば図１Ａ－Ｃに関して説明しているように、ハードマスク層を堆積し、パターン化することをさらに含む。動作２３３では、例えば図１Ｄ－Ｇに関して説明しているように、半導体層にトレンチを形成し、誘電材料を堆積する。動作２３４では、例えば図１Ｈに関して説明しているように、ハードマスク層に開口が形成される。動作２３６において、１つ以上の実施形態では、例えば図１Ｈに関して説明しているように、ハードマスク層の開口内にライナー層を堆積する。動作２３７で、例えば図１Ｉに関して説明しているように、トレンチ内に金属を堆積し、Ｐ金属材料プラグを堆積する。動作２３９では、例えば図１Ｊに関して説明しているように、平坦化が実行される。動作２４１では、例えば図１Ｋ及び図１Ｌに関して説明しているように、パシベーション層を形成し、パターン化する。動作２４３で、例えば図１Ｍに関して説明しているように、アンダーバンプ金属化層を形成し、パターン化する。方法２４０の動作は、図１Ｏ又は図４に示すように、デバイスを形成するために、１つ以上の実施例に従って利用することができる。
本開示の別の態様は、電子システムに関するものである。１つ以上の実施形態において、電子システムは、ここに記載されたＬＥＤモノリシックデバイス及びアレイと、１つ以上のｐコンタクト層に独立した電圧を提供するように構成されたドライバ回路とで構成される。１つ以上の実施形態では、電子システムは、ＬＥＤベースの照明器具、発光ストリップ、発光シート、光学ディスプレイ、及びマイクロＬＥＤディスプレイからなるグループから選択される。
図４は、１つ以上の実施形態によるＬＥＤデバイスの単一メサ３５０を示すＬＥＤデバイス３００の断面図である。デバイス３００は、図１Ｏに示すデバイス１００の第１メサ１５ａ又は第２メサ１５０ｂに類似している。デバイス３００は、ｎ型層３０４ｎと、ｐ型層３０４ｐと、ｎ型層３０４ｎ及びｐ型層３０４ｐの間の活性領域３０６と、を含む半導体層３０４を備える。
図示の実施例では、Ｐ型層３０４上に多層複合膜３１７がある。図示のように、多層複合膜３１７はＰ型層３０４ｐ上に電流拡散層３１１を有する。多層複合膜はさらに、電流拡散層３１１上に誘電体層３０７を含む。１つ以上の実施例では、電流拡散層３１１は、第１部分３１１ｙと第２部分３１１ｚとを有する。第１部分３１１ｙ及び第２部分３１１ｚは、電流拡散層３１１の横部分である。Ｐコンタクト層３０５は、電流拡散層３１１の第１部分３１１ｙ上及びビア開口３１９内にある。誘電体層３０７は、電流拡散層３１１の第２部分３１１ｚ上にある。１つ以上の実施形態では、誘電体層３０７はビア開口３１９によって分離されている。ビア開口３１９は、少なくとも１つの側壁３１９ｓ及び底部３１９ｂを有し、底部３１９ｂは電流拡散層３１１を露出する。図示の実施形態では、誘電体層３０７の対向する側壁３１９ｓ及び電流拡散層３１１によって画定される底部３１９ｂによって、ビア開口３１９が画定される。図４に示す実施形態では、ビア開口３１９はＰコンタクト層３０５とガード層３０９で満たされている。図４に示すように、Ｐコンタクト層３０５は、誘電体層３０７の頂部表面、ビア開口３１９の側壁３１９ｓと下部３１ｂ、及び電流拡散層３１１の第１部分３１１ｙの直接上に存在する。図４の実施形態に示すように、Ｐコンタクト層３０５はビア開口３１９と実質的にコンフォーマルである。本明細書で使用される場合、「実質的にコンフォーマル」であるとは、（例えば、ハードマスク層３０８上、側壁３１９ｓ上、及びビア開口３１９の底部３１９ｂ上で）厚さが全体にわたってほぼ同じである層を指す。実質的にコンフォーマルな層の厚さの変化は、約５％、２％、１％又は０．５％以下である。１つ以上の実施例では、ガード層３０９はＰコンタクト層３０５上にある。理論に拘束されることを意図せずに、１つ以上の実施形態によれば、ガード層３０９は、Ｐコンタクト層３０５からの金属イオンが移動してデバイス３００をショートさせるのを防ぐことができる。１つ以上の実施形態では、ガード層３０９はＰコンタクト層３０５全体を覆う。１つ以上の実施形態では、ガード層３０９はＰコンタクト層３０５全体を直接覆っている。
１つ以上の実施形態では、電流拡散層は透明材料を含む。電流拡散層は反射層とは分離している。このようにして、電流拡散の機能は反射の機能とは異なる層で実現される。１つ以上の実施形態では、電流拡散層３１１は、酸化インジウムスズ（ＩＴＯ）又は他の適切な導電性の透明材料、例えば、酸化インジウム亜鉛（ＩＺＯ）などの透明導電性酸化物（ＴＣＯ）を含み、電流拡散層は、５ｎｍ～１００ｎｍの範囲の厚さを有する。いくつかの実施形態では、誘電体層３０７は、任意の適切な誘電材料、例えば、二酸化ケイ素（ＳｉＯ２）又は酸窒化ケイ素（ＳｉＯＮ）を含む。いくつかの実施形態では、ガード層３０９は、チタン－白金（ＴｉＰｔ）、チタン－タングステン（ＴｉＷ）、又はチタン－窒化タングステン（ＴｉＷＮ）を含む。１つ以上の実施形態では、Ｐコンタクト層３０５は反射性金属を含む。１つ以上の実施形態では、Ｐコンタクト層３０５は、ニッケル（Ｎｉ）又は銀（Ａｇ）などの適切な反射材料を含むが、これらに限定されない。
理論に拘束されることを意図せずに、いくつかの実施形態によれば、Ｐ型層３０４ｐ上の多層複合膜３１７は、吸収、反射、及び導電性のバランスをとることができる。いくつかの実施形態では、Ｐコンタクト層３０５は高反射層である。臨界角に近い角度及び臨界角より大きい角度では、誘電体層３０７はＰコンタクト層３０５よりも優れた反射体であり、特に導電性がない場合がある。いくつかの実施形態では、誘電体層３０７は複数の誘電体層を含み、ＤＢＲ（分散型ブラッグ反射器）を形成することができる。１つ以上の実施形態では、電流拡散層３１１は、吸収を最小化し導電性を高めるように最適化される。
１つ以上の実施形態では、Ｐコンタクト層３０５は、電流拡散層３１１が広がる幅よりも小さいメサの幅に広がる。
図示の実施形態では、電流拡散層３１１の第２部分３１１ｚの上方にあるガード層３０９の第１セクション上にハードマスク層３０８があり、ハードマスク層３０８は、その中に画定されたマスク開口３４７を有する。ハードマスク層３０８は、誘電材料を含む任意の適切な材料を含むことができる。ハードマスク層３０８は、上記の図１Ａ－図１Ｎに関して説明したようにマスクされ、エッチングされている。
ハードマスク開口３４７は、ライナー層３２５で部分的に充填され、Ｐ金属材料プラグ３１８ｐで部分的に充填され、Ｐ金属材料プラグ３１８ｐは幅３３９を有する。図４の実施例に示すように、ライナー層３２５はハードマスク開口３４７と実質的にコンフォーマルである。本明細書で使用される場合、「実質的に共形」であるとは、（例えば、ハードマスク開口３４７の側壁３４７ｓ及び底部３４７ｂ上で）厚さが全体にわたってほぼ同じである層を指す。実質的にコンフォーマルな層の厚さの変化は、約５％、２％、１％又は０．５％以下である。１つ以上の実施形態では、ハードマスク開口３４７は、少なくとも１つの側壁３４７ｓと底面３４７ｂとを有する。いくつかの実施形態では、底部表面３４７ｂはガード層３０９を露出させる。１つ以上の実施形態では、ライナー層３２５は、ハードマスク開口３４７の少なくとも１つの側壁３４７ｓ及び底部３４７ｂ上にある。特定の実施形態では、ライナー層３２５は、ハードマスク開口３４７の少なくとも１つの側壁３４７ｓ及び下部３４７ｂに対して実質的にコンフォーマルである。図示の実施形態では、２つの側壁３４７ｓがあり、ハードマスク開口３４７を画定する対向する側壁３４７ｓとなっている。１つ以上の実施形態では、ライナー層３２５の厚さは約５ｎｍから約２ｕｍの範囲である。１つ以上の実施形態では、ライナー層３２５はシード材料を含み、ライナー層３２５は、アルミニウム（Ａｌ）、窒化チタン、Ａｇ、酸化インジウムスズ（ＩＴＯ）、チタンタ－ングステン（ＴｉＷ）及び／又はチタン白金（ＴｉＰ）を含むがこれらに限定されない任意の適切な材料を含むことができる。いくつかの実施形態によるライナー層３２５のシード材料は、Ｐ金属材料プラグ３１８ｐのめっきを促進し得る。１つ以上の実施例では、ライナー層３２５は電気ブリッジとして機能する。ライナー層３２５は、スパッタリング堆積のような当業者に知られた任意の手段で形成することができる。
図４に示すように、ハードマスク層３０８上にパシベーション膜３２１がある。１つ以上の実施形態では、パシベーション膜３２１は、第１パシベーション層３２０と第２パシベーション層３２２とを含む。第１パシベーション層３２０と第２パシベーション層３２２とは、任意の適切な材料を含むことができる。１つ以上の実施例では、第１パシベーション層３２０は酸化ケイ素（ＳｉＯ２）を含み、第２パシベーション層は窒化ケイ素（ＳｉＮ）を含む。１つ以上の実施形態では、パシベーション膜３２１は、その中に幅３４９を画定するパシベーション膜開口３４８を有し、パシベーション膜開口３４８の幅３４９は、Ｐ金属材料プラグ３１８ｐとライナー層３２５との組み合わせの幅３３９未満である。１つ以上の実施形態では、パシベーション膜３２１は、ライナー層３２５の表面３２５ｆとＰ金属材料プラグ３１８ｐの一部を覆うようにサイズ設定されている。このように、Ｐ金属材料プラグ３１８ｐ及びライナー層３２５の幅３３９未満であるパシベーション膜開口３４８は、Ｐ金属材料プラグ３１８ｐへのアクセスを許しつつ、ライナー層３２５を保護するために効果的である。１つ以上の実施形態では、各パシベーション膜開口３４８はＰ金属材料プラグ３１８ｐの中心に配置されている。
図４に示すように、Ｐ金属材料の層、Ｐ金属材料プラグ３１８ｐとも称される、がライナー層３２５上に形成される。Ｐメタル材料プラグ３１８ｐは、任意の適切な材料を含むことができる。１つ以上の実施形態では、Ｐ金属材料プラグ３１８ｐは銅（Ｃｕ）を含む。１つ以上の実施形態では、内側スペーサ３１２はＰコンタクト層３０５、ガード層３０９、ハードマスク層３０８の外側エッジにコンタクトする。内側スペーサ３１２に隣接して外側スペーサ３１４が形成されている。
１つ以上の実施形態では、半導体層３０４ｎ、３０６、及び３０４ｐの端部に反射ライナー３３０が形成され、Ｎコンタクト材料３１８ｎから分離する。図４のＬＥＤデバイス３００と図１ＯのＬＥＤデバイスとの間の違いは、図１Ｍに示されているパシベーション層１２０に対応する第１パシベーション層３２０と、いくつかの実施形態では窒化ケイ素（ＳｉＮ）を含むことができる第２パシベーション層３２２である。いくつかの実施形態では、第１パシベーション層３２０のみが存在するが、他の実施例では、第１パシベーション層３２０と第２パシベーション層３２２とが存在する。第１パシベーション層３２０及び第２パシベーション層３２２は、その中にパシベーション膜開口３４８を有する。図４には、アンダーバンプ金属化部３２４ａを含むアノードパッドもあり、その構成は図１Ｍに関して説明する。Ｐ金属材料プラグ３１８ｐは、ライナー層３２５の外側エッジからの距離によって画定される幅３３９を有し、パシベーション層内のパシベーション膜開口３４８は、アノードパッドを形成するアンダーバンプ金属化部３２４ａで充填されている。１つ以上の実施形態では、開口３４８は、Ｐ金属材料プラグ３１８ｐの幅３３９より小さい幅３４９を有する。いくつかの実施形態では、Ｐ金属材料プラグ３１８ｐの幅は２μｍから３０μｍの範囲、例えば１０μｍから２０μｍである。
用途
本明細書に開示されるＬＥＤデバイスは、モノリシックアレイ又はマトリクスであり得る。
最終用途で使用するために、ＬＥＤデバイスをバックプレーンに取り付けることができる。
照明アレイ及びレンズシステムは、本明細書に開示されたＬＥＤデバイスを組み込むことができる。
用途としては、ビームステアリングや、配光の微細な強度、空間的、時間的な制御の恩恵を受けるその他の用途が含まれるが、これらに限定されない。
これらの用途には、画素ブロック又は個々の画素から放出された光の正確な空間パターン化が含まれるが、これに限定されない。
用途に応じて、放出された光は、スペクトル的に区別され、時間にわたって適応し（ａｄａｐｔｉｖｅ ｏｖｅｒｔｉｍｅ）及び／又は環境に反応し得る。
発光画素アレイは、さまざまな強度、空間、又は時間パターンで事前にプログラムされた光の分布を提供することができる。
関連する光学系は、画素、画素ブロック、又はデバイスレベルで異なることができる。
例としての発光画素アレイは、関連する共通光学系を有する高輝度画素の共通制御中央ブロックを有するデバイスを含むことができるが、エッジ画素は個々の光学系を有することができる。
フラッシュライトに加えて、発光画素アレイによってサポートされる一般的な用途には、ビデオ照明、自動車のヘッドライト、建築及びエリア照明、街路照明が含まれる。
実施形態
以下に各種の実施例を列挙する。
以下に列挙する実施形態は、本発明の範囲に応じて、全ての側面及び他の実施形態と組み合わせることができることが理解されるであろう。
実施形態（ａ）
発光ダイオードデバイス（ＬＥＤデバイス）であって：
画素を画定する複数のメサであり、メサの各々は半導体層を含み、半導体層はＮ型層、活性領域及びＰ型層を含み、メサの各々はその幅以下の高さを有する、複数のメサと；
各メサ間の空間内のＮコンタクト材料であり、メサの各々の間の光学的分離を提供し、Ｎ型層の側壁に沿ってメサの各々のＮ型層に電気的に金属がコンタクトする、Ｎコンタクト材料と；
Ｐ型層及び活性領域の側壁をＮコンタクト材料から絶縁する誘電材料と；
半導体層の上方のハードマスク層であって、ハードマスク層はその中に複数の開口を有し、複数の開口の各々はライナー層で部分的に充填されており、Ｐ金属材料プラグで部分的に充填されており、Ｐ金属材料プラグは幅を有する、ハードマスク層と；
ハードマスク層上のパシベーション膜であって、パシベーション膜は、幅を画定する複数のパシベーション膜開口を有し、各パシベーション膜開口の幅は、Ｐ金属材料プラグ及びライナー層の組合せの幅未満である、パシベーション膜と、を備える。
実施形態（ｂ）
実施形態（ａ）のＬＥＤデバイスであって、パシベーション膜はＰ金属材料プラグの一部及びライナー層の表面を覆う。
実施形態（ｃ）
実施形態（ａ）～（ｂ）のＬＥＤデバイスであって、パシベーション膜開口は、Ｐ金属材料プラグの中央に配置される。
実施形態（ｄ）
実施形態（ａ）～（ｃ）のうちの１つのＬＥＤデバイスであって、Ｐ金属材料プラグは、銅を含む。
実施形態（ｅ）
実施形態（ａ）～（ｄ）のうちの１つのＬＥＤデバイスであって、
Ｐ金属材料プラグ及びライナー層の組合せの幅は２μｍから３０μｍの範囲にある。
実施形態（ｆ）
実施形態（ｅ）のうちの１つのＬＥＤデバイスであって、Ｐ金属材料プラグ及びライナー層の組合せの幅は１０μｍから２０μｍの範囲にある。
実施形態（ｇ）
実施形態（ａ）～（ｆ）のうちの１つのＬＥＤデバイスであって、複数のメサの画素ピッチは５μｍから１００μｍの範囲にある、
実施形態（ｈ）
実施形態（ｇ）のＬＥＤデバイスであって、画素ピッチは３０μｍから５０μｍの範囲にある、
実施形態（ｉ）
実施形態（ａ）～（ｈ）のうちの１つのＬＥＤデバイスであって、半導体層の厚さは２μｍから１０μｍまでの範囲にある、
実施形態（ｊ）
実施形態（ａ）～（ｉ）のうちの１つのＬＥＤデバイスであって、誘電材料は、２００ｎｍから１μｍの範囲の厚さを有するＳｉＯ２、ＡｌＯｘ及びＳｉＮからなるグループから選択された材料を含む外部スペーサの形態である。
実施形態（ｋ）
実施形態（ａ）～（ｊ）のうちの１つのＬＥＤデバイスであって、各メサ間の空間は、各メサの頂部表面から、０．５μｍから２μｍの範囲にある深さを有するトレンチを含む。
実施形態（ｌ）
実施形態（ａ）～（ｋ）のうちの１つのＬＥＤデバイスであって、
各メサは、それぞれ第１セグメント及び第２セグメントを有する半導体層の側壁を含み、
側壁の第１セグメントは、Ｎ型層及びＰ型層に平行な水平面から、６０°～９０°の範囲の角度を画定し、
側壁の第２セグメントは、メサが形成される基板の頂部表面と、７５°から９０°未満の範囲の角度を形成する。
実施形態（ｍ）
実施形態（ａ）～（ｊ）のうちの１つのＬＥＤデバイスであって、複数のメサは、メサのアレイを含む。
実施形態（ｎ）
発光ダイオードデバイス（ＬＥＤデバイス）であって：
画素を画定する複数のメサであり、メサの各々は半導体層を含み、半導体層はＮ型層、活性領域及びＰ型層を含み、Ｎ型層の側壁に沿って各メサのＮ型層に電気的にコンタクトする、Ｎコンタクト材料と；
Ｐ型層及び活性領域の側壁を金属から絶縁する誘電材料と；
Ｐ型層上の電流拡散層であって、第１部分及び第２部分を有する電流拡散層と、
電流拡散層の第１部分上のＰコンタクト層と；
電流拡散層の第２部分上の誘電層と；
Ｐコンタクト層を覆うガード層と；電流拡散層の第２セクションの上方のガード層の第１セクション上のハードマスク層であって、ハードマスク層は、開口を有し、開口は、ライナー層で部分的に充填されているとともに、Ｐ金属材料プラグで部分的に充填されている、ハードマスク層と；
幅を有するＰ金属材料プラグ及びライナー層の組合せと；
ハードマスク層上のパシベーション膜であって、パシベーション膜は、幅を画定するパシベーション膜開口を有し、パシベーション膜開口の幅は、Ｐ金属材料プラグ及びライナー層の組合せの幅未満であり、パシベーション膜は、Ｐ金属材料プラグの一部及びライナー層の表面を覆う、パシベーション膜と、を備える。
実施形態（ｏ）
発光ダイオードデバイス（ＬＥＤデバイス）の製造方法であって、
基板上に、Ｎ型層、活性領域及びＰ型層を有する複数の半導体層を堆積するステップと；
Ｐ型層にわたってハードマスク層を堆積するステップと；
ハードマスク層及び前導体層の一部をエッチングして、画素を画定する複数のメサ及びトレンチを形成する、ステップであって、複数のメサの各々は半導体層を有し、メサの各々は、その幅以下の高さを有する、ステップと；
トレンチ内に誘電材料を堆積するステップと；
ハードマスク層内に開口を形成し半導体層をエッチングして、基板の表面及びＮ型層の側壁を露出させる、ステップと；
ライナー層を、基板、Ｎ型層、誘電材料、ハードマスク層内の開口の表面上を含む、基板上に堆積するステップと；
ライナー層上に電極金属を堆積するステップと；
基板を平坦化して、ハードマスク層の開口内のライナー層上にＰ金属材料プラグ及びＮ型層の側壁に沿って各メサのＮ型層を電気的にコンタクトするＮコンタクト材料を形成する、ステップであって、ハードマスク層の開口内のライナー層及びＰ金属材料の組合せは幅を有する、ステップと；
基板上にパシベーション層を形成し、幅を画定するパシベーション層内に開口を形成するステップであって、パシベーション層内の各開口膜開口の幅は、Ｐ金属材料プラグ及びライナー層の組合せの幅未満である、ステップと、を含む。
実施例（ｐ）
Ｐ型層にわたってハードマスク層を堆積させるステップの前に：
Ｐ型層上に電流拡散層を堆積するステップであって、電流拡散層は第１部分及び第２部分を有する、ステップと；
電流拡散層上に誘電層を堆積させるステップと；
誘電層が電流拡散層のセクション部分上のみにあるように、誘電層の側壁及び電流拡散層の第１部分によって、誘電層内にビアを形成するステップと；
基板上にＰコンタクト層を堆積し、Ｐコンタクト層が誘電層の表面、誘電層の側壁、及び電流拡散層の第１部分上にあるようにする、ステップと；
Ｐコンタクト層を覆うガード層を堆積するステップであって、ハードマスク層及びハードマスク層を開口内のライナー層は、Ｐコンタクト層と直接コンタクトしている、ステップと、を含む。
実施形態（ｑ）
実施形態（ｏ）～（ｐ）のうちの１つの方法であって、Ｐ金属材料プラグは、銅を含む。
実施形態（ｒ）
実施形態（ｏ）～（ｎ）のうちの１つの方法であって、Ｐ金属材料プラグ及びライナー層の組合せの幅は２μｍから３０μｍの範囲にある。
実施形態（ｓ）
実施形態（ｏ）～（ｎ）のうちの１つの方法であって、
複数のメサの画素ピッチは５μｍから１００μｍの範囲にある。
実施形態（ｔ）
実施形態（ｏ）～（ｎ）のうちの１つの方法であって、半導体層の厚さは２μｍから１０μｍまでの範囲にある。
本明細書で議論されている材料及び方法を記述する文脈（特に以下のクレームの文脈）における用語「１つの」（”ａ” ａｎｄ ”ａｎ”）及び「その」又は「前記」（”ｔｈｅ”）及び同様の指示の使用は、ここで特に示されていない限り、又は文脈によって明確に矛盾していない限り、単数形と複数形の両方をカバーするものと解釈される。本明細書における値の範囲の列挙は、本明細書で別段の指示がない限り、範囲内に入る個々の値を個別に参照する簡略な方法として機能することを単に意図しており、個々の値は、あたかも本明細書において個別に列挙されているかのように明細書に組み込まれる。本明細書に記載されているすべての方法は、ここに特に示されていない限り、又は文脈によって明確に矛盾していない限り、任意の適切な順序で実行することができる。ここで提供されているすべての例又は模範的な言語（例：「など」（”ｓｕｃｈ ａｓ”））の使用は、単に材料と方法をよりよく明らかにすることを目的としており、別段の主張がない限り、範囲に制限をもたらすものではない。明細書のいかなる文言も、開示された資料及び方法の実施に不可欠なものとしてクレームされていない要素を示すものと解釈されてはならない。
本仕様全体を通して「１つの実施形態」、「特定の実施形態」、「１つ以上の実施形態」又は「実施形態」と言及することは、その実施形態に関連して記述された特定の特徴、構造、材料又は特性が、開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な場所における「１つ以上の実施形態において」、「特定の実施形態において」、「１つの実施形態において」又は「実施形態において」のような語句の出現は、必ずしも開示の同じ実施形態を指しているとは限らない。１つ以上の実施形態において、特定の特徴、構造、材料又は特性は、任意の適切な方法で組み合わせられる。
ここでの開示は、特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び適用を例示しているにすぎないことが理解されるべきである。開示の精神及び範囲から逸脱することなく、本開示の方法及びデバイスに様々な修正及び変更を加えることができることは、当業者には明らかであろう。したがって、本開示は、添付の請求項及びそれに相当するものの範囲内にある修正及び変形を含むことを意図している。

Claims (20)

  1. 発光ダイオードデバイス（ＬＥＤデバイス）であって：
    画素を画定する複数のメサであり、前記メサの各々は半導体層を備え、前記半導体層はＮ型層、活性領域及びＰ型層を含み、前記メサの各々は、その幅以下の高さを有する、複数のメサと；
    各メサ間の空間内のＮコンタクト材料であり、前記メサの各々の間の光学的分離を提供し、前記Ｎ型層の側壁に沿って前記メサの各々のＮ型層に電気的に金属がコンタクトする、Ｎコンタクト材料と；
    前記Ｐ型層及び前記活性領域の側壁を前記Ｎコンタクト材料から絶縁する誘電材料と；
    前記半導体層の上方のハードマスク層であって、前記ハードマスク層はその中に複数の開口を有し、前記複数の開口の各々はライナー層で部分的に充填されており、Ｐ金属材料プラグで部分的に充填されており、前記Ｐ金属材料プラグは幅を有する、ハードマスク層と；
    前記ハードマスク層上のパシベーション膜であって、前記パシベーション膜は、幅を画定する複数のパシベーション膜開口を有し、各パシベーション膜開口の幅は、前記Ｐ金属材料プラグ及び前記ライナー層の組合せの幅未満である、パシベーション膜と、
    を備える、ＬＥＤデバイス。
  2. 前記パシベーション膜は、前記Ｐ金属材料プラグの一部及び前記ライナー層の表面を覆う、
    請求項１記載のＬＥＤデバイス。
  3. 前記パシベーション膜開口は、前記Ｐ金属材料プラグの中央に配置される、
    請求項１記載のＬＥＤデバイス。
  4. 前記Ｐ金属材料プラグは、銅を含む、
    請求項１記載のＬＥＤデバイス。
  5. 前記複数のメサは、メサのアレイを含む、
    請求項１記載のＬＥＤデバイス。
  6. 前記Ｐ金属材料プラグ及び前記ライナー層の組合せの幅は２μｍから３０μｍの範囲にある、
    請求項１記載のＬＥＤデバイス。

  7. 前記Ｐ金属材料プラグ及び前記ライナー層の組合せの幅は１０μｍから２０μｍの範囲にある、
    請求項６記載のＬＥＤデバイス。

  8. 前記複数のメサの画素ピッチは５μｍから１００μｍの範囲にある、
    請求項１記載のＬＥＤデバイス。
  9. 前記画素ピッチは３０μｍから５０μｍの範囲にある、
    請求項８記載のＬＥＤデバイス。
  10. 前記半導体層の厚さは２μｍから１０μｍまでの範囲にある、
    請求項１記載のＬＥＤデバイス。
  11. 前記誘電材料は、２００ｎｍから１μｍの範囲の厚さを有するＳｉＯ２、ＡｌＯｘ及びＳｉＮからなるグループから選択された材料を含む外部スペーサの形態である、
    請求項１記載のＬＥＤデバイス。

  12. 各メサ間の空間は、前記メサの頂部表面から、０．５μｍから２μｍの範囲にある深さを有するトレンチを含む、
    請求項１記載のＬＥＤデバイス。
  13. 前記メサの各々は、それぞれ第１セグメント及び第２セグメントを有する前記半導体層の側壁を含み、
    前記側壁の前記第１セグメントは、前記Ｎ型層及び前記Ｐ型層に平行な水平面から、６０°から９０°の範囲の角度を画定し、
    前記側壁の前記第２セグメントは、前記メサが形成される基板の頂部表面と、７５°から９０°未満の範囲の角度を形成する、
    請求項１記載のＬＥＤデバイス。
  14. 発光ダイオードデバイス（ＬＥＤデバイス）であって：
    画素を画定する複数のメサであり、前記メサの各々は半導体層を含み、半導体層はＮ型層、活性領域及びＰ型層を含み、前記メサの各々はその幅以下の高さを有する、複数のメサと；
    前記メサの各々間の空間内の金属であり、前記金属は、各メサ間の光学的分離を提供し、前記Ｎ型層の側壁に沿って各メサのＮ型層に電気的にコンタクトする、Ｎコンタクト材料と；
    前記Ｐ型層及び前記活性領域の側壁を金属から絶縁する誘電材料と；
    前記Ｐ型層上の電流拡散層であって、前記電流拡散層は第１部分及び第２部分を有する、電流拡散層と；
    前記電流拡散層の前記第１部分上のＰコンタクト層と；
    前記電流拡散層の前記第２部分上の誘電層と；
    前記Ｐコンタクト層を覆うガード層と；
    前記電流拡散層の前記第２セクションの上方の前記ガード層の第１セクション上のハードマスク層であって、前記ハードマスク層は、開口を有し、前記開口は、ライナー層で部分的に充填されているとともに、Ｐ金属材料プラグで部分的に充填されている、ハードマスク層と；
    幅を有する前記Ｐ金属材料プラグ及び前記ライナー層の組合せと；
    前記ハードマスク層上のパシベーション膜であって、前記パシベーション膜は、幅を画定するパシベーション膜開口を有し、前記パシベーション膜開口の幅は、前記Ｐ金属材料プラグ及び前記ライナー層の組合せの幅未満であり、前記パシベーション膜は、前記Ｐ金属材料プラグの一部及び前記ライナー層の表面を覆う、パシベーション膜と；
    を備える、ＬＥＤデバイス。
  15. 発光ダイオードデバイス（ＬＥＤデバイス）の製造方法であって、
    基板上に、Ｎ型層、活性領域及びＰ型層を有する複数の半導体層を堆積するステップと；
    前記Ｐ型層にわたってハードマスク層を堆積するステップと；
    前記ハードマスク層及び前記半導体層の一部をエッチングして、画素を画定する複数のメサ及びトレンチを形成する、ステップであって、前記複数のメサの各々は半導体層を有し、前記メサの各々は、その幅以下の高さを有する、ステップと；
    前記トレンチ内に誘電材料を堆積するステップと；
    前記ハードマスク層内に開口を形成し前記半導体層をエッチングして、前記基板の表面及び前記Ｎ型層の側壁を露出させる、ステップと；
    ライナー層を、前記基板、前記Ｎ型層、前記誘電材料、前記ハードマスク層内の開口の表面上を含む、前記基板上に堆積するステップと；
    前記ライナー層上に電極金属を堆積するステップと；
    前記基板を平坦化して、前記ハードマスク層の前記開口内の前記ライナー層上にＰ金属材料プラグ及び前記Ｎ型層の側壁に沿って各メサの前記Ｎ型層を電気的にコンタクトするＮコンタクト材料を形成する、ステップであって、前記ハードマスク層の前記開口内の前記ライナー層及び前記Ｐ金属材料の組合せは幅を有する、ステップと；
    前記基板上にパシベーション層を形成し、幅を画定する前記パシベーション層内に開口を形成するステップであって、前記パシベーション層内の各開口膜開口の幅は、前記Ｐ金属材料プラグ及び前記ライナー層の組合せの幅未満である、ステップと、
    を含む、方法。
  16. 前記Ｐ型層にわたって前記ハードマスク層を堆積させるステップの前に：
    前記Ｐ型層上に電流拡散層を堆積するステップであって、、前記電流拡散層は第１部分及び第２部分を有する、ステップと；
    前記電流拡散層上に誘電層を堆積させるステップと；
    前記誘電層が前記電流拡散層の前記セクション部分上のみにあるように、前記誘電層の側壁及び前記電流拡散層の前記第１部分によって、前記誘電層内にビアを形成するステップと；
    前記基板上にＰコンタクト層を堆積し、前記Ｐコンタクト層が前記誘電層の表面、前記誘電層の側壁、及び前記電流拡散層の前記第１部分上にあるようにする、ステップと；
    前記Ｐコンタクト層を覆うガード層を堆積するステップであって、前記ハードマスク層及び前記ハードマスク層を前記開口内のライナー層は、前記Ｐコンタクト層と直接コンタクトしている、ステップと、
    をさらに含む、請求項１５記載の方法。
  17. 前記Ｐ金属材料プラグは、銅を含む、
    請求項１５記載の方法。
  18. 前記Ｐ金属材料プラグ及び前記ライナー層の組合せの幅は２μｍから３０μｍの範囲にある、
    請求項１５記載の方法。
  19. 前記複数のメサの画素ピッチは５μｍから１００μｍの範囲にある、
    請求項１５記載の方法。
  20. 前記半導体層の厚さは２μｍから１０μｍまでの範囲にある、
    請求項１５記載の方法。
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