JP2023165032A - 半導体装置、その製造方法、及びモジュール - Google Patents

半導体装置、その製造方法、及びモジュール Download PDF

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Abstract

【課題】ボイドやはんだクラックを生じさせずに樹脂とリードフレームとの密着性を十分確保した、半導体装置、その製造方法、及びモジュールを提供する。【解決手段】半導体装置は、第１開口部を備えるリードフレームと、前記第１開口部に充填される樹脂と、前記リードフレームと電気的に接続する半導体素子と、を備え、前記第１開口部における前記リードフレームの側壁面は、前記リードフレームの上面より平均面粗さが大きくなるように形成する。【選択図】図２

Description

本実施の形態は、半導体装置、その製造方法、及びモジュールに関する。
近年、半導体装置のデザインルールが縮小され、ウエハープロセスが大きく変更される中で、半導体パッケージには、小型化、低背化、低価格化等が求められている。半導体パッケージ内のチップを基板に実装する方法は、ワイヤボンディングとフリップチップボンディングに大別される。特に、フリップチップボンディングは、チップの高密度化や高集積化に適しているため注目されている。
特開２０１７－２１２２９０号公報 特開２０１９－４７０６４号公報
［概要］
フリップチップボンディングは、チップ表面と基板とを電気的に接続する際、ワイヤボンディングのようなワイヤを用いずに、アレイ状に配置された突起状の端子によって接続する方法である。フリップチップボンディングは、ワイヤボンディングに比べてワイヤによる配線スペースが不要であるためパッケージ自体を小さくすることができる。
フリップチップボンディングを用いて基板に実装されたチップは、外部応力等に対して脆弱であるため、樹脂で封止することでチップを保護している。しかし、樹脂とリードフレームとの密着性が不十分であるため、樹脂とリードフレーム又は突起状の端子との界面周辺にボイドやはんだクラックが生じる問題がある。ボイドやはんだクラックは、接合部分の抵抗値を上昇させ、抵抗により生じた熱によって半導体装置が正常に動作しなくなってしまうおそれがある。
本実施の形態は、ボイドやはんだクラックを生じさせずに樹脂とリードフレームとの密着性を十分確保した、半導体装置、その製造方法、及びその半導体装置を備えるモジュールを提供する。
本実施の形態の一態様は、第１開口部を備えるリードフレームと、前記第１開口部に充填される樹脂と、前記リードフレームと電気的に接続する半導体素子と、を備え、前記第１開口部における前記リードフレームの側壁面は、前記リードフレームの上面より平均面粗さが大きい、半導体装置である。
また、本実施の形態の他の一態様は、上記の半導体装置を備えるモジュールである。
また、本実施の形態の他の一態様は、第１開口部を備えるリードフレームに粗化処理を行う工程と、半導体基板上にピラーを形成する工程と、前記リードフレームに前記ピラーを接合する工程と、樹脂を前記第１開口部に充填する工程と、を有する半導体装置の製造方法である。
本実施の形態によれば、ボイドやはんだクラックを生じさせずに樹脂とリードフレームとの密着性を十分確保した、半導体装置、その製造方法、及びその半導体装置を備えるモジュールを提供することができる。
図１は、本実施の形態の一態様の半導体装置の断面模式図である。 図２は、本実施の形態の一態様の半導体装置における、（ａ）リードフレーム周辺の断面模式図、及び（ｂ）リードフレーム周辺の断面の拡大模式図である。 図３は、本実施の形態の一態様の半導体装置における、（ａ）リードフレーム周辺の断面模式図、及び（ｂ）リードフレーム周辺の断面の拡大模式図である。 図４は、比較例の半導体装置における、（ａ）リードフレーム周辺の断面模式図、及び（ｂ）リードフレーム周辺の断面の拡大模式図である。 図５は、比較例の半導体装置における、（ａ）リードフレーム周辺の断面模式図、及び（ｂ）リードフレーム周辺の断面の拡大模式図である。 図６は、リードフレームの製造方法を説明する図であって、それぞれ（ａ）金属板の上下にレジストマスクをパターン形成する工程、（ｂ）金属板に開口部を形成する工程、（ｃ）保護シールを設ける工程、（ｄ）粗化処理を行う工程、及び（ｅ）保護シール１７を除去する工程を示す図である。 図７は、リードフレームの製造方法を説明する図であって、それぞれ（ａ）粗化処理を行う工程、及び（ｂ）平坦面にする処理を行う工程を示す図である。 図８は、本実施の形態の一態様の半導体装置の断面模式図である。 図９は、本実施の形態の一態様の半導体装置の断面模式図である。 図１０は、本実施の形態の一態様の半導体装置の製造方法を説明する図であって、それぞれ（ａ）リードフレームの側壁面に粗化処理する工程、（ｂ）半導体基板上１０にピラー５５を形成する工程、（ｃ）リードフレーム上に半導体基板上１０及びピラー５５を積層する工程、及び（ｄ）樹脂で封止する工程を示す図である。 図１１は、本実施の形態の一態様の半導体装置を備えるモジュールのレイアウト図である。 図１２は、本実施の形態の一態様の半導体装置を備えるモジュールのレイアウト図である。 図１３は、本実施の形態の一態様の半導体装置内のリードフレームの外端部における断面模式図である。 図１４は、本実施の形態の一態様の半導体装置を備えるパッケージにおける、（ａ）斜視図、及び（ｂ）底面図である。
［詳細な説明］
次に、図面を参照して、本実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。本実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
本実施の形態に係る半導体装置の断面模式図を図１に示す。図１に示す半導体装置は、リードフレーム２０を備える領域１２、ピラー５５を備える領域１１、及び半導体基板１０を備えている。リードフレーム２０は開口部を備え、開口部におけるリードフレーム２０の側壁面は、リードフレーム２０の上面（図中の領域１１と領域１２との界面）より平均面粗さが大きい。また、リードフレーム２０は、ピラー５５を介して半導体基板１０に含まれる半導体素子と電気的に接続している。さらに、リードフレーム２０、ピラー５５、及び半導体基板１０は樹脂２２で覆われ、封止されている。
ここで、図１に示すリードフレーム２０の開口部における、リードフレーム２０の側壁面を含む領域１４及びリードフレーム２０の上面を含む領域１６について、図２及び図３を用いて説明する。
図２（ａ）は、領域１４におけるリードフレーム２０周辺の断面模式図であり、図２（ｂ）は、図２（ａ）に示す領域２４における拡大図である。図２（ａ）に示すように、リードフレーム２０が備える開口部に樹脂２２が充填されている。リードフレーム２０上には、ピラー５５と接合するためのはんだ１９が設けられている。また、詳細な説明は後述するが、開口部は、第１開口幅を有する第１領域と、第１開口幅より狭い第２開口幅を有する第２領域と、を有している。
また、図２（ｂ）に示すように、領域２６におけるリードフレーム２０の側壁面が粗化処理により粗く削れており、粗化処理された側壁面の細部に樹脂２２が充填されている。樹脂２２がリードフレーム２０の側壁面の微細な凹凸に入り込んで硬化することで密着性が向上する（アンカー効果ともいう）。
粗化処理としては、例えば、サンドブラスト加工、粗化液を塗布する方法、又は粗化液に浸漬する方法などが挙げられる。粗化処理された側壁面の平均面粗さは、例えば２～５μｍであると好ましい。なお、平均面粗さは、例えば、ＪＩＳ Ｂ ０６０１：２０１３やＩＳＯ ２５１７８に準拠して求めることができる。
また、図３（ａ）は、熱サイクル試験を行った後の領域１６におけるリードフレーム２０周辺の断面模式図であり、図３（ｂ）は、図３（ａ）に示す領域２８における拡大図である。リードフレーム２０上には、ピラー５５と接合するためのはんだ１９が設けられている。熱処理工程によって、樹脂２２がリードフレーム２０から剥離したり、はんだクラックを進行させたりする傾向があるが、本実施の形態の一態様は、前述したアンカー効果により、リードフレーム２０と樹脂２２との密着性が十分に確保されているため、図３（ｂ）に示すようにリードフレーム２０の上面においてもボイドやはんだクラックの発生を抑制することができる。
また、本実施の形態に係る半導体装置の比較例として、開口部における側壁面に粗化処理を行っていないリードフレーム周辺の模式的断面図を図４及び図５に示す。
図４（ａ）は、開口部における側壁面に粗化処理を行っていない場合の領域１４におけるリードフレーム２０周辺の断面模式図であり、図４（ｂ）は、図４（ａ）に示す領域２１における拡大図である。図４（ｂ）に示すように、リードフレーム２０と樹脂２２との密着性が不十分であるため、リードフレーム２０と樹脂２２との間にボイド２３が発生してしまう。
また、図５（ａ）は、熱サイクル試験を行った後の開口部における側壁面に粗化処理を行っていない場合の領域１６におけるリードフレーム２０周辺の断面模式図であり、図５（ｂ）は、図５（ａ）に示す領域２７における拡大図である。図５（ｂ）に示すように、リードフレーム２０と樹脂２２との密着性が不十分であるため、領域２９においてリードフレーム２０と樹脂２２との間にボイド、及びリードフレーム２０とピラー５５とを接合するはんだ１９周辺にはんだクラックが発生してしまう。
したがって、粗化処理された側壁面を有するリードフレーム２０を備えることでアンカー効果により、リードフレーム２０と樹脂２２との密着性が十分に確保され、ボイドやはんだクラックの発生を抑制することができるため、半導体装置の不良を低減することができる。
リードフレーム２０は、例えば、銅、銅－錫系合金、銅－ジルコニウム系合金、銅－鉄系合金、及び銅－クロム－錫－亜鉛系合金等の銅合金、鉄－ニッケル系合金、又はステンレス等を用いることができる。鉄－ニッケル系合金は、熱膨張係数がシリコンと近く、熱処理工程等においてもシリコン等で製造されるチップとダイパットとを接着するダイボンド剤へのダメージが小さいため好ましく、大型のチップを搭載する場合に有利である。また、銅又は銅合金は、鉄－ニッケル系合金と比較して電気抵抗や熱抵抗が小さく、高速動作を必要とする製品に適している。銅又は銅合金の熱膨張係数は樹脂２２に近いため、大型のパッケージや小型のチップの搭載において有利であり、マイコン、システムＬＳＩ等に適している。
［リードフレームの製造方法］
本実施の形態に係る半導体装置内のリードフレームの製造方法の一例について説明する。まず、図６（ａ）に示すように、金属板１３を用意する。金属板１３の上下にレジストマスク１７ａをパターン形成し、レジストマスク１７ａをマスクとしてエッチング等により金属板１３に開口部を形成する。その後、図６（ｂ）に示すように、レジストマスク１７ａを除去し、開口部が形成された金属板がリードフレーム２０となる。金属板１３の材料は、例えば、上記に示すリードフレームの材料を用いることができる。金属板１３の厚さは、例えば、１００～２００μｍ程度とすることができる。
次に、図６（ｃ）に示すように、リードフレーム２０上に保護シール１７ｂを設ける。保護シール１７ｂは、たとえば、ポリシリコンや酸化シリコンを用いることができる。
次に、図６（ｄ）に示すように、リードフレーム２０に粗化処理を行い、その後、図６（ｅ）に示すように保護シール１７ｂを除去しリードフレーム２０を製造する。なお、粗化処理を行う際、リードフレーム２０上に保護シール１７ｂが配置されているためリードフレーム２０の上面は粗化処理により粗面化されない。リードフレーム２０の上面は、はんだとの接合強度を確保するため、粗面化されないことが好ましい。開口部におけるリードフレームの側壁面のみを粗化処理により粗面化する構成にすることにより、リードフレームと樹脂との密着性を確保しつつ、はんだの拡散を抑制することでリードフレームとはんだとの接合強度を確保することができる。
また、リードフレーム２０に対して粗化処理を行う際、レジストマスクを除去してから図７（ａ）に示すように、保護シール１７ｂを用いずに、開口部の側壁面及び上面を粗面化し、その後、図７（ｂ）に示すように、粗面化が不要な上面に対して粗化面を研磨したり、叩いたりして平坦面にする処理を行ってもよい。さらに、リードフレームの上面の粗化がリードフレームとはんだとの接合強度に大きく寄与しない程度である場合は、当該粗化面を平坦面にする処理を行わなくてもよい。
また、粗化処理を行った後に金属板を打ち抜いてリードフレームを製造してもよい。
図１のピラー５５を含む領域１１について、図８を用いて説明する。金属層３０上に絶縁層３２及び絶縁層３４が設けられ、絶縁層３４上に金属層３８、金属層４０、及び金属層４２が設けられている。金属層３８は、絶縁層３２及び絶縁層３４に設けられたプラグ３６を介して金属層３０と電気的に接続されている。さらに絶縁層３４及び金属層４２を覆う樹脂４４が設けられている。ピラー５５は、金属層４６、金属層４８、金属層５０、及び金属層５２の積層体からなり、樹脂４４に設けられた開口部を介して金属層４２と電気的に接続されている。また、ピラー５５を構成する薄い金属層４６はシード層として機能する。
ここで、ピラー５５について図９を用いて説明する。
樹脂４４の端部とピラー５５との重なりＷ１は、例えば、５～２０μｍである。また、樹脂４４と金属層３８（又は金属層４０、金属層４２）との重なりＷ２は、例えば、１５～３５μｍである。
また、ピラー５５は、２つ以上設けられていてもよく、例えば、３行×４列配置（１２ピラー）、３行×５列配置（１５個のピラーを配置）、５行×５列配置（２５個のピラーを配置）、３行×５列配置で周辺部のみピラーを配置（１２個のピラーを配置）、５行×５列配置で周辺部と中心部のみピラーを配置（例えば、１９個や２１個のピラーを配置）等のピラーの配置を設計することができる。
さらに、ピラー５５の一と、最近接するピラー５５の他の一とのピッチ間隔Ｐは、例えば、１５０～２５０μｍであるとリードフレーム２０との接合領域が大きくなり、接合強度が大きくなるため好ましい。
また、ピラー５５が上方に配置されている金属層３８（及び金属層４０、金属層４２）は、ピラー５５と同様、２つ以上設けられていてもよく、金属層３８の個数とピラー５５の個数は同じであっても異なっていてもよい。例えば、１つの金属層３８上に２つのピラー５５が配置されている構成であってもよい。金属層３８の一と、最近接する金属層３８の他の一との間隔ＰＥは、例えば、１０～１００μｍである。
ピラー５５は、銅、ニッケル、錫、及び銀からなる群から選択される少なくとも１種類を含んでもよい。例えば、金属層４６及び金属層４８に銅を用い、金属層５０にニッケルを用い、金属層５２に錫銀合金を用いることができる。
ピラー５５の幅は、例えば、５０～２００μｍであり、ピラー５５を構成する金属層４６及び金属層４８の合計の厚さは、例えば、３５～４５μｍであり、ピラー５５を構成する金属層５０の厚さは、例えば、２～５μｍであり、ピラー５５を構成する金属層５２の厚さは、例えば、１５～３０μｍである。また、ピラー５５の高さＨは、例えば、５５～７５μｍである。
金属層３８、金属層４０、及び金属層４２は、それぞれ独立に、銅、銀、金、ニッケル、及びパラジウムからなる群から選択される少なくとも１種類を含んでもよく、単層構造であっても積層構造であってもよい。例えば、金属層３８に銅を用い、金属層４０にニッケルを用い、金属層４２にパラジウムを用いることができる。また、金属層３８及び金属層４０の厚さは、それぞれ独立に、例えば、１～１０μｍ程度とすることができ、金属層４０の厚さは、例えば、０．０５～２μｍ程度とすることができる。金属層４２の厚さは、上層との密着性の観点から、金属層３８及び金属層４０よりも薄くてもよい。
樹脂４４は、熱硬化樹脂を用いることができる。例えば、熱硬化樹脂としてポリイミド樹脂を用いてもよい。また、樹脂４４の端部を丸みを帯びるように形成することで、金属層４６を形成する際、樹脂４４の端部における金属層４６の被覆性を向上させることができるため好ましい。
また、半導体基板１０は、ピラー５５や金属層３８の下側に配置されている。半導体基板１０は、半導体素子を備える半導体素子層６０と、層間絶縁層６２と、配線層６３と、絶縁層６４と、配線層６５と、絶縁層６６と、金属層３０と、絶縁層６８と、絶縁層７０と、プラグ３６と、を備える。ピラー５５は、金属層４２、金属層４０、金属層３８、プラグ３６、配線層として機能する金属層３０、配線層６５、配線層６３等を介して半導体素子層６０内の半導体素子と電気的に接続されている。なお、絶縁層６８、絶縁層７０、金属層３０は、図８に示すような構成（絶縁層３２、絶縁層３４、金属層３０）であってもよい。
層間絶縁層６２、絶縁層６４、絶縁層６６、絶縁層６８、及び絶縁層７０は、それぞれ独立に、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ジルコニウム、及び酸化タンタル等を用いることができ、単層構造であっても積層構造であってもよい。なお、絶縁層７０は、不純物の拡散をブロックする機能を有する窒化シリコンや酸化アルミニウムを用いることが好ましい。
配線層６３、配線層６５、金属層３０、プラグ３６は、それぞれ独立に、タングステン、チタン、アルミニウム、銅、アルミニウム合金、及び銅合金からなる群から選択される少なくとも１種類を用いてもよく、単層構造であっても積層構造であってもよい。
［半導体装置の製造方法］
リードフレーム２０上に半導体基板１０やピラー５５等を含む構造体が設けられた半導体装置の製造方法について説明する。
まず、図１０（ａ）に示すように、各リードフレーム２０に開口部を形成し、開口部における側壁面に粗化処理を行って粗面化する。次に、図１０（ｂ）に示すように、半導体基板上１０にピラー５５を形成する。次に、図１０（ｃ）に示すように、各リードフレーム２０上に半導体基板１０やピラー５５を含む構造体を上下に反転させたフェイスダウン状態で積層する。具体的には、半導体基板１０に含まれる半導体素子の電極端子を、ピラー５５やはんだを介して各リードフレーム２０と接合して電気的に接続する。
次に、図１０（ｄ）に示すように、各リードフレーム２０、半導体基板１０、及びピラー５５を樹脂２２で封止する。なお、樹脂２２は、粗面化された開口部に充填される。樹脂２２としては、例えば、エポキシ樹脂にフィラーを含有させたモールド樹脂等を用いることができる。樹脂２２は、例えば、トランスファーモールド法やコンプレッションモールド法等により形成することができる。なお、樹脂２２は、半導体基板１０の裏面全面を露出するように形成してもよいし、半導体基板１０の裏面の一部又は全部を被覆するように形成してもよい。
なお、樹脂２２がリードフレーム２０の側壁面の微細な凹凸に入り込んで硬化して封止されることでリードフレーム２０と樹脂２２との密着性が十分に確保され、ボイドやはんだクラックの発生を抑制することができるため、半導体装置の不良を低減することができる。
次に、樹脂２２で封止された各リードフレーム２０、半導体基板１０、及びピラー５５等を切断して個片化することにより、複数の半導体装置が完成する。切断は、例えば、スライサー等により行うことができる。
上記の工程を経て、粗化処理された側壁面を有するリードフレームを備える半導体装置を得ることができる。
［モジュールのレイアウト］
図１１は、本実施の形態の一態様の半導体装置を備えたモジュールのレイアウト図である。モジュール内の半導体装置（半導体チップ７４）は、リードフレーム２０、ピラー５５を備えている。
また、図１２は、図１１における構成の一部の図示を省略したモジュールのレイアウト図である。モジュールの外端部はリードフレーム２０に設けられた開口部２５（２５Ｅ、２５Ｍ１、２５Ｍ２、２５Ｍ３、２５Ｍ４など）で囲まれている。開口部２５は、樹脂２２が溜まるようになっており、開口部２５を設けることにより樹脂のオーバーフローを抑制することや樹脂を均一に塗布・形成することができる。開口部２５の形状は、特に限定されないが、丸みを帯びていると開口部の細部まで樹脂２２を充填することができるため好ましい。
また、図１３に示す開口部１５の側壁面は、粗化処理により粗面化されている。開口部１５は、第１開口幅ＷＨ１を有する第１領域７１と、第１開口幅ＷＨ１より狭い第２開口幅ＷＨ２を有する第２領域７２と、を有している。第１領域７１は、第２領域７２より上方に位置している。また、開口部２５の深さは、開口部１５よりも浅く、例えば、８０～１００μｍである。さらに、開口部２５は、開口部１５よりもリードフレーム２０の外端部に近くに位置しており、上述した樹脂のオーバーフローの抑制や樹脂の塗布・形成の均一化に寄与する。
さらに、開口部２５と開口部１５の第２領域７２は、同時に形成することができるため、開口部２５の深さは、第２領域７２の深さと同一である。なお、本明細書等における同一とは、±５％以内にある範囲の値を含む。
［パッケージ］
本実施の形態の一態様の半導体装置を備えるパッケージについて、図１４を用いて説明する。図１４（ａ）は、本実施の形態の一態様の半導体装置を備えるパッケージの斜視図であり、図１４（ｂ）は、当該パッケージの底面図である。
当該パッケージは、小型化・高集積化に適したＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏ Ｌｅａｄ Ｐａｃｋａｇｅ）の一例であり、スマートフォンをはじめとする携帯用電子機器で採用することができる。リードフレームのアウターリード部分も樹脂で封止され、実装基板にはんだ付けされる端子電極が図１４（ｂ）に示すようなパッケージの裏面側に形成される。また、端子電極は樹脂で固定されているため、ハンドリングでの変形がなく、より狭ピッチ化することができる。なお、パッケージはＱＦＮに限定されず、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＳＯＰ（Ｔｈｉｎ Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ－ｌｅａｄｅｄ）等であってもよい。
［アプリケーション］
実施の形態の一態様の半導体装置を備えるモジュールやパッケージは、例えば、スマートフォン、タブレット端末、パソコン、ウェアラブル端末、データ端末、バーコードスキャナ、バッテリー充電器、監視カメラ、ガス警報器、医療機器、ヘルスケア機器、ロボット等の産業機器、カーナビゲーション、エンジンコントロールユニット、電動パワーステアリング、車載カメラモジュール等の車載機器、ＴＶ、ホームシアター、オーディオ等のＡＶ機器、エアコン、冷蔵庫、炊飯器、ドライヤー等の家電製品等、様々な用途において用いることができる。実施の形態の一態様の半導体装置を備えることで不良を低減した高信頼性を確保した上記機器・製品を提供することができる。
［その他の実施の形態］
上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述及び図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。このように、本実施の形態は、ここでは記載していない様々な実施の形態等を含む。
本実施の形態の半導体装置、及びその作製方法は、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ、ＡｌＮ、酸化ガリウム）等の各種の半導体モジュール技術にも利用することができ、電気自動車（ハイブリッド車を含む）・電車・産業用ロボット等の動力源として利用される電動モータを駆動するインバータ回路用モジュール、また、太陽電池・風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力に変換するインバータ回路用モジュール等幅広い応用分野に適用可能である。
また、本実施の形態の半導体装置は、熱による不良を低減することができ、熱耐性に優れているため、車載信頼性を確保した車載モジュールに利用することが可能である。
１０…半導体基板、１１…領域、１２…領域、１３…金属板、１４…領域、１５…開口部、１６…領域、１７ａ…レジストマスク、１７ｂ…保護シール、１８…領域、１９…はんだ、２０…リードフレーム、２１…領域、２２…樹脂、２３…ボイド、２４…領域、２５…開口部、２６…領域、２７…領域、２８…領域、２９…領域、３０…金属層、３２…絶縁層、３４…絶縁層、３６…プラグ、３８…金属層、４０…金属層、４２…金属層、４４…樹脂、４６…金属層、４８…金属層、５０…金属層、５２…金属層、５５…ピラー、６０…半導体素子層、６２…層間絶縁層、６３…配線層、６４…絶縁層、６５…配線層、６６…絶縁層、６８…絶縁層、７０…絶縁層、７１…第１領域、７２…第２領域、７４…半導体チップ

Claims (9)

  1. 第１開口部、および前記第１開口部の上方に形成された第２開口部を備えるリードフレームと、
    前記第１開口部に充填される樹脂と、
    半導体素子と、
    前記リードフレームと前記半導体素子とを電気的に接続し、複数の金属層を有するピラーと、を備え、
    前記第２開口部の幅は、前記第１開口部の幅よりも小さく、
    前記第１開口部及び前記第２開口部のそれぞれが、丸みを帯びた側壁面を有し、
    前記ピラーの一端が前記リードフレームに面し、前記ピラーの他端が前記半導体素子に面しており、
    断面視において、前記複数の金属層の一の外側の両側端部が、それぞれ前記ピラーの一端に向けて前記金属層の中心領域よりも突出し、かつ、丸みを帯びた形状を有し、
    前記金属層の底面が、前記金属層の両側端部の間に形成され、
    前記金属層の両側端部の表面は、断面において、前記底面に近づくほど急峻になるように形成されている、半導体装置。
  2. 前記第２開口部の深さは、前記第１開口部よりも浅い、請求項１に記載の半導体装置。
  3. 前記第２開口部は、前記第１開口部よりも前記リードフレームの外端部に近い、請求項２に記載の半導体装置。
  4. 前記半導体装置の外端部は、前記第２開口部で囲まれている、請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記ピラーは、銅、ニッケル、錫、及び銀からなる群から選択される少なくとも１種類を含む、請求項１～４のいずれか１項に記載の半導体装置。
  6. 請求項１～５のいずれか１項に記載の半導体装置を備えるモジュール。
  7. 請求項１～５のいずれか１項に記載の半導体装置の製造方法であって、
    前記リードフレームに粗化処理を行う工程と、
    前記半導体素子を備える半導体基板上に前記ピラーを形成する工程と、
    前記リードフレームに前記ピラーを接合する工程と、
    樹脂を前記第１開口部に充填する工程と、を有する半導体装置の製造方法。
  8. 前記粗化処理は、前記第１開口部の側壁面及び前記第２開口部の側壁面に対して行う、請求項７に記載の半導体装置の製造方法。
  9. 前記粗化処理は、粗化液を塗布する方法、又は粗化液に浸漬する方法により行う、請求項７又は８に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019115369A1 (de) * 2019-06-06 2020-12-10 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-flip-chip-package

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5784260A (en) * 1996-05-29 1998-07-21 International Business Machines Corporation Structure for constraining the flow of encapsulant applied to an I/C chip on a substrate
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6794738B2 (en) * 2002-09-23 2004-09-21 Texas Instruments Incorporated Leadframe-to-plastic lock for IC package
JP4821854B2 (ja) * 2006-06-14 2011-11-24 パナソニック株式会社 放熱配線基板
JP2009302209A (ja) 2008-06-11 2009-12-24 Nec Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法および半導体装置の製造方法
JP5533203B2 (ja) 2010-04-30 2014-06-25 日亜化学工業株式会社 発光装置および発光装置の製造方法
JP2013058739A (ja) 2011-08-17 2013-03-28 Dainippon Printing Co Ltd 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、光半導体装置、および、光半導体装置用リードフレームの製造方法
JP6362111B2 (ja) 2014-12-01 2018-07-25 大口マテリアル株式会社 リードフレームの製造方法
JP2017212290A (ja) 2016-05-24 2017-11-30 Ｓｈマテリアル株式会社 光半導体装置用リードフレーム、樹脂付きリードフレーム及び光半導体装置、並びにそれらの製造方法
US10186478B2 (en) 2016-12-30 2019-01-22 Texas Instruments Incorporated Packaged semiconductor device with a particle roughened surface
JP6985072B2 (ja) 2017-09-06 2021-12-22 新光電気工業株式会社 リードフレーム及びその製造方法
US10424552B2 (en) 2017-09-20 2019-09-24 Texas Instruments Incorporated Alloy diffusion barrier layer

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