JP2023093287A - 積層型キャパシタ - Google Patents

Abstract

【課題】全体的な性能（例：静電容量、小型化）を効率的に向上させる積層型キャパシタを提供する。【解決手段】積層型キャパシタは、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層１１１を間に挟んで第１方向に交互に積層された積層構造を含む本体と、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２にそれぞれ連結されるように互いに離隔して本体に配置された第１及び第２外部電極と、を含む。少なくとも一つの第１内部電極と少なくとも一つの第２内部電極のうち一つは、他の一つと相対する一面において互いの内部電極間隔の偏差を形成する窪みパターンを含み、一面において窪みパターンによって窪んでいない部分の内部電極間隔はＴＤであり、一面において窪みパターンによって窪んだ部分の窪み深さはＴＲであり、ＴＲ／ＴＤは０超１／２未満である。【選択図】図４ａ

Description

本発明は、積層型キャパシタに関するものである。

積層型キャパシタは、小型でありながらも高容量が保障され、実装が容易であるという利点により、コンピュータ、ＰＤＡ、携帯電話などの電子機器の部品として広く使用されており、高信頼性、高強度特性を有し、電気機器（車両を含む）の部品としても広く使用されている。

韓国公開特許公報第１０－２００９－００４７２８１号

本発明は、全体的な性能（例：静電容量、小型化）を効率的に向上させることができる積層型キャパシタを提供する。

本発明の一実施形態による積層型キャパシタは、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された積層構造を含む本体と、上記少なくとも一つの第１内部電極及び少なくとも一つの第２内部電極にそれぞれ連結されるように互いに離隔して上記本体に配置された第１及び第２外部電極と、を含み、上記少なくとも一つの第１内部電極と少なくとも一つの第２内部電極のうち一つは、他の一つと相対する一面において互いの内部電極間隔の偏差を形成する窪みパターンを含み、窪みパターンによって窪んでいない部分の内部電極間隔はＴ_Ｄであり、上記一面において上記窪みパターンによって窪んだ部分の窪み深さはＴ_Ｒであり、（Ｔ_Ｒ／Ｔ_Ｄ）は０超（１／２）未満であることができる。

本発明の一実施形態による積層型キャパシタは、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された積層構造を含む本体と、上記少なくとも一つの第１内部電極及び少なくとも一つの第２内部電極にそれぞれ連結されるように互いに離隔して上記本体に配置された第１及び第２外部電極と、を含み、上記少なくとも一つの第１内部電極と少なくとも一つの第２内部電極のうち一つは、他の一つと相対する一面において互いの内部電極間隔の偏差を形成する窪みパターンを含み、上記一面において上記窪みパターンによって窪んでいない部分の上記内部電極間隔はＴ_Ｄであり、上記窪みパターンによって窪んだ部分の少なくとも一部分は幅がＷ_Ｒの線形であり、（Ｗ_Ｒ／Ｔ_Ｄ）は０超（１／２）未満であることができる。

本発明の一実施形態による積層型キャパシタは、少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された積層構造を含む本体と、上記少なくとも一つの第１内部電極及び少なくとも一つの第２内部電極にそれぞれ連結されるように互いに離隔して上記本体に配置された第１及び第２外部電極と、を含み、上記少なくとも一つの第１内部電極と少なくとも一つの第２内部電極のうち一つは、他の一つと相対する一面において互いの内部電極間隔の偏差を形成する窪みパターンを含み、上記窪みパターンによって窪んだ部分の少なくとも一部分は幅がＷ_Ｒの線形であり、上記一面において上記窪みパターンによって窪んだ部分の窪み深さはＴ_Ｒであり、Ｗ_ＲはＴ_Ｒより大きいことができる。

本発明の一実施形態による積層型キャパシタは、全体的な性能（例：静電容量、小型化）を効率的に向上させることができる。

本発明の一実施形態による積層型キャパシタを示す斜視図である。 図１のＡ－Ａ'線に沿った断面図である。 図１のＢ－Ｂ'線に沿った断面図である。 図３のＭを拡大した断面図である。 図４ａの窪みパターンの変形可能な形態を示す断面図である。 本発明の一実施形態による積層型キャパシタの窪みパターンを示す写真である。 本発明の一実施形態による積層型キャパシタの窪みパターンを示す写真である。 本発明の一実施形態による積層型キャパシタの窪みパターンを示す写真である。 図４ａのＴ_ＲとＴ_Ｄ（１０μｍ）による静電容量特性を示すグラフである。 図４ａのＴ_ＲとＴ_Ｄ（８μｍ）による静電容量特性を示すグラフである。 図４ａのＴ_ＲとＴ_Ｄ（６μｍ）による静電容量特性を示すグラフである。 図４ａのＴ_ＲとＴ_Ｄ（４μｍ）による静電容量特性を示すグラフである。 図４ａのＴ_ＲとＴ_Ｄ（２μｍ）による静電容量特性を示すグラフである。 図４ａのＷ_ＲとＴ_Ｄ（１０μｍ）による正規化した静電容量を示すグラフである。 図４ａのＷ_ＲとＴ_Ｄ（８μｍ）による正規化した静電容量を示すグラフである。 図４ａのＷ_ＲとＴ_Ｄ（６μｍ）による正規化した静電容量を示すグラフである。 図４ａのＷ_ＲとＴ_Ｄ（４μｍ）による正規化した静電容量を示すグラフである。 図４ａのＷ_ＲとＴ_Ｄ（２μｍ）による正規化した静電容量を示すグラフである。 本発明の一実施形態による積層型キャパシタの製造方法を例示するフローチャートである。 本発明の一実施形態による積層型キャパシタの窪みパターンを形成するためのレーザ照射方式を例示する図である。

本発明の実施形態は、様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は、当該技術分野において平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどは、より明確な説明のために誇張することができ、図面上の同一の符号で示される要素は同一の要素である。

そして、図面において本発明を明確に説明するために説明と関係のない部分は省略し、複数の層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内の機能が同一である構成要素に対しては同一の参照符号を用いて説明する。明細書全体において、ある部分がある構成要素を「含む」というとき、これは特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表されるＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層される積層方向（又は第１方向）と同じ概念として使用することができる。

以下では、本発明の一実施形態による積層型キャパシタについて説明し、特に積層セラミックキャパシタ（Ｍｕｌｔｉ－ｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｏｒ、ＭＬＣＣ）として説明するが、これに限定されるものではない。

図１は本発明の一実施形態による積層型キャパシタを示す斜視図であり、図２は図１のＡ－Ａ'線に沿った断面図であり、図３は図１のＢ－Ｂ'線に沿った断面図である。図１は、本体１１０の内部を示すために体積の約１／４だけ切断された形態を示しているが、実際の積層型キャパシタ１００は、体積の約１／４だけ切断されなくてもよく、中心からＬ方向、Ｗ方向及びＴ方向のそれぞれを基準にしてほぼ対称的な形態であってもよい。

図１、図２及び図３を参照すると、本発明の一実施形態による積層型キャパシタ１００は、本体１１０、第１外部電極１３１及び第２外部電極１３２を含むことができる。

本体１１０は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２とが少なくとも一つの誘電体層１１１を間に挟んで第１方向（例：Ｔ方向）に交互に積層された積層構造を含むことができる。

例えば、本体１１０は、積層構造の焼成によってセラミック本体で構成されることができる。ここで、本体１１０に配置された少なくとも一つの誘電体層１１１は焼結された状態であって、隣接する誘電体層の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。

例えば、本体１１０は、長さ方向Ｌの両側面、幅方向Ｗの両側面及び厚さ方向Ｔの両側面を有する六面体で形成されることができ、上記六面体の角及び／又はコーナーは研磨されることにより丸い形態であることができる。ただし、本体１１０の形状、寸法及び誘電体層１１１の積層数が本実施形態に示されたものに限定されるものではない。

少なくとも一つの誘電体層１１１は、その厚さを積層型キャパシタ１００の容量設計に合わせて任意に変更することができ、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されるものではない。また、積層型キャパシタ１００の要求規格に応じて、セラミック粉末に各種のセラミック添加剤（例：ＭｇＯ、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＺｎＯ）、有機溶剤、可塑剤、結合剤、分散剤などを添加することができる。

少なくとも一つの誘電体層１１１の形成に使用されるセラミック粉末の平均粒径は特に限定されず、積層型キャパシタ１００の要求規格（例：電子機器用キャパシタのように小型化及び／又は高容量が要求される、電気機器キャパシタのように高い耐電圧特性及び／又は強い強度が要求される等）に応じて調節することができるが、４００ｎｍ以下に調節することができる。

例えば、少なくとも一つの誘電体層１１１は、チタン酸バリウム（ＢａＴｉＯ_３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して複数個のセラミックシートを設けることによって形成されることができる。上記セラミックシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）状に作製することによって形成されることができるが、これに限定されない。

少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２は、導電性金属を含む導電性ペーストを印刷して誘電体層の積層方向（例：Ｔ方向）に沿って本体１１０の長さ方向Ｌの一側面と他側面に交互に露出するように形成されることができ、中間に配置された誘電体層によって互いに電気的に絶縁されることができる。

例えば、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれは、粒子の平均サイズが０．１～０．２μｍであり、４０～５０重量％の導電性金属粉末を含む内部電極用導電性ペーストにより形成されることができるが、これに限定されない。上記導電性ペーストは、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、鉛（Ｐｂ）又は白金（Ｐｔ）等の単独又はこれらの合金であってもよいが、本発明はこれに限定されるものではない。

例えば、上記セラミックシート上に上記内部電極用導電性ペーストを印刷工法などにより塗布して内部電極パターンを形成することができる。上記導電性ペーストの印刷方法としては、スクリーン印刷法、グラビア印刷法、及びインクジェット印刷法等を使用することができ、本発明はこれに限定されるものではない。例えば、上記内部電極パターンが印刷されたセラミックシートを２００～３００層積層し、圧着、焼成することにより、本体１１０を作製することができる。

積層型キャパシタ１００の静電容量は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の積層方向（例：Ｔ方向）の重なり面積に比例し、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２の総積層数に比例し、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の間隔に反比例することができる。上記内部電極間隔は、少なくとも一つの誘電体層１１１のそれぞれの厚さと実質的に同一であってもよい。

積層型キャパシタ１００は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の間隔が短いほど、厚さに対してより大きな静電容量を有することができる。これに対し、積層型キャパシタ１００の耐電圧は、上記内部電極間隔が長いほど高くなることができる。したがって、上記内部電極間隔は、積層型キャパシタ１００の要求規格（例：電子機器用キャパシタのように小型化及び／又は高容量が要求されるか、電気機器用キャパシタのように高い耐電圧特性及び／又は強い強度が要求される等）に応じて調節することができる。少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれの厚さも上記内部電極間隔の影響を受けることができる。

例えば、積層型キャパシタ１００は、高い耐電圧特性及び／又は強い強度が要求される場合に、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の間隔がそれぞれの厚さの２倍を超えるように設計されることができる。例えば、積層型キャパシタ１００は、小型化及び／又は高容量が要求される場合に、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２のそれぞれの厚さが０．４μｍ以下であり、総積層数が４００層以上となるように設計されることができる。

第１及び第２外部電極１３１、１３２は、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２にそれぞれ連結されるように互いに離隔して本体１１０に配置されることができる。

例えば、第１及び第２外部電極１３１、１３２のそれぞれは、金属成分が含まれたペーストにディッピング（ｄｉｐｐｉｎｇ）する方法、導電性ペーストを印刷する方法、シート（Ｓｈｅｅｔ）転写、パッド（Ｐａｄ）転写方法、スパッタめっき、又は電解めっきなどにより形成されることができる。例えば、第１及び第２外部電極１３１、１３２は、上記ペーストが焼成されることで形成された焼成層と、上記焼成層の外面に形成されためっき層とを含むことができ、上記焼成層と上記めっき層との間に導電性樹脂層をさらに含むことができる。例えば、上記導電性樹脂層は、エポキシのような熱硬化性樹脂に導電性粒子が含有されることによって形成されることができる。上記金属成分は、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、鉛（Ｐｂ）、錫（Ｓｎ）等の単独又はこれらの合金であってもよいが、これらに限定されない。

積層型キャパシタ１００は、外部基板（例：プリント回路基板）に実装又は 内蔵されることができ、第１及び第２外部電極１３１、１３２を介して上記外部基板の配線、ランド、半田及びバンプのうち少なくとも一つに連結されることにより、上記外部基板に電気的に連結された回路（例：集積回路、プロセッサ）に電気的に連結されることができる。

図１、図２及び図３を参照すると、本体１１０は上部カバー層１１２、下部カバー層１１３及びコア領域１１５を含むことができ、コア領域１１５はマージン領域１１４及び容量領域１１６を含むことができる。

上部及び下部カバー層１１２、１１３は、第１方向（例：Ｔ方向）にコア領域１１５を間に挟むように配置され、それぞれ少なくとも一つの誘電体層１１１のそれぞれよりも厚くてもよい。上部及び下部カバー層１１２、１１３は、外部環境要素（例：水分、めっき液、異物）がコア領域１１５に浸透することを防止することができ、本体１１０を外部衝撃から保護することができ、本体１１０の曲げ強度も向上させることができる。

例えば、上部及び下部カバー層１１２、１１３は、少なくとも一つの誘電体層１１１と同じ材料又は他の材料（例：エポキシ樹脂のような熱硬化性樹脂）を含むことができる。

容量領域１１６は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間を含むことができるため、積層型キャパシタ１００の静電容量を形成することができる。容量領域１１６は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２とが少なくとも一つの誘電体層１１１を間に挟んで第１方向（例：Ｔ方向）に交互に積層された積層構造を含むことができ、上記積層構造と同じサイズを有することができる。

マージン領域１１４は、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２の境界線と本体１１０の表面との間を含むことができる。複数のマージン領域１１４は、第１方向（例：Ｔ方向）に垂直な第２方向（例：Ｗ方向）に容量領域１１６を間に挟むように配置されてもよい。例えば、複数のマージン領域１１４は、少なくとも一つの誘電体層１１１と類似の方式（積層方向が異なる）で形成されてもよい。

複数のマージン領域１１４は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２が、本体１１０において第２方向（例：Ｗ方向）の表面に露出することを防止することができるため、外部環境要素（例：水分、めっき液、異物）が上記第２方向の表面を介して少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２に浸透することを防止することができ、積層型キャパシタ１００の信頼性及び寿命を向上させることができる。また、少なくとも一つの第１内部電極１２１及び少なくとも一つの第２内部電極１２２は、複数のマージン領域１１４により第２方向に効率的に拡張して形成されることができるため、複数のマージン領域１１４は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との重なり面積を広げて積層型キャパシタ１００の静電容量の向上にも寄与することができる。

図４ａは、図３のＭを拡大した断面図である。図４ａを参照すると、本発明の一実施形態による積層型キャパシタ１００は窪みパターン１２５を含むことができる。

窪みパターン１２５は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２のうち一つの一面（例：上面）に形成されることができ、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の内部電極間隔の偏差を形成することができる。

少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２において、窪みパターン１２５によって窪んでいない部分の内部電極間隔はＴ_Ｄであることができ、窪みパターン１２５によって窪んだ部分の窪み深さはＴ_Ｒであることができ、窪みパターン１２５によって窪んだ部分の少なくとも一部分は幅がＷ_Ｒの線形であることができる。窪みパターン１２５によって窪んでいない部分の内部電極の最大厚さはＴ_Ｅであることができる。

Ｔ_Ｄ、Ｔ_Ｒ、Ｔ_Ｅ及びＷ_Ｒは、本体１１０の中心地点を含むＬＴ平面が露出するように本体１１０をＷ方向に研磨又は切断することによって露出するＬＴ平面において、窪みパターン１２５によって窪んでいない部分と窪みパターン１２５によって窪んだ部分のそれぞれの内部電極間隔の平均値として測定することができる。上記ＬＴ平面が窪みパターン１２５を含まない場合、ＬＴ平面が窪みパターン１２５を含むように本体１１０の研磨時間を若干調整するか、切断位置を若干調整して得られるＬＴ平面をＴ_Ｄ、Ｔ_Ｒ、Ｔ_Ｅ及びＷ_Ｒの測定に使用することができる。上記平均値は、Ｔ_Ｄ、Ｔ_Ｒ、Ｔ_Ｅ及びＷ_Ｒのそれぞれに該当する部分において垂直方向に積分し、該当する部分の積分方向の総長さを除した値として計算することができる。

Ｔ_Ｄ、Ｔ_Ｒ、Ｔ_Ｅ及びＷ_Ｒは、マイクロメータ、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、光学顕微鏡及びｓｕｒｆａｃｅ ｐｒｏｆｉｌｅｒのうち少なくとも一つを使用した分析に、上記ＬＴ平面を適用することにより得られる画像に基づいて測定することができる。例えば、Ｔ_Ｄ、Ｔ_Ｒ、Ｔ_Ｅ及びＷ_Ｒのそれぞれは、上記画像において当該部分を目視で区分して測定することができ、上記画像のピクセル（ｐｉｘｅｌ）値を分類することにより当該部分を区分して測定することができる。ここで、上記画像のピクセル値に対する処理（例：フィルタリング、ｅｄｇｅ検出など）を伴うことができる。

積層型キャパシタ１００の静電容量は、少なくとも一つの誘電体層１１１の誘電率に比例することができ、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２の総積層数と第１方向（例：Ｔ方向）の重なり面積に比例することができ、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間隔の平均に反比例することができる。積層型キャパシタ１００の全体サイズは、上記最小間隔Ｔ_Ｄと内部電極の最大厚さＴ_Ｅの和に上記総積層数を乗じた値に比例することができる。

Ｔ_Ｄ及び（Ｔ_Ｄ＋Ｔ_Ｒ）は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の最小間隔及び最大間隔に同一であることができるため、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間隔の平均は、窪みパターン１２５によって窪んだ部分の深さであるＴ_Ｒと幅であるＷ_Ｒに従属的であることができる。

窪みパターン１２５によって窪んだ部分の深さであるＴ_Ｒが深くなるか、幅であるＷ_Ｒが広くなるほど、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間隔の平均は大きくなることができる。窪みパターン１２５によって窪んだ部分の深さであるＴ_Ｒが深くなるほど、窪みパターン１２５が形成された面と少なくとも一つの誘電体層１１１間の表面積は大きくなることができる。上記表面積は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２間の重なり面積だけでなく、窪みパターン１２５の側面も含むことができるためである。

積層型キャパシタ１００の静電容量は、少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２との間の電場に基づいて形成されることができ、上記電場の大部分は少なくとも一つの第１内部電極１２１と少なくとも一つの第２内部電極１２２の積層方向（例：Ｔ方向）に形成されることができるが、上記電場の一部分は窪みパターン１２５の側面におけるフリンジング（ｆｒｉｎｇｉｎｇ）効果のような曲線電場要因により形成されることができる。したがって、窪みパターン１２５の側面も静電容量の向上に寄与することができる。

曲線電場要因による静電容量の向上効率は、曲線電場要因による電場形成の空間的効率が高いほど高くなることができる。曲線電場要因による静電容量の向上効率が、窪みパターン１２５によって窪んだ部分の深さであるＴ_Ｒが深くなるか、幅であるＷ_Ｒが広くなることによる静電容量の低下要因より大きい場合、窪みパターン１２５は積層型キャパシタ１００の静電容量を有効に向上させることができる。

曲線電場要因による電場形成の空間的効率は、Ｔ_ＲとＷ_ＲがＴ_Ｄに対してより小さいほど、より高くなる可能性があるため、（Ｔ_Ｒ／Ｔ_Ｄ）及び／又は（Ｗ_Ｒ／Ｔ_Ｄ）はそれぞれの適正範囲に属することにより、曲線電場要因よる電場形成の空間的効率を高めることができ、積層型キャパシタ１００の静電容量を有効に向上させることができる。

したがって、本発明の一実施形態による積層型キャパシタ１００は、（Ｔ_Ｒ／Ｔ_Ｄ）及び／又は（Ｗ_Ｒ／Ｔ_Ｄ）が適正範囲を満たすように形成された窪みパターン１２５を含むことにより、曲線電場要因（例：フリンジング効果）による静電容量の向上効率を高めることができ、積層型キャパシタ１００の全体サイズに対して静電容量を効率的に高めることができる。

図４ｂは、図４ａの窪みパターンの変形可能な形態を示す断面図である。図４ｂを参照すると、図３のＭは設計に従って図４ｂの（Ｍ－２）で実現することができ、窪みパターン１２５によって窪んだ部分は最大幅Ｗ_ＲＬと最小幅Ｗ_ＲＨを有するように傾斜が比較的緩やかな形態であることができ、Ｗ_Ｒは窪みパターン１２５の最大幅Ｗ_ＲＬと最小幅Ｗ_ＲＨの和を２で除した値であることができる。

窪みパターン１２５の側面傾きの変化が大きい場合、窪みパターン１２５の幅を計算する式は、図４ｂに示す計算式とは若干異なってもよい。例えば、Ｗ_Ｒは、窪みパターン１２５の深さであるＴ_Ｒで積分してＴ_Ｒを除した値として計算することもできる。

図５ａ～図５ｃは、本発明の一実施形態による積層型キャパシタの窪みパターンを示す写真である。図５ａ、図５ｂ及び図５ｃを参照すると、窪みパターン１２５によって窪んだ部分の少なくとも一部分は、複数の窪み線が互いに並んで延びた形態であることができる。

図４ａのＴ_Ｄは、上記複数の窪み線の間の窪んでいない部分における上記内部電極間隔であり、図４ａのＴ_Ｒは、上記複数の窪み線のそれぞれの窪み深さの和から上記複数の窪み線の本数を除した値であり、図４ａのＷ_Ｒは、上記複数の窪み線のそれぞれの幅の和から複数の窪み線の本数を除した値であることができる。

Ｔ_Ｄ、Ｔ_Ｒ、Ｔ_Ｅ及びＷ_Ｒの測定時に得られるＬＴ平面が窪みパターン１２５の複数の窪み線と垂直でない場合、上記ＬＴ平面は、窪みパターン１２５の複数の窪み線に垂直になるようにＴ方向を巻く方向に若干回転した平面に代替することができる。または、ＬＷ平面を介して得られるＬ方向と窪みパターン１２５の複数の窪み線の延長方向間の角度のｓｉｎ関数又はｃｏｓ関数を、上記ＬＴ平面の窪みパターン１２５の複数の窪み線の幅に乗算又は除算することにより、Ｗ_Ｒを得ることができる。図５ａ、図５ｂ及び図５ｃは、窪みパターン１２５の複数の窪み線がＷ方向に延びた形態を示すが、これに限定されない。

図６ａ～図６ｅは、図４ａのＴ_ＲとＴ_Ｄによる静電容量特性を示すグラフである。図６ａ～図６ｄを参照すると、Ｔ_Ｄが４μｍ～１０μｍの場合、Ｔ_Ｒが０より大きい場合（例：Ｔ_Ｒ＝１μｍ）の静電容量は、Ｔ_Ｒが０の場合の静電容量より大きくなることができる。

図６ｅを参照すると、Ｔ_Ｄが２μｍの場合、Ｔ_Ｒが０より大きい場合（例：ＴＲ＝１μｍ）の静電容量は、Ｔ_Ｒが０の場合の静電容量より小さくなることができる。したがって、本発明の一実施形態による積層型キャパシタは、０超（１μｍ／２μｍ）未満の（Ｔ_Ｒ／Ｔ_Ｄ）を有することにより、静電容量を有効に向上させることができる。

または、本発明の一実施形態による積層型キャパシタは、（１μｍ／１０μｍ）以上（１μｍ／４μｍ）以下の（Ｔ_Ｒ／Ｔ_Ｄ）を有することにより、静電容量向上性能をより安定的に確保することができる。例えば、誘電体層が１μｍの厚さに薄くなる場合、Ｔ_Ｒは｛１μｍ×（１μｍ／１０μｍ）｝以上｛１μｍ×（１μｍ／４μｍ）｝以下であり、０．１μｍ以上０．２５μｍ以下であることができる。したがって、本発明の一実施形態による積層型キャパシタは、全体サイズに対して大きな静電容量を形成する構造の静電容量の向上限界（例：材料的な限界）をさらに高めることができる。

０．１μｍ以上０．２５μｍ以下のＴ_Ｒを有する窪みパターンは微細である可能性があるため、窪みパターンはレーザ照射（図８ｂを参照）によりＴ_Ｒが精密に調節されるように形成することができるが、これに限定されない。

Ｔ_Ｒが０．１μｍ以上０．２５μｍ以下の場合、窪みパターンが一面に形成された内部電極の最大厚さであるＴ_Ｅは０．５μｍ以上０．６μｍ以下であってもよい。これにより、内部電極の剥離（ｄｅｌａｍｉｎａｔｉｏｎ）の可能性は低くなることができ、連結性は向上することができる。以下の表１は、図６ａ～図６ｅの静電容量の平均値を示す。

図７ａ～図７ｅは、図４ａのＷ_ＲとＴ_Ｄによる正規化した（Ｎｏｒｍａｌｉｚｅｄ）静電容量を示すグラフである。図７ａ～図７ｃを参照すると、Ｔ_Ｄが６μｍ～１０μｍの場合、Ｗ_Ｒが２μｍの場合の正規化した静電容量は０％より高くなることができる。ここで、正規化した静電容量は、Ｗ_Ｒがグラフの点に該当する値である場合の静電容量から窪みパターンがなかった場合の静電容量を除した値である。

図７ｄ及び図７ｅを参照すると、Ｔ_Ｄが２μｍ～４μｍの場合、Ｗ_Ｒが２μｍの場合の正規化した静電容量は０％より低くなることができる。これにより、本発明の一実施形態による積層型キャパシタは、０超（２μｍ／４μｍ）未満の（Ｗ_Ｒ／Ｔ_Ｄ）を有することにより、静電容量を有効に向上させることができる。ここで、（２μｍ／４μｍ）は（１／２）であることができる。

例えば、誘電体層が０．６μｍ～１μｍの厚さ（図７ａ～図７ｃのＴ_Ｄの１／１０倍）に薄くなる場合、Ｗ_Ｒは０．２μｍ以下（図７ａ～図７ｃのＷ_Ｒの１／１０倍）であることができる。これにより、本発明の一実施形態による積層型キャパシタは、全体サイズに対して大きな静電容量を形成する構造の静電容量の向上限界（例：材料的な限界）をさらに高めることができる。

または、本発明の一実施形態による積層型キャパシタは、（２μｍ／１０μｍ）以上（２μｍ／６μｍ）以下の（Ｗ_Ｒ／Ｔ_Ｄ）を有することにより、静電容量の向上性能をより安定的に確保することができる。ここで、（２μｍ／１０μｍ）は（１／５）であることができ、（２μｍ／６μｍ）は（１／３）であることができる。

図６ａ～図６ｅによる（Ｔ_Ｒ／Ｔ_Ｄ）の範囲の中間値は約０．１７５～０．２５であり、図７ａ～図７ｅによる（Ｗ_Ｒ／Ｔ_Ｄ）の範囲の中間値は約０．２５～０．２６５であることができる。（Ｔ_Ｒ／Ｔ_Ｄ）と（Ｗ_Ｒ／Ｔ_Ｄ）の分母が同一であるため、Ｗ_Ｒの中間値はＴ_Ｒの中間値より大きくてもよく、Ｗ_ＲはＴ_Ｒより大きくてもよい。本発明の一実施形態による積層型キャパシタは、Ｔ_Ｒより大きいＷ_Ｒを有することにより、静電容量を効率的に向上させることができる。

図８ａは、本発明の一実施形態による積層型キャパシタの製造方法を例示するフローチャートである。図８ａを参照すると、本発明の一実施形態による積層型キャパシタは、誘電体パウダー（例：セラミック粉末）を設ける段階Ｓ１１０、誘電体パウダーに添加剤、有機溶剤、可塑剤、結合剤、分散剤のうち少なくとも一部を混合して誘電体層を形成する段階Ｓ１２０、導電性ペーストを印刷して内部電極を印刷する段階Ｓ１３０、誘電体層と内部電極とを第１方向（例：Ｔ方向）に交互に積層して積層体を形成する段階Ｓ１５０、積層体を第１方向（例：Ｔ方向）に圧着する段階Ｓ１６０、積層体をＬＴ平面及び／又はＬＷ平面に切断する段階Ｓ１７０、積層体を仮焼（ｂａｋｅ－ｏｕｔ）する段階Ｓ１８０、積層体を焼成する段階Ｓ１９０、積層体の角を研磨して本体を完成する段階Ｓ２００、本体の両側に外部電極を形成する段階Ｓ２１０、外部電極の表面をめっきする段階Ｓ２２０、外部電極に電圧を印加して測定し、測定値に基づいて良品の可否を選別する段階Ｓ２３０、良品の積層型キャパシタを包装する段階Ｓ２４０及び良品の積層型キャパシタを出荷する段階Ｓ２５０のうち少なくとも一部によって製造されることができる。ここで、本発明の一実施形態による積層型キャパシタの製造方法は、内部電極に窪みパターンを形成する段階Ｓ１４０をさらに含むことができる。

誘電体層の代わりに内部電極に窪みパターンを形成する場合、（Ｔ_Ｒ／Ｔ_Ｄ）及び／又は（Ｗ_Ｒ／Ｔ_Ｄ）はより精密に調節されることができるため、静電容量はより安定的に向上することができる。また、窪みパターンの形成過程が誘電体層の内部構造に与える影響（例：内部組織や物性の変化）はほとんどない可能性があるため、誘電体層の性能（例：誘電率、耐電圧、強度）を安定的に確保することができる。

図８ｂは、本発明の一実施形態による積層型キャパシタの窪みパターンを形成するためのレーザ照射方式を例示した図である。図８ｂを参照すると、内部電極１２１ｏｒ１２２又は内部電極１２１ｏｒ１２２が形成された誘電体グリーンシート（Ｇｒｅｅｎ ｓｈｅｅｔ）は、特定のガス（例：Ｎ_２）雰囲気が形成された部屋１２６０に配置された移動子１２００上に配置されることができ、レーザ出力器１１００はレーザ（Ｌａｓｅｒ）を移動子１２００に照射することができ、移動子１２００はレーザ（Ｌａｓｅｒ）の照射方向に垂直方向に移動することができる。これにより、積層型キャパシタの窪みパターンを形成することができる。

例えば、レーザ出力器１１００は、チタン（Ｔｉ）がドーピングされたサファイア１１１０を介してフェムト秒（ｆｅｍｔｏｓｅｃｏｎｄ）レーザパルスを形成することができ、レーザパルスは１／２波長のウェーブ板（ｗａｖｅ ｐｌａｔｅ）１１２０、偏波器（ｐｏｌａｒｉｚｅｒ）１１３０、開口（ａｐｅｒｔｕｒｅ）１１４０、ミラー１１５０、レンズ１１６０、パワー測定器１１７０及びビームスプリッタ１３３０を通過してレーザ（Ｌａｓｅｒ）として移動子１２００に照射されることができる。ビームスプリッタ１３３０により一部が割れたフィードバックレーザは、減衰器１３２０及びカメラ１３１０を介して分析することができ、分析結果はレーザ出力器１１００の出力エネルギー及び／又は波長調節のための情報として使用することができる。

例えば、図４ａのＴ_Ｄ、Ｔ_Ｒ、Ｔ_Ｅ及びＷ_Ｒは、レーザ出力器１１００によって出力されるレーザパルスのエネルギーサイズ及び／又は波長の調節によって精密に調節することができる。

ファイバーランプ１２３０は、ファイバー１２４０及び発光器１２５０を介して部屋１２６０に可視光線及び／又は赤外線を提供することができ、部屋１２６０内の減衰器１２２０及びカメラ１２１０は移動子１２００の移動調節のための情報分析に使用される画像を得ることができる。

図８ｂは、窪みパターンを形成する工法の一例であるＬＩＰＳＳ（Ｌａｓｅｒ－Ｉｎｄｕｃｅｄ Ｐｅｒｉｏｄｉｃ Ｓｕｒｆａｃｅ Ｓｔｒｕｃｔｕｒｅｓ）工法を例示するが、これに限定されない。

以上のように、本発明の実施形態について詳細に説明したが、本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定されるものとする。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当該技術分野における通常の知識を有する者により様々な形態の置換、変形及び変更が可能であり、これも本発明の範囲に属すると言える。

１００：積層型キャパシタ
１１０：本体（ｂｏｄｙ）
１１１：誘電体層
１１２：上部カバー層
１１３：下部カバー層
１１４：マージン領域
１１５：コア領域
１１６：容量領域
１２１：第１内部電極
１２２：第２内部電極
１２５：窪みパターン
１３１：第１外部電極
１３２：第２外部電極

Claims (16)

1. 少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された積層構造を含む本体と、
   前記少なくとも一つの第１内部電極及び少なくとも一つの第２内部電極にそれぞれ連結されるように互いに離隔して前記本体に配置された第１及び第２外部電極と、を含み、
   前記少なくとも一つの第１内部電極と少なくとも一つの第２内部電極のうち一つは、他の一つと相対する一面において互いの内部電極間隔の偏差を形成する窪みパターンを含み、
   前記一面において前記窪みパターンによって窪んでいない部分の前記内部電極間隔はＴ_Ｄであり、
   前記一面において前記窪みパターンによって窪んだ部分の窪み深さはＴ_Ｒであり、
   （Ｔ_Ｒ／Ｔ_Ｄ）は０超（１／２）未満である、積層型キャパシタ。
2. 前記少なくとも一つの誘電体層は、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック誘電体を含み、
   前記窪みパターンはレーザ照射により形成された、請求項１に記載の積層型キャパシタ。
3. 前記窪みパターンによって窪んだ部分の少なくとも一部分は、複数の窪み線が互いに並んで延びた形態であり、
   Ｔ_Ｄは、前記複数の窪み線の間の窪んでいない部分における前記内部電極間隔であり、
   Ｔ_Ｒは、前記複数の窪み線のそれぞれの窪み深さの和から前記複数の窪み線の本数を除した値である、請求項１に記載の積層型キャパシタ。
4. （Ｔ_Ｒ／Ｔ_Ｄ）は（１／１０）以上（１／４）以下である、請求項１に記載の積層型キャパシタ。
5. Ｔ_Ｒは０．１μｍ以上０．２５μｍ以下である、請求項１に記載の積層型キャパシタ。
6. 前記一面において、前記窪みパターンによって窪んでいない部分の内部電極の最大厚さであるＴ_Ｅは０．５μｍ以上０．６μｍ以下である、請求項５に記載の積層型キャパシタ。
7. 前記窪みパターンによって窪んだ部分の少なくとも一部分は、幅がＷ_Ｒの線形であり、
   （Ｗ_Ｒ／Ｔ_Ｄ）は０超（１／２）未満である、請求項１に記載の積層型キャパシタ。
8. （Ｗ_Ｒ／Ｔ_Ｄ）は（１／５）以上（１／３）以下であり、
   Ｗ_Ｒは０．２μｍ以下である、請求項７に記載の積層型キャパシタ。
9. Ｗ_ＲはＴ_Ｒより大きい、請求項７に記載の積層型キャパシタ。
10. 少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された積層構造を含む本体と、
    前記少なくとも一つの第１内部電極及び少なくとも一つの第２内部電極にそれぞれ連結されるように互いに離隔して前記本体に配置された第１及び第２外部電極と、を含み、
    前記少なくとも一つの第１内部電極と少なくとも一つの第２内部電極のうち一つは、他の一つと相対する一面において互いの内部電極間隔の偏差を形成する窪みパターンを含み、
    前記一面において前記窪みパターンによって窪んでいない部分の前記内部電極間隔はＴ_Ｄであり、
    前記窪みパターンによって窪んだ部分の少なくとも一部は、幅がＷ_Ｒの線形であり、
    （Ｗ_Ｒ／Ｔ_Ｄ）は０超（１／２）未満である、積層型キャパシタ。
11. （Ｗ_Ｒ／Ｔ_Ｄ）は（１／５）以上（１／３）以下である、請求項１０に記載の積層型キャパシタ。
12. Ｗ_Ｒは０．２μｍ以下である、請求項１０に記載の積層型キャパシタ。
13. 前記窪みパターンによって窪んだ部分の少なくとも一部分は、複数の窪み線が互いに並んで延びた形態であり、
    Ｔ_Ｄは、前記複数の窪み線の間の窪んでいない部分における前記内部電極間隔であり、
    Ｗ_Ｒは、前記複数の窪み線のそれぞれの幅の和から前記複数の窪み線の本数を除した値である、請求項１０に記載の積層型キャパシタ。
14. 前記少なくとも一つの誘電体層は、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック誘電体を含み、
    前記窪みパターンはレーザ照射により形成された、請求項１０に記載の積層型キャパシタ。
15. 少なくとも一つの第１内部電極と少なくとも一つの第２内部電極とが少なくとも一つの誘電体層を間に挟んで第１方向に交互に積層された積層構造を含む本体と、
    前記少なくとも一つの第１内部電極及び少なくとも一つの第２内部電極にそれぞれ連結されるように互いに離隔して前記本体に配置された第１及び第２外部電極と、を含み、
    前記少なくとも一つの第１内部電極と少なくとも一つの第２内部電極のうち一つは、他の一つと相対する一面において互いの内部電極間隔の偏差を形成する窪みパターンを含み、
    前記窪みパターンによって窪んだ部分の少なくとも一部分は、幅がＷ_Ｒの線形であり、
    前記一面において前記窪みパターンによって窪んだ部分の窪み深さはＴ_Ｒであり、
    Ｗ_ＲはＴ_Ｒより大きい、積層型キャパシタ。
16. Ｔ_Ｒは０．１μｍ以上０．２５μｍ以下であり、
    Ｗ_Ｒは０．２μｍ以下である、請求項１５に記載の積層型キャパシタ。

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