KR20230073752A - 적층 세라믹 전자부품 - Google Patents

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KR20230073752A
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ceramic electronic
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이상문
서창호
김휘대
이철승
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Abstract

제12항에 있어서,
상기 내부 전극은 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고,
상기 제1 연결 전극은 상기 제1 내부 전극과 연결되되 상기 제2 내부 전극과 절연되며, 상기 제2 연결 전극은 상기 제2 내부 전극과 연결되되, 상기 제1 내부 전극과 절연된 적층 세라믹 전자부품.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 적층 세라믹 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 바디 내부에 형성된 내부 전극 및 상기 내부 전극과 접속되도록 바디 표면에 설치된 외부 전극을 구비한다.
적층 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC, Multilayer Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는　전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로,　적층　세라믹　커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이에 따라, 적층 세라믹 커패시터의 두께를 얇게 하기 위한 연구가 계속되고 있으며, 이를 위해 적층 세라믹 커패시터의 외부 전극의 두께를 감소시키려는 노력이 지속되고 있다.
종래의 외부 전극은 디핑(Dipping) 공정을 통해 세라믹 바디의 외측에 도전성 페이스트를 도포하고 소성함으로써 형성된 소성 전극 상에 도금층을 형성하는 것이 일반적이었다.
다만, 기존의 디핑(Dipping) 공정에 의해 형성된 소성 전극을 포함하는 외부 전극의 두께를 감소시키는 것에는 한계가 존재하였다.
이를 해결하기 위해, 세라믹 바디 외측에 직접적으로 도금층을 형성하여 외부 전극의 두께를 박층화하려는 시도가 있었으나, 세라믹 바디 표면과 도금 전극 사이의 결합력이 약해 바디 표면에 직접적으로 도금층을 형성할 수 없는 문제가 있었다.
본 발명의 여러 목적 중 하나는 적층 세라믹 전자부품의 바디와 바디의 외부에 형성된 외부 전극간의 결합력을 향상시켜 신뢰성이 우수한 적층 세라믹 전자부품을 제공하기 위함이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 바디에 직접적으로 도금층을 형성함으로써 외부 전극의 두께를 얇게 형성하여 적층 세라믹 전자부품을 소형화하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디와, 상기 바디 외부에 형성되어 상기 내부 전극과 접속된 외부 전극을 포함하며, 상기 바디는 상기 외부 전극과 접하는 제1 영역 및 상기 외부 전극과 접하지 않는 제2 영역을 포함하고, 상기 제1 영역의 표면 거칠기(Ra)를 R1, 상기 제2 영역의 표면 거칠기를 R2라 할 때, R1/R2 는 3 내지 15를 만족하는 적층 세라믹 전자부품을 제공한다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 바디와 바디의 외부에 형성된 외부 전극간의 결합력을 향상시켜 신뢰성이 우수한 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 바디에 직접적으로 도금층을 형성함으로써 외부 전극의 두께를 얇게 형성하여 적층 세라믹 전자부품을 소형화하는 것이다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'단면도이다.
도 3은 본 발명의 일 실시예에 따른 바디를 나타낸 모식도이다.
도 4는 바디의 표면에 펄스 레이저를 조사하는 공정을 개략적으로 나타낸 모식도이다.
도 5는 본 발명의 일 실시예에 따른 단면도이다.
도 6은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 상부에서 바라본 평면도이다.
도 7은 본 발명의 일 실시예에 따른 단면도이다.
도 8은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 9은 도 8의 Ⅱ-Ⅱ'단면도이다.
도 10은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도이다.
도 11은 도 10의 Ⅲ-Ⅲ'단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
이하, 도 1 내지 도 2를 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극(121, 122)을 포함하는 바디(110)와, 상기 바디의 외부에 형성되어 상기 내부 전극과 접속된 외부 전극(131, 132)을 포함하며, 상기 바디는 상기 외부 전극과 접하는 제1 영역과 상기 외부 전극과 접하지 않는 제2 영역을 포함하고, 상기 제1 영역의 표면 거칠기(RA)를 R1, 상기 제2 영역의 표면 거칠기를 R2라 할 때, R1/R2 는 3 내지 15를 만족할 수 있다.I
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2 면(S1, S2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2 면(S1, S2)과 연결되고 제3 및 제4 면(S3, S4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(S5, S6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
이때, 유전체층(111)의 두께는 적층 세라믹 전자부품(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10μm가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 적층된 내부 전극(121, 122)을 포함하며, 복수의 내부 전극(121, 122)이 적층된 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 제1 방향 또는 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상부 및 하부 커버부(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 용량 형성부의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
유전체층(111) 및 커버부(112, 113)는 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련함으로써 형성될 수 있다.
복수의 내부 전극(121, 122)은 바디(110)의 서로 대향하는 방향으로 노출된 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 외부 전극(131, 132)과 연결되어 구동 시 서로 다른 극성을 가질 수 있으며, 이들 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
복수의 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄하여 형성될 수 있다. 상기 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 132)은 바디(110)의 외부에 형성되어 내부 전극(121, 122)과 접속되며, 구체적으로, 바디(110)에서 서로 대향하는 면에 배치된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 접속될 수 있다.
다만, 외부 전극(131, 132)의 개수나 내부 전극(121, 122)과의 연결 방식은 실시 형태에 따라 달라질 수 있을 것이다.
본 발명의 일 실시형태에 따르면, 바디(110)는 외부 전극(131, 132)과 접하는 제1 영역 및 상기 외부 전극과 접하지 않는 제2 영역을 포함하고, 상기 제1 영역의 표면 거칠기(Ra)를 R-1, 상기 제2 영역의 표면 거칠기를 R--2라 할 때, R-1/R2 는 3 내지 15를 만족할 수 있다.
표면 거칠기란, 표면을 가공할 때에 표면에 생기는 미세한 요철의 정도를 일컫는 것으로서, 적층 세라믹 전자부품(100)의 표면 거칠기는 바디(110)의 압착 공정 시 표면에 사포를 삽입하거나, 바디(110) 외측에 펄스 레이저를 조사함으로써 형성될 수 있다.
이때, 상기 표면 거칠기는 중심선 평균 거칠기(Ra)를 의미할 수 있다. 중심선 평균 거칠기(R-a)란, 표면 상에 형성되어 있는 거칠기에 대하여 가상의 중심선을 상정하고, 상기 표면 거칠기의 가상의 중심선을 기준으로 각각의 거리(예를 들어, r1, r2, r3 … rn)를 측정한 후 아래 식과 같이 각 거리의 평균값을 구하여 산출된 값을 의미한다.
[수식 1]
Figure pat00001
상기 표면 거칠기는, 후술할 바와 같이 3D 광학 표면 프로파일러(Optical Surface Profilers)를 이용하여 측정될 수 있다.
R-1/R2 가 3 내지 15를 만족하는 경우, 상기 제1 영역의 표면 거칠기에 의한 표면적 증가 및 앵커링(anchoring) 효과로 바디(110)와 외부 전극(131, 132) 사이의 기계적 결합력이 향상될 수 있다.
상기 R-1/R2 가 3 미만인 경우, 상기 제1 영역의 표면적이 저하되고 앵커링 효과 등이 미약해 바디(110)와 외부 전극(131, 132) 사이의 기계적 결합력이 저하될 수 있다. 또한, 후술할 바와 같이 바디(110) 상에 도금층을 직접적으로 형성할 수 없어, 적층 세라믹 전자부품(100)의 외부 전극(131, 132)의 두께가 증가할 수 있다.
상기 R-1/R2 가 15 초과인 경우, 상기 제1 영역의 표면 거칠기가 지나치게 증가하여 바디(110)의 크랙(crack)이 발생하여 적층 세라믹 전자부품(100)이 파손되는 등 불량이 발생할 수 있다. 또한, 외부 전극(131, 132)의 두께가 지나치게 얇은 부분이 발생하여 수분 침투가 발생할 수 있다. 특히, 바디(110) 상에 도금층을 직접적으로 형성할 때, 도금 금속이 상기 표면 거칠기에 의한 복수 개의 요철 사이로 지나치게 깊숙히 침투하여야 하고, 이에 따라 도금층이 균일하게 형성되지 않고 바디(110)와 도금층 사이의 결합력이 저하될 수 있다.
따라서, R1/R2는 3 내지 15인 것이 바람직하나, 3.6 내지 14.3인 것이 더욱 바람직하다.
상기 제1 영역의 표면 거칠기(R1)는 표면 거칠기를 형성하는 방법에 따라 상이할 것이나, 예를 들어, 0.3 내지 1μm 일 수 있다. 상기 제2 영역의 표면 거칠기(R2)는, 예를 들어, 0.1μm 이하일 수 있다.
본 발명의 일 실시예에서, 상기 제1 영역은 규칙적인 요철 패턴을 가질 수 있다. 이는 상기 제1 영역에 형성된 복수 개의 요철 끝단이 일정한 방향으로 배열된 것을 의미할 수 있다. 예를 들어, 도 3을 참조하면, 상기 제1 영역에 형성된 복수 개의 요철 끝단이 제3 방향과 평행한 방향으로 배열될 수 있다. 이때, 바디(110)와 접하는 외부 전극(131, 132)의 표면도 이에 대응하는 패턴을 가질 수 있다.
상기 제1 영역에 형성된 규칙적인 요철 패턴에 의한 표면적 증가나 앵커링(anchoring) 효과로 바디(110)와 외부 전극(131, 132) 사이의 기계적 결합력이 향상될 수 있다. 또한, 외부 전극(131, 132)이 바디(110) 외부에 균일하게 형성될 수 있다.
도 3에는 상기 제1 영역에 형성된 복수 개의 요철 끝단이 제3 방향과 평행한 방향으로 배열된 것을 나타내었으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 상기 제1 영역에 형성된 복수 개의 요철 끝단은 제1 방향과 평행한 방향으로 배열될 수도 있다.
본 발명의 일 실시예에서, 상기 요철 패턴은 상기 제1 영역에 펄스 레이저(Pulsed Laser)를 조사함으로써 형성될 수 있다.
상기 제1 영역에 펄스 레이저를 조사하는 경우, 상기 제1 영역의 표면 거칠기(R1)를 용이하게 형성할 수 있으며, 이와 동시에 상기 제1 영역에 규칙적인 요철 패턴이 형성될 수 있다.
종래의 경우, 내부 전극(121, 122)과 유전체층(111) 간의 소성 수축률 차이에 의해 내부 전극(121, 122)을 노출시키는 공정을 별도로 수행하였다. 다만, 본 발명의 일 실시예에 따르면, 내부 전극(121, 122)을 노출시키는 공정을 별도로 수행하지 않더라도 상기 제1 영역에 표면 거칠기를 형성함과 동시에 내부 전극(121, 122)을 노출시킬 수 있다.
도 4는 바디(110)의 표면에 펄스 레이저를 조사하는 공정을 개략적으로 나타낸 모식도이다.
펄스 레이저(11)는 반사 미러(12)를 향해 출사되고, 상기 반사 미러는 상기 펄스 레이저의 광로를 변경할 수 있다. 이때, 반사된 펄스 레이저 광을 인덱싱하는 스캐너(13) 및 펄스 레이저 광을 집광하는 렌즈(14)를 거쳐 고정 부재(15)에 고정된 바디(110)에 조사될 수 있으며, 특히 상기 외부 전극과 접하는 상기 제1 영역에 조사될 수 있다. 이후, 세정 및 건조 과정을 거치면 상기 제1 영역에 표면 거칠기가 형성되고 규칙적인 요철 패턴이 형성된 바디(110)를 제조할 수 있다.
상기 펄스 레이저는, 예를 들어 YAG 레이저, YVO4 레이저 및 YLF 레이저 등이 사용될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에서, 상기 제1 영역은 반도체층(114, 115)을 포함할 수 있고, 상기 반도체층은 상기 외부 전극(131, 132)과 접할 수 있다. 구체적으로, 도 5를 참조하면, 상기 반도체층은 제1 및 제2 반도체층(114, 115)을 포함할 수 있으며, 제1 반도체층(114)은 제1 외부 전극(131)과 접할 수 있으며, 제2 반도체층(115)은 제2 외부 전극(132)과 접할 수 있다
반도체층(114, 115)은 바디(110)의 다른 영역에 비해 산소 공공(oxygen vacancy)이 상대적으로 더 많이 분포하는 영역을 의미할 수 있다. 반도체층(114, 115)에 분포된 산소 공공이 자유 전자를 형성하고, 상기 자유 전자가 반도체층(114, 115)의 저항 감소를 유발할 수 있으며, 금속-반도체 간의 전위 장벽이 낮아질 수 있다.
따라서, 반도체층(114, 115) 상에 외부 전극(131, 132), 특히 전기 화학적 반응에 의한 도금층을 형성할 때 자유 전자가 전위 장벽을 쉽게 넘을 수 있고, 이에 따라 도금 금속이 바디(110)에 용이하게 석출될 수 있다. 반도체층(114, 115)은 상기 바디(110)의 제1 영역에 펄스 레이저를 조사하거나 열처리하여 형성될 수 있다.
본 발명의 일 실시예에서, 상기 외부 전극(131, 132)은 도금층일 수 있다. 상기 도금층은 전해 도금법 또는 무전해 도금법을 이용하여 형성될 수 있고, 두 가지 도금법을 모두 이용하여 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 도금층은 Ni, Sn, Cu, Pd 및 이들의 합금 중 하나 이상을 포함할 수 있으며, 복수의 층으로 이루어질 수도 있다.
본 발명의 일 실시예에서, 상기 외부 전극(131, 132)은 상기 바디 상에 순서대로 적층하여 형성되는 니켈(Ni) 도금층(131a, 132a) 및 주석(Sn) 도금층(131b, 132b)을 포함할 수 있다.
니켈 도금층(131a, 132a)은 바디(110)의 외부에 형성되어, 내부 전극(121, 122)과 외부 전극(131, 132)을 전기적으로 연결시켜주는 역할을 할 수 있다. 또한, 니켈 도금층(131a, 132a) 상에 형성되는 주석 도금층(131b, 132b)은 적층 세라믹 전자부품(100)을 기판 등에 실장할 때 솔더의 젖음성을 양호하게 하는 역할을 수행할 수 있다.
니켈 도금층(131a, 132a) 및 주석 도금층(131b, 132b)의 두께는 각각 1 내지 5 μm 일 수 있으며, 외부 전극(131, 132) 두께 감소에 따른 적층 세라믹 전자부품(100)의 사이즈가 감소할 수 있다.
본 발명의 일 실시예에서, 상기 적층 세라믹 전자부품(100)은 두께가 70μm 이하일 수 있다. 여기서 적층 세라믹 전자부품(100)의 두께란, 적층 세라믹 전자부품(100)의 제1 방향으로의 길이 또는 내부 전극(121, 122)의 적층 방향으로의 길이를 의미한다.
외부 전극(131, 132)이 도금층인 경우, 종래의 디핑 공정을 통해 형성된 외부 전극에 비해 더 얇은 두께를 가질 수 있다. 따라서, 적층 세라믹 전자부품(100)의 전체 부피 대비 용량에 기여하는 바디(110)의 부피가 증가하여 두께가 70μm 이하이면서도 용량이 높은 적층 세라믹 전자부품(100)을 구현할 수 있다. 여기서, 적층 세라믹 전자부품(100)의 두께는 다수의 영역에서 측정된 값 중 최대 값을 의미할 수 있으며, 이와 달리 다수의 값을 평균한 값일 수도 있다.
도 6은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품(100)을 상부에서 바라본 평면도이다.
본 발명의 일 실시예에서, 상기 내부 전극(121, 122)의 적층 방향으로 보았을 때 일 변(A1)의 길이가 (250+n*350)μm의 -10%와 +10% 사이에 해당하는 값을 가지고, 타 변(A2)의 길이가 (250+m*350)μm의 -10%와 +10% 사이에 해당하는 값을 가지며, 여기서 n 및 m은 자연수일 수 있다.
상기 일 변(A1)의 길이는 적층 세라믹 전자부품(100)의 제2 방향으로의 길이를 의미할 수 있으며, 상기 타 변(A2)의 길이는 적층 세라믹 전자부품(100)의 제3 방향으로의 길이를 의미할 수 있다.
예컨대 n 및 m이 1인 경우, 적층 세라믹 전자부품(100)은 600μm*600μm의 크기를 갖는다. 다만 오차 범위를 고려하여 일 변(A1)의 길이는 (250+n*350)μm의 -10%와 +10% 사이에 해당하는 값을 가질 수 있으며, 타 변(A2)의 길이는 (250+m*350)μm의 -10%와 +10% 사이에 해당하는 값을 가질 수 있다.
여기서 일 변 및 타 변(A1, A2)의 길이가 350μm의 배수로 커지도록 한 것은 실장 시 솔더 볼 등의 피치 값을 고려한 것이다. 한편, 적층 세라믹 전자부품(100)의 일 변 및 타 변(A1, A2)의 길이는 다수의 영역에서 측정된 값 중 최대 값을 의미할 수 있으며, 이와 달리 다수의 값을 평균한 값일 수도 있다.
도 7은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품(100)의 단면도이다.
도 7을 참조하면, 본 발명의 일 실시예에서, 바디(110)는 복수의 내부 전극(121, 122)을 포함하는 용량 형성부와 상기 용량 형성부의 상하부에 배치되는 커버부(112, 113)를 포함하고, 상기 커버부에 배치되는 복수의 더미 전극(123, 124)을 포함할 수 있다.
더미 전극(123, 124)은 도전성 금속을 포함하는 페이스트를 인쇄하여 형성될 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 공정 효율을 고려하여 복수의 내부 전극(121, 122)을 형성하는 페이스트와 동일한 페이스트를 인쇄하여 형성하여도 무방하다.
상부 커버부(112)에 배치된 제1 더미 전극(123)은 상기 용량 형성부에 배치된 제1 내부 전극(121)과 같은 방향으로 적층된 전극으로 이루어질 수 있으며, 제1 내부 전극(121)이 노출되는 바디(110)의 측면으로 동일하게 노출되어 제1 외부 전극(131)과 접속될 수 있다.
하부 커버부(113)에 배치된 제2 더미 전극(124)은 상기 용량 형성부에 배치된 제2 내부 전극(122)과 같은 방향으로 적층된 전극으로 이루어질 수 있으며, 제2 내부 전극(122)이 노출되는 바디(110)의 측면으로 동일하게 노출되어 제2 외부 전극(132)과 접속될 수 있다.
두께가 얇은 적층 세라믹 전자부품(100)은 취성이 크고 기계적 강도가 낮아 적층 세라믹 전자부품(100)의 측정, 선별 및 테이핑 공정 상에서 파손 및 실장 과정에서 파손의 가능성을 증대시킨다.
반면, 본 발명의 일 실시예에 따라 커버부(112, 113)에 더미 전극(123, 124)이 배치되는 경우, 적층 세라믹 전자부품(100)의 강성이 증가될 수 있고, 바디(110) 내부의 금속 비율이 높아지게 되어 기계적 강도가 증가함으로써 크랙 발생 빈도가 감소할 수 있다. 따라서, 두께가 얇은 적층 세라믹 전자부품(100)의 낮은 기계적 강도를 개선할 수 있다.
한편, 도 7에는 상부 및 하부 커버부(112, 113)에 모두 더미 전극(123, 124)이 배치되는 것을 도시하였으나, 이에 한정되는 것은 아니며, 상부 커버부(112) 또는 하부 커버부(113)에만 상기 더미 전극이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 외부 전극(131, 132)은 바디(110)의 측면을 커버하고, 상기 바디에서 내부 전극(121, 122)의 적층 방향을 기준으로 서로 대향하는 제1 면 및 제2 면(S1, S2) 중 제1 면으로만 연장될 수 있다.
이에 따라, 도2 를 참조하면, 외부 전극(131, 132)과 접하는 바디(110)의 제3 면 및 제4 면(S3, S4), 그리고 제1 면(S1)의 일부를 상기 제1 영역으로 볼 수 있으며, 바디(110)의 제2 면(S2)과, 외부 전극(131, 132)과 접하지 않는 제1 면(S1)의 일부를 상기 제2 영역으로 볼 수 있다. 외부 전극(131, 132)이 바디(110)의 제1 면(S1)으로만 연장됨으로써 적층 세라믹 전자부품(100)의 두께를 얇게 형성할 수 있다.
도 8 및 9를 참조하면, 본 발명의 일 실시예에서, 외부 전극(231, 232)은 바디(210)의 측면을 커버하고, 바디(210)의 제1 면 및 제2 면(S1, S2)으로 연장될 수 있다. 이에 따라, 외부 전극(231, 232)과 접하는 바디(210)의 제3 면 및 제4 면(S3, S4), 그리고 제1 면 및 제2 면(S1, S2)의 일부를 상기 제1 영역으로 볼 수 있으며, 바디(210)와 접하지 않는 제1 및 제2 면(S1, S2)의 일부를 상기 제2 영역으로 볼 수 있다.
도 10은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품(300)을 개략적으로 나타낸 사시도이고, 도 11은 도 10의 Ⅲ-Ⅲ'단면도이다.
도 10 및 11을 참조하면, 적층 세라믹 전자부품(300)의 외부 전극(331, 332)은 바디(310)에서 내부 전극(321, 322)의 적층 방향으로 서로 대향하는 제1 면 및 제2 면(S1, S2) 중 제1 면(S1)에만 배치되고 서로 이격된 제1 및 제2 외부 전극(331, 332)을 포함하고, 제1 외부 전극(331)은 바디(310) 내부에 관통 배치된 제1 연결 전극(341)에 의해 연결되며, 제2 외부 전극(332)은 바디(310) 내부에 관통 배치된 제2 연결 전극(342)에 의해 연결될 수 있다.
이때, 외부 전극(331, 332)과 접하는 바디(310)의 제1 면(S1)의 일부를 상기 제1 영역으로 볼 수 있으며, 그 외의 영역을 상기 제2 영역으로 볼 수 있다.
제1 연결 전극(341)은 제1 내부 전극(321)과 연결되되 제2 내부 전극(322)과 절연되며, 제2 연결 전극(342)은 제2 내부 전극(322)과 연결되되 제1 내부 전극(321)과 절연될 수 있다. 즉, 제1 외부 전극(331)은 제1 내부 전극(321)과 전기적으로 연결되고, 제2 외부 전극(332)은 제2 내부 전극(322)과 전기적으로 연결될 수 있다.
한편, 제1 및 제2 내부 전극(321, 322)은 바디(310)의 일면 및 상기 일면과대향하는 타면으로 노출되지 않으며, 이에 따라 제1 및 제2 연결 전극(341, 342)을 통해 바디(310)의 제1 면(S1)에 배치된 제1 및 제2 외부 전극(331, 332)과 각각 연결될 수 있다.
제 1 및 제2 연결 전극(341, 342)은 바디(310)와 제1 및 제2 내부 전극(321, 322)에 홀을 형성하고 이에 도전성 물질이 충진되어 형성될 수 있으며, 이러한 도전성 물질은 도전성 페이스트를 도포하거나 도금 등의 방법을 이용할 수 있다. 이 경우, 바디(310)의 홀은, 세라믹 그린 시트에 레이저 공법 또는 펀칭 등으로 형성되거나, 소성 후의 적층체에 홀 가공하여 얻어질 수 있다.
도 10 및 도 11에 따르면, 제1 및 제2 연결 전극(341, 342)이 바디(310)의 제2 면(S2)을 통해 노출되지만, 본 발명이 이에 한정되는 것은 아니며, 내부 전극(321, 322)이 배치되지 않는 상부의 커버부에 의해 제1 및 제2 연결 전극(341, 342)의 단부가 커버될 수도 있다.
외부 전극(331, 332)이 바디(310)의 제1 면(S1)에만 배치됨으로써 두께가 얇은 적층 세라믹 전자부품(300)을 용이하게 구현할 수 있고, 제1 및 제2 연결 전극(341, 342)을 통해 같은 종류의 제1 및 제2 내부 전극(321, 322)이 서로 전기적으로 연결되기 때문에 내부 전극(321, 322)의 연결성을 더욱 향상시킬 수 있다.
<실험예>
이하, 실시예 및 비교예를 통하여 본 발명을 더욱 상세히 설명하지만, 이는 발명의 구체적인 이해를 돕기 위한 것으로 본 발명의 범위가 실시예에 의해 한정되는 것은 아니다.
세라믹 그린 시트 상에 내부 전극용 도전성 페이스트를 인쇄한 후, 압착 및 소성하여 복수의 유전체층 및 내부 전극을 포함하는 바디를 형성하고, 외부 전극이 형성될 바디 표면에 펄스 레이저를 조사하고, 상기 바디의 표면 거칠기를 측정하였다.
이때, 표면 거칠기는 전술한 중심선 평균 거칠기(Ra)를 의미하며, 상기 펄스 레이저가 조사된 제1 영역의 표면 거칠기(R-1) 및 그 이외의 제2 영역의 표면 거칠기(R2)를 3D 광학 표면 프로파일러(Optical Surface Profilers)를 이용하여 측정 하였다. 여기서 R1 은 각 시료의 상기 제1 영역 중 임의의 다섯 지점에서의 중심선 표면 거칠기를 측정한 후 평균낸 값이며, R2 는 각 시료의 상기 제2 영역 중 임의의 다섯 지점에서의 중심선 표면 거칠기를 측정한 후 평균낸 값이다.
상기와 같이 시료 번호 1 내지 12에 대해 R1/R2 값을 측정한 후, 전해 도금법을 통해 상기 펄스 레이저가 조사된 바디 표면에 직접적으로 도금층을 형성하였다. 이때, 펄스 레이저 조사에 의해 내부 전극이 상기 바디 표면으로 노출되는지 여부 및 바디 표면에 도금층이 균일하게 형성되는지 여부를 평가하였다. 이때, 내부 전극 노출 및 도금층 형성이 양호(○)한 경우, 보통(△)인 경우 및 불량(X)인 경우를 하기 표 1에 표시하였다.
시료번호 R1/R2 내부 전극 노출 도금층 형성 비고
1* 0.7 X X -
2* 1.4 ○ X -
3* 2.9 ○ △ -
4 3.6 ○ ○ -
5 7.1 ○ ○ -
6 10.0 ○ ○ -
7 12.9 ○ ○ -
8 14.3 ○ ○ -
9* 21.4 △ △ -
11* 28.6 X X 칩 파괴
12* 35.7 X X 칩 파괴
*는 비교예
시료 1* 내지 3*은 R1/R2 이 3 미만으로, 내부 전극이 바디 표면으로 노출되지 않고, 표면적이 저하되어 앵커링 효과가 미비해 도금층이 양호하게 형성되지 않는 것을 확인할 수 있다.
또한, 시료 9* 내지 12*는 R1/R2- 이 15 초과로, 도금층이 균일하게 형성되지 않는 것을 확인할 수 있다. 특히, 시료 11* 및 12*의 경우, 바디에 발생한 크랙 등에 의해 적층 칩이 파괴되는 등 불량이 발생하는 것을 확인할 수 있다.
시료 4 내지 8에 따르면, R1/R2- 이 3 내지 15의 범위를 만족하는 경우 내부 전극이 바디 표면에 노출될 수 있으며, 도금층이 바디 표면에 균일하게 형성되는 것을 확인할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11: 펄스 레이저
12: 반시 미러
13: 스캐너
14: 렌즈
15: 고정 부재
100, 200, 300: 적층 세라믹 전자부품
110, 210, 310: 바디
111, 211, 311: 유전체층
112, 212: 상부 커버
113, 213: 하부 커버
114: 제1 반도체층
115: 제2 반도체층
121, 221, 321: 제1 내부 전극
122, 222, 322: 제2 내부 전극
123: 제1 더미 전극
124: 제2 더미 전극
131, 231, 331: 제1 외부 전극
132, 232, 332: 제2 외부 전극
131a, 231a, 331a, 132a, 232a, 332a: 니켈 도금층
131b, 231b, 331b, 132b, 232b, 332b: 주석 도금층
341: 제1 연결 전극
342: 제2 연결 전극

Claims (13)

  1. 유전체층 및 상기 유전체층을 사이에 두고 적층된 복수의 내부 전극을 포함하는 바디; 및
    상기 바디 외부에 형성되어 상기 내부 전극과 접속된 외부 전극;을 포함하며,
    상기 바디는 상기 외부 전극과 접하는 제1 영역 및 상기 외부 전극과 접하지 않는 제2 영역을 포함하고,
    상기 제1 영역의 표면 거칠기(Ra)를 R1, 상기 제2 영역의 표면 거칠기를 R2라 할 때, R1/R2 는 3 내지 15를 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 영역은 규칙적인 요철 패턴을 갖는 적층 세라믹 전자부품.
  3. 제2항에 있어서,
    상기 요철 패턴은 상기 제1 영역에 펄스 레이저를 조사함으로써 형성되는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 영역은 반도체층을 포함하고, 상기 반도체층은 상기 외부 전극과 접하는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 외부 전극은 도금층인 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 외부 전극은 상기 바디 상에 순서대로 적층하여 형성되는 니켈(Ni) 도금층 및 주석(Sn) 도금층을 포함하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 적층 세라믹 전자부품은 두께가 70 μm이하인 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 내부 전극의 적층 방향으로 보았을 때 일 변이 (250+n*350)μm의 -10%와 +10% 사이에 해당하는 길이를 가지고, 타 변이 (250+m*350)μm의 -10%와 +10% 사이에 해당하는 길이를 가지며, 여기서 n 및 m은 자연수인 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 바디는 복수의 내부 전극을 포함하는 용량 형성부와 상기 용량 형성부의 상하부에 배치되는 커버부를 포함하고,
    상기 커버부에 배치되는 복수의 더미 전극을 포함하는 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 외부 전극은 상기 바디의 측면을 커버하고, 상기 바디에서 상기 내부 전극의 적층 방향을 기준으로 서로 대향하는 제1 면 및 제2 면 중 제1 면으로만 연장된 적층 세라믹 전자부품.
  11. 제10항에 있어서,
    상기 외부 전극은 상기 바디의 제1면 및 제2 면으로 연장된 적층 세라믹 전자부품.
  12. 제1항에 있어서,
    상기 외부 전극은 상기 바디에서 상기 내부 전극의 적층 방향으로 서로 대향하는 제1 면 및 제2 면 중 제1 면에만 배치되고 서로 이격된 제1 및 제2 외부 전극을 포함하고,
    상기 제1 외부 전극은 상기 바디 내부에 관통 배치된 제1 연결 전극에 의해 연결되며, 상기 제2 외부 전극은 상기 바디 내부에 관통 배치된 제2 연결 전극에 의해 연결되는 적층 세라믹 전자부품.
  13. 제12항에 있어서,
    상기 내부 전극은 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고,
    상기 제1 연결 전극은 상기 제1 내부 전극과 연결되되 상기 제2 내부 전극과 절연되며, 상기 제2 연결 전극은 상기 제2 내부 전극과 연결되되, 상기 제1 내부 전극과 절연된 적층 세라믹 전자부품.
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