JP2023044249A - 半導体モジュールの過電流検出装置及びそれを用いた半導体モジュール、半導体モジュールの過電流検出方法 - Google Patents

Abstract

【課題】パワー半導体素子の短絡電流を高精度に検出可能な過電流検出装置、方法及び半導体モジュールを提供する。【解決手段】第１のインバータ回路１０ａと、並列接続された第２のインバータ回路１０ｂと、を有する半導体モジュールの過電流検出装置１であって、第１のインバータ回路は、第１の上アームのエミッタと第１の下アームのコレクタの間に第１の出力端子を有すし、第２のインバータ回路は、第２の上アームのエミッタと第２の下アームのコレクタの間に第２の出力端子を有し、出力端子間を配線で接続するとともに、出力端子の中点ｃにおいて外部への出力配線が取り付けられる。１の出力端子と中点間の配線インダクタンス３ａと、第２の出力端子と中点間の配線インダクタンス３ｂとが略等しく、第１の出力端子と第２の出力端子との間の電位差を検出し、当該検出した電位差が所定のしきい値を超える場合に、過電流が発生していると判定する。【選択図】図１

Description

本発明は、半導体モジュールの構成と過電流検出方法に係り、特に、複数の半導体モジュールを並列接続して構成する大容量の半導体モジュールに適用して有効な技術に関する。

近年、電力変換装置としてのインバータ装置の高出力化が求められている。高出力化の手段としては複数個のパワー半導体素子を並列接続して動作させ、大電流を出力することが考えられる。

電力変換装置は、直流電源から供給された直流電力を回転電機などの交流電気負荷に供給するための交流電力に変換する機能、あるいは回転電機により発電された交流電力を直流電源に供給するための直流電力に変換する機能を備えている。

電力変換機能を果すため、電力変換装置は、複数個のパワー半導体素子を有するインバータ回路が並列接続された構成を有しており、パワー半導体素子が導通動作や遮断動作を繰り返すことにより直流電力から交流電力へあるいは交流電力から直流電力への電力変換を行う。

インバータ回路を構成する半導体モジュールは、高出力化を得るために、搭載するパワー半導体素子を複数個並列接続して構成される。例えば、複数個のパワー半導体素子を共通バスバー配線で接続して構成する。

パワー半導体素子の一例として、絶縁ゲート型バイポーラトランジスタ（以下では、ＩＧＢＴと称す、ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が挙げられる。

インバータ回路では、パワー半導体素子としてのＩＧＢＴを２つ直列接続して、直流電源に接続する。直流電源の正極側に接続されたＩＧＢＴを上アーム、直流電源の負極側に接続されたＩＧＢＴを下アームと称す。また、上アームＩＧＢＴと下アームＩＧＢＴの接続端子を出力端子と称す。

上アームおよび下アームのＩＧＢＴが交互にＯＮ／ＯＦＦを繰り返すことにより、出力端子から交流電力を取り出すことが可能である。このような上下アームにＩＧＢＴを搭載したインバータ回路を複数個並列接続することにより、より大きい出力パワーで直流電力から交流電力へ、あるいは交流電力から直流電力へ電力変換を行うことが可能である。

並列接続されたパワー半導体素子によって構成されたインバータ回路において、並列接続のうち１個のパワー半導体素子が運転動作中にゲートノイズもしくは素子寿命で破壊された場合、直流電源の正極から破壊した素子に向かって過大な短絡電流が流れる。この短絡電流が流れることにより、正常なパワー半導体素子までも破壊に至たり、インバータ回路システム全体が破壊される可能性がある。これを防ぐために、この短絡電流を検出し、正常なパワー半導体素子をオフ動作とする保護信号を生成する短絡検知回路を設ける。

この短絡検知回路には、パワー半導体素子としてのＩＧＢＴのゲート信号とＩＧＢＴのコレクタ電圧を比較して検知する方法がある。ＩＧＢＴのゲート電圧がオンとなっているとき、通常動作ではコレクタ電圧がＩＧＢＴのオン電圧まで低下するが、短絡時ではコレクタ電圧が電源電圧まで上昇する。コレクタ電圧による方法では、このコレクタ電圧が所定電圧まで上昇したことを検知して、ＩＧＢＴが短絡したと判断して、保護信号を出力する。

しかしながら、並列接続されたＩＧＢＴにおいて、１個のＩＧＢＴが破壊された場合に、その対アーム側の並列接続されたＩＧＢＴにより短絡電流が分担され、コレクタ電圧がすぐに上昇して来ず、短絡検知に失敗することがある。

また、他の短絡検知方法として、並列接続されたＩＧＢＴのそれぞれに対して、シャント抵抗もしくは寄生インダクタンスの両端電圧を検出して、電圧値が所定電圧以上になったら短絡と判断して保護信号を生成する方法がある。

しかしながら、並列接続されたＩＧＢＴにおいて、それぞれのＩＧＢＴに個別に検知回路を設ける必要があり、保護回路の構成が複雑となる。

並列接続されたパワー半導体素子の短絡検知方法の従来技術としては、例えば特許文献１が知られている。特許文献１によれば、駆動回路と各半導体スイッチ素子との間に駆動信号を流す各配線に別個の電流検出回路を設置し、この電流検出回路が検出する各電流の極性を極性検出回路で別個に検出する。この検出電流極性が不一致のとき、あるいは、いずれかの電流が所定値を越え且つ各電流の検出極性が不一致のときに、並列半導体スイッチ素子のいずれかに過電流が生じたと判定するものとすると記載されている。

特開平１０－４２５４６号公報

しかしながら、上記特許文献１による検出方法では、検出電流は駆動信号の配線インピーダンスに依存する。駆動信号の配線インピーダンスが大きい場合には、検出電流が小さくなり、検出信号が微弱となり、検出されない可能性がある。

そこで、本発明の目的は、複数のインバータ回路を並列接続して構成する半導体モジュールにおいて、比較的シンプルな回路構成で、パワー半導体素子の短絡電流を高精度に検出可能な半導体モジュールの過電流検出装置とそれを用いた半導体モジュール、及び半導体モジュールの過電流検出方法を提供することにある。

上記課題を解決するために、本発明は、第１の上アームと第１の下アームを搭載した第１のインバータ回路と、前記第１のインバータ回路と並列接続され、第２の上アームと第２の下アームを搭載した第２のインバータ回路と、を有する並列接続構成の半導体モジュールの過電流を検出する半導体モジュールの過電流検出装置であって、前記第１のインバータ回路は、前記第１の上アームのエミッタと前記第１の下アームのコレクタの間に第１の出力端子を有し、前記第２のインバータ回路は、前記第２の上アームのエミッタと前記第２の下アームのコレクタの間に第２の出力端子を有し、前記第１の出力端子と前記第２の出力端子とを配線で接続するとともに、前記第１の出力端子と前記第２の出力端子との中点において外部への出力配線が取り付けられ、前記第１の出力端子と前記中点間の配線インダクタンスと、前記第２の出力端子と前記中点間の配線インダクタンスとが略等しく、前記第１の出力端子と前記第２の出力端子との間の電位差を検出し、当該検出した電位差が所定のしきい値を超える場合に、過電流が発生していると判定することを特徴とする。

また、本発明は、複数のインバータ回路が並列接続され、各インバータ回路の出力端子を共通の外部出力端子に接続して構成された半導体モジュールの過電流を検出する半導体モジュールの過電流検出方法であって、前記各インバータ回路の出力端子と前記共通の外部出力端子とを接続する各配線の配線インダクタンスは略等しく、前記各インバータ回路の出力端子間の電位差を検出し、当該検出した電位差が所定のしきい値を超える場合に、過電流が発生していると判定することを特徴とする。

本発明によれば、複数のインバータ回路を並列接続して構成する半導体モジュールにおいて、比較的シンプルな回路構成で、パワー半導体素子の短絡電流を高精度に検出可能な半導体モジュールの過電流検出装置とそれを用いた半導体モジュール、及び半導体モジュールの過電流検出方法を実現することができる。

これにより、半導体モジュール及びそれを搭載するインバータ装置の信頼性向上が図れる。

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

本発明の実施例１に係る半導体モジュール及び過電流検出回路の回路構成を示す図である。 本発明の実施例２に係る短絡電流が発生した場合の電流及び電圧波形例を示す図である。 本発明の実施例３に係る並列接続されたインバータ回路の上面図である。 本発明の実施例４に係る半導体モジュール及び過電流検出回路の回路構成を示す図である。 本発明の実施例５に係る半導体モジュールの上面図である。

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

図１を参照して、本発明の実施例１に係る半導体モジュールの過電流検出回路、及び過電流検出方法について説明する。図１は、本実施例の半導体モジュールと過電流検出回路の回路構成を示す図である。

図１に示すように、本実施例の半導体モジュールは、上アーム及び下アームを有する第１のインバータ回路１０ａと、同じく上アーム及び下アームを有する第２のインバータ回路１０ｂとを備えている。第１のインバータ回路１０ａ及び第２のインバータ回路１０ｂは、直流電源２に対して並列に接続されている。

第１のインバータ回路１０ａの上アームには、パワー半導体素子としてＩＧＢＴ素子Ｑ１が配置されており、下アームには、パワー半導体素子としてＩＧＢＴ素子Ｑ２が配置されている。

また、第２のインバータ回路１０ｂの上アームには、パワー半導体素子としてＩＧＢＴ素子Ｑ３が配置されており、下アームには、パワー半導体素子としてＩＧＢＴ素子Ｑ４が配置されている。

第１のインバータ回路１０ａと第２のインバータ回路１０ｂのそれぞれの上アームのＩＧＢＴ素子Ｑ１，Ｑ３のコレクタ（Ｃ）側は直流電源２の正極端子Ｐに接続されており、第１のインバータ回路１０ａと第２のインバータ回路１０ｂのそれぞれの下アームのＩＧＢＴ素子Ｑ２，Ｑ４のエミッタ（Ｅ）側は直流電源２の負極端子Ｎに接続されている。

また、第１のインバータ回路１０ａの上アームＩＧＢＴ素子Ｑ１のエミッタ（Ｅ）と下アームＩＧＢＴ素子Ｑ２のコレクタ（Ｃ）は節点ａ（第１の出力端子）において、第１の配線インダクタンス３ａに接続されており、第２のインバータ回路１０ｂの上アームＩＧＢＴ素子Ｑ３のエミッタ（Ｅ）と下アームＩＧＢＴ素子Ｑ４のコレクタ（Ｃ）は節点ｂ（第２の出力端子）において、第２の配線インダクタンス３ｂに接続されている。

さらに、第１の配線インダクタンス３ａと第２の配線インダクタンス３ｂは、節点ａと節点ｂの中点ｃにおいて接続されており、中点ｃは並列接続されたインバータ回路の外部への出力配線を介して外部への出力端子ＡＣに接続されている。ここで、第１の配線インダクタンス３ａと第２の配線インダクタンス３ｂは、略等しくなるように構成されている。なお、第１の配線インダクタンス３ａと第２の配線インダクタンス３ｂは、例えば導体板（バスバー）等の配線を用いて構成されている。

第１のインバータ回路１０ａと、第２のインバータ回路１０ｂは並列接続されており、共通の制御回路２０からの駆動指令に応じて動作する。制御回路２０からの駆動指令はそれぞれ上アーム駆動指令と下アーム駆動指令に分けられ、上アーム駆動指令は上アーム駆動回路２１に伝えられ、下アーム駆動指令は下アーム駆動回路２２に伝えられる。

上アーム駆動回路２１は上アーム駆動指令に応じて、並列接続された上アームＩＧＢＴ素子Ｑ１とＱ３を、上アームＩＧＢＴ素子Ｑ１、Ｑ３のゲートＧに接続された上アーム正極ゲート制御端子３０と上アームＩＧＢＴ素子Ｑ１、Ｑ３のエミッタＥに接続された上アーム負極ゲート制御端子３１を介して制御する。

また、下アーム駆動回路２２は下アーム駆動指令に応じて、並列接続された下アームＩＧＢＴ素子Ｑ２とＱ４を、下アームＩＧＢＴ素子Ｑ２、Ｑ４のゲートＧに接続された下アーム正極ゲート制御端子３２と下アームＩＧＢＴ素子Ｑ２、Ｑ４のエミッタＥに接続された下アーム負極ゲート制御端子３３を介して制御する。

通常動作において、上アーム駆動指令と下アーム駆動指令には、同時にオンとならないようにデッドタイムが設けられており、並列接続されたインバータ回路１０ａ，１０ｂの上アームと下アームが同時にオンとなることはない。

しかしながら、ゲートノイズや素子寿命などにより、上アームを構成するＩＧＢＴ素子がオンとなっている期間において、下アームを構成するＩＧＢＴ素子がオンとなることがまれに生じる。

図１には、上アームを構成するIＧＢＴ素子Ｑ１とＱ３がオンして電流４ａと電流４ｂが流れているときに、下アームのＩＧＢＴ素子Ｑ２が破壊して短絡した場合を示している。

この場合において、上アームに流れていた電流４ａと電流４ｂは急激に増加し、電流４ａは直接節点ａを経由してＩＧＢＴ素子Ｑ２に流れ、電流４ｂは節点ｂと節点ａを経由して、第２の配線インダクタンス３ｂから第１の配線インダクタンス３ａの順に電流が流れ、最終的に電流４ａと合流してＩＧＢＴ素子Ｑ２に流れる。

電流４ｂが第２の配線インダクタンス３ｂから第１の配線インダクタンス３ａの順に流れる際に、節点aと節点ｂの間に電位差Ｖｂａが生じる。

そこで、本実施例では、この電位差Ｖｂａに基づいて、過電流検出回路１により過電流を検出し、全てのIＧＢＴ素子を制御する。過電流検出回路１は、差電圧計測部５と、絶対値計算部６と、しきい値比較部７と、遮断信号生成部８を備えている。

過電流検出回路１は、差電圧計測部５で上記の電位差Ｖｂａを計測し、絶対値計算部６でその絶対値を算出し、しきい値比較部７で電位差Ｖｂａが所定のしきい値電圧を超えた場合において、インバータ回路に過電流が流れたと判定し、遮断信号生成部８において遮断信号指令を生成し、上アーム駆動回路２１及び下アーム駆動回路２２に遮断指令を送り、上アーム駆動回路２１及び下アーム駆動回路２２は全てのIＧＢＴ素子をオフするように制御を行う。

なお、短絡が発生していない場合は、接点ａから中点ｃに向かう電流の大きさと接点ｂから中点ｃに向かう電流の大きさは等しくなる。ここで、第１の配線インダクタンス３ａと第２の配線インダクタンス３ｂは、略等しくなるように構成されているので、短絡が発生していない場合は節点ａと節点ｂの電位は等しくなり、電位差Ｖｂａはほぼ０となる。

また、短絡の検出を電位差Ｖｂａを検出することにより行っているため、第１の配線インダクタンス３ａと第２の配線インダクタンス３ｂが大きい場合でも検出が可能となる。

上記のように、過電流検出回路１により、半導体モジュール内に発生した短絡を検出し、速やかに全てのIＧＢＴ素子の動作を遮断することで、正常なパワー半導体素子まで破壊されるのを防止し、半導体モジュール全体の破損とそれを搭載するインバータ装置の誤動作を防止することができる。

なお、過電流検出回路１は、第１のインバータ回路１０ａ及び第２のインバータ回路１０ｂと同じ１つのモジュール筐体内に収納されていても良く、第１のインバータ回路１０ａ及び第２のインバータ回路１０ｂとは別に外付けで設けても良い。

図２を参照して、本発明の実施例２に係る半導体モジュールの過電流検出方法について説明する。図２は、短絡電流が発生した場合の電流及び電圧波形例を示す図である。図２中の各グラフの横軸は時間ｔを示し、縦軸のＩａｂ，Ｖａｂはそれぞれ節点ａ，ｂ間の電流，節点ａ，ｂ間の電圧を示している。また、ＳＣは短絡発生を示している。

図２の（a-1）は、図１に示す並列接続されたインバータ回路のＩＧＢＴ素子Ｑ２、もしくはＱ３が破壊されて短絡した場合の短絡電流を示し、図２の（b-1）は、そのときの電圧変化を示している。また、図２の（a-2）は、図１に示す並列接続されたインバータ回路のＩＧＢＴ素子Ｑ１、もしくはＱ４が破壊されて短絡した場合の短絡電流を示し、図２の（b-2）は、そのときの電圧変化を示している。

図１に示す通り、並列接続されたインバータ回路１０ａのＩＧＢＴ素子Ｑ２が破壊して短絡した場合、実施例１において説明した通り、節点ｂから節点ａに向かって電流が流れ、節点ｂと節点aの間の電位差Ｖｂａが発生する。節点ｂから節点aに向かって流れる電流の向きを正とすると、電位差Ｖｂａは正の値となる。

実施例１（図１）は、IＧＢＴ素子Ｑ２が短絡した場合であるが、ＩＧＢＴ素子Ｑ３が破壊して短絡した場合でも、同様に節点ｂから節点aに向かって短絡電流が流れる。この場合でも同様に電位差Ｖｂａは正となる。

一方、図１のＩＧＢＴ素子Ｑ１、あるいはＩＧＢＴ素子Ｑ４が破壊し短絡電流が発生した場合には、節点a，ｂ間の電流は図２の（a-2）に示すように向きが逆（負）となり、節点a，ｂ間の電位差Ｖｂａも負の値となる。

したがって、例えば、過電流検出回路１のしきい値比較部７で電位差Ｖｂａが所定の検出しきい値電圧（Ｖｔｈ）を超えたか否かを判定する際に、電位差Ｖｂａの値が正か負かを検出することで、短絡したＩＧＢＴ素子はどれかを推定することが可能である。

図３を参照して、本発明の実施例３に係る半導体モジュールの過電流検出回路について説明する。図３は、本実施例の並列接続されたインバータ回路の上面図である。

図３では、実施例１（図１）で説明した第１のインバータ回路１０ａと、第２のインバータ回路１０ｂは、それぞれ別々のパッケージ（モジュール筐体内）に収納されている例を示している。なお、第１のインバータ回路１０ａの上下アームのＩＧＢＴ素子は、同じパッケージ内に収納されている。第２のインバータ回路１０ｂについても同様である。

図３に示す第１のインバータ回路１０ａと、第２のインバータ回路１０ｂは、それぞれ正極端子Ｐと、負極端子Ｎと、出力端子ＡＣが搭載されており、共通配線バスバーで接続されている。

出力端子ＡＣは、第１のインバータ回路１０ａと、第２のインバータ回路１０ｂの出力配線インダクタンスの均等化を図るため、中点ｃで引き出されている。

本実施例の過電流検出回路１は、第１のインバータ回路１０ａの節点aと、第２のインバータ回路１０ｂの節点ｂの電位差Ｖｂａを検出する。

実施例１及び実施例２と同様に、検出した電位差Ｖｂａに基づいて、所定の検出しきい値電圧（Ｖｔｈ）に応じて過電流か否かを判断する。

図４を参照して、本発明の実施例４に係る半導体モジュールの過電流検出回路、及び過電流検出方法について説明する。図４は、本実施例の半導体モジュールと過電流検出回路の回路構成を示す図であり、インバータ回路が４並列接続されている場合の例を示している。

本実施例の半導体モジュールは、図４に示すように、第１のインバータ回路１０ａと、第２のインバータ回路１０ｂと、第３のインバータ回路１０ｃと、第４のインバータ回路１０ｄが並列接続されて構成されている。

第１のインバータ回路１０ａの上アームと下アームの接続部の節点をａ、第２のインバータ回路１０ｂの上アームと下アーム接続部の節点をｂ、第３のインバータ回路１０ｃの上アームと下アームの接続部をｃ、第４のインバータ回路１０ｄの上アームと下アームの接続部の節点をｄとする。各節点ａ，ｂ，ｃ，ｄは、節点ｅにおいて共通の外部への出力端子ＡＣと接続する。

第１のインバータ回路１０ａの上アームにはIＧＢＴ素子Ｑ１、下アームにはIＧＢＴ素子Ｑ２が搭載されている。第２のインバータ回路１０ｂの上アームにはIＧＢＴ素子Ｑ３、下アームにはIＧＢＴ素子Ｑ４が搭載されている。第３のインバータ回路１０ｃの上アームにはIＧＢＴ素子Ｑ５、下アームにはIＧＢＴ素子Ｑ６が搭載されている。第４のインバータ回路１０ｄの上アームにはIＧＢＴ素子Ｑ７、下アームにはIＧＢＴ素子Ｑ８が搭載されている。

本実施例の過電流検出回路１は、各インバータ回路の上下アーム間節点ａ，ｂ，ｃ，ｄに対してそれぞれの電圧Ｖｂａ，Ｖｃｂ，Ｖｄｃを計測するための配線端子を有する。

図４に示す実施例において、第１のインバータ回路１０ａの下アームIＧＢＴ素子Ｑ２が破壊して短絡した場合について考える。ＩＧＢＴ素子Ｑ２が破壊して短絡した場合、並列接続された上アームのＩＧＢＴ素子Ｑ１，Ｑ３，Ｑ５，Ｑ７からＩＧＢＴ素子Ｑ２に向かって短絡電流４ａ，４ｂ，４ｃ，４ｄがそれぞれ流れる。

インバータ回路の各節点ａ，ｂ，ｃ，ｄから出力端子ＡＣとの接点ｅの間には、配線インダクタンス３ａ，３ｂ，３ｃ，３ｄを有する。

短絡電流４ａは、節点ａを介して直接ＩＧＢＴ素子Ｑ２に流れる。一方、短絡電流４ｂ，４ｃ，４ｄは配線インダクタンス３ｂ，３ｃ，３ｄをそれぞれ介して流れた後、配線インダクタンス３ａに合流して、最終的にはＩＧＢＴ素子Ｑ２に流れる。

過電流検出回路１は、各節点ａ，ｂ，ｃ，ｄの電圧をモニタしており、図４に示す差分電圧Ｖｂａ，Ｖｃｂ，Ｖｄｃを計測する。短絡電流４ｂ，４ｃ，４ｄが配線インダクタンス３ａ，３ｂ，３ｃ，３ｄ流れることにより、差分電圧が上昇する。差分電圧Ｖｂａ，Ｖｃｂ，Ｖｄｃのうち少なくとも１つが所定の検出しきい値電圧（Ｖｔｈ）を超過した場合、過電流検出回路１は、並列接続されたインバータ回路に短絡が発生したと判断し、各ＩＧＢＴ素子をオフする信号指令を出力する。

配線インダクタンス３ａ，３ｂ，３ｃ，３ｄは、等長配線やトーナメント配線により、各インダクタンス値が略均等となるようにすることが好適である。

なお、本実施例では、インバータ回路を４並列接続する場合の例について説明したが、３並列接続する場合や５並列以上接続する場合でも、本発明は適用可能である。

並列接続数Ｎが２並列以上の並列インバータ回路構成において、それぞれのインバータ回路の上下アーム間の節点はＮ個であり、出力端子ＡＣと接続する配線インダクタンスもＮ個となる。過電流検出回路１の電圧モニタ端子はＮ個となり、（Ｎ－１）個の差分電圧について検出を行う。

図５を参照して、本発明の実施例５に係る半導体モジュールについて説明する。図５は、本実施例の半導体モジュールの上面図である。

図５に示す半導体モジュールでは、ベース基板１００の上にＩＧＢＴ素子を搭載した絶縁基板が複数個搭載されている。

第１の絶縁基板６０aと、第２の絶縁基板６０ｂとは、電気的に並列接続されており上アームを構成する。第３の絶縁基板７０ａと、第４の絶縁基板７０ｂとは、電気的に並列接続されており下アームを構成する。

本実施例における半導体モジュールの等価回路図を描くと図１に示すものと等価に考えることができ、ここで、第１の絶縁基板６０ａに搭載するＩＧＢＴ素子をＱ１、第２の絶縁基板６０ｂに搭載するＩＧＢＴ素子をＱ３、第３の絶縁基板７０ａに搭載するＩＧＢＴ素子をＱ２、第４の絶縁基板７０ｂに搭載するＩＧＢＴ素子をＱ４に置き換えて考えることが可能である。したがって、図５に示す半導体モジュールは、第１のインバータ回路１０ａおよび第２のインバータ回路１０ｂが、１つの同じモジュール筐体内に収納されている構成であるとも言える。

上アームの絶縁基板６０ａ，６０ｂのコレクタ側に正極端子Ｐが接続されており、下アームの絶縁基板７０ａ，７０ｂのエミッタ側に負極端子Ｎが接続されている。上アームの絶縁基板６０ａ，６０ｂのエミッタ側と下アームの絶縁基板７０ａ，７０ｂコレクタ側の間に外部への出力端子ＡＣが接続されている。

上アームの第１の絶縁基板６０ａのエミッタ側と、下アームの第３の絶縁基板７０ａのコレクタ側を接続する節点aと、上アームの第２の絶縁基板６０ｂのエミッタ側と下アームの第４の絶縁基板７０ｂのコレクタ側を接続する節点ｂとの中点ｃにおいて、出力端子ＡＣと接続されている。

本実施例の過電流検出回路１は、図１と同様に、節点ａと節点ｂの電圧差分を計測しており、電圧差分が所定の検出しきい値電圧（Ｖｔｈ）を超える場合には、本半導体モジュールに搭載する絶縁基板上のＩＧＢＴ素子が短絡したと判断し、ＩＧＢＴ素子の遮断指令を出力する。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１…過電流検出回路
２…直流電源
３ａ，３ｂ，３ｃ，３ｄ…（出力端子の）配線インダクタンス
４ａ，４ｂ，４ｃ，４ｄ…（短絡）電流
５…差電圧計測部
６…絶対値計算部
７…しきい値比較部
８…遮断信号生成部
１０ａ，１０ｂ，１０ｃ，１０ｄ…インバータ回路
２０…制御回路
２１…上アーム駆動回路
２２…下アーム駆動回路
３０…上アーム正極ゲート制御端子
３１…上アーム負極ゲート制御端子
３２…下アーム正極ゲート制御端子
３３…下アーム負極ゲート制御端子
６０ａ，６０ｂ…（上アーム）絶縁基板
７０ａ，７０ｂ…（下アーム）絶縁基板
１００…ベース基板
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８…ＩＧＢＴ素子
Ｃ…コレクタ
Ｅ…エミッタ
Ｇ…ゲート
Ｐ…正極端子
Ｎ…負極端子
ＡＣ…（外部）出力端子
ＳＣ…短絡発生
Ｉａｂ（Ｉｂａ）…節点ａ，ｂ間の電流
Ｖａｂ（Ｖｂａ）…節点ａ，ｂ間の電圧
Ｖｔｈ…検出しきい値電圧

Claims (10)

1. 第１の上アームと第１の下アームを搭載した第１のインバータ回路と、
   前記第１のインバータ回路と並列接続され、第２の上アームと第２の下アームを搭載した第２のインバータ回路と、を有する並列接続構成の半導体モジュールの過電流を検出する半導体モジュールの過電流検出装置であって、
   前記第１のインバータ回路は、前記第１の上アームのエミッタと前記第１の下アームのコレクタの間に第１の出力端子を有し、
   前記第２のインバータ回路は、前記第２の上アームのエミッタと前記第２の下アームのコレクタの間に第２の出力端子を有し、
   前記第１の出力端子と前記第２の出力端子とを配線で接続するとともに、前記第１の出力端子と前記第２の出力端子との中点において外部への出力配線が取り付けられ、
   前記第１の出力端子と前記中点間の配線インダクタンスと、前記第２の出力端子と前記中点間の配線インダクタンスとが略等しく、
   前記第１の出力端子と前記第２の出力端子との間の電位差を検出し、当該検出した電位差が所定のしきい値を超える場合に、過電流が発生していると判定することを特徴とする半導体モジュールの過電流検出装置。
2. 請求項１に記載の半導体モジュールの過電流検出装置であって、
   前記第１のインバータ回路および前記第２のインバータ回路は、１つの同じモジュール筐体内に収納されていることを特徴とする半導体モジュールの過電流検出装置。
3. 請求項１に記載の半導体モジュールの過電流検出装置であって、
   前記第１のインバータ回路および前記第２のインバータ回路は、それぞれ別々のモジュール筐体内に収納されていることを特徴とする半導体モジュールの過電流検出装置。
4. 請求項１に記載の半導体モジュールの過電流検出装置であって、
   前記第１の出力端子と前記第２の出力端子との間の電位差の正負極性に基づいて、前記第１のインバータ回路および前記第２のインバータ回路の短絡箇所を特定することを特徴とする半導体モジュールの過電流検出装置。
5. 請求項１に記載の半導体モジュールの過電流検出装置であって、
   前記第１の出力端子と前記第２の出力端子との間の電位差が所定のしきい値電圧を超える場合、前記第１のインバータ回路および前記第２のインバータ回路のすべてのパワー半導体素子をオフする遮断信号指令を出力することを特徴とする半導体モジュールの過電流検出装置。
6. 請求項１に記載の半導体モジュールの過電流検出装置であって、
   前記半導体モジュールは、前記第１のインバータ回路および前記第２のインバータ回路と並列接続され、第３の上アームと第３の下アームを搭載した第３のインバータ回路と、
   前記第３のインバータ回路と並列接続され、第４の上アームと第４の下アームを搭載した第４のインバータ回路と、をさらに備え、
   前記第３のインバータ回路は、前記第３の上アームのエミッタと前記第３の下アームのコレクタの間に第３の出力端子を有し、
   前記第４のインバータ回路は、前記第４の上アームのエミッタと前記第４の下アームのコレクタの間に第４の出力端子を有し、
   前記第１の出力端子と前記第２の出力端子と前記第３の出力端子と前記第４の出力端子とを配線で接続するとともに、前記第１の出力端子と前記第２の出力端子と前記第３の出力端子と前記第４の出力端子との中点において外部への出力配線が取り付けられ、
   前記第１の出力端子と前記中点間の配線インダクタンスと、前記第２の出力端子と前記中点間の配線インダクタンスと、前記第３の出力端子と前記中点間の配線インダクタンスと、前記第４の出力端子と前記中点間の配線インダクタンスとが略等しく、
   前記第１の出力端子と前記第２の出力端子との間の電位差、前記第２の出力端子と前記第３の出力端子との間の電位差、前記第３の出力端子と前記第４の出力端子との間の電位差を検出し、当該検出した電位差の少なくともいずれかが所定のしきい値を超える場合に、過電流が発生していると判定することを特徴とする半導体モジュールの過電流検出装置。
7. 請求項１から６のいずれか１項に記載の半導体モジュールの過電流検出装置を備えた半導体モジュール。
8. 複数のインバータ回路が並列接続され、各インバータ回路の出力端子を共通の外部出力端子に接続して構成された半導体モジュールの過電流を検出する半導体モジュールの過電流検出方法であって、
   前記各インバータ回路の出力端子と前記共通の外部出力端子とを接続する各配線の配線インダクタンスは略等しく、
   前記各インバータ回路の出力端子間の電位差を検出し、
   当該検出した電位差が所定のしきい値を超える場合に、過電流が発生していると判定することを特徴とする半導体モジュールの過電流検出方法。
9. 請求項８に記載の半導体モジュールの過電流検出方法であって、
   前記各インバータ回路の出力端子間の電位差または前記各インバータ回路の出力端子と前記共通の外部出力端子との電位差の正負極性に基づいて、前記複数のインバータ回路の短絡箇所を特定することを特徴とする半導体モジュールの過電流検出方法。
10. 請求項８に記載の半導体モジュールの過電流検出方法であって、
    前記各インバータ回路の出力端子間の電位差または前記各インバータ回路の出力端子と前記共通の外部出力端子との電位差が所定のしきい値電圧を超える場合、前記複数のインバータ回路のすべてのパワー半導体素子をオフする遮断信号指令を出力することを特徴とする半導体モジュールの過電流検出方法。

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