JP2023012494A - 高電力両面薄膜フィルタ - Google Patents
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Abstract
【課題】高電力処理容量を有する微小な高電力薄膜表面実装可能フィルタ及びその形成方法を提供する。
【解決手段】第１の表面と第２の表面との間のＺ方向１０６の基板厚さ１０４を有する基板１０２を含む高電力薄膜フィルタ１００であって、第１の表面の上に薄膜キャパシタ１１６を形成し、薄膜インダクタ１２６を薄膜キャパシタ１１６から少なくとも基板の厚さ１０４だけ離隔して配置し、薄膜キャパシタ１１６と薄膜インダクタ１２６とを電気的に接続するビア（第１のビア１３６、第２のビア１４０及び第３のビア１４２）を基板１０２に形成してもよい。ビアはポリマー組成物を含んでもよい。
【選択図】図１Ｃ
【解決手段】第１の表面と第２の表面との間のＺ方向１０６の基板厚さ１０４を有する基板１０２を含む高電力薄膜フィルタ１００であって、第１の表面の上に薄膜キャパシタ１１６を形成し、薄膜インダクタ１２６を薄膜キャパシタ１１６から少なくとも基板の厚さ１０４だけ離隔して配置し、薄膜キャパシタ１１６と薄膜インダクタ１２６とを電気的に接続するビア（第１のビア１３６、第２のビア１４０及び第３のビア１４２）を基板１０２に形成してもよい。ビアはポリマー組成物を含んでもよい。
【選択図】図１Ｃ
Description
関連出願の相互参照
本出願は、２０１９年３月１２日出願の米国仮特許出願第６２／８１７，１４０号および２０１９年３月１８日出願の米国仮特許出願第６２／８１９，８２１号の優先権を主張し、参照によりこれらの全体が本明細書に組み込まれる。
本出願は、２０１９年３月１２日出願の米国仮特許出願第６２／８１７，１４０号および２０１９年３月１８日出願の米国仮特許出願第６２／８１９，８２１号の優先権を主張し、参照によりこれらの全体が本明細書に組み込まれる。
本主題は、一般には薄膜フィルタに関する。より詳細には、本主題は高電力両面薄膜フィルタに関する。
高周波無線信号通信が普及している。また、小型化の趨勢によって、微小な受動コンポーネントも望まれるようになっており、そのようなコンポーネントの電力処理容量が全体的に低下している。また、小型化により、微小な受動コンポーネントの表面実装の困難度も増している。したがって、当技術分野では、高電力処理容量を有する微小な表面実装可能フィルタが歓迎されるであろう。
本発明の一実施形態によると、高電力薄膜フィルタが、第１の表面と、Ｚ方向で第１の表面とは反対側の第２の表面とを有する基板を含んでもよい。底面の上に薄膜キャパシタが形成されてもよい。薄膜インダクタが、少なくとも基板によって薄膜キャパシタからＺ方向に離隔していてもよい。基板にビアが形成されてもよく、薄膜キャパシタと薄膜インダクタとを電気的に接続してもよい。ビアは、ポリマー組成物を含んでもよい。
本発明の別の実施形態によると、高電力薄膜フィルタが、第１の表面と、Ｚ方向で第１の表面とは反対側の第２の表面とを有する基板を含んでいてもよい。フィルタは、底面の上に形成された薄膜キャパシタを含んでもよい。フィルタは、少なくとも基板によって薄膜キャパシタからＺ方向に離隔された薄膜インダクタを含んでもよい。この高電力薄膜フィルタは、約０．５Ｗ／ｍｍ２より大きい面積電力容量を有する場合がある。
本発明の別の実施形態によると、高電力薄膜フィルタを形成する方法が、第１の表面と、Ｚ方向で第１の表面とは反対側の第２の表面とを有する基板を設けることを含んでもよい。この方法は、底面の上に薄膜キャパシタを付着させることと、少なくとも基板によって薄膜キャパシタからＺ方向に離隔した薄膜インダクタを付着させることと、基板にビアを形成し、薄膜キャパシタと薄膜インダクタとを電気的に接続することとを含んでもよい。ビアは、ポリマー組成物を含んでもよい。
本明細書には、当業者を対象とする本発明の最良の形態を含む本発明の完全で実施可能な開示が記載されている。本明細書では以下の添付図面を参照する。
本明細書および添付図面全体を通して参照文字の繰り返しの使用は、本発明の同一または類似の特徴または要素を表す。
優れた電力処理能力を有する高電力薄膜フィルタを開示する。この薄膜フィルタは、例えばグリッドアレイ型実装（例えば、ランドグリッドアレイ（ＬＧＡ）型実装、ボールグリッドアレイ（ＢＧＡ）型実装など）を使用したコンパクトな表面実装デバイスとして構成されてもよい。この組み合わせは、実装を容易にするために、および／または、プリント回路基板上の利用可能な実装空間が限られている用途のために望ましい場合がある。
優れた電力処理能力を有する高電力薄膜フィルタを開示する。この薄膜フィルタは、例えばグリッドアレイ型実装（例えば、ランドグリッドアレイ（ＬＧＡ）型実装、ボールグリッドアレイ（ＢＧＡ）型実装など）を使用したコンパクトな表面実装デバイスとして構成されてもよい。この組み合わせは、実装を容易にするために、および／または、プリント回路基板上の利用可能な実装空間が限られている用途のために望ましい場合がある。
このフィルタは、フィルタの電力処理能力を向上させる様々な特徴を有する場合がある。例えば、このフィルタは、上面と底面の間のＺ方向の基板厚さを有する基板を含んでもよい。このフィルタは、薄膜キャパシタと薄膜インダクタとを含んでもよい。薄膜インダクタは、少なくとも基板の厚さによって薄膜キャパシタから離隔されてもよい。薄膜キャパシタと薄膜インダクタとを少なくとも基板の厚さだけ離隔させることで、熱放散を向上させることによりフィルタの電力処理能力が向上する場合がある。したがって、このフィルタの両面設計は、フィルタの電力容量を向上させる場合がある。
実施形態によっては、フィルタの電力容量は約１０Ｗより大きく、実施形態によっては約１２Ｗより大きく、実施形態によっては約１３Ｗより大きく、実施形態によっては約１５Ｗより大きく、実施形態によっては約２０Ｗより大きく、実施形態によっては、約２５Ｗ以上である場合がある。
このフィルタは、Ｘ－Ｙ面におけるフィルタの面積または占有面積に対して高い電力容量を有する場合がある。例えば、このフィルタは、約０．３Ｗ／ｍｍ２より大きい面積電力容量を有する場合があり、実施形態によっては約０．４Ｗ／ｍｍ２より大きく、実施形態によっては約０．５Ｗ／ｍｍ２より大きく、実施形態によっては約０．８Ｗ／ｍｍ２より大きく、実施形態によっては約１．０Ｗ／ｍｍ２より大きく、実施形態によっては約１．２Ｗ／ｍｍ２より大きく、実施形態によっては約１．４Ｗ／ｍｍ２より大きく、実施形態によっては約１．７Ｗ／ｍｍ２より大きい面積電力容量を有する場合がある。
このフィルタは、フィルタの体積に対して高い電力容量を有する場合がある。例えば、このフィルタは、約０．３Ｗ／ｍｍ３より大きく、実施形態によっては約０．４Ｗ／ｍｍ３より大きく、実施形態によっては約０．５Ｗ／ｍｍ３より大きく、実施形態によっては約０．８Ｗ／ｍｍ３より大きく、実施形態によっては約１．０Ｗ／ｍｍ３より大きく、実施形態によっては約１．２Ｗ／ｍｍ３より大きく、実施形態によっては１．４Ｗ／ｍｍ３より大きく、実施形態によっては約１．７Ｗ／ｍｍ３より大きい体積電力を有する場合がある。
基板の厚さは、約１００マイクロメートル（microns）より厚い場合があり、実施形態
によっては約２００マイクロメートルより厚く、実施形態によっては４００マイクロメートルより厚く、実施形態によっては約６００マイクロメートルより厚く、実施形態によっては約８００マイクロメートルより厚く、実施形態によっては約１ｍｍより厚く、実施形態によっては約２ｍｍより厚く、実施形態によっては約３ｍｍを厚い場合がある。
によっては約２００マイクロメートルより厚く、実施形態によっては４００マイクロメートルより厚く、実施形態によっては約６００マイクロメートルより厚く、実施形態によっては約８００マイクロメートルより厚く、実施形態によっては約１ｍｍより厚く、実施形態によっては約２ｍｍより厚く、実施形態によっては約３ｍｍを厚い場合がある。
このフィルタは、より高い電力処理能力を実現しやすくするための追加の特徴を含んでもよい。例えば、このフィルタは、長さに対して幅が広いビアを含んでもよい。ビアはＸ－Ｙ面におけるそれぞれのビア幅を有してもよい。ビア幅に対する基板厚さの比は約７未満であってもよく、実施例によっては約６より小さく、実施形態によっては約５より小さく、実施形態によっては約４より小さく、実施形態によっては約３より小さくてもよい。例えば、ビア幅は、約１００マイクロメートルより大きくてもよく、実施形態によっては約２００マイクロメートルより大きくてもよく、実施形態によっては約３００マイクロメートルより大きくてもよく、実施形態によっては約３５０マイクロメートルより大きくてもよい。
ビアは、基板の内面に隣接する導電層を含んでもよい。導電層は、基板の第１の表面から第２の表面まで基板を貫通して延びることができる。ビアは、例えば熱放散を向上させ、高電力容量を実現しやすくするために、適切なポリマー材料が充填されてもよい。例えば、ビアは基板にスルーホール（through hole）を削孔すること（例えば機械式ドリル、レーザドリルなど）によって形成してもよい。導電層は、スパッタリング、無電解めっき、電気めっき、これらの組み合わせ、または任意のその他の適切な技術を使用して、基板の内面の上に（例えば直接上に、または１つまたは複数の中間層を間に介在させて）形成してもよい。導電層は、銅、銀、アルミニウム、または任意のその他の適切な導電性金属または非金属材料など、様々な適切な導電性材料を含んでもよい。スルーホールには、その後、ポリマー組成物を充填してもよい。
例えば、ポリマー組成物は、エポキシおよび／または樹脂を含んでもよい。例としては、例えば、エポキシ樹脂、ポリイミド樹脂、メラミン受信、尿素ホルムアルデヒド樹脂、ポリウレタン樹脂、フェノール樹脂、ポリエステル樹脂などがある。エポキシ樹脂は特に適している。適合するエポキシ樹脂の例としては、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、オルトクレゾールノボラック型エポキシ樹脂、臭素化エポキシ樹脂およびビフェニール型エポキシ樹脂、環状脂肪族エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ナフタレン型エポキシ樹脂、フェノールアラルキル型エポキシ樹脂、シクロペンタジエン型エポキシ樹脂、複素環エポキシ樹脂などがある。ポリマーは、熱硬化性樹脂、熱可塑性樹脂、または任意のその他の適切な樹脂を含んでもよい。
ポリマー組成物は、分散粒子(dispersed particle)を（例えばポリマーマトリクスとして）含んでもよい。実施形態によっては、粒子は比較的高い熱伝導率を有してもよい。例えば、粒子は約１０Ｗ／（ｍ・ｋ）より高い熱伝導率を有してもよく、実施形態によっては約２０Ｗ／（ｍ・ｋ）より高く、実施形態によっては約５０Ｗ／（ｍ・ｋ）より高く、実施形態によっては約１００Ｗ／（ｍ・ｋ）より高く、実施形態によっては約２００Ｗ／（ｍ・ｋ）より高く、実施形態によっては約２００Ｗ／（ｍ・ｋ）より高くてもよい。例えば、実施形態によっては、粒子はアルミニウムの酸化物（例えばアルミナ）および／またはアルミニウムの窒化物などの導電性セラミック材料であるか、または導電性セラミック材料を含んでもよい。その他の例としては、チタニウムなどのその他の金属の酸化物または窒化物がある。
実施形態によっては、粒子は、銀、銅、金、ニッケルスズ、またはその他の導電性金属またはセラミックなどの導電性材料を含んでもよい。そのような実施形態では、ビアは基板の内面に隣接する導電層がなくてもよい。しかし、他の実施形態では、ビアは導電層と導電性粒子の両方を含んでもよい。さらに、実施形態によっては、ポリマー組成物は、導電性材料（例えば銀）の粒子と熱伝導性材料（例えばアルミナ、窒化アルミニウム）の粒子の両方を含んでもよい。
実施形態によっては、粒子は、基材の上の導電性材料の層を含んでもよい。例えば、粒子は、基材（例えばアルミナ、金属など）の上の金属（例えば銀、金、銅など）の層を含んでもよい。
ポリマー組成物の粒子は、約５マイクロメートルから約１５０マイクロメートルの範囲、実施形態によっては約１０マイクロメートルから１００マイクロメートル、実施例によっては約２０マイクロメートルから約８０マイクロメートルの平均粒径（ｄ５０）を有してもよい。
しかし、他の実施形態では、導電性金属またはその他の適切な材料などの、単一の導電性材料のビアを採用してもよい。材料の例としては、銅、ニッケル、スズ、銀、金または任意のその他の適切な導電性材料がある。
ビアは、低い電気抵抗を示してもよく、これはビアの側壁（例えば基板の内面）のメタライゼーションによって実現してもよい。例えば、ビアは、ＡＳＴＭ Ｂ１９３－１６に従って試験済みの約０．０１オームｃｍ未満の体積抵抗率、実施形態によっては約０．００１オームｃｍ未満、実施形態によっては約０．０００１オームｃｍ以下の体積抵抗率を示してもよい。
さらに、フィルタの基板は、高い熱伝導率を有する材料を含んでもよい。例えば、基板の熱伝導率は、３００Ｋで約１０Ｗ／（ｍ・ｋ）より高くてもよく、実施形態によっては約１５Ｗ／（ｍ・ｋ）より高く、実施形態によっては約２０Ｗ／（ｍ・ｋ）より高く、実施形態によっては約２５Ｗ／（ｍ・ｋ）より高く、実施形態によっては約５０Ｗ／（ｍ・ｋ）より高くてもよい。
基板および／または誘電体層は、２５℃の動作温度および５００ＭＨｚの周波数で、ＡＳＴＭ Ｄ２５２０－１３に従って測定された約３０未満の誘電率、実施形態によっては約２５未満、実施形態によっては約２０未満、実施形態によっては、約１５未満の導電率を有する材料を含んでもよい。しかし、他の実施形態では、より高い周波数および／またはより微小なコンポーネントを実現するために、３０より高い誘電率を有する材料を使用してもよい。例えば、そのような実施形態では、誘電率は、２５℃の動作温度および５００ＭＨｚの周波数で、ＡＳＴＭ Ｄ２５２０－１３に従って測定された約３０から約１２０の範囲、またはそれより高くてもよく、実施形態によっては約５０から約１００、実施形態によっては約７０から約９０であってもよい。
例えば、基板および／または誘電体層は、１つまたは複数の適切なセラミック材料を含んでもよい。適切な材料は、概ね電気絶縁性であり、熱導電性である。例えば、実施形態によっては、基板は、サファイヤ、ルビー、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化ホウ素（ＢＮ）、シリコン（Ｓｉ）、炭化ケイ素、シリカ（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、酸化ジルコニウム（ＺｒＯ２）、これらの混合物、これらの材料の酸化物および／または窒化物、または任意のそ
の他の適切なセラミック材料を含んでもよい。セラミック材料のその他の例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、酸化亜鉛（ＺｎＯ）、低火度ガラス含有セラミック、またはその他のガラス結合材料がある。
の他の適切なセラミック材料を含んでもよい。セラミック材料のその他の例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、酸化亜鉛（ＺｎＯ）、低火度ガラス含有セラミック、またはその他のガラス結合材料がある。
薄膜インダクタは、コイルを形成する導電層を含んでもよい。コイルは、約２００マイクロメートルより大きい単一ループ直径を有してよく、実施形態によっては約４００マイクロメートルより大きく、実施形態によっては約５００マイクロメートルより大きく、実施形態によっては約６００マイクロメートルより大きい単一ループ直径を有してもよい。
薄膜インダクタは、約４０マイクロメートルより大きい、実施形態によっては約５０マイクロメートルより大きい、実施形態によっては約７０マイクロメートルより大きい、実施形態によっては約９０マイクロメートルより大きい、Ｘ－Ｙ面における幅を有する導電層を含んでもよい。
実施形態によっては、薄膜インダクタは、誘電体層によって離隔(spaced apart)された複数の導電層を含んでもよい。誘電体層は、基板に関して上述したものを含む１つまたは複数の適切な誘電材料を含んでもよい。誘電体層は、基板の上面の上に配置してもよい。誘電体層は上面と底面とを有してもよい。誘電体層の底面は、基板の上面に対向してもよい。薄膜インダクタは、基板の上面の上に形成された第１の導電層と、誘電体層の上面の上に形成された第２の導電層と、第１の導電層を第２の導電層に接続するビアとを含んでもよい。
本明細書では、「の上に形成」とは、別の層と直接接触している層を指す場合がある。しかし、２つの層の間に中間層が形成されてもよい。また、底面に関して使用する場合、「上に形成」とはコンポーネントの外表面に対して使用されている場合がある。したがって、底面「の上に形成されている」層は、その層がその上に形成されている層よりも、コンポーネントの外部により近い場合がある。
薄膜キャパシタは、少なくとも誘電体層の厚さによって互いに離隔された電極を含んでもよい。薄膜キャパシタは、基板の底面の上に形成された第１の電極と、誘電体層の底面の上に形成された第２の電極とを含んでもよい。
薄膜コンポーネント（例えば、薄膜キャパシタ、薄膜インダクタ）の導電層および／または薄膜抵抗器（ある場合）の抵抗層は、約０．０５マイクロメートルから約５０マイクロメートルの範囲のＺ方向の厚さを有してもよく、実施形態によっては約０．１マイクロメートルから約２０マイクロメートル、実施形態によっては約０．３マイクロメートルから約１０マイクロメートル、実施形態によっては約１マイクロメートルから約５マイクロメートルの厚さを有してもよい。
フィルタは、例えば、ローパスフィルタ、ハイパスフィルタ、またはバンドパスフィルタを含む、様々な適切な種類のフィルタとして構成されてもよい。フィルタは、約１００ＭＨｚから約５ＧＨｚまたはそれ以上、実施形態によっては約１５０ＭＨｚから約４ＧＨｚ、実施形態によっては約２００ＭＨｚから約３ＧＨｚの範囲の特性周波数（例えばローパス周波数、ハイパス周波数、バンドパス周波数の上限、バンドパス周波数の下限）を有してもよい。
フィルタは、優れたフィルタリング特性を示す場合がある。例えば、挿入損失(insertion loss)（Ｓ２，１）は約５６５ＭＨｚから約３ＧＨｚの周波数で約－２０ｄＢ未満の場合がある。挿入損失（Ｓ２，１）は、約５６５ＭＨｚから約２．４ＧＨｚの周波数で約－３０ｄＢ未満の場合がある。挿入損失（Ｓ２，１）は、約５６５ＭＨｚから約２．４ＧＨ
ｚの周波数で約－３５ｄＢ未満の場合がある。
ｚの周波数で約－３５ｄＢ未満の場合がある。
挿入損失は、０ＭＨｚから約４００ＭＨｚまでの範囲の周波数で約－１ｄＢより大きい場合があり、実施形態によっては約－０．７５ｄＢより大きく、実施形態によっては約－０．６ｄＢより大きい場合がある。
上記のように、フィルタは表面実装用に構成されてもよい。例えば、フィルタは、コンポーネントを、プリント回路基板（ＰＣＢ）などの実装面に表面実装するためにフィルタの底面に沿って露出している場合がある１つまたは複数の接触パッドを含んでもよい。例えば、フィルタは、ランドグリッドアレイ（ＬＧＡ）型実装、ボールグリッドアレイ（ＢＧＡ）型実装、または任意のその他の適切な種類のグリッドアレイ型表面実装などの、グリッドアレイ型表面実装用に構成されてもよい。したがって、接触パッドは、例えば表面実装デバイス（ＳＭＤ）の場合のように、基板の表面の横に沿って延びていなくてもよい。したがって、実施形態によっては、基板の側面は導電材料がない場合がある。
しかし、他の実施形態では、デバイスはＳＭＤデバイスとして構成されてもよい。フィルタを表面実装するために、基板の側面上に１つまたは複数の外部終端を形成してもよい。例えば、フィルタは、側面上にめっき外部終端を有するモノリシックデバイスとして構成してもよい。別の実施例として、デバイスを表面実装するために基板の１つまたは複数の側面上にめっきキャスレテーションを形成してもよい。
上記のように、フィルタは全体としてコンパクトとすることができる。例えば、フィルタは、約１４ｍｍ未満の長さを有してもよく、実施形態によっては約１２ｍｍ未満、実施形態によっては約１０ｍｍ未満、実施形態によっては約８ｍｍ未満、実施形態によっては約４ｍｍ未満の長さであってもよい。フィルタは、約８ｍｍ未満の幅、実施形態によっては約６ｍｍ未満、実施形態によっては約４ｍｍの幅を有してもよい。例えば、フィルタは、５５５０、３６４０、２８１６、２５２０、２２２０、１２０６、１００５、０８０５またはそれより小さいＥＩＡケースサイズを有する場合がある。例示の一実施形態では、フィルタは２８１６のＥＩＡケースサイズを有する。
実施形態によっては、フィルタは、フィルタの上面または底面に沿って露出した第１の保護層を含んでもよい。例えば、第１の保護層は、基板の上面の上、および／または、基板の上面の上に形成された１つまたは複数の薄膜コンポーネントの上に形成されてもよい。例えば、基板の上面の上にカバー基板を形成してもよい。カバー基板は、以下で説明するような適切なセラミック誘電材料を含んでもよい。カバー基板は、約１００マイクロメートルから約６００マイクロメートルの範囲の厚さ、実施形態によっては約１２５マイクロメートルから約５００マイクロメートル、実施形態によっては約１５０マイクロメートルから約４００マイクロメートル、実施形態によっては約１７５マイクロメートルから約３００マイクロメートルの厚さであってもよい。
他の実施形態では、第１の保護層は、ポリイミドなどのポリマー材料、ＳｉＮＯ、Ａｌ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、ベンゾシクロブテンまたはガラスの層を含んでもよい。そのような実施形態では、第１の保護層は、約１マイクロメートルから約３００マイクロメートル、実施形態によっては約５マイクロメートルから約２００マイクロメートル、実施形態によっては、約１０マイクロメートルから約１００マイクロメートルの範囲の厚さを有してもよい。
実施形態によっては、（例えば誘電体層の底面の上に形成された）フィルタの底面に沿って第２の保護層が露出していてもよい。第２の保護層は、ポリマー材料および／または誘電材料（例えば有機または無機）を含んでもよい。例としては、ポリイミド、ＳｉＮＯ
、Ａｌ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、ベンゾシクロブテンまたはガラスがある。接触パッドがフィルタの表面実装のためにフィルタの底面に沿って露出するように、接触パッドは第２の保護層から突出していてもよい。
、Ａｌ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、ベンゾシクロブテンまたはガラスがある。接触パッドがフィルタの表面実装のためにフィルタの底面に沿って露出するように、接触パッドは第２の保護層から突出していてもよい。
実施形態によっては、フィルタは、薄膜コンポーネント（例えばインダクタ、キャパシタ、抵抗器など）と接触した少なくとも１つの接着層を含んでもよい。接着層は、薄膜コンポーネントと、基板および／または保護層（例えば誘電体層、ポリマー層）などの隣接層との接着を向上させるのに適した様々な材料であるか、またはそのような材料を含んでもよい。例として、接着層は、Ｔａ、Ｃｒ、ＴａＮ、ＴｉＷ、ＴｉまたはＴｉＮのうちの少なくとも１つを含んでもよい。例えば、接着層は、タンタル（Ｔａ）（例えばタンタルまたはその酸化物または窒化物）であるかまたはそれを含んでもよく、薄膜コンポーネントと基板との接着を向上させるために薄膜コンポーネントと基板との間に形成してもよい。理論にとらわれずに、接着層の材料は、格子不整合（lattice mismatch）および残留応力(residual stress)などの現象を克服するように選択されてもよい。
接着層は、様々な適切な厚さを有してもよい。例えば、実施形態によっては、接着層の厚さは、約１００オングストロームから約１０００オングストロームまでの範囲、実施形態によっては約２００オングストロームから約８００オングストローム、実施形態によっては、約４００オングストロームから約６００オングストロームの範囲であってもよい。Ｉ．例示の実施形態
図１Ａに、本開示の態様によるフィルタ１０の回路図を示す。フィルタ１０は、接地１４と出力１６との間に接続されたキャパシタ１２を含んでもよい。入力２０と出力１６との間にインダクタ１８が接続されてもよい。
図１Ａに、本開示の態様によるフィルタ１０の回路図を示す。フィルタ１０は、接地１４と出力１６との間に接続されたキャパシタ１２を含んでもよい。入力２０と出力１６との間にインダクタ１８が接続されてもよい。
図１Ｂに、本開示の態様による高電力薄膜フィルタ１００の一実施形態の上面図を示す。図１Ｃに、図１Ａのフィルタ１００の側面図を示す。フィルタ１００は、基板１０２の底面１０８と上面１１０との間のＺ方向１０６の基板厚さ１０４を有する基板１０２を含んでもよい。Ｚ方向１０６は、Ｘ方向１１２とＹ方向１１４（図１Ｂ）のそれぞれに対して垂直であってもよい。基板１０２は、セラミック材料を含んでもよい。
フィルタ１００は、Ｘ方向１１２の長さ１１３とＹ方向１１４の幅１１５とを有してもよい。長さ１１３は、幅１５５よりも長くてもよい。長さ１１３は約１４ｍｍ未満であってもよい。
底面１０８の上に薄膜キャパシタ１１６を形成してもよい。例えば、フィルタ１００は誘電体層１１８を含んでもよい。薄膜キャパシタ１１６は、基板１０２の底面１０８の上に形成された第１の電極１２０と、誘電体層１１８の底面１２４の上に形成された第２の電極１２２とを含んでもよい。誘電体層１１８は、底面１２４とは反対側の上面１２５を有してもよい。誘電体層１１８の上面１２５は、基板１０２の底面１０８と対向してもよい。
薄膜インダクタ１２６は、Ｚ方向１０６において薄膜キャパシタ１１６から少なくとも基板１０２の厚さ１０４だけ離隔していてもよい。例えば、薄膜インダクタ１２６は、基板１０２の上面１１０の上に形成された導電層を含んでもよい。基板１０２の厚さ１０４は約３００マイクロメートルより厚くてもよい。薄膜インダクタ１２６の導電層は、Ｘ－Ｙ面における幅１２７を有してもよい。幅１２７は、約４０マイクロメートルより広くてもよい。薄膜インダクタ１２６は、約１０マイクロメートルより厚いＺ方向１０６の厚さ１３１（図１Ｃ）を有してもよい。薄膜インダクタ１２６は、約４００マイクロメートルより大きい単一ループ直径１３３を有するコイル形状を有してもよい。
フィルタ１００を実装面に実装するために、フィルタ１００の底面１３４に沿って接地接触パッド１２８と、入力接触パッド１３０と、出力接触パッド１３２とが露出してもよい。
基板１０２に１つまたは複数のビアを形成してもよい。第１のビア１３６が薄膜インダクタ１２６の第１の端部を出力接触パッド１３２に電気的に接続してもよい。例えば、第１のビア１３６は、基板１０２の上面１１０で薄膜インダクタ１２６と接続し、誘電体層１１８の底面１２４の上に形成された導電層１３８（図１Ｂ）と接続してもよい。導電層１３８は、第１のビア１３６と出力接触パッド１３２との間に接続してもよい。
薄膜インダクタ１２６の第２の端部と入力接触パッド１３０との間に第２のビア１４０を接続してもよい。第２のビア１４０は、基板１０２の上面で薄膜インダクタ１２６と接続し、誘電体層１１８の底面１２４の入力接触パッド１３０と接続してもよい。第３のビア１４２が、薄膜キャパシタ１１６の第１の電極１２０を出力接触パッド１３２と電気的に接続してもよい。第２の電極１２２は、例えば誘電体層１１８の底面１２４の上に形成された導電層１４３によって接地電極１２８と接続してもよい。
ビアのうちの１つまたは複数のビアが相対的に大きくてもよい。例えば、ビア１３６、１４０、１４２が、Ｘ－Ｙ面におけるそれぞれの幅１４４、１４６、１４８を有してもよい。幅１４４、１４６、１４８のうちの１つまたは複数の幅に対する基板厚さ１０４の比は、約７未満であってもよい。例えば、基板厚さ１０４は、約３００マイクロメートルより厚くてもよい。幅１４４、１４６、１４８は、約１００マイクロメートルより大きくてもよい。ビア１３６、１４０、１４２は、エポキシ粒子および／またはアルミナ粒子を含んでもよい。
フィルタ１００は、図１Ａのフィルタ１０と一致してもよい。例えば、薄膜キャパシタ１１６は、入力接触パッド１３０と出力接触パッド１３２との間に接続してもよく、図１Ａのフィルタ１０のキャパシタ１２と一致してもよい。薄膜インダクタ１２６は、入力接触パッド１３０と出力接触パッド１３２との間に電気的に接続してもよく、図１Ａのインダクタ１８と一致してもよい。
図１Ｄに、本開示の態様による、例示のビア１５０の側面図を示す。ビア１５０は、図１Ｂおよび図１Ｃを参照しながら上述したビア１３６、１４０、１４２のうちの１つまたは複数に対応してもよい。ビア１５０は、（例えばビア１５０の側壁を形成するように）基板１０２の内面１５４の上に形成された導電層１５２を含んでもよい。例えば、基板２０２の内面１５４は、基板を貫通して削孔する（機械式ドリルまたはレーザドリルなど）ことによって形成してもよい。導電層１５２は、スパッタリング、めっきなどの様々な適切な技術を使用して形成してもよい。導電層１５２は、基板１０２の第１の表面１０８から第２の表面１１０まで基板１０２を通って伸びてもよい。導電層１５２は、例えば図１Ｂおよび図１Ｃを参照しながら上述したように、第１の表面１０８上のコンポーネント（例えば、キャパシタ、インダクタなど）を、第２の表面１１０上のコンポーネントと電気的に接続してもよい。ビア１５０には、例えば上述のように熱伝導性および／または導電性の粒子を含んでもよいポリマー組成物１５６を充填してもよい。
図２Ａに、本開示の態様による高電力薄膜フィルタ４０の回路図を示す。フィルタ４０は、第１のインダクタ４２と第２のインダクタ４４とを含んでもよい。第１のインダクタ４２と第２のインダクタ４４とは、入力４６と出力４８の間に直列に接続してもよい。キャパシタ５０を、一端で第１のインダクタ４２と第２のインダクタ４４との間の点に接続し、他端で接地５２に接続してもよい。
図２Ｂに、本開示の態様による高電力薄膜フィルタ２００の別の実施形態の上面図を示す。図２Ｃに、図２Ｂのフィルタ２００の側面図を示す。フィルタ２００は、底面２０８と上面２１０との間のＺ方向２０６の基板厚さ２０４を有する基板２０２を含んでもよい。Ｚ方向２０６は、Ｘ方向２１２とＹ方向２１４（図２Ｂ）のそれぞれに対して垂直であってもよい。
フィルタ２００は、Ｘ方向２１２の長さ２０５とＹ方向２１４の幅２０７とを有してもよい。長さ２０５は幅２０７より長くてもよい。長さ２０５は約１４ｍｍ未満であってもよい。
底面２０８の上に薄膜キャパシタ２１６を形成してもよい。例えば、フィルタ２００は誘電体層２１８を含んでもよい。薄膜キャパシタ２１６は、基板２０２の底面２０８の上に形成された第１の電極２２０と、誘電体層２１８の底面２２４の上に形成された第２の電極２２２とを含んでもよい。誘電体層２１８は、底面２２４とは反対側の上面２２５を有してもよい。誘電体層２１８の上面２２５は、基板２０２の底面２０８と対向してもよい。
第１の薄膜インダクタ２２６と第２の薄膜インダクタ２２７とを、少なくとも基板２０２の厚さ２０４だけＺ方向２０６に薄膜キャパシタ２１６から離隔させてもよい。例えば、第１の薄膜インダクタ２２６と第２の薄膜インダクタ２２７とは、基板２０２の上面２１０の上に形成してもよい。例えば、第１の薄膜インダクタ２２６と第２の薄膜インダクタ２２７とは、上面２１０上に直接形成するか、または、上面２１０と第１の薄膜インダクタ２２６および第２の薄膜インダクタ２２７との間にある、１つまたは複数の中間層上に形成してもよい。基板２０２の厚さ２０４は約３００マイクロメートルより厚くてもよい。
フィルタ２００を実装面に実装するために、接地接触パッド２２８と、入力接触パッド２３０と、出力接触パッド２３２とが底面２３４に沿って露出してもよい。
基板２０２に１つまたは複数のビアを形成してもよい。実施形態によっては、ビアは基板２０２の内面の上に形成された導電層を含んでもよく、例えば図１Ｃのビア１５０を参照しながら上述したようなポリマー組成物を充填してもよい。第１のビア２３６が、薄膜インダクタ２２６の第１の端部を入力接触パッド２３０に電気的に接続してもよい。第２のビア２３８が、薄膜インダクタ２２６を薄膜キャパシタ２１６の第１の電極に電気的に接続してもよい。第３のビア２４０が、第２のインダクタ２２７を薄膜キャパシタ２１６の第１の電極２２０に接続してもよい。第４のビア２４２を、第２のインダクタ２２７と出力接触パッド２３２との間に接続してもよい。
基板２０２に１つまたは複数のビアを形成してもよい。実施形態によっては、ビアは基板２０２の内面の上に形成された導電層を含んでもよく、例えば図１Ｃのビア１５０を参照しながら上述したようなポリマー組成物を充填してもよい。第１のビア２３６が、薄膜インダクタ２２６の第１の端部を入力接触パッド２３０に電気的に接続してもよい。第２のビア２３８が、薄膜インダクタ２２６を薄膜キャパシタ２１６の第１の電極に電気的に接続してもよい。第３のビア２４０が、第２のインダクタ２２７を薄膜キャパシタ２１６の第１の電極２２０に接続してもよい。第４のビア２４２を、第２のインダクタ２２７と出力接触パッド２３２との間に接続してもよい。
図３Ａに、本開示の態様によるインダクタ３０２を含むフィルタ３００の一部の上面図を示す。図３Ｂに、図３Ａのフィルタの側面図を示す。実施形態によっては、図１Ａから図１Ｃを参照しながら上述したフィルタ１００が、インダクタ１２６に代えて、またはインダクタ１２６に加えて、インダクタ３０２を含んでもよい。実施形態によっては、図２Ａから図２Ｃを参照しながら上述したフィルタ２００が、インダクタ２２６、２２７のうちの一方または両方に代えてインダクタ３０２を含んでもよく、または追加としてインダクタ３０２を含んでもよい。
フィルタ３００は、誘電体層３０４を含んでもよい。例えば、誘電体層３０４は、基板３０８の底面３０７とは反対側の、基板３０８の上面３０６の上に配置してもよい。誘電体層３０４は、上面３１０と、上面３１０とは反対側の底面とを有してもよい。誘電体層３０４の底面３１２は、基板３０８の上面３０６と対向してもよい。薄膜インダクタ３０２は、基板３０４の上面３０６の上に形成された第１の導電層３１４と、誘電体層３０４
の上面３１０の上に形成された第２の導電層３１６と、第１の導電層３１４を第２の導電層３１６に接続するビア３１８とを含んでもよい。
の上面３１０の上に形成された第２の導電層３１６と、第１の導電層３１４を第２の導電層３１６に接続するビア３１８とを含んでもよい。
第１の導電層３１４は、第１のビア３２０または薄膜フィルタの別のコンポーネントに接続してもよい。第２の導電層３１６は、第２のビア３２２または薄膜フィルタの別のコンポーネントに接続してもよい。
様々な表面を、単に便宜上、「上部」および「底部」と言う。コンポーネントは、１つまたは複数の薄膜キャパシタが、コンポーネントの「底部」の代わりに（例えば実装面に対して相対的に）コンポーネントの「上部」上に配置されてもよいことを理解されたい。同様に、コンポーネントは、１つまたは複数の薄膜インダクタが、コンポーネントの「上部」ではなくコンポーネントの「底部」上（例えば実装面の近傍）に配置されるように構成されてもよいことを理解されたい。
図４を参照すると、本開示の態様が、高電力薄膜フィルタを形成する方法４００を対象としている。ここでは、概ね、方法４００について、図１Ａから図３Ｂを参照して上述した薄膜フィルタ１００、２００を参照しながら説明する。しかし、開示する方法４００は、任意の適切な薄膜フィルタで実装することもできることを理解されたい。さらに、図４では、例示と説明のために特定の順序で行われるステップを示しているが、本明細書で説明する方法は、いかなる特定の順序または配置にも限定されない。本明細書で示されている開示を使用する当業者は、本開示の範囲から逸脱することなく、本明細書で開示する方法の様々なステップを、様々な仕方で省略、並べ替え、組み合わせ、および／または改変することができることがわかるであろう。
方法４００は、（４０２）で、上面と底面との間のＺ方向の基板厚さを有する基板を設けることを含んでもよい。Ｚ方向は、例えば図１Ａから図３Ｂのフィルタ１００、２００を参照しながら上述したように、Ｘ－Ｙ面に対して垂直な方向である。
方法４００は、（４０４）で、例えば図１Ａから図２Ｃのフィルタ１００、２００を参照しながら上述したように底面の上に薄膜キャパシタを付着させることを含んでもよい。
方法４００は、（４０６）で、例えば図１Ａから図２Ｃのフィルタ１００、２００を参照しながら上述したように、薄膜キャパシタから少なくとも基板の厚さだけ離隔した薄膜インダクタを付着させることを含んでもよい。
方法４００は、（４０６）で、例えば図１Ａから図２Ｃのフィルタ１００、２００を参照しながら上述したように、薄膜キャパシタから少なくとも基板の厚さだけ離隔した薄膜インダクタを付着させることを含んでもよい。
方法は、（４０８）で、例えば図１Ａから図２Ｃのフィルタ１００、２００を参照しながら上述したように、基板に１つまたは風数のビアを形成し、薄膜キャパシタと薄膜インダクタとを電気的に接続することを含んでもよい。ビアは、例えば上述したようなポリマー組成物を含んでもよい。
ＩＩ．シミュレーションデータ
図５に、本開示の態様によるフィルタの挿入損失（Ｓ２，１）とリターン損失（Ｓ１，１）のシミュレーションデータを示す。このシミュレーションデータは、約４００ＭＨｚのローパス周波数より上で低い挿入損失（Ｓ２，１）を示している。実施形態によっては、ローパス周波数は、約１００ＭＨｚから約５ＧＨｚまでの範囲であってもよい。より詳細には、挿入損失（Ｓ２，１）は、約５６５ＭＨｚから約３ＧＨｚの周波数で約－２０ｄＢ未満の場合がある。挿入損失（Ｓ２，１）は、約５６５ＭＨｚから約２．４ＧＨｚの周波数で約－３５ｄＢ未満の場合がある。
ＩＩ．シミュレーションデータ
図５に、本開示の態様によるフィルタの挿入損失（Ｓ２，１）とリターン損失（Ｓ１，１）のシミュレーションデータを示す。このシミュレーションデータは、約４００ＭＨｚのローパス周波数より上で低い挿入損失（Ｓ２，１）を示している。実施形態によっては、ローパス周波数は、約１００ＭＨｚから約５ＧＨｚまでの範囲であってもよい。より詳細には、挿入損失（Ｓ２，１）は、約５６５ＭＨｚから約３ＧＨｚの周波数で約－２０ｄＢ未満の場合がある。挿入損失（Ｓ２，１）は、約５６５ＭＨｚから約２．４ＧＨｚの周波数で約－３５ｄＢ未満の場合がある。
挿入損失は、約４００ＭＨｚのローパス周波数未満の周波数でゼロに近くなる場合がある。例えば、挿入損失は、０ＭＨｚから約４００ＭＨｚまでの範囲の周波数で約－１ｄＢより大きい場合がある。
ＩＩＩ．試験
Ａ．応答特性
挿入損失、リターン損失およびその他の応答特性の試験を、信号源信号発生器（例えば１３０６ケースレー２４００シリーズ電源測定ユニット（ＳＭＵ）、例えばケースレー２４１０－Ｃ ＳＭＵ）を使用して行ってもよい。例えば、信号源信号発生器を使用して、フィルタの入力ポートに入力信号を印加し、フィルタの出力ポートで出力信号を測定してもよい。
ＩＩＩ．試験
Ａ．応答特性
挿入損失、リターン損失およびその他の応答特性の試験を、信号源信号発生器（例えば１３０６ケースレー２４００シリーズ電源測定ユニット（ＳＭＵ）、例えばケースレー２４１０－Ｃ ＳＭＵ）を使用して行ってもよい。例えば、信号源信号発生器を使用して、フィルタの入力ポートに入力信号を印加し、フィルタの出力ポートで出力信号を測定してもよい。
フィルタを、本開示の態様により製作した。図６に、実験により得られたこのフィルタの挿入損失とリターン損失とを示す。図５に示すように、試験データは約４００ＭＨｚのローパス周波数より上で低い挿入損失（Ｓ２，１）を示している。より詳細には、挿入損失（Ｓ２，１）は、約５１０ＭＨｚから約３ＧＨｚの周波数で約－２０ｄＢ未満の場合がある。挿入損失（Ｓ２，１）は、約５１０ＭＨｚから約２．４ＧＨｚの周波数で約－３０ｄＢ未満の場合がある。挿入損失（Ｓ２，１）は、約５１０ＭＨｚから約２．４ＧＨｚの周波数で約－３５ｄＢ未満の場合がある。
挿入損失は、約４００ＭＨｚのローパス周波数未満の周波数でゼロに近い場合がある。例えば、挿入損失は、０ＭＨｚから約４００ＭＨｚの範囲の周波数で約－１ｄＢより大きい場合がある。
Ｂ．電源容量
図７に、本開示の態様によるフィルタの電源容量データを示す。フィルタは、２８１６のＥＩＡケースサイズを有していた。信号源信号発生器（例えば１３０６ケースレー２４００シリーズ電源測定ユニット（ＳＭＵ）、例えばケースレー２４１０－Ｃ ＳＭＵ）を使用して、０ＶのＤＣバイアス電圧を有する５００ＭＨｚの正弦波周波数を有する試験信号をフィルタに印加した。約２３℃の環境で、フィルタアセンブリが、各定常電力レベルで定常温度に達するまで試験信号の電力レベルを徐々に増大させた。４０Ｗの定常電力レベルに達するまでこのプロセスを繰り返した。赤外線温度計を使用して各定常温度を測定した。
図７に、本開示の態様によるフィルタの電源容量データを示す。フィルタは、２８１６のＥＩＡケースサイズを有していた。信号源信号発生器（例えば１３０６ケースレー２４００シリーズ電源測定ユニット（ＳＭＵ）、例えばケースレー２４１０－Ｃ ＳＭＵ）を使用して、０ＶのＤＣバイアス電圧を有する５００ＭＨｚの正弦波周波数を有する試験信号をフィルタに印加した。約２３℃の環境で、フィルタアセンブリが、各定常電力レベルで定常温度に達するまで試験信号の電力レベルを徐々に増大させた。４０Ｗの定常電力レベルに達するまでこのプロセスを繰り返した。赤外線温度計を使用して各定常温度を測定した。
フィルタの電力容量は、フィルタが約７５℃の定常温度を有する電力レベルと定義される。下記の表に、被検フィルタの電力容量と、面積電力容量と、体積電力容量とを示す。
本発明の思想および範囲から逸脱することなく、本発明の上記およびその他の修正および変形が、当業者によって実施可能である。さらに、様々な実施形態の態様の全体または一部の両方を入れ替えてもよいことを理解されたい。また、当業者は、以上の説明が例示に過ぎず、添付の特許請求の範囲にさらに記載されている本発明を限定することを意図していないことがわかるであろう。
Claims (23)
- 高電力薄膜フィルタであって、
第１の表面と、前記第１の表面とはＺ方向で反対側の第２の表面とを有する基板と、
前記第１の表面の上に形成された薄膜キャパシタと、
前記薄膜キャパシタから少なくとも前記基板によって前記Ｚ方向に離隔した薄膜インダクタと、
前記基板に形成され、前記薄膜キャパシタと前記薄膜インダクタとを電気的に接続するビアであって、ポリマー組成物を含むビアと、を含む高電力薄膜フィルタ。 - 前記ビアは、前記基板の内面の上に形成された導電層を含み、前記導電層は前記基板の前記第１の表面から前記第２の表面まで前記基板を貫通して延びている、請求項１に記載のフィルタ。
- 前記ビアは、前記Ｚ方向に対して垂直なＸ－Ｙ面におけるビア幅を有し、前記基板は前記Ｚ方向の基板厚さを有し、前記ビア幅に対する前記基板厚さの比は約７未満である、請求項１に記載のフィルタ。
- 前記基板の前記Ｚ方向の基板厚さは、約３００マイクロメートルより厚い、請求項１に記載のフィルタ。
- 前記ビア幅は約１００マイクロメートルより大きい、請求項１に記載のフィルタ。
- 前記ポリマー組成物はエポキシを含む、請求項１に記載のフィルタ。
- 前記ポリマー組成物はアルミナ粒子を含む、請求項１に記載のフィルタ。
- 前記ポリマー組成物は、導電性粒子を含む、請求項１に記載のフィルタ。
- 前記基板はサファイヤを含む、請求項１に記載のフィルタ。
- 前記薄膜インダクタは、前記Ｚ方向に対して垂直なＸ－Ｙ面における幅を有する導電層を含み、前記導電層の幅は約４０マイクロメートルより大きい、請求項１に記載のフィルタ。
- 前記薄膜インダクタは、約１０マイクロメートルより厚い前記Ｚ方向の厚さを有する導電層を含む、請求項１に記載のフィルタ。
- 前記薄膜インダクタは、約２００マイクロメートルより大きい単一ループ直径を有するコイルを形成する導電層を含む、請求項１に記載のフィルタ。
- 前記フィルタを実装面に実装するための、前記フィルタの底面に沿って露出した複数の接触パッドをさらに含む、請求項１に記載のフィルタ。
- 前記フィルタは、約１５Ｗより大きい電力容量を有する、請求項１に記載のフィルタ。
- 前記フィルタは、約０．６Ｗ／ｍｍ２より大きい面積電力容量を有する、請求項１に記載のフィルタ。
- 前記フィルタは長さと幅とを有し、前記長さは前記幅より長く、前記長さは約１４ｍｍ
未満である、請求項１に記載のフィルタ。 - 前記基板の前記第１の表面の上に配置された誘電体層をさらに含み、前記誘電体層は第１の表面と第２の表面とを含み、前記誘電体層の前記第２の表面は前記基板の前記第１の表面に対向し、前記薄膜キャパシタは、前記基板の前記第１の表面の上に形成された第１の電極と、前記誘電体層の前記第１の表面の上に形成された第２の電極とを含む、請求項１に記載のフィルタ。
- 前記基板の前記第２の表面の上に配置された誘電体層をさらに含み、前記誘電体層は第１の表面と第２の表面とを有し、前記誘電体層の前記第２の表面は前記基板の前記第２の表面に対向し、前記薄膜インダクタは、前記基板の前記第１の表面の上に形成された第１の導電層と、前記誘電体層の前記第２の表面の上に形成された第２の導電層と、前記第１の導電層を前記第２の導電層に接続するビアとを含む、請求項１７に記載のフィルタ。
- 前記薄膜インダクタは、前記基板の前記第２の表面の上に形成されている、請求項１に記載のフィルタ。
- 高電力薄膜フィルタであって、
第１の表面と、前記第１の表面とはＺ方向で反対側の第２の表面とを有する基板と、
前記第１の表面の上に形成された薄膜キャパシタと、
前記薄膜キャパシタから少なくとも前記基板によって離隔した薄膜インダクタとを含み、
前記高電力薄膜フィルタは約０．５Ｗ／ｍｍ２より大きい面積電力容量を有する、高電力薄膜フィルタ。 - 前記フィルタは、約１５Ｗより大きい電力容量を有する、請求項２０に記載のフィルタ。
- 前記フィルタは、約０．５Ｗ／ｍｍ２より大きい面積電力容量を有する、請求項２０に記載のフィルタ。
- 高電力薄膜フィルタを形成する方法であって、
第１の表面と、前記第１の表面とはＺ方向で反対側の第２の表面とを有する基板を設けるステップと、
前記第１の表面の上に薄膜キャパシタを付着させるステップと、
前記薄膜キャパシタから少なくとも前記基板によって離隔した薄膜インダクタを付着させるステップと、
前記薄膜キャパシタと前記薄膜インダクタとを電気的に接続するビアであって、ポリマー組成物を含むビアを前記基板に形成するステップとを含む、方法。
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