KR20210127261A - 고전력, 양면 박막 필터 - Google Patents

고전력, 양면 박막 필터 Download PDF

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KR20210127261A
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inductor
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마이클 마렉
엘리노어 오닐
로니트 니심
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에이브이엑스 코포레이션
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Abstract

고전력(high power) 박막 필터가 개시되며, 상기 고전력 박막 필터는 Z 방향으로 제 1 표면과 제 2 표면 사이에서 기판 두께를 갖는 기판을 포함한다. 제 1 표면 위에 박막 캐패시터가 형성될 수 있다. 박막 인덕터는 적어도 기판 두께만큼 박막 캐패시터로부터 이격될 수 있다. 박막 캐패시터와 박막 인덕터를 전기적으로 연결하는 비아가 기판에 형성될 수 있다. 상기 비아는 폴리머 조성물을 포함할 수 있다.

Description

고전력, 양면 박막 필터
본 출원은 2019년 3월 12일자로 출원된 미국 가특허 출원(출원번호 62/817,140) 및 2019년 3월 18일자로 출원된 미국 가특허 출원(출원 번호 62/819,821)의 우선권을 주장하며, 이들 가특허 출원들의 전체 내용은 참조로서 본 명세서에 통합된다.
본 발명은 일반적으로 박막 필터에 관한 것이다. 보다 구체적으로, 본 발명은 고전력 양면 박막 필터에 관한 것이다.
고주파수 무선 신호 통신의 인기가 높아지고 있다. 소형화 경향은 또한 소형의 패시브 컴포넌트가 바람직한 상황을 증가시켰고 일반적으로 그러한 컴포넌트의 전력 처리 용량을 감소시키고 있다. 소형화로 인해 소형 패시브 컴포넌트의 표면 실장(이하, "실장" 또는 "마운팅" 이라함)도 더 어려워지고 있다. 따라서, 높은 전력 처리 용량을 갖는 소형의 표면 실장가능한 필터가 당업계에서 환영받을 것이다.
본 발명의 일 실시예에 따르면, 고전력 박막 필터는 제 1 면 및 상기 제 1 면과 Z 방향으로 반대되는 제 2 면을 갖는 기판을 포함할 수 있다. 하부면 위에 박막 캐패시터가 형성될 수 있다. 박막 인덕터는 Z 방향으로 적어도 기판만큼 박막 캐패시터와 이격될 수 있다. 상기 기판에는 박막 캐패시터와 박막 인덕터를 전기적으로 연결하는 비아가 형성될 수 있다. 비아는 폴리머 조성물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 고전력 박막 필터는 제 1 면 및 Z 방향에서 상기 제 1 면과 반대되는 제 2 면을 갖는 기판을 포함할 수 있다. 필터는 하부면에 형성된 박막 캐패시터를 포함할 수 있다. 상기 필터는 상기 박막 캐패시터와 적어도 기판 Z 방향으로 이격된 박막 인덕터를 포함할 수 있다. 고전력 박막 필터는 약 0.5 W/mm2보다 큰 면적 전력 용량을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 고전력 박막 필터의 형성 방법은 Z 방향에서 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 갖는 기판을 제공하는 단계를 포함할 수 있다. 방법은 하부면 위에 박막 캐패시터를 형성하는 단계; 상기 박막 캐패시터와 적어도 기판 Z 방향으로 이격된 박막 인덕터를 형성하는 단계; 및 상기 기판에 비아를 형성하고 박막 캐패시터와 박막 인덕터를 전기적으로 연결하는 단계를 포함한다. 비아는 폴리머 조성물을 포함할 수 있다.
당해 기술 분야의 통상의 기술자를 대상으로 하는 본 발명의 최선의 형태를 포함하여 본 발명의 완전하고 가능한 개시가 첨부된 도면을 참조하는 명세서에 기재되어 있으며, 도면들에서:
도 1a는 본 개시의 양상들에 따른 필터의 개략도를 도시한다.
도 1b는 본 개시의 양상들에 따른 고전력 박막 필터의 일실시예의 평면도를 예시한다.
도 1c는 도 1a의 필터의 측면도를 도시한다.
도 1d는 본 개시의 양상들에 따른 도 1b 및 도 1c의 필터의 예시적인 비아의 측면도를 도시한다.
도 2a는 본 개시의 양상들에 따른 고전력 박막 필터의 개략도를 예시한다.
도 2b는 본 개시의 양상들에 따른 고전력 박막 필터의 다른 실시예의 평면도를 예시한다.
도 2c는 도 2b의 필터의 측면도를 도시한다.
도 3a는 본 개시의 양상들에 따른 인덕터를 포함하는 필터의 일부를 도시한다.
도 3b는 도 3a의 필터의 측면도이다.
도 4는 본 개시의 양상들에 따른 고전력 박막 필터를 형성하기 위한 방법의 흐름도이다.
도 5는 본 개시의 양상들에 따른 필터에 대한 시뮬레이션된 삽입 손실(S2,1) 및 반사 손실(return loss)(S1,1) 데이터를 도시한다.
도 6은 필터에 대해 실험적으로 획득된 삽입 손실 및 반사 손실 데이터를 도시한다. 그리고
도 7은 본 개시의 양상들에 따른 필터에 대한 전력 용량 데이터를 예시한다.
본 명세서 및 첨부된 도면 전체에 걸쳐 참조 문자의 반복 사용은 본 발명의 동일하거나 유사한 특징 또는 요소를 나타내도록 의도된다.
전력 처리 용량이 우수한 고전력 박막 필터가 개시된다. 박막 필터는 예를 들어, 그리드 어레이 유형 실장(예컨대, 랜드 그리드 어레이(LGA) 유형 실장, 볼 그리드 어레이(BGA) 유형 실장 등)을 사용하여, 컴팩트한 표면 실장가능한 디바이스로 구성될 수 있다. 이러한 조합은 용이한 실장을 위해 및/또는 인쇄 회로 기판의 이용가능한 실장 공간이 제한된 어플리케이션에 바람직할 수 있다.
상기 필터는 필터의 전력 처리 용량을 향상시키는 다양한 피처들을 가질 수 있다. 예를 들어, 필터는 상부면과 하부면 사이의 Z 방향으로 기판 두께를 갖는 기판을 포함할 수 있다. 필터는 박막(thin film) 캐패시터 및 박막 인덕터를 포함할 수 있다. 박막 인덕터는 적어도 기판의 두께만큼 박막 캐패시터로부터 이격될 수 있다. 박막 캐패시터와 인덕터를 적어도 기판 두께만큼 이격시키는 것은, 방열을 개선함으로써 필터의 전력 처리 용량을 향상시킬 수 있다. 따라서 필터의 양면 설계는 필터의 전력 용량을 향상시킬 수 있다.
일부 실시예에서, 필터의 전력 용량은 약 10W 이상, 일부 실시예에서는 약 12W 이상, 일부 실시예에서는 약 13W 이상, 일부 실시예에서는 약 15W 이상, 일부 실시예에서는 약 20W 이상, 일부 실시예에서는 약 25W 이상일 수 있다.
필터는 X-Y 평면에서 필터의 면적 또는 풋프린트에 비해 높은 전력 용량을 가질 수 있다. 예를 들어, 필터는 약 0.3 W/mm2 이상의 면적 전력 용량(area power capacity), 일부 실시예에서는 약 0.4 W/mm2 이상의 면적 전력 용량, 일부 실시예에서는 약 0.5 W/mm2 이상의 면적 전력 용량, 일부 실시예에서는 약 0.8 W/mm2 이상의 면적 전력 용량, 일부 실시예에서는 약 1.0 W/mm2 이상의 면적 전력 용량, 일부 실시예에서는 약 1.2 W/mm2 이상의 면적 전력 용량, 일부 실시예에서는 약 1.4 W/mm2 이상의 면적 전력 용량, 일부 실시예에서는 약 1.7 W/mm2 이상의 면적 전력 용량을 가질 수 있다.
필터는 필터의 볼륨(volume)에 비해 높은 전력 용량을 가질 수 있다. 예를 들어, 필터는 약 0.3 W/mm3 이상의 볼륨 전력 용량, 일부 실시예에서는 약 0.4 W/mm3 이상, 일부 실시예에서는 약 0.5 W/mm3 이상, 일부 실시예에서는 약 0.8 W/mm3 이상, 일부 실시예에서는 약 1.0 W/mm3 이상, 일부 실시예에서는 약 1.2 W/mm3 이상, 일부 실시예에서는 약 1.4 W/mm3 이상, 일부 실시예에서는 약 1.7 W/mm3 이상의 볼륨 전력 용량을 가질 수 있다.
기판의 두께는 약 100 마이크론 이상일 수 있으며, 일부 실시예에서는 약 200 마이크론 이상, 일부 실시예에서는 약 400 마이크론 이상, 일부 실시예에서는 약 600 마이크론 이상, 일부 실시예에서는 약 800 마이크론 이상, 일부 실시예에서는 약 1mm 이상, 일부 실시예에서는 약 2mm 이상, 일부 실시예에서는 약 3mm 이상일 수 있다.
필터는 더 높은 전력 처리 용량을 용이하게 하는 추가적인 피처들을 포함할 수 있다. 예를 들어, 필터는 길이에 비해 넓은 비아들을 포함할 수 있다. 비아(들)는 X-Y 평면에서 각각의 비아 폭을 가질 수 있다. 비아 폭(들)에 대한 기판 두께의 비는 약 7 미만일 수 있으며, 일부 실시예에서 약 6 미만, 일부 실시예에서 약 5 미만, 일부 실시예에서 약 4 미만, 일부 실시예에서 약 3 미만일 수 있다. 예를 들어, 비아 폭(들)은 약 100 마이크론보다 클 수 있고, 일부 실시예에서는 약 200 마이크론보다 크며, 일부 실시예에서는 약 300 마이크론보다 크며, 일부 실시예에서는 약 350 마이크론보다 클 수 있다.
비아는 기판의 내부 표면에 인접한 전도성 층을 포함할 수 있다. 전도성 층은 기판을 통해 기판의 제 1 표면으로부터 제 2 표면으로 연장되어 그들 사이에 전기적 연결을 제공할 수 있다. 비아는 예를 들어, 방열을 개선하고 높은 전력 용량을 용이하게 하기 위해 적절한 폴리머 물질로 충전될 수 있다. 예를 들어, 비아는 기판에 관통 홀을 드릴링(예를 들어, 기계적 드릴링, 레이저 드릴링 등)함으로써 형성될 수 있다. 전도성 층은 스퍼터링, 무전해 도금, 전기도금, 이들의 조합, 또는 임의의 다른 적절한 기술을 사용하여 기판의 내부 표면 위에(예를 들어, 바로 위에 또는 이들 사이에 하나 이상의 중간층들을 구비하여) 형성될 수 있다. 전도성 층은 구리, 은, 알루미늄, 또는 임의의 다른 적합한 전도성 금속 또는 비금속 물질과 같은 다양한 적합한 전도성 물질을 포함할 수 있다. 그 다음, 홀은 폴리머 조성물로 충전될 수 있다.
예를 들어, 폴리머 조성물은 에폭시 및/또는 수지(resin)를 포함할 수 있다. 일례들은 예를 들어, 에폭시 수지, 폴리이미드 수지, 멜라민 수지, 요소-포름알데히드 수지, 폴리우레탄 수지, 페놀 수지, 폴리에스테르 수지 등을 포함한다. 에폭시 수지가 특히 적합하다. 적합한 에폭시 수지의 일례들은 예를 들어, 비스페놀 A형 에폭시 수지(bisphenol A type epoxy resins), 비스페놀 F형 에폭시 수지, 페놀 노볼락형 에폭시 수지(phenol novolac type epoxy resins), 오르토크레졸 노볼락형 에폭시 수지(orthocresol novolac type epoxy resins), 브롬화 에폭시 수지 및 비페닐형 에폭시 수지(biphenyl type epoxy resins), 환형 지방족 에폭시 수지(cyclic aliphatic epoxy resins), 글리시딜 에스테르형 에폭시 수지(glycidyl ester type epoxy resins), 글리시딜아민형 에폭시 수지(glycidylamine type epoxy resins), 크레졸 노볼락형 에폭시 수지, 나프탈렌형 에폭시 수지, 페놀아랄킬형 에폭시 수지(phenol aralkyl type epoxy resins), 시클로펜타디엔형 에폭시 수지(cyclopentadiene type epoxy resins), 헤테로환형 에폭시 수지(heterocyclic epoxy resins) 등을 포함할 수 있다. 폴리머는 열경화성 수지, 열가소성 수지, 또는 임의의 다른 적합한 수지를 포함할 수 있다.
폴리머 조성물은 (예를 들어, 폴리머 매트릭스로서) 분산된 입자를 포함할 수 있다. 일부 실시예에서, 입자들은 비교적 높은 열전도도를 가질 수 있다. 예를 들어, 입자들은 약 10 W/(mㆍK) 이상, 일부 실시예에서는 약 20 W/(mㆍK) 이상, 일부 실시예에서는 약 50 W/(mㆍK) 이상, 일부 실시예에서는 약 100 W/(mㆍK) 이상, 일부 실시예에서는 약 200 W/(mㆍK) 이상, 일부 실시예에서는 약 200 W/(mㆍK) 이상의 열 전도도를 가질 수 있다. 예를 들어, 일부 실시예에서, 입자들은 알루미늄의 산화물(예를 들어, 알루미나) 및/또는 알루미늄의 질화물과 같은 전도성 세라믹 물질이거나 이를 포함할 수 있다. 추가적인 일례들은 예를 들어 티타늄과 같은 다른 금속들의 산화물 또는 질화물을 포함할 수 있다.
일부 실시예에서, 입자들은 은, 구리, 금, 니켈 주석(nickel tin), 또는 기타 전도성 금속 또는 세라믹과 같은 전도성 물질을 포함할 수 있다. 이러한 실시예에서, 비아는 기판의 내부 표면에 인접한 전도성 층이 없을 수도 있다. 그러나, 다른 실시예에서, 비아는 전도성 층 및 전도성 입자 둘다를 포함할 수 있다. 추가로, 일부 실시예에서, 폴리머 조성물은 전기 전도성 물질(예를 들어, 은)의 입자들 및 열 전도성 물질(예를 들어, 알루미나, 질화알루미늄)의 입자들 둘다를 포함할 수 있다.
일부 실시예에서, 입자는 베이스 물질 위에 전도성 물질층을 포함할 수 있다. 예를 들어, 입자들은 기본 물질(예: 알루미나, 금속 등) 위에 금속(예: 은, 금, 구리 등) 층을 포함할 수 있다.
폴리머 조성물의 입자들은 약 5 마이크론 내지 약 150 마이크론의 평균 입자 크기(d50)를 가질 수 있으며, 일부 실시예에서는 약 10 마이크론 내지 약 100 마이크론, 일부 실시예에서는 약 20 마이크론 내지 약 80 마이크론 범위일 수 있다.
하지만, 다른 실시예에서, 전도성 금속 또는 다른 적절한 물질과 같은 단일 전도성 물질의 비아가 사용될 수 있다. 예시적인 물질은 구리, 니켈, 주석, 은, 금 또는 기타 적절한 전도성 물질를 포함한다.
비아(들)는 낮은 전기 저항을 나타낼 수 있는데, 이는 비아 측벽(예를 들어, 기판의 내부 표면)의 금속화에 의해 달성될 수 있다. 예를 들어, 비아(들)는 ASTM B193-16에 따라 테스트된 약 0.01 ohm-cm 미만의 볼륨 저항을 나타낼 수 있으며, 일부 실시예에서는 약 0.001 ohm-cm 미만, 일부 실시예에서는 약 0.0001 ohm-cm 이하인 볼륨 저항을 나타낼 수 있다.
또한, 필터의 기판은 높은 열전도도를 갖는 물질을 포함할 수 있다. 예를 들어, 기판의 열전도도는 300K에서 약 100 W/(mㆍK) 이상일 수 있으며, 일부 실시예에서는 약 15 W/(mㆍK) 이상, 일부 실시예에서는 약 20 W/(mㆍK) 이상, 일부 실시예에서는 약 25 W/(mㆍK) 이상, 일부 실시예에서는 약 50 W/(mㆍK) 이상일 수 있다.
기판(들) 및/또는 유전층(들)은 25℃의 동작 온도 및 500MHz의 주파수에서 ASTM D2520-13에 따라 결정된 약 30 미만의 유전 상수를 갖는 물질을 포함할 수 있고, 일부 실시예에서는 약 25 미만, 일부 실시예에서는 약 20 미만, 일부 실시예에서는 약 15 미만의 유전 상수를 갖는 물질을 포함할 수 있다. 하지만, 다른 실시예에서, 30 보다 높은 유전 상수를 갖는 물질이 이용되어 더 높은 주파수 및/또는 더 작은 컴포넌트를 획득할 수 있다. 예를 들어, 그러한 실시예에서, 유전 상수는 25℃의 동작 온도 및 500MHz의 주파수에서 ASTM D2520-13에 따라 결정된 바와 같이 약 30 내지 약 120 또는 그 이상의 범위일 수 있고, 일부 실시예에서는 약 50 내지 약 100, 일부 실시예에서는 약 70 내지 약 90의 범위일 수 있다.
예를 들어, 기판(들) 및/또는 유전층(들)은 하나 이상의 적절한 세라믹 물질을 포함할 수 있다. 적합한 물질은 일반적으로 전기적으로 절연성이고 열 전도성이다. 예를 들어, 일부 실시예에서, 기판은 사파이어, 루비, 알루미나(Al2O3), 질화알루미늄(AlN), 산화베릴륨(BeO), 산화알루미늄(Al2O3), 질화붕소(BN), 실리콘(Si), 실리콘 카바이드(SiC), 실리카(SiO2), 질화규소(Si3N4), 갈륨비소(GaAs), 질화갈륨(GaN), 이산화지르코늄(ZrO2), 이들의 혼합물, 이러한 물질의 산화물 및/또는 질화물, 또는 기타 적절한 세라믹 물질을 포함할 수 있다. 추가적인 예시적인 세라믹 물질은 티탄산바륨(BaTiO3), 티탄산칼슘(CaTiO3), 산화아연(ZnO), 내화성 유리(low-fire glass)를 포함하는 세라믹, 또는 기타 유리 결합 물질을 포함한다.
박막 인덕터는 코일을 형성하는 전도성 층을 포함할 수 있다. 코일은 약 200 마이크론 이상, 일부 실시예에서는 약 400 마이크론 이상, 일부 실시예에서는 약 500 마이크론 이상, 일부 실시예에서는 약 600 마이크론 이상인 단일 루프 직경을 가질 수 있다.
박막 인덕터는 X-Y 평면에서 폭이 약 40 마이크론보다 크고, 일부 실시예에서는 약 50 마이크론보다 크고, 일부 실시예에서는 약 70 마이크론보다 크고, 일부 실시예에서는 약 90 마이크론보다 큰 전도성 층을 포함할 수 있다.
일부 실시예에서, 박막 인덕터는 유전층에 의해 이격된 다수의 전도성 층들을 포함할 수 있다. 유전층은 기판과 관련하여 전술한 것들을 포함하는 하나 이상의 적절한 유전 물질을 포함할 수 있다. 유전층은 기판의 상부면 위에 배열될 수 있다. 유전층은 상부면과 하부면을 가질 수 있다. 유전층의 하부면은 기판의 상부면과 마주할 수 있다. 상기 박막 인덕터는 상기 기판의 상부면에 형성된 제 1 전도층, 상기 유전층의 상부면에 형성된 제 2 전도층, 및 상기 제 1 전도층과 상기 제 2 전도층을 연결하는 비아를 포함할 수 있다.
본 명세서에 사용된 바와 같이, "위에 형성된(formed over)"은 다른 층과 직접 접촉하는 층을 지칭할 수 있다. 그러나, 그 사이에 중간층이 형성될 수도 있다. 추가적으로, 하부면과 관련하여 사용될 때, "위에 형성된(formed over)"은 컴포넌트의 외부 표면에 대해 사용될 수 있다. 따라서, 하부면 "위에 형성되는" 층은 그것이 형성되는 층보다 컴포넌트의 외부에 더 가까울 수 있다.
박막 캐패시터는 적어도 상기 유전층의 두께만큼 이격된 전극들을 포함할 수 있다. 상기 박막 캐패시터는 기판의 하부면 위에 형성된 제 1 전극 및 상기 유전층의 하부면 위에 형성된 제 2 전극을 포함할 수 있다.
박막 컴포넌트들(예를 들어, 박막 캐패시터, 박막 인덕터)의 전도층들 및/또는 박막 저항(존재하는 경우)의 저항층은 Z-방향으로 약 0.05 내지 약 50 마이크로미터 범위의 두께를 가질 수 있으며, 일부 실시예에서는 약 0.1 내지 약 20 마이크로미터, 일부 실시예에서는 약 0.3 내지 약 10 마이크로미터, 일부 실시예에서는 약 1 내지 약 5 마이크로미터 범위의 두께를 가질 수 있다.
필터는 예를 들어 저역 통과 필터, 고역 통과 필터, 또는 대역 통과 필터를 포함하는 다양한 적합한 필터 유형으로 구성될 수 있다. 필터는 약 100MHz 내지 약 5 GHz 또는 그 이상의 범위의 특성 주파수(예를 들어, 저역 통과 주파수, 고역 통과 주파수, 대역 통과 주파수의 상한 또는 대역 통과 주파수의 하한)를 가질 수 있거나, 일부 실시예에서는 약 150MHz 내지 약 4GHz, 일부 실시예에서는 약 200MHz 내지 약 3GHz의 특성 주파수 범위를 가질 수 있다.
필터는 우수한 필터링 특성을 나타낼 수 있다. 예를 들어, 삽입 손실(S2,1)은 약 565MHz 내지 약 3GHz의 주파수에 대해 약 -20dB 미만일 수 있다. 삽입 손실(S2,1)은 약 565MHz 내지 약 2.4GHz의 주파수에 대해 약 -30dB 미만일 수 있다. 삽입 손실(S2,1)은 약 565MHz 내지 약 2.4GHz의 주파수에 대해 약 -35dB 미만일 수 있다.
삽입 손실은 0MHz 내지 약 400MHz 범위의 주파수에 대해 약 -1dB보다 클 수 있고, 일부 실시예에서는 약 -0.75dB보다 크고, 일부 실시예에서는 약 -0.6dB보다 클 수 있다.
전술한 바와 같이, 필터는 표면 실장용으로 구성될 수 있다. 예를 들어, 필터는 인쇄 회로 기판(PCB)과 같은 마운팅 표면에 컴포넌트를 표면 실장하기 위해 필터의 하부면을 따라 노출될 수 있는 하나 이상의 콘택 패드를 포함할 수 있다. 예를 들어, 필터는 랜드 그리드 어레이(LGA) 유형 실장, 볼 그리드 어레이(BGA) 유형 실장, 또는 임의의 다른 적합한 유형의 그리드 어레이 유형 표면 실장과 같은 그리드 어레이 유형 표면 실장을 위해 구성될 수 있다. 이와 같이, 콘택 패드는 예를 들어, 표면 실장 디바이스(SMD)에서와 같이 기판의 표면을 따라 연장되지 않을 수 있다. 이와 같이, 일부 실시예에서 기판의 측면에는 전도성 물질이 없을 수 있다.
그러나, 다른 실시예들에서, 디바이스는 SMD 디바이스로서 구성될 수 있다. 필터의 표면 실장을 위해 기판의 측면에 하나 이상의 외부 종단들(terminations)이 형성될 수 있다. 예를 들어, 필터는 측면들 상에서 도금된 외부 종단을 갖는 모놀리식 디바이스로 구성될 수 있다. 다른 예로서, 디바이스의 표면 실장을 위해, 도금된 성곽(plated castellation)이 기판의 하나 이상의 측면에 형성될 수 있다.
전술한 바와 같이, 필터는 일반적으로 콤팩트할 수 있다. 예를 들어, 필터는 약 14mm 미만의 길이, 일부 실시예에서는 약 12mm 미만, 일부 실시예에서는 약 10mm 미만, 일부 실시예에서는 약 8mm 미만, 일부 실시예에서는 약 4mm 미만의 길이를 가질 수 있다. 필터는 약 8mm 미만의 폭, 일부 실시예에서는 약 6mm 미만, 일부 실시예에서는 약 4mm 미만의 폭을 가질 수 있다. 예를 들어, 필터는 5550, 3640, 2816, 2520, 2220, 1206, 1005, 0805 또는 그 이하의 EIA 케이스 사이즈를 가질 수 있다. 예시적인 실시예에서 필터는 2816의 EIA 케이스 사이즈를 갖는다.
일부 실시예에서, 필터는 필터의 상부면 또는 하부면을 따라 노출된 제 1 보호층을 포함할 수 있다. 예를 들어, 제 1 보호층은 기판의 상부면 위에 형성될 수 있거나 및/또는 기판의 상부면 위에 형성된 하나 이상의 박막 컴포넌트 위에 형성될 수 있다. 예를 들어, 커버 기판이 기판의 상부면 위에 형성될 수 있다. 커버 기판은 후술하는 바와 같이 적절한 세라믹 유전 물질을 포함할 수 있다. 커버 기판은 약 100 마이크론 내지 약 600 마이크론, 일부 실시예에서 약 125 마이크론 내지 약 500 마이크론, 일부 실시예에서 약 150 마이크론 내지 약 400 마이크론, 및 일부 실시예에서 약 175 마이크론 내지 약 300 마이크론 범위의 두께를 가질 수 있다.
다른 실시예에서, 제 1 보호층은 폴리이미드, SiNO, Al2O3, SiO2, Si3N4, 벤조시클로부텐, 또는 유리와 같은 폴리머 물질의 층을 포함할 수 있다. 이러한 실시예에서, 제 1 보호층은 약 1 마이크론 내지 약 300 마이크론, 일부 실시예에서는 약 5 마이크론 내지 약 200 마이크론, 일부 실시예에서는 약 10 마이크론 내지 약 100 마이크론 범위의 두께를 가질 수 있다.
일부 실시예에서, 제 2 보호 층이 필터의 하부면을 따라 노출될 수 있다(예를 들어, 유전층의 하부면 위에 형성됨). 제 2 보호층은 폴리머 물질 및/또는 유전 물질(예를 들어, 유기 또는 무기)을 포함할 수 있다. 일례들은 폴리이미드, SiNO, Al2O3, SiO2, Si3N4, 벤조시클로부텐 또는 유리를 포함한다. 콘택 패드(들)는 제 2 보호층을 통해 돌출될 수 있으며, 따라서 필터를 표면 실장하기 위해 필터의 하부면을 따라 콘택 패드(들)가 노출된다.
일부 실시예에서, 필터는 박막 컴포넌트(예를 들어, 인덕터(들), 캐패시터(들), 저항기(들) 등)와 접촉하는 적어도 하나의 접착층을 포함할 수 있다. 접착층은 박막 컴포넌트들과 기판 및/또는 보호층(들)(예를 들어, 유전층(들), 폴리머 층)과 같은 인접한 층들 간의 접착성을 개선하기에 적합한 다양한 물질이거나 이를 포함할 수 있다. 예를 들어, 접착층은 Ta, Cr, TaN, TiW, Ti 또는 TiN 중 적어도 하나를 포함할 수 있다. 예를 들어, 접착층은 탄탈륨(Ta)(예를 들어, 탄탈륨 또는 이들의 산화물 또는 질화물)이거나 이를 포함할 수 있고, 박막 컴포넌트와 기판 사이에 형성되어 이들 사이의 접착력을 향상시킬 수 있다. 이론에 얽매이지 않고, 격자 불일치 및 잔류 스트레스와 같은 현상을 극복하기 위해 접착층의 물질이 선택될 수 있다.
접착층(들)은 다양한 적합한 두께를 가질 수 있다. 예를 들어, 일부 실시예에서 접착층(들)의 두께는 약 100 옹스트롬 내지 약 1000 옹스트롬, 일부 실시예에서는 약 200 옹스트롬 내지 약 800 옹스트롬, 일부 실시예에서는 약 400 옹스트롬 내지 약 600 옹스트롬의 범위일 수 있다.
I. 예시적인 실시예
도 1a는 본 개시의 양상들에 따른 필터(10)의 개략도를 예시한다. 필터(10)는 접지(14)와 출력(16) 사이에 연결된 캐패시터(12)를 포함할 수 있다. 인덕터(18)는 입력(20)과 출력(16) 사이에 연결될 수 있다.
도 1b는 본 개시의 양상에 따른 고전력 박막 필터(100)의 일 실시예의 평면도를 예시한다. 도 1c는 도 1a의 필터(100)의 측면도를 도시한다. 필터(100)는 기판(102)의 하부면(108)과 상부면(110) 사이에서 Z 방향(106)으로 기판 두께(104)를 갖는 기판(102)을 포함할 수 있다. Z 방향(106)은 X 방향(112) 및 Y-방향(114)(도 1b) 각각에 수직할 수 있다. 기판(102)은 세라믹 물질을 포함할 수 있다.
필터(100)는 X-방향(112)으로 길이(113) 및 Y-방향(114)으로 폭(115)을 가질 수 있다. 길이(113)는 폭(155)보다 클 수 있다. 길이(113)는 약 14mm 미만일 수 있다.
박막 캐패시터(116)는 하부면(108) 위에 형성될 수 있다. 예를 들어, 필터(100)는 유전층(118)을 포함할 수 있다. 박막 캐패시터(116)는 기판(102)의 하부면(108) 위에 형성된 제 1 전극(120) 및 유전층(118)의 하부면(124) 위에 형성된 제 2 전극(122)을 포함할 수 있다. 유전층(118)은 하부면(124)에 대향하는 상부면(125)을 가질 수 있다. 유전층(118)의 상부면(125)은 기판(102)의 하부면(108)과 마주할 수 있다.
박막 인덕터(126)는 Z-방향(106)으로 적어도 기판(102)의 두께(104) 만큼 박막 캐패시터(116)로부터 이격될 수 있다. 예를 들어, 박막 인덕터(126)는 기판(102)의 상부면(110) 위에 형성된 전도층을 포함할 수 있다. 기판(102)의 두께(104)는 약 300 마이크론보다 클 수 있다. 박막 인덕터(126)의 전도층은 X-Y 평면에서 폭(127)을 가질 수 있다. 상기 폭(127)은 약 40 마이크론보다 클 수 있다. 박막 인덕터(126)는 Z-방향(106)으로 약 10 마이크론보다 큰 두께(131)(도 1c)를 가질 수 있다. 박막 인덕터(126)는 약 400 마이크론보다 큰 단일 루프 직경(133)을 갖는 코일 형상을 포함할 수 있다.
필터(100)를 마운팅 표면에 장착하기 위하여, 접지 콘택 패드(128), 입력 콘택 패드(130) 및 출력 콘택 패드(132)가 필터(100)의 하부면(134)을 따라 노출될 수 있다.
하나 이상의 비아가 기판(102)에 형성될 수 있다. 제 1 비아(136)는 박막 인덕터(126)의 제 1 단부와 출력 콘택 패드(132)를 전기적으로 연결할 수 있다. 예를 들어, 제 1 비아(136)는 기판(102)의 상부면(110)에서 박막 인덕터(126)와 연결될 수 있으며 그리고 유전층(118)의 하부면(124) 위에 형성된 전도층(138)(도 1B)과 연결될 수 있다. 전도층(138)은 제 1 비아(136)와 출력 콘택 패드(132) 사이에 연결될 수 있다.
제 2 비아(140)는 박막 인덕터(126)의 제 2 단부와 입력 콘택 패드(130) 사이에 연결될 수 있다. 제 2 비아(140)는 기판(102)의 상부면(110)에서 박막 인덕터(126)와 연결될 수 있고, 유전층(118)의 하부면(124)에서 입력 콘택 패드(130)와 연결될 수 있다. 제 3 비아(142)는 박막 캐패시터(116)의 제 1 전극(120)을 출력 콘택 패드(132)와 전기적으로 연결할 수 있다. 제 2 전극(122)은 예를 들어, 유전층(118)의 하부면(124) 위에 형성된 전도층(143)에 의해서 접지 전극(128)과 연결될 수 있다.
하나 이상의 비아들은 비교적 클 수 있다. 예를 들어, 비아들(136, 140, 142)은 X-Y 평면에서 각각의 폭(144, 146, 148)을 가질 수 있다. 상기 폭(144, 146, 148) 중 하나 이상에 대한 기판 두께(104)의 비율은 약 7 미만일 수 있다. 예를 들어, 기판 두께(104)는 약 300 마이크론 이상일 수 있다. 폭(144, 146, 148)은 약 100 마이크론 이상일 수 있다. 비아(136, 140, 142)는 에폭시 및/또는 알루미나 입자를 포함할 수 있다.
필터(100)는 도 1a의 필터(10)에 대응할 수 있다. 예를 들어, 박막 캐패시터(116)는 입력 콘택 패드(130)와 출력 콘택 패드(132) 사이에 연결될 수 있으며, 도 1a의 필터(10)의 캐패시터(12)에 대응할 수 있다. 박막 인덕터(126)는 입력 콘택 패드(130)와 출력 콘택 패드(132) 사이에 전기적으로 연결될 수 있으며, 도 1a의 인덕터(18)에 대응할 수 있다.
도 1d는 본 개시의 양상들에 따른 예시적인 비아(150)의 측면도를 예시한다. 비아(150)는 도 1b 내지 도 1c를 참조하여 위에서 설명된 비아들(136, 140, 142) 중 하나 이상에 대응할 수 있다. 비아(150)는 (예를 들어, 비아(150)의 측벽을 형성하기 위해) 기판(102)의 내부 표면(154) 위에 형성된 전도층(152)을 포함할 수 있다. 예를 들어, 기판(202)의 내부 표면(154)은 기판을 관통하는 드릴링(기계적 드릴링 또는 레이저 드릴링)에 의해 형성될 수 있다. 전도층(152)은 스퍼터링, 도금 등과 같은 다양한 적절한 기술을 사용하여 형성될 수 있다. 전도층(152)은 기판(102)의 제 1 표면(108)으로부터 제 2 표면(110)으로 기판(102)을 통해 연장될 수 있다. 예를 들어, 도 1b 및 도 1c를 참조하여 위에서 설명된 바와 같이, 전도층(152)은, 제 1 표면(108) 상의 컴포넌트(예를 들어, 캐패시터, 인덕터 등)를 제 2 표면(110) 상의 컴포넌트와 전기적으로 연결할 수 있다. 비아(150)는, 예를 들어, 전술한 바와 같이 열 전도성 및/또는 전기 전도성 입자를 포함할 수 있는 폴리머 조성물(156)로 채워질 수 있다.
도 2a는 본 개시의 양상에 따른 고전력 박막 필터(40)의 개략도를 예시한다. 필터(40)는 제 1 인덕터(42)와 제 2 인덕터(44)를 포함할 수 있다. 제 1 인덕터(42)와 제 2 인덕터(44)는 입력(46)과 출력(48) 사이에 직렬로 연결될 수 있다. 캐패시터(50)의 일단은 제 1 인덕터(42)와 제 2 인덕터(44) 사이에 연결되고, 캐패시터(50)의 타단은 접지(52)에 연결된다.
도 2b는 본 개시의 양상에 따른 고전력 박막 필터(200)의 다른 실시예의 평면도를 예시한다. 도 2c는 도 2b의 필터(200)의 측면도를 도시한다. 필터(200)는 하부면(208)과 상부면(210) 사이에서 Z-방향(206)으로 기판 두께(204)를 갖는 기판(202)을 포함할 수 있다. Z-방향(206)은 X-방향(212) 및 Y-방향(214)(도 2b) 각각에 수직일 수 있다.
필터(200)는 X-방향(212)의 길이(205) 및 Y-방향(214)의 폭(207)을 가질 수 있다. 길이(205)는 폭(207)보다 클 수 있다. 길이(205)는 약 14mm 미만일 수 있다.
박막 캐패시터(216)는 하부면(208) 위에 형성될 수 있다. 예를 들어, 필터(200)는 유전층(218)을 포함할 수 있다. 박막 캐패시터(216)는 기판(202)의 하부면(208) 위에 형성된 제 1 전극(220) 및 유전층(218)의 하부면(224) 위에 형성된 제 2 전극(222)을 포함할 수 있다. 유전층(218)은 하부면(224)에 대향하는 상부면(225)을 가질 수 있다. 유전층(218)의 상부면(225)은 기판(202)의 하부면(208)과 마주볼 수 있다.
제 1 박막 인덕터(226)와 제 2 박막 인덕터(227)는 박막 캐패시터(216)로부터 적어도 기판(202)의 두께(204)만큼 Z 방향(206)으로 이격될 수 있다. 예를 들어, 제 1 박막 인덕터(226) 및 제 2 박막 인덕터(227)는 기판(202)의 상부면(210) 위에 형성될 수 있다. 예를 들어, 제 1 박막 인덕터(226) 및 제 2 박막 인덕터(227)는 기판(202)의 상부면(210) 위에 형성될 수 있다. 예를 들어, 제 1 박막 인덕터(226) 및 제 2 박막 인덕터(227)는 상부면(210) 바로 위에 형성될 수도 있으며, 또는 상기 상부면(210)과 제 1 박막 인덕터(226) 및 제 2 박막 인덕터(227) 사이에 개재된 하나 이상의 중간층들 상에 형성될 수도 있다. 기판(202)의 두께(204)는 약 300 마이크론 보다 클 수 있다.
필터(200)를 마운팅 표면에 실장하기 위하여, 접지 콘택 패드(228), 입력 콘택 패드(230) 및 출력 콘택 패드(232)는 필터(200)의 하부면(234)을 따라 노출될 수 있다.
하나 이상의 비아들이 기판(202)에 형성될 수 있다. 일부 실시예에서, 비아는 기판(202)의 내부 표면 위에 형성된 전도층을 포함할 수 있고, 그리고 예를 들어, 도 1c의 비아(150)를 참조하여 전술한 바와 같이 폴리머 조성물로 충전될 수 있다. 제 1 비아(236)는 박막 인덕터(226)의 제 1 단부와 입력 콘택 패드(230)를 전기적으로 연결할 수 있다. 제 2 비아(238)는 박막 인덕터(226)와 박막 캐패시터(216)의 제 1 전극(220)을 전기적으로 연결할 수 있다. 제 3 비아(240)는 제 2 인덕터(227)를 박막 캐패시터(216)의 제 1 전극(220)과 전기적으로 연결할 수 있다. 제 4 비아(242)는 제 2 인덕터(227)와 출력 콘택 패드(232) 사이에 연결될 수 있다.
도 3a는 본 개시의 양상들에 따른 인덕터(302)를 포함하는 필터(300)의 일부의 평면도를 예시한다. 도 3b는 도 3a의 필터의 측면 입면도이다. 일부 실시예에서, 도 1a 내지 도 1c를 참조하여 설명된 필터(100)는 인덕터(126) 대신에 또는 인덕터(126)에 추가하여 인덕터(302)를 포함할 수 있다. 일부 실시예에서, 도 2a 내지 도 2c를 참조하여 설명된 필터(200)는 인덕터(226, 227) 중 하나 또는 둘 모두 대신에 인덕터(302)를 포함할 수 있거나 또는 인덕터(302)를 추가로 포함할 수 있다.
필터(300)는 유전층(304)을 포함할 수 있다. 예를 들어, 유전층(304)은 기판(308)의 상부면(306) 위에 형성될 수 있으며, 기판(308)의 상부면(306)은 기판(308)의 하부면(307)에 대향한다. 유전층(304)은 상부면(310) 및 상부면(310)에 대향하는 하부면(312)을 가질 수 있다. 유전층(304)의 하부면(312)은 기판(308)의 상부면(306)과 마주볼 수 있다. 박막 인덕터(302)는 기판(304)의 상부면(306) 위에 형성된 제 1 전도층(314), 유전층(304)의 상부면(310) 위에 형성된 제 2 전도층(316), 및 제 1 전도층(314)과 제 2 전도층(316)을 연결하는 비아(318)를 포함한다.
제 1 전도층(314)은 제 1 비아(320) 또는 박막 필터의 다른 컴포넌트와 연결될 수 있다. 제 2 전도층(316)은 제 2 비아(322) 또는 박막 필터의 다른 컴포넌트와 연결될 수 있다.
단지 편의상, 다양한 표면들이 "상부(top)" 및 "하부(bottom)"라고 지칭된다. 다음이 이해되어야 하는바, 컴포넌트는 하나 이상의 박막 캐패시터들이 컴포넌트의 "하부" 대신에 컴포넌트의 "상부"(예를 들어, 마운팅 표면에 대해)에 배열되도록 구성될 수 있다. 유사하게, 다음이 이해되어야 하는바, 컴포넌트는 하나 이상의 박막 인덕터들이 컴포넌트의 "상부" 대신에 컴포넌트의 "하부"(예를 들어, 마운팅 표면에 근접한)에 배열되도록 구성될 수 있다.
도 4를 참조하면, 본 개시의 양상는 고전력 박막 필터를 형성하기 위한 방법(400)에 관한 것이다. 일반적으로, 방법(400)은 도 1a 내지 도 3b을 참조하여 위에서 설명된 박막 필터(100, 200)를 참조하여 본 명세서에서 설명될 것이다. 하지만, 개시된 방법(400)은 임의의 적절한 박막 필터로 구현될 수 있음을 이해해야 한다. 또한, 비록 도 4는 예시 및 설명을 위해 특정 순서로 수행되는 단계들을 도시하지만, 여기에서 논의되는 방법은 임의의 특정 순서 또는 배열로 제한되지 않는다. 본 명세서에 제공된 개시내용을 사용하여, 당업자는 본 개시내용의 범위를 벗어나지 않고 다양한 방식으로 본 명세서에 개시된 방법의 다양한 단계들이 생략, 재배열, 조합 및/또는 적용될 수 있음을 이해할 것이다.
방법(400)은 단계 402에서, 예를 들어, 도 1a 내지 도 3b의 필터(100, 200)를 참조하여 전술한 바와 같이, 상부면과 하부면 사이에서 Z-방향으로 기판 두께를 갖는 기판을 제공하는 단계를 포함할 수 있고, Z-방향은 X-Y 평면에 대해 수직이다.
방법(400)은 단계 404에서, 예를 들어, 도 1a 내지 도 2c의 필터(100, 200)를 참조하여 전술한 바와 같이, 하부면 위에 박막 캐패시터를 형성하는 단계를 포함할 수 있다.
방법(400)은 단계 406에서, 예를 들어, 도 1a 내지 도 2c의 필터(100, 200)를 참조하여 전술한 바와 같이, 적어도 기판의 두께만큼 박막 캐패시터로부터 이격된 박막 인덕터를 형성하는 단계를 포함할 수 있다.
방법(400)은 단계 408에서, 예를 들어, 도 1a 내지 도 2c의 필터(100, 200)를 참조하여 전술한 바와 같이, 하나 이상의 비아들을 기판에 형성하고 그리고 박막 캐패시터와 박막 인덕터를 전기적으로 연결하는 단계를 포함할 수 있다. 상기 비아(들)은, 예를 들어 전술한 바와 같이, 폴리머 조성물을 포함할 수 있다.
Ⅱ. 시뮬레이션 데이터
도 5는 본 개시의 양상들에 따른 필터에 대한 시뮬레이션된 삽입 손실(S2,1) 및 반사 손실(S1,1) 데이터를 도시한다. 시뮬레이션 데이터는 약 400 MHz의 저역 통과 주파수 이상에서 낮은 삽입 손실(S2,1)을 보여준다. 일부 실시예에서, 저역 통과 주파수는 약 100 MHz 내지 약 5 GHz의 범위일 수 있다. 보다 구체적으로, 삽입 손실(S2,1)은 약 565 MHz 내지 약 3 GHz의 주파수에 대해 약 -20dB 미만일 수 있다. 삽입 손실(S2,1)은 약 565MHz 내지 약 2.4GHz의 주파수에 대해 약 -30dB 미만일 수 있다. 삽입 손실(S2,1)은 약 565MHz 내지 약 2.4GHz의 주파수에 대해 약 -35dB 미만일 수 있다.
삽입 손실은 약 400MHz의 저역 통과 주파수보다 작은 주파수에 대해 0에 가까울 수 있다. 예를 들어, 삽입 손실은 0MHz 내지 약 400MHz 범위의 주파수에 대해 약 -1dB보다 클 수 있다.
Ⅲ. 테스트
A. 응답 특성
삽입 손실, 반사 손실 및 기타 응답 특성에 대한 테스트는 소스 신호 발생기(예컨대, 1306 Keithley 2400 시리즈 SMU(Source Measure Unit), 예를 들어, Keithley 2410-C SMU)를 사용하여 수행할 수 있다. 예를 들어, 필터의 입력 포트에 입력 신호를 인가하고, 소스 신호 생성기를 이용하여 필터의 출력 포트에서 출력 신호를 측정할 수 있다.
필터는 본 개시의 양상에 따라 제조되었다. 도 6은 필터에 대해 실험적으로 획득된 삽입 손실 및 반사 손실 데이터를 도시한다. 도 5에 도시된 바와 같이, 테스트된 데이터는 약 400MHz의 저역 통과 주파수 이상에서 낮은 삽입 손실(S2,1)을 나타낸다. 보다 구체적으로, 삽입 손실(S2,1)은 약 510MHz 내지 약 3GHz의 주파수에 대해 약 -20dB 미만일 수 있다. 삽입 손실(S2,1)은 약 510MHz 내지 약 2.4GHz의 주파수에 대해 약 -30dB 미만일 수 있다. 삽입 손실(S2,1)은 약 510MHz 내지 약 2.4GHz의 주파수에 대해 약 -35dB 미만일 수 있다.
삽입 손실은 약 400MHz의 저역 통과 주파수보다 작은 주파수에 대해 0에 가까울 수 있다. 예를 들어, 삽입 손실은 0MHz 내지 약 400MHz 범위의 주파수에 대해 약 -1dB보다 클 수 있다.
B. 전력 용량(Power Capacity)
도 7은 본 개시의 양상들에 따른 필터에 대한 전력 용량 데이터를 예시한다. 필터는 2816의 EIA 케이스 사이즈를 갖는다. 필터는 소스 신호 발생기(예컨대, 1306 Keithley 2400 시리즈 SMU(Source Measure Unit), 예를 들어, Keithley 2410-C SMU)를 이용하여 0 V의 DC 바이어스 전압과 500 MHz의 사인파 주파수(sinusoidal frequency)를 갖는 테스트 신호가 필터에 인가되었다. 테스트 신호의 전력 레벨은 필터 어셈블리가 각각의 정상 상태 전력 레벨에서 정상 상태 온도에 도달할 때까지 약 23 ℃인 환경에서 점진적으로 증가하였다. 이러한 프로세스는 40 W의 정상 상태 전력 레벨에 도달할 때까지 반복되었다. 각각의 정상 상태 온도는 적외선 온도계를 사용하여 측정되었다.
필터의 전력 용량은 필터가 약 75 ℃의 정상 상태 온도를 갖는 전력 레벨로 정의된다. 다음의 표는 테스트된 필터의 전력 용량, 면적 전력 용량 및 볼륨 전력 용량을 보여준다.
Figure pct00001
본 발명의 이들 및 기타 수정들 및 변형들은 본 발명의 사상 및 범위를 벗어나지 않고 당업자에 의해 실시될 수 있다. 또한, 다양한 실시예들의 양상들은 전체적으로 또는 부분적으로 교환될 수 있음을 이해해야 한다. 또한, 당업자는 전술한 설명이 단지 예시일 뿐이며 그러한 첨부된 청구범위에서 추가로 설명된 본 발명을 제한하려는 의도가 아님을 이해할 것이다.

Claims (23)

  1. 고전력(high power) 박막 필터로서,
    제 1 표면 및 Z 방향으로 상기 제 1 표면에 대향하는 제 2 표면을 갖는 기판;
    상기 제 1 표면에 형성된 박막 캐패시터;
    적어도 상기 기판에 의해 Z 방향으로 상기 박막 캐패시터로부터 이격된 박막 인덕터; 및
    기판에 형성되고 박막 캐패시터와 박막 인덕터를 전기적으로 연결하는 비아를 포함하고,
    상기 비아는 폴리머 조성물을 포함하는 것을 특징으로 하는 고전력 박막 필터.
  2. 제1항에 있어서,
    상기 비아는 기판의 내부 표면 위에 형성된 전도층을 포함하고, 상기 전도층은 기판을 통해 기판의 제 1 표면으로부터 제 2 표면으로 연장하는 것을 특징으로 하는 고전력 박막 필터.
  3. 제1항에 있어서,
    상기 비아는 Z 방향에 수직인 X-Y 평면에서 비아 폭을 갖고, 상기 기판은 Z 방향으로 기판 두께를 가지며, 비아 폭에 대한 기판 두께의 비율은 약 7 미만인 것을 특징으로 하는 고전력 박막 필터.
  4. 제1항에 있어서,
    Z-방향으로의 기판의 기판 두께는 약 300 마이크론보다 큰 것을 특징으로 하는 고전력 박막 필터.
  5. 제1항에 있어서,
    상기 비아 폭은 약 100 마이크론보다 큰 것을 특징으로 하는 고전력 박막 필터.
  6. 제1항에 있어서,
    상기 폴리머 조성물은 에폭시를 포함하는 것을 특징으로 하는 고전력 박막 필터.
  7. 제1항에 있어서,
    상기 폴리머 조성물은 살루미나 입자를 포함하는 것을 특징으로 하는 고전력 박막 필터.
  8. 제1항에 있어서,
    상기 폴리머 조성물은 전도성 입자를 포함하는 것을 특징으로 하는 고전력 박막 필터.
  9. 제1항에 있어서,
    상기 기판은 사파이어를 포함하는 것을 특징으로 하는 고전력 박막 필터.
  10. 제1항에 있어서,
    상기 박막 인덕터는 Z-방향에 수직인 X-Y 평면에서 폭을 갖는 전도층을 포함하고, 상기 전도층의 폭은 약 40 마이크론보다 큰 것을 특징으로 하는 고전력 박막 필터.
  11. 제1항에 있어서,
    상기 박막 인덕터는 Z-방향으로 두께를 가지며, 상기 두께는 약 10 마이크론보다 큰 것을 특징으로 하는 고전력 박막 필터.
  12. 제1항에 있어서,
    상기 박막 인덕터는 약 200 마이크론보다 큰 단일 루프 직경을 갖는 코일을 형성하는 전도층을 포함하는 것을 특징으로 하는 고전력 박막 필터.
  13. 제1항에 있어서,
    상기 필터를 마운팅 표면에 장착하기 위하여 필터의 하부면을 따라 노출된 복수의 콘택 패드들을 더 포함하는 것을 특징으로 하는 고전력 박막 필터.
  14. 제1항에 있어서,
    상기 필터는 약 15W 보다 큰 전력 용량을 갖는 것을 특징으로 하는 고전력 박막 필터.
  15. 제1항에 있어서,
    상기 필터는 약 0.6 W/mm2 보다 큰 면적 전력 용량을 갖는 것을 특징으로 하는 고전력 박막 필터.
  16. 제1항에 있어서,
    상기 필터는 길이 및 폭을 갖고, 길이는 폭 보다 크고, 길이는 약 14mm 미만인 것을 특징으로 하는 고전력 박막 필터.
  17. 제1항에 있어서,
    상기 기판의 제 1 표면 위에 배열된 유전층을 더 포함하고, 유전층은 제 1 표면 및 제 2 표면을 갖고, 유전층의 제 2 표면은 기판의 제 1 표면을 마주보고, 상기 박막 캐패시터는 기판의 제 1 표면 위에 형성된 제 1 전극 및 유전층의 제 1 표면 위에 형성된 제 2 전극을 포함하는 것을 특징으로 하는 고전력 박막 필터.
  18. 제17항에 있어서,
    기판의 제 2 표면 위에 배열된 유전층을 더 포함하고, 유전층은 제 1 표면 및 제 2 표면을 갖고, 유전층의 제 2 표면은 기판의 제 2 표면을 마주보고, 상기 박막 인덕터는 기판의 제 1 표면 위에 형성된 제 1 전도층, 유전층의 제 2 표면 위에 형성된 제 2 전도층, 및 제 1 전도층과 제 2 전도층을 연결하는 비아를 포함하는 것을 특징으로 하는 고전력 박막 필터.
  19. 제1항에 있어서,
    상기 박막 인덕터는 상기 기판의 제 2 표면 위에 형성되는 것을 특징으로 하는 고전력 박막 필터.
  20. 고전력 박막 필터로서,
    제 1 표면 및 Z 방향으로 상기 제 1 표면에 대향하는 제 2 표면을 갖는 기판;
    상기 제 1 표면에 형성된 박막 캐패시터; 및
    적어도 상기 기판에 의해 상기 박막 캐패시터로부터 이격된 박막 인덕터를 포함하고,
    상기 고전력 박막 필터는 약 0.5 W/mm2 보다 큰 면적 전력 용량을 갖는 것을 특징으로 하는 고전력 박막 필터.
  21. 제20항에 있어서,
    상기 필터는 약 15W 보다 큰 전력 용량을 갖는 것을 특징으로 하는 고전력 박막 필터.
  22. 제20항에 있어서,
    상기 필터는 약 0.5 W/mm2 보다 큰 면적 전력 용량을 갖는 것을 특징으로 하는 고전력 박막 필터.
  23. 고전력 박막 필터를 형성하는 방법으로서,
    제 1 표면 및 Z 방향으로 제 1 표면에 대향하는 제 2 표면을 갖는 기판을 제공하는 단계;
    제 1 표면 위에 박막 캐패시터를 형성하는 단계;
    적어도 기판에 의해서 상기 박막 캐패시터로부터 이격된 박막 인덕터를 형성하는 단계; 및
    박막 캐패시터와 박막 인덕터를 전기적으로 연결하는 비아를 상기 기판에 형성하는 단계를 포함하며,
    상기 비아는 폴리머 조성물을 포함하는 것을 특징으로 하는 고전력 박막 필터를 형성하는 방법.
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