JP2022528633A - 読み取り時間を短縮することができるメモリシステム - Google Patents

Abstract

バイアス回路は、充電電流再生ユニットと、セル電流再生ユニットと、電流比較器と、ビットラインバイアス発生器とを含む。充電電流再生ユニットは、電圧バイアストランジスタを流れる充電電流に従って充電基準電圧を生成する。セル電流再生ユニットは、ソース接地トランジスタを流れるセル電流に従ってセル基準電圧を生成する。電流比較器は、充電基準電圧に従ってレプリカ充電電流を生成するための第1の電流発生器と、セル基準電圧に従ってレプリカセル電流を生成するための第2の電流発生器とを含む。ビットラインバイアス発生器は、レプリカ充電電流とレプリカセル電流との間の差に従ってビットラインを充電するためのページバッファを制御するためにビットラインバイアス電圧を生成する。

Description

本発明は、メモリシステムに関し、より具体的には、読み取り時間を短縮することができるメモリシステムに関する。

メモリシステムでは、メモリセル内に記憶されたデータは、通常、メモリセルによって引き起こされるビットライン上のデータ電圧を感知することによって読み取られる。例えば、NANDメモリの読み取りシーケンスでは、メモリセル内に記憶されたデータを読み取るために、メモリセルに結合されたビットラインは、最初に所定のレベルにプリチャージされ得る。ビットラインの電圧が安定した後、メモリセルに結合されたワードラインは、メモリセル内に記憶されたデータに従ってメモリセルに電流を生成させるために上昇され得る。メモリセルがプログラムされていない場合、メモリセルは、ビットラインの電圧をプルダウンする有意な電流を生成し得る。そうでない場合、メモリセルがプログラムされている場合、メモリセルは、電流を生成しないか、またはわずかな電流しか生成しないので、ビットラインの電圧は、同じレベルのままである。したがって、ビットラインの電圧を感知することによって、メモリセル内に記憶されたデータを読み取ることができる。

しかしながら、ビットラインは、不可避の寄生抵抗および寄生容量のために抵抗性かつ容量性であるので、ビットラインのセトリング時間は、総読み取り時間のかなりの部分に寄与する。さらに、抵抗性および容量性の特性は、予測不可能であり、プロセスによって変化するので、異なるメモリセルによって必要とされるセトリング時間も異なる。したがって、感知精度を保証するために、最悪の場合のセトリング時間が常に適用される。加えて、従来技術において、ビットラインは、所定の電圧によって制御されるマスタ-スレーブトランジスタでプリチャージされる。この場合、ビットラインの電圧が所望のレベルに近づくにつれて、充電能力は、低下する可能性があり、これは、読み取り時間も長くする。

本発明の一実施形態は、メモリシステムを開示する。メモリシステムは、複数のメモリセルと、電圧バイアストランジスタと、ページバッファと、ソース接地トランジスタと、バイアス回路とを含む。

第1のメモリセルは、ビットラインに結合される。電圧バイアストランジスタは、第1のシステム電圧を受け取るための第1の端子と、第2の端子と、第1のバイアス電圧を受け取るための制御端子とを有する。

ページバッファは、ビットラインと、電圧バイアストランジスタの第2の端子とに結合される。ページバッファは、プリチャージ動作中、ビットラインバイアス電圧に従って第1のビットラインを第1のシステム電圧に充電し、感知動作中、第1のビットラインから感知増幅器への感知経路を形成する。

ソース接地トランジスタは、第1のビットラインに結合された第1の端子と、第1のシステム電圧よりも低い第2のシステム電圧を受け取るための第2の端子と、制御信号を受信するための制御端子とを有する。

バイアス回路は、充電電流再生ユニットと、セル電流再生ユニットと、電流比較器と、ビットラインバイアス発生器とを含む。充電電流再生ユニットは、電圧バイアストランジスタに結合される。充電電流再生ユニットは、電圧バイアストランジスタを流れる充電電流に従って充電基準電圧を生成する。セル電流再生ユニットは、ソース接地トランジスタに結合される。セル電流再生ユニットは、ソース接地トランジスタを流れるセル電流に従ってセル基準電圧を生成する。

電流比較器は、充電電流再生ユニットと、セル電流再生ユニットとに結合される。電流比較器は、第1の電流発生器と、第2の電流発生器とを含む。第1の電流発生器は、充電基準電圧に従ってレプリカ充電電流を生成し、第2の電流発生器は、セル基準電圧に従ってレプリカセル電流を生成する。

ビットラインバイアス発生器は、電流比較器と、第1のページバッファとに結合される。ビットラインバイアス発生器は、第1のレプリカ充電電流と第1のレプリカセル電流との間の差に従ってビットラインバイアス電圧を生成する。

本発明の別の実施形態は、バイアス回路を開示する。バイアス回路は、充電電流再生ユニットと、セル電流再生ユニットと、電流比較器と、ビットラインバイアス発生器とを含む。

充電電流再生ユニットは、電圧バイアストランジスタに結合され、電圧バイアストランジスタを流れる充電電流に従って充電基準電圧を生成する。セル電流再生ユニットは、ソース接地トランジスタに結合され、ソース接地トランジスタを流れるセル電流に従ってセル基準電圧を生成する。

電流比較器は、充電電流再生ユニットと、セル電流再生ユニットとに結合される。電流比較器は、第1の電流発生器と、第2の電流発生器とを含む。第1の電流発生器は、充電基準電圧に従ってレプリカ充電電流を生成し、第2の電流発生器は、セル基準電圧に従ってレプリカセル電流を生成する。

ビットラインバイアス発生器は、電流比較器と、ページバッファとに結合され、レプリカ充電電流とレプリカセル電流との間の差に従ってビットラインを充電するためのページバッファを制御するためにビットラインバイアス電圧を生成する。

複数の第1のメモリセルは、ビットラインに結合され、電圧バイアストランジスタは、第1のシステム電圧を受け取るための第1の端子と、第2の端子と、第1のバイアス電圧を受け取るための制御端子とを有する。ページバッファは、ビットラインと、電圧バイアストランジスタの第2の端子とに結合され、プリチャージ動作中、ビットラインバイアス電圧に従ってビットラインを第1のシステム電圧に充電する。ソース接地トランジスタは、ビットラインに結合された第1の端子と、第1のシステム電圧よりも低い第2のシステム電圧を受け取るための第2の端子と、制御信号を受信するための制御端子とを有する。

本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後、当業者に間違いなく明らかになるであろう。

本発明の一実施形態によるメモリシステムを示す図である。 本発明の一実施形態によるバイアス回路を示す図である。

図1は、本発明の一実施形態によるメモリシステム100を示す。メモリシステム100は、複数のメモリセルMC(1,1)～MC(M,N)と、電圧バイアストランジスタ110と、ページバッファ1201～120Nと、ソース接地トランジスタ120と、バイアス回路130とを含み、ここで、MおよびNは、正の整数である。

図1において、メモリセルMC(1,1)～MC(M,N)は、アレイとして配置される。例えば、メモリセルMC(1,1)～MC(M,1)は、ビットラインBL1に結合することができ、メモリセルMC(1,N)～MC(M,N)は、ビットラインBLNに結合することができる。また、メモリセルMC(1,1)～MC(1,N)は、ワードラインWL1に結合することができ、メモリセルMC(M,1)～MC(M,N)は、ワードラインWLMに結合することができる。

電圧バイアストランジスタ110は、第1のシステム電圧VS1を受け取るための第1の端子と、第2の端子と、第1のバイアス電圧VB1を受け取るための制御端子とを有する。第1のバイアス電圧VB1は、ページバッファ1201～120Nを介してビットラインBL1～BLNを充電するために電圧バイアストランジスタ110をオンにすることができる。

ページバッファ1201～120Nは、同じ構造を有することができる。例えば、ページバッファ1201は、ビットラインBL1と、電圧バイアストランジスタ110の第2の端子とに結合することができる。ページバッファ1201は、プリチャージ動作中、ビットラインバイアス電圧VBLBに従ってビットラインBL1を第1のシステム電圧VS1に充電することができ、感知動作中、ビットラインBL1から感知増幅器への感知経路を形成することができる。

図1において、ページバッファ1201は、トランジスタM1～M5を含む。トランジスタM1は、電圧バイアストランジスタ110の第2の端子に結合された第1の端子と、第2の端子と、プリチャージ制御信号SIG_C1を受信するための制御端子とを有する。トランジスタM2は、トランジスタM1の第2の端子に結合された第1の端子と、第2の端子と、クランプ制御信号SIG_C2を受信するための制御端子とを有する。トランジスタM3は、第2のトランジスタM2の第2の端子に結合された第1の端子と、ビットラインBL1に結合された第2の端子と、ビットラインバイアス電圧VBLBを受け取るための制御端子とを有する。トランジスタM4は、トランジスタM2の第2の端子に結合された第1の端子と、感知用の感知増幅器に結合された第2の端子と、感知制御信号SIG_C3を受信するための制御端子とを有する。トランジスタM5は、トランジスタM1の第2の端子に結合された第1の端子と、トランジスタM4の第2の端子に結合された第2の端子と、プリチャージ選択信号SIG_C4を受信するための制御端子とを有する。

プリチャージ動作中、トランジスタM1およびM2は、オンにされ、トランジスタM3も、ビットラインBL1を充電するためにオンにされる。いくつかの実施形態において、メモリシステム100は、高電圧通過トランジスタ1501～150Nをさらに含むことができ、ページバッファ1201～120Nは、高電圧通過トランジスタ1501～150Nをそれぞれ介して、ビットラインBL1～BLNに結合することができる。この場合、高電圧通過トランジスタ1501はまた、ビットラインBL1のプリチャージ動作中、通過信号SIG_HVによってオンにされる。

また、感知動作中、トランジスタM1、M2、およびM3は、オフにされ得、トランジスタM4は、ビットラインBLの電圧を感知増幅器によって感知することができるように、オンにすることができる。トランジスタM5は、要件に応じてプリチャージされるビットラインを選択するために使用することができる。

ソース接地トランジスタ130は、ビットラインBL1～BLNに結合された第1の端子と、第1のシステム電圧VS1よりも低い第2のシステム電圧VS2を受け取るための第2の端子と、制御信号SIG_ACSを受信するための制御端子とを有する。

ビットラインBL1のプリチャージ動作中、電圧バイアストランジスタ110およびソース接地トランジスタ130は、オンにすることができ、ページバッファ1201のトランジスタM1、M2、およびM3も、オンにすることができる。したがって、ビットラインBL1は、プリチャージすることができる。しかしながら、従来技術では、ビットラインBL1の電圧が上昇すると、トランジスタM3に印加されるゲート-ソース電圧は、低下し、それによって、充電能力を弱め、プリチャージに必要な時間を増加させる。メモリシステム100において、この問題に対処するために、プリチャージ動作の状態に応じて、トランジスタM3を制御するためのビットラインバイアス電圧VBLBを生成および調整するために、バイアス回路140を使用することができる。

図2は、本発明の一実施形態によるバイアス回路140をさらに示す。バイアス回路140は、充電電流再生ユニット142と、セル電流再生ユニット144と、電流比較器146と、ビットラインバイアス発生器148とを含む。

充電電流再生ユニット142は、電圧バイアストランジスタ110に結合され、電圧バイアストランジスタ110を流れる充電電流Ichgに従って充電基準電圧Vref1を生成することができる。

セル電流再生ユニット144は、ソース接地トランジスタ130に結合され、ソース接地トランジスタ130を流れるセル電流Icellに従ってセル基準電圧Vref2を生成することができる。

電流比較器146は、充電電流再生ユニット142と、セル電流再生ユニット144とに結合される。電流比較器146は、第1の電流発生器146Aと、第2の電流発生器146Bとを含む。第1の電流発生器146Aは、充電基準電圧Vref1に従ってレプリカ充電電流I_rchg1を生成することができ、第2の電流発生器146Bは、セル基準電圧Vref2に従ってレプリカセル電流I_rcell1を生成することができる。

ビットラインバイアス発生器148は、電流比較器146と、ページバッファ1201～120Nとに結合される。ビットラインバイアス発生器148は、レプリカ充電電流I_rchg1とレプリカセル電流I_rcell1との間の差に従ってビットラインバイアス電圧VBLBを生成することができる。

いくつかの実施形態において、電圧バイアストランジスタ110を流れる充電電流Ichgの一部は、プリチャージ動作の開始時にビットラインBL1～BLN上の寄生容量に流れる場合があり、充電電流Ichgの残りは、ソース接地トランジスタ130を流れる。その後、寄生容量が充電されると、充電電流Ichgは、すべてソース接地トランジスタ130を流れる。

すなわち、プリチャージ動作の開始時に、充電電流Ichgは、セル電流Icellよりも大きくなり、したがって、レプリカ充電電流I_rchg1は、レプリカセル電流I_rcell1よりも大きくなるはずである。この場合、レプリカ充電電流I_rchg1とレプリカセル電流I_rcell1との間の差は、トランジスタM3を完全にオンにすることができるように、ビットラインバイアス発生器148にビットラインバイアス電圧VBLBを上昇させ、それによって、充電能力を向上させる。

その後、寄生容量が完全に充電されると、レプリカ充電電流I_rchg1は、レプリカセル電流I_rcell1と実質的に等しくなる。この場合、ビットラインBL1が充電されていることを意味するので、ビットラインバイアス発生器148は、ビットラインバイアス電圧VBLBを維持し、それに応じて、感知動作を実行することができる。

いくつかの実施形態において、電流比較器146は、第3の電流発生器146Cと、第4の電流発生器146Dと、感知指示信号SIG_IDCTを生成するためのインバータ146Eとをさらに含むことができる。第3の電流発生器146Cは、充電基準電圧Vref1に従ってレプリカ充電電流I_rchg2を生成することができ、第4の電流発生器146Dは、セル基準電圧Vref2に従ってレプリカセル電流I_rcell2を生成することができる。インバータ146Eは、第3の電流発生器146Cと第4の電流発生器146Dとに結合された入力端子と、レプリカ充電電流I_rchg2とレプリカセル電流I_rcell2との間の差に従って感知指示信号SIG_IDCTを出力するための出力端子とを有する。この場合、感知指示信号SIG_IDCTは、レプリカ充電電流I_rchg2とレプリカセル電流I_rcell2との間の差がゼロになると反転され、それに応じて、反転された感知指示信号SIG_IDCTによって感知動作をトリガすることができる。

ビットラインバイアス発生器148は、ビットラインBL1～BLNの充電状態に応じてビットラインバイアス電圧VBLBを瞬時に調整することができるので、プリチャージ動作中に充電能力を強く維持することができる。また、ビットラインBL1～BLNの充電状態は、レプリカ充電電流I_rchg1とレプリカセル電流I_rcell1との間の差によって検出することができるので、ビットラインBL1～BLNがプリチャージされると、プリチャージ動作を終了することができ、感知動作をトリガすることができる。すなわち、プリチャージ時間を最適化することができ、プリチャージ動作は、プロセス変動によって影響されることなく制御することができる。

図2において、充電電流再生ユニット142は、トランジスタM6およびM7と、演算増幅器OP1とを含む。トランジスタM6は、第1のシステム電圧VS1を受け取るための第1の端子と、第2の端子と、電圧バイアストランジスタ110の制御端子に結合された制御端子とを有する。演算増幅器OP1は、トランジスタM6の第2の端子に結合された正入力端子と、電圧バイアストランジスタ110の第2の端子に結合された負入力端子と、充電基準電圧Vref1を出力するための出力端子とを有する。トランジスタM7は、トランジスタM6の第2の端子に結合された第1の端子と、第2のシステム電圧VS2を受け取るための第2の端子と、演算増幅器OP1の出力端子に結合された制御端子とを有する。

この場合、演算増幅器OP1は、トランジスタM6が電圧バイアストランジスタ110と同じ条件下でバイアスされることを確実にすることができる。したがって、充電電流再生ユニット142は、電圧バイアストランジスタ110を流れる充電電流Ichgに従って再生電流を生成することができる。

同様に、セル電流再生ユニット144は、トランジスタM8およびM9と、演算増幅器OP2とを含む。トランジスタM8は、第1のシステム電圧VS1を受け取るための第1の端子と、第2の端子と、制御端子とを有する。演算増幅器OP2は、トランジスタM8の第2の端子に結合された正入力端子と、ビットラインBL1～BLNに結合された負入力端子と、セル基準電圧Vref2を出力するためのトランジスタM8の制御端子に結合された出力端子とを有する。トランジスタM9は、トランジスタM8の第2の端子に結合された第1の端子と、第2のシステム電圧VS2を受け取るための第2の端子と、ソース接地トランジスタ130の制御端子に結合された制御端子とを有する。

この場合、演算増幅器OP2は、トランジスタM9がソース接地トランジスタ130と同じ条件下でバイアスされることを確実にすることができる。したがって、セル電流再生ユニット144は、ソース接地トランジスタ130を流れるセル電流Icellに従って再生電流を生成することができる。

図2において、第1の電流発生器146Aは、第1の端子と、第2のシステム電圧VS2を受け取るための第2の端子と、充電基準電圧Vref1を受け取るための制御端子とを有するトランジスタM10を含む。また、第2の電流発生器146Bは、第1のシステム電圧VS1を受け取るための第1の端子と、トランジスタM10の第1の端子に結合された第2の端子と、セル基準電圧Vref2を受け取るための制御端子とを有するトランジスタM11を含む、

加えて、図2において、トランジスタM7およびM10は、N型トランジスタであり、トランジスタM8およびM11は、P型トランジスタである。この場合、トランジスタM10は、トランジスタM7と同じ条件下で、充電基準電圧Vref1でバイアスされるので、トランジスタM10は、トランジスタM7を流れる電流をミラーリングすることによって、レプリカ充電電流I_rchg1を生成することができる。同様に、トランジスタM11は、トランジスタM8と同じ条件下で、セル基準電圧Vref2でバイアスされるので、トランジスタM11は、トランジスタM8を流れる電流をミラーリングすることによって、レプリカセル電流I_rcell1を生成することができる。

図2において、ビットラインバイアス発生器148は、演算増幅器OP3と、トランジスタM12と、抵抗器R1とを含む。演算増幅器OP3は、第2のバイアス電圧VB2を受け取るための正入力端子と、トランジスタM10の第1の端子に結合された負入力端子と、ビットラインバイアス電圧VBLBを出力するための出力端子とを有する。トランジスタM12は、演算増幅器OP3の出力端子に結合された第1の端子と、演算増幅器OP3の負入力端子に結合された第2の端子と、トランジスタM12の第1の端子に結合された制御端子とを有する。抵抗器R1は、トランジスタM12の第2の端子に結合された第1の端子と、第2のシステム電圧VS2を受け取るための第2の端子とを有する。

この場合、レプリカ充電電流I_rchg1がレプリカセル電流I_rcell1よりも大きい場合、ビットラインバイアス発生器148に差動電流I_diffが供給され、それによって、演算増幅器OP3の負入力端子をプルダウンし、ビットラインバイアス電圧VBLBを上昇させる。

いくつかの実施形態において、トランジスタM7およびM10のサイズの比率は、レプリカ充電電流I_rchg1を調整するためのシステム要件に従って選択することができる。しかしながら、トランジスタM8およびM11のサイズの比率は、トランジスタM7およびM10のサイズの比率と同じであるべきである。

同様に、トランジスタM6および電圧バイアストランジスタ110のサイズの比率は、システム要件に従って選択することができ、トランジスタM6および電圧バイアストランジスタ110のサイズの比率は、トランジスタM9およびソース接地トランジスタ130のサイズの比率と同じであるべきである。

さらに、図2において、充電電流再生ユニット142およびセル電流再生ユニット144は、バイアス条件をしっかりと固定するために、演算増幅器OP1およびOP2を使用することができるが、いくつかの他の実施形態において、充電電流再生ユニット142およびセル電流再生ユニット144は、一般的に使用される電流ミラーなどの他の構造を用いて実装され得る。

また、図1において、ビットラインBL1～BLNは、同時にプリチャージすることができるが、いくつかの他の実施形態において、ビットラインBL1～BLNはまた、システム要件に従って、ページバッファ1201～120Nを用いて独立してプリチャージされ得る。

要約すると、本発明の実施形態によって提供されるメモリシステムおよびバイアス回路は、ビットラインの充電状態に応じてビットラインバイアス電圧を瞬時に調整することができるので、プリチャージ動作中、充電能力を強く維持することができる。また、ビットラインの充電状態は、レプリカ充電電流とレプリカセル電流との間の差によって検出することができるので、プリチャージ時間を最適化することができ、プロセス変動によって影響を受けることなく、プリチャージ動作を制御することができる。

当業者は、本発明の教示を保持しながら、デバイスおよび方法の多数の修正および変更が行われ得ることを容易に認めるであろう。したがって、上記の開示は、添付の特許請求の範囲の境界(metes and bounds)によってのみ制限されるものと解釈されるべきである。

100 メモリシステム
110 電圧バイアストランジスタ
120 ソース接地トランジスタ
130 バイアス回路、ソース接地トランジスタ
140 バイアス回路
142 充電電流再生ユニット
144 セル電流再生ユニット
146 電流比較器
146A 第1の電流発生器
146B 第2の電流発生器
146C 第3の電流発生器
146D 第4の電流発生器
146E インバータ
148 ビットラインバイアス発生器
1201～120N ページバッファ
1501～150N 高電圧通過トランジスタ

図1は、本開示の一実施形態によるメモリシステム100を示す。メモリシステム100は、複数のメモリセルMC(1,1)～MC(M,N)と、電圧バイアストランジスタ110と、ページバッファ1201～120Nと、ソース接地トランジスタ130と、バイアス回路140とを含み、ここで、MおよびNは、正の整数である。

Claims (18)

1. 第1のビットラインに結合された複数の第1のメモリセルと、
   第1のシステム電圧を受け取るように構成された第1の端子と、第2の端子と、制御端子とを有する電圧バイアストランジスタと、
   前記第1のビットラインと、前記電圧バイアストランジスタの前記第2の端子とに結合された第1のページバッファと、
   前記第1のビットラインに結合された第1の端子と、第2のシステム電圧を受け取るように構成された第2の端子と、制御端子とを有するソース接地トランジスタと、
   バイアス回路と
   を備えるメモリシステムであって、
   前記バイアス回路が、
   前記電圧バイアストランジスタに結合され、前記電圧バイアストランジスタを流れる充電電流に従って充電基準電圧を生成するように構成された充電電流再生ユニットと、
   前記ソース接地トランジスタに結合され、前記ソース接地トランジスタを流れるセル電流に従ってセル基準電圧を生成するように構成されたセル電流再生ユニットと、
   前記充電電流再生ユニットと、前記セル電流再生ユニットとに結合され、
   前記充電基準電圧に従って第1のレプリカ充電電流を生成するように構成された第1の電流発生器と、
   前記セル基準電圧に従って第1のレプリカセル電流を生成するように構成された第2の電流発生器と、
   を備える電流比較器と、
   前記電流比較器と、前記第1のページバッファとに結合され、前記第1のレプリカ充電電流と前記第1のレプリカセル電流との間の差に従ってビットラインバイアス電圧を生成するように構成されたビットラインバイアス発生器と
   を備える、
   メモリシステム。
2. 前記ビットラインバイアス発生器が、前記第1のレプリカ充電電流が前記第1のレプリカセル電流よりも大きい場合、前記ビットラインバイアス電圧を上昇させ、
   前記ビットラインバイアス発生器が、前記第1のレプリカ充電電流が前記第1のレプリカセル電流と実質的に等しい場合、前記ビットラインバイアス電圧を維持する、
   請求項1に記載のメモリシステム。
3. 前記第1のページバッファが、
   前記電圧バイアストランジスタの前記第2の端子に結合された第1の端子と、第2の端子と、プリチャージ制御信号を受信するように構成された制御端子とを有する第1のトランジスタと、
   前記第1のトランジスタの前記第2の端子に結合された第1の端子と、第2の端子と、クランプ制御信号を受信するように構成された制御端子とを有する第2のトランジスタと、
   前記第2のトランジスタの前記第2の端子に結合された第1の端子と、前記第1のビットラインに結合された第2の端子と、前記ビットラインバイアス電圧を受け取るように構成された制御端子とを有する第3のトランジスタと、
   前記第2のトランジスタの前記第2の端子に結合された第1の端子と、感知増幅器に結合された第2の端子と、感知制御信号を受信するように構成された制御端子とを有する第4のトランジスタと、
   前記第1のトランジスタの前記第2の端子に結合された第1の端子と、前記第4のトランジスタの前記第2の端子に結合された第2の端子と、プリチャージ選択信号を受信するように構成された制御端子とを有する第5のトランジスタと
   を備える、
   請求項1に記載のメモリシステム。
4. 前記充電電流再生ユニットが、
   前記第1のシステム電圧を受け取るように構成された第1の端子と、第2の端子と、前記電圧バイアストランジスタの前記制御端子に結合された制御端子とを有する第6のトランジスタと、
   前記第6のトランジスタの前記第2の端子に結合された正入力端子と、前記電圧バイアストランジスタの前記第2の端子に結合された負入力端子と、前記充電基準電圧を出力するように構成された出力端子とを有する第1の演算増幅器と、
   前記第6のトランジスタの前記第2の端子に結合された第1の端子と、前記第2のシステム電圧を受け取るように構成された第2の端子と、前記第1の演算増幅器の前記出力端子に結合された制御端子とを有する第7のトランジスタと
   を備える、
   請求項1に記載のメモリシステム。
5. 前記セル電流再生ユニットが、
   前記第1のシステム電圧を受け取るように構成された第1の端子と、第2の端子と、制御端子とを有する第8のトランジスタと、
   前記第8のトランジスタの前記第2の端子に結合された正入力端子と、前記第1のビットラインに結合された負入力端子と、前記第8のトランジスタの前記制御端子に結合され、前記セル基準電圧を出力するように構成された出力端子とを有する第2の演算増幅器と、
   前記第8のトランジスタの前記第2の端子に結合された第1の端子と、前記第2のシステム電圧を受け取るように構成された第2の端子と、前記ソース接地トランジスタの前記制御端子に結合された制御端子とを有する第9のトランジスタと
   を備える、
   請求項4に記載のメモリシステム。
6. 前記第1の電流発生器が、第1の端子と、前記第2のシステム電圧を受け取るように構成された第2の端子と、前記充電基準電圧を受け取るように構成された制御端子とを有する第10のトランジスタを備え、
   前記第2の電流発生器が、前記第1のシステム電圧を受け取るように構成された第1の端子と、前記第10のトランジスタの前記第1の端子に結合された第2の端子と、前記セル基準電圧を受け取るように構成された制御端子とを有する第11のトランジスタを備える、
   請求項5に記載のメモリシステム。
7. 前記第10のトランジスタおよび前記第7のトランジスタがN型トランジスタであり、
   前記第11のトランジスタおよび前記第8のトランジスタがP型トランジスタである、
   請求項6に記載のメモリシステム。
8. 前記ビットラインバイアス発生器が、
   第2のバイアス電圧を受け取るように構成された正入力端子と、前記第10のトランジスタの前記第1の端子に結合された負入力端子と、前記ビットラインバイアス電圧を出力するように構成された出力端子とを有する第3の演算増幅器と、
   前記第3の演算増幅器の前記出力端子に結合された第1の端子と、前記第3の演算増幅器の前記負入力端子に結合された第2の端子と、第12のトランジスタの前記第1の端子に結合された制御端子とを有する前記第12のトランジスタと、
   前記第12のトランジスタの前記第2の端子に結合された第1の端子と、前記第2のシステム電圧を受け取るように構成された第2の端子とを有する抵抗器と
   を備える、
   請求項6に記載のメモリシステム。
9. 前記電流比較器が、
   前記充電基準電圧に従って第2のレプリカ充電電流を生成するように構成された第3の電流発生器と、
   前記セル基準電圧に従って第2のレプリカセル電流を生成するように構成された第4の電流発生器と、
   前記第3の電流発生器と前記第4の電流発生器とに結合された入力端子と、前記第2のレプリカ充電電流と前記第2のレプリカセル電流との間の差に従って感知指示信号を出力するように構成された出力端子とを有するインバータと
   をさらに備える、
   請求項1に記載のメモリシステム。
10. 第2のビットラインに結合された複数の第2のメモリセルと、
    前記第2のビットラインと、前記電圧バイアストランジスタの前記第2の端子と、前記ソース接地トランジスタの前記第1の端子と、前記ビットラインバイアス発生器とに結合された第2のページバッファと
    をさらに備える、
    請求項1に記載のメモリシステム。
11. 電圧バイアストランジスタに結合され、前記電圧バイアストランジスタを流れる充電電流に従って充電基準電圧を生成するように構成された充電電流再生ユニットと、
    ソース接地トランジスタに結合され、前記ソース接地トランジスタを流れるセル電流に従ってセル基準電圧を生成するように構成されたセル電流再生ユニットと、
    前記充電電流再生ユニットと前記セル電流再生ユニットとに結合され、
    前記充電基準電圧に従って第1のレプリカ充電電流を生成するように構成された第1の電流発生器と、
    前記セル基準電圧に従って第1のレプリカセル電流を生成するように構成された第2の電流発生器と
    を備える電流比較器と、
    前記電流比較器に結合されたビットラインバイアス発生器であって、ページバッファに結合され、前記第1のレプリカ充電電流と前記第1のレプリカセル電流との間の差に従って、ビットラインを充電するための前記ページバッファを制御するためにビットラインバイアス電圧を生成するように構成されたビットラインバイアス発生器と
    を備えるバイアス回路。
12. 前記ビットラインバイアス発生器が、前記第1のレプリカ充電電流が前記第1のレプリカセル電流よりも大きい場合、前記ビットラインバイアス電圧を上昇させ、
    前記ビットラインバイアス発生器が、前記第1のレプリカ充電電流が前記第1のレプリカセル電流と実質的に等しい場合、前記ビットラインバイアス電圧を維持する、
    請求項11に記載のバイアス回路。
13. 前記充電電流再生ユニットが、
    第1のシステム電圧を受け取るように構成された第1の端子と、第2の端子と、前記電圧バイアストランジスタの前記制御端子に結合された制御端子とを有する第1のトランジスタと、
    前記第1のトランジスタの前記第2の端子に結合された正入力端子と、前記電圧バイアストランジスタの前記第2の端子に結合された負入力端子と、前記充電基準電圧を出力するように構成された出力端子とを有する第1の演算増幅器と、
    前記第1のトランジスタの前記第2の端子に結合された第1の端子と、第2のシステム電圧を受け取るように構成された第2の端子と、前記第1の演算増幅器の前記出力端子に結合された制御端子とを有する第2のトランジスタと
    を備える、
    請求項11に記載のバイアス回路。
14. 前記セル電流再生ユニットが、
    前記第1のシステム電圧を受け取るように構成された第1の端子と、第2の端子と、制御端子とを有する第3のトランジスタと、
    前記第3のトランジスタの前記第2の端子に結合された正入力端子と、前記ビットラインに結合された負入力端子と、前記第3のトランジスタの前記制御端子に結合され、前記セル基準電圧を出力するように構成された出力端子とを有する第2の演算増幅器と、
    前記第3のトランジスタの前記第2の端子に結合された第1の端子と、前記第2のシステム電圧を受け取るように構成された第2の端子と、前記ソース接地トランジスタの前記制御端子に結合された制御端子とを有する第4のトランジスタと
    を備える、
    請求項13に記載のバイアス回路。
15. 前記第1の電流発生器が、第1の端子と、前記第2のシステム電圧を受け取るように構成された第2の端子と、前記充電基準電圧を受け取るように構成された制御端子とを有する第5のトランジスタを備え、
    前記第2の電流発生器が、前記第1のシステム電圧を受け取るように構成された第1の端子と、前記第5のトランジスタの前記第1の端子に結合された第2の端子と、前記セル基準電圧を受け取るように構成された制御端子とを有する第6のトランジスタを備える、
    請求項14に記載のバイアス回路。
16. 前記第5のトランジスタおよび前記第2のトランジスタがN型トランジスタであり、
    前記第6のトランジスタおよび前記第3のトランジスタがP型トランジスタである、
    請求項15に記載のバイアス回路。
17. 前記ビットラインバイアス発生器が、
    第2のバイアス電圧を受け取るように構成された正入力端子と、前記第5のトランジスタの前記第1の端子に結合された負入力端子と、前記ビットラインバイアス電圧を出力するように構成された出力端子とを有する第3の演算増幅器と、
    前記第3の演算増幅器の前記出力端子に結合された第1の端子と、前記第3の演算増幅器の前記負入力端子に結合された第2の端子と、第7のトランジスタの前記第1の端子に結合された制御端子とを有する前記第7のトランジスタと、
    前記第7のトランジスタの前記第2の端子に結合された第1の端子と、前記第2のシステム電圧を受け取るように構成された第2の端子とを有する抵抗器と
    を備える、
    請求項16に記載のバイアス回路。
18. 前記電流比較器が、
    前記充電基準電圧に従って第2のレプリカ充電電流を生成するように構成された第3の電流発生器と、
    前記セル基準電圧に従って第2のレプリカセル電流を生成するように構成された第4の電流発生器と、
    前記第3の電流発生器と前記第4の電流発生器とに結合された入力端子と、前記第2のレプリカ充電電流と前記第2のレプリカセル電流との間の差に従って感知指示信号を出力するように構成された出力端子とを有するインバータと
    をさらに備える、
    請求項11に記載のバイアス回路。

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