JP2022145400A - 薄型システム・イン・パッケージ - Google Patents

薄型システム・イン・パッケージ Download PDF

Info

Publication number
JP2022145400A
JP2022145400A JP2021103912A JP2021103912A JP2022145400A JP 2022145400 A JP2022145400 A JP 2022145400A JP 2021103912 A JP2021103912 A JP 2021103912A JP 2021103912 A JP2021103912 A JP 2021103912A JP 2022145400 A JP2022145400 A JP 2022145400A
Authority
JP
Japan
Prior art keywords
die
electrically connected
package
copper substrate
metal wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021103912A
Other languages
English (en)
Other versions
JP7141498B1 (ja
Inventor
チュン－ジュン リン
Chun Jung Lin
ルェイ－ティン グ
Ruei Ting Gu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Walton Advanced Engineering Inc
Original Assignee
Walton Advanced Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Walton Advanced Engineering Inc filed Critical Walton Advanced Engineering Inc
Application granted granted Critical
Publication of JP7141498B1 publication Critical patent/JP7141498B1/ja
Publication of JP2022145400A publication Critical patent/JP2022145400A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29393—Base material with a principal constituent of the material being a solid not provided for in groups H01L2224/293 - H01L2224/29391, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4502—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Led Device Packages (AREA)
  • Glass Compositions (AREA)
  • Structure Of Printed Boards (AREA)
  • Auxiliary Devices For And Details Of Packaging Control (AREA)
  • Packaging Frangible Articles (AREA)

Abstract

【課題】パッケージ構造にプリント基板を有さないことで、大幅にコスト全体の削減を達成する薄型システム・イン・パッケージを提供する。【解決手段】薄型システム・イン・パッケージにおいて、プリント基板を有さず、銅基板１０の頂上面１３に複数のダイ２０を有する。ダイ２０と銅基板１０の複数の情報接続ピン１１が電気的に接続し、さらに、頂上面の受動素子４０とダイ２０が電気的に接続して、ダイ２０が銅基板１０の接地ピン１２に電気的に接続する。ダイ２０及び受動素子４０は、絶縁粘着剤５２を介して銅基板１０の頂上面１３に固定されて、最後に成形コンパウンド５０によって、銅基板１０の頂上面１３のダイ２０及び受動素子４０が封止される。【選択図】図１

Description

本発明は、システム・イン・パッケージに関し、特に、パッケージ構造においてプリント基板を有さず、絶縁粘着剤によって素子が固定されて、さらに、金属ワイヤまたは導電粘着剤によって電気的に導通されることを特徴とするシステム・イン・パッケージに関する。
現在、集積回路（ＩＣ）の実装技術において、多くは一個のシステムまたはサブシステムの全部または大部分の電子機能が統合型基板内にコンフィギュレーションされ、チップは２Ｄ、３Ｄの方式で統合型基板に接合される実装方法であり、上記の製法はシステム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）と呼ばれている。
システム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）は、複数のチップを組み合わせられるだけでなく、一つの専門のプロセッサ、ＤＲＡＭ、フラッシュメモリとして、レジスタ及びコンデンサ、コネクタ、アンテナ等の受動素子と結合させて、全て同一基板上に設置されることも可能である。これは、一つの完全な機能単位を一つのマルチチップパッケージに構築することができることを意味する。したがって、少量の外部素子を追加するだけで、作業させることが可能である。
システム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）は、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ， ＳｏＣ）よりシステムコストを低く抑えることが可能であることで、実装体積を小さくでき、軽量化が図れる外、パワーの消耗を低く抑えることが可能であることが明らかである。しかしながら、システム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）において、一個の実装体中には、数十個のベアダイを有する可能性があり、このうち、一個のベアダイが壊れると、実装体中の他のベアダイまで無駄になる。さらに、製造業者はシステム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）を囲んで、生産ラインを配置する必要があるか、または、元の機械の配置比率を調整して、機械の利用効率を保証する必要がある。
システム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ， ＳｉＰ）に関する特許文献は以下のとおりである。
ＵＳ １５／９３９，０９７では、システム・イン・パッケージ構造及び組み立て方法を開示している。一実施例において、当該システム・イン・パッケージは、相対する回路基板を備えて、それぞれ設置組み立て部品を備え、相対する前記回路基板の設置組み立て部品と重畳する。相対する前記回路基板の間の隙間は、成形材料で充填され、前記成形材料は重畳する前記設置組み立て部品を追加して実装する。一部の実施例において、機械または電気的に接続される一個または複数の挿入接地装置を使用して相対する前記回路基板が互いに堆畳される。
ＵＳ ６１／９２９，１３０において開示されるシステム・イン・パッケージモジュールは、非メモリチップ、ラップアラウンドメモリ（ｗｒａｐ ａｒｏｕｎｄ ｍｅｍｏｒｙ）及び封止実装材料を備える。前記非メモリチップは、複数のパッドを有する。前記ラップアラウンドメモリは、第一メモリダイ及び第二メモリダイを備え、このうち、前記第一メモリダイ及び前記第二メモリダイは、並列に基板上に配列され、前記第一メモリダイは、第一組パッドを備え、前記第二メモリダイは第二組パッドを備える。前記封止実装材料は、前記非メモリチップ及び前記ラップアラウンドメモリを実装し、このうち、前記非メモリチップは、前記複数のパッド、前記第一組パッド及び前記第二組パッドを通過して前記ラップアラウンドメモリに電気的にカップリング接続される。前記第一組パッドは、通過して所定の角度で回転するか、前記第二組パッドに対応して鏡面反射される。
ＴＷ ２０１７３７４５２において開示されるシステム・イン・パッケージは、再配線層（ＲＤＬ）構造、前記再配線層構造の第一側上に設置され、前記再配線層構造と直接接触する主動面を有する第一半導体ダイ、前記第一半導体ダイ周囲の再配線層構造の第一側
上に位置する複数の導電指部、直接前記第一半導体ダイ上に堆畳され、複数のボンディング・リードワイヤを介して前記複数導電指部に電気的に接続される第二半導体ダイ、前記第一半導体ダイ、前記導電指部、前記第二半導体ダイ及び前記再配線層構造の第一側を封止する蓋を備える。また、この発明は、システム・イン・パッケージの製造方法を提供して、配線のフレキシブル性を高めることを特徴とする。
しかしながら、市場競争が激しくなる中、さらなる製造コストの抑制、そして、実装本体の体積の縮小及び軽量化を達成する必要があることは、実装業者にとって大きな課題であり、いかに品質と供給の安定を達成できるかは難題である。
ＵＳ １５／９３９，０９７号公報 ＵＳ ６１／９２９，１３０号公報 ＴＷ ２０１７３７４５２号公報
したがって、本発明は、上記課題を解決する、パッケージ構造にプリント基板を有さないことで、大幅にコスト全体の削減を達成するシステム・イン・パッケージを提供することを課題とする。
上記課題を解決するため、本発明は、プリント基板を取り除くことで、実装の際の厚みを薄くするシステム・イン・パッケージを提供することを目的とする。
さらに、本発明は、実装後の厚みが薄いことにより、製品中の層を多くして、各種機能を追加することが可能なシステム・イン・パッケージを提供することを目的とする。
さらに、本発明は、絶縁粘着剤を使用して素子を固定することで、設置コストを抑えて、全体の厚みを薄くするシステム・イン・パッケージを提供することを目的とする。
さらに、本発明は、導電粘着剤を利用して素子を導通させることで、設置成本を抑えて、電気的接続効率を高めるシステム・イン・パッケージを提供することを目的とする。
さらに、本発明は、金属ワイヤを介して直接接続することで、電気的接続の性能を高めて、廃熱の発生を抑制するシステム・イン・パッケージを提供することを目的とする。
上記目的を達成させるために、本発明のシステム・イン・パッケージが使用する主な技術手段は、以下の技術方法を採用することにより実現させる。本発明の薄型システム・イン・パッケージは、パッケージ構造において、プリント基板を有さず、本発明の薄型システム・イン・パッケージの銅基板は複数の情報接続ピン及び少なくとも１個の接地ピンを有する。前記銅基板の頂上面には、複数のダイを有する。前記複数のダイと前記銅基板の前記情報接続ピンは電気的に接続する。前記銅基板の頂上面には少なくとも１個の受動素子を有する。前記受動素子と前記ダイは電気的に接続される。前記ダイと前記受動素子は、絶縁粘着剤を介して前記銅基板の前記頂上面上に固定される。前記ダイは、前記銅基板の前記接地ピンに電気的に接続される。成形コンパウンドは、前記銅基板の前記頂上面の前記ダイ及び前記受動素子を封止する。
本発明の目的及びその技術的課題を解決するのは、以下の技術を実施することで実現させる。
本発明の薄型システム・イン・パッケージにおいて、前記ダイは、複数の第一金属ワイヤを介して前記銅基板の前記情報接続ピンに電気的に接続される。
本発明の薄型システム・イン・パッケージにおいて、前記受動素子は、複数の第二金属ワイヤを介して前記ダイに電気的に接続される。
本発明の薄型システム・イン・パッケージにおいて、前記ダイは、導電粘着剤を介して前記銅基板の前記情報接続ピンに電気的に接続される。
本発明の薄型システム・イン・パッケージにおいて、導電粘着剤を介して前記銅基板の前記接地ピンに電気的に接続される。
本発明の薄型システム・イン・パッケージにおいて、複数の第三金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続される。
本発明の薄型システム・イン・パッケージにおいて、前記受動素子は、導電粘着剤を介して前記銅基板の前記情報接続ピンに電気的に接続される。
本発明の薄型システム・イン・パッケージにおいて、前記受動素子は、導電粘着剤を介して前記銅基板の前記接地ピンに電気的に接続される。
本発明の薄型システム・イン・パッケージにおいて、前記受動素子は、少なくとも１個の第四金属ワイヤを介して前記銅基板の前記情報接続ピンに電気的に接続される。
本発明の薄型システム・イン・パッケージにおいて、前記受動素子は、少なくとも１個の第五金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続される。
従来の技術と比較して、本発明の薄型システム・イン・パッケージは、以下の効果を有する。（１）金属ワイヤを利用したワイヤボンディングにより、プリント基板に取って代わることで、大幅に全体コストを削減する効果を有する。（２）絶縁粘着剤を使用して素子を固定することで、降低設置コストを抑えて、全体の厚みを薄くする。（３）導電粘着剤を利用して素子を導通させることで、設置コストを抑えて、電気的接続効率を高める。
本発明における第一実施形態の実装を示した図である。 本発明における第二実施形態の実装を示した図である。 本発明における第三実施形態の実装を示した図である。 本発明における第四実施形態の実装を示した図である。 本発明における第五実施形態の実装を示した図である。 本発明における第六実施形態の実装を示した図である。 本発明における第七実施形態の実装を示した図である。 本発明における第一実施形態の電気的接続を示した図である。 本発明における第二実施形態の電気的接続を示した図である。 本発明における第三実施形態の電気的接続を示した図である。 本発明における第四実施形態の電気的接続を示した図である。 本発明における第五実施形態の電気的接続を示した図である。 本発明における第六実施形態の電気的接続を示した図である。 本発明における第七実施形態の電気的接続を示した図である。
本発明の特徴、効果をより明確にするため、以下に例を挙げて好適な実施形態を説明する。
図１及び図３は、本発明のシステム・イン・パッケージの第一実施形態である。まず、図１を参照しながら説明する。本発明の薄型システム・イン・パッケージは、パッケージ構造においてプリント基板を有さない。銅基板（１０）は、複数の情報接続ピン（１１）及び少なくとも１個の接地ピン（１２）を有する。前記銅基板（１０）の頂上面（１３）には、複数のダイ（２０， ２０｀）を有する。前記ダイ（２０， ２０｀）と前記銅基板（１０）の前記情報接続ピン（１１）は電気的に接続する。前記銅基板（１０）の前記頂上面（１３）上の少なくとも１個の受動素子（４０）を有する。前記受動素子（４０）と前記ダイ（２０， ２０｀）は、電気的に接続する。前記ダイ（２０， ２０｀）及び前記受動素子（４０）は、絶縁粘着剤（５２）を介して前記銅基板（１０）の前記頂上面（１３）上に固定される。前記２０（２０， ２０｀）は、前記銅基板（１０）の前記接地ピン（１２）に電気的に接続される。成形コンパウンド（５０）は、前記銅基板（１０）の頂上面（１３）上の前記ダイ（２０， ２０｀）及び前記受動素子（４０）を封止する。
具体的には、ダイ（２０）は、第一金属ワイヤ（３０）を介して前記銅基板（１０）の前記情報接続ピン（１１）に電気的に接続する。受動素子（４０）は、第二金属ワイヤ（３１）を介して前記ダイ（２０）に電気的に接続する。さらに、前記ダイ（２０）は、第三金属ワイヤ（３２）を介して前記銅基板（１０）の前記接地ピン（１２）に電気的に接続する。
実際には、ダイ（２０）は、一部が複数の第一金属ワイヤ（３０）を介して前記情報接続ピン（１１）に電気的に接続され、さらに、受動素子（４０）は、一部が第二金属ワイヤ（３１）を介して前記ダイ（２０）に電気的に接続される。さらに、ダイ（２０）は、一部が第三金属ワイヤ（３２）を介して前記接地ピン（１２）に電気的に接続される。
詳細に説明すれば、前記銅基板（１０）は、リードフレームを指し、ダイ（Ｄｉｅ）実装内部の金属構造が、ダイ（Ｄｉｅ）から外部に信号を伝達するのに用いられ、それは異なる部分から組成されて、構造的連接を介して、これらパーツ全てをフレーム構造内に固定して、リードフレーム全体を容易に自動化処理させる。さらに、前記情報接続ピン（１１）の役割は、前記ダイ（２０， ２０｀）を外界に電気的に接続させることにある。前記接地ピン（１２）は、回路設計時のアース線であり、アース線は、広い意味で電位の参考点となり、回路全体に基準電位を提供することにより、アース線上の電圧を０Ｖとして、回路全体の電位を統一する。絶縁粘着剤（５２）は、パーツを固定させ、不導電特性を有するコロイド状物質であり、質が変化した後固化して、パーツを固定して不導電特性を維持する。
さらに、前記ダイ（２０， ２０｀）は、ダイ（Ｄｉｅ）が半導体材料製作により、実装されていない小さな集積回路本体となるものを指し、主にウェハーをカットしたものである。このうち、第一金属ワイヤ（３０）、第二金属ワイヤ（３１）及び第三金属ワイヤ（３２）は、実際にはワイヤ・ボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）の金属線材であり、線径１５－５０ミクロンの金属線材を利用して、チップ（Ｃｈｉｐ）とリードフレーム（Ｌｅａｄ Ｆｒａｍｅ）を接続させる技術により、微小のチップを外部の回路と通信させて、大きな面積を必要としないという特徴を有する。受動素子（４０）パッシブ素子（Ｐａｓｓｉｖｅ ｃｏｍｐｏｎｅｎｔｓ）で、無源デバイスとも呼ばれる。そして、消費はするが、エネルギーを生産しない電子素子を指すか、または、増幅や整流を行わない電子素子を指す。前記成形コンパウンド（５０）は、半導体実装材料で、一般には、高分子樹脂を使用して、電子素子及びチップ（Ｃｈｉｐ）の封止材料とする。
さらに、図３ａを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に電気的に接続される。このうち、ダイ（２０）と情報接続ピン（１１）間は、第一金属ワイヤ（３０）を介して電気的に接続されることで、外部信号と電源をダイ（２０）に電気的に接続させて、信号を伝達送信する。さらに、ダイ（２０）と接地ピン（１２）間は、第三金属ワイヤ（３２）を介して電気的に接続されて、接地ピン（１２）は、電位の参考点となり、回路全体に基準電位を提供することにより、接地ピン（１２）上の電圧が０Ｖとなって、回路全体の電位を統一する。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続され、ここで受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等であり、ダイ（２０）の運行を補助する。実際には、さらにメモリ等を組み合わせることも可能である。
さらに、図２ａ及び図４ａを参照しながら説明する。これらは、本発明のシステム・イン・パッケージにおける第二実施形態である。第二実施形態が第一実施形態と異なるのは、ダイ（２０）と接地ピン（１２）間が導電粘着剤（５１）によって電気的に接続される点である。まず、図２ａを参照しながら説明する。前記ダイ（２０， ２０｀）は、導電粘着剤（５１）と前記銅基板（１０）の前記情報接続ピン（１１）を介して電気的に接続される。
実際には、導電粘着剤（５１）は、固定パーツを固定し、導電特性を有するコロイド状物質であり、質が変化した後固化して、パーツを固定して導電特性を維持する。
実際には、ダイ（２０）と接地ピン（１２）間は、一部が導電粘着剤（５１）によって電気的に接続されて、一部は同様に第一実施形態のダイ（２０）が第三金属ワイヤ（３２）を介して前記接地ピン（１２）に電気的に接続される。実際の製作過程においては、まず絶縁粘着剤（５２）を銅基板（１０）の頂上面（１３）上に設置して、さらに、導電粘着剤（５１）を絶縁粘着剤（５２）固化後の表面に設置する。
さらに、図４ａを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に対して電気的に接続される。このうち、ダイ（２０）と情報接続ピン（１１）間は、第一金属ワイヤ（３０）を介して電気的に接続されることで、外部信号と電源がダイ（２０）によって電気的に接続されて、信号が伝達送信される。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続される。ここで、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等であり、ダイ（２０）の運行を補助する。さらに、受動素子（４０）と接地ピン（１２）間は、導電粘着剤（５１）を介して電気的に接続される。接地ピン（１２）は、電位の参考点で、回路全体に基準電位を提供して、接地ピン（１２）上における電圧が０Ｖとなって、回路全体の電位を統一する。実際には、さらに、メモリ等を組み合わせることも可能である。
さらに、図２ｂ及び図４ｂを参照しながら説明する。本発明のシステム・イン・パッケージの第三実施形態である。第三実施形態第一実施形態と異なるのは、導電粘着剤（５１）が追加されて電気的に接続される点である。まず図２ｂを参照しながら説明する。ダイ（２０）は、導電粘着剤（５１）を介して前記銅基板（１０）の前記情報接続ピン（１１）に電気的に接続される。
さらに、図４ｂを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に電気的に接続される。このうち、ダイ（２０）と情報接続ピン（１１）間は、一部が第一金属ワイヤ（３０）を介して電気的に接続される。さらに、ダイ（２０）の一部は、導電粘着剤（５１）を介して銅基板（１０）の前記情報接続ピン（１１）に電気的に接続されることで、外部信号と電源をダイ（２０）に電気的に接続させることで、信号を伝達送信させる。さらに、ダイ（２０）と接地ピン（１２）間は、透過第三金属ワイヤ（３２）を介して電気的に接続する。接地ピン（１２）は、電位の参考点となり、回路全体に基準電位を提供することで、接地ピン（１２）上の電圧が０Ｖとなって、回路全体の電位を統一する。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続される。ここでは、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたは Ｘｔａｌ）、レジスタ、コンデンサ、インダクタ等で、ダイ（２０）の運行を補助する。実際には、メモリ等を組み合わせることも可能である。
さらに、図２ｃ及び図４ｃを参照しながら説明する。本考案のシステム・イン・パッケージにおける第四実施形態である。第四実施形態が第一実施形態と異なるのは、導電粘着剤（５１）が追加されて電気的に接続される点である。まず、図２ｃを参照しながら説明する。前記受動素子（４０）は、導電粘着剤（５１）を介して前記銅基板（１０）の前記情報接続ピン（１１）に電気的に接続される。
さらに、図４ｃを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に電気的に接続される。このうち、ダイ（２０）と情報接続ピン（１１）間は、第一金属ワイヤ（３０）を介して電気的に接続することで、外部信号と電源をダイ（２０）によって電気的に接続させることで信号を伝達送信する。さらに、ダイ（２０）と接地ピン（１２）間は、第三金属ワイヤ（３２）を介して電気的に接続する。接地ピン（１２）は、電位の参考点で、回路全体に基準電位を提供して、接地ピン（１２）上における電圧が０Ｖとなって、回路全体の電位を統一する。前記受動素子（４０）と前記情報接続ピン（１１）は、一部が導電粘着剤（５１）を介して電気的に接続される。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続される。ここで、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等であり、ダイ（２０）の運行を補助する。実際には、さらにメモリ等を組み合わせることも可能である。
さらに、図２ｄ及び図４ｄを参照しながら説明する。本発明のシステム・イン・パッケージの第五実施形態である。第五実施形態が第一実施形態と異なるのは、導電粘着剤（５１）が追加される点である。まず、図２ｄを参照しながら説明する。前記受動素子（４０）は、導電粘着剤（５１）を介して前記銅基板（１０）の前記接地ピン（１２）に電気的に接続される。
具体的には、前記受動素子（４０）の一部は、接地レジスタ、接地コンデンサ等であるため、前記受動素子（４０）を追加して接地ピン（１２）に電気的に接続される必要がある。
さらに、図４ｄを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に対して電気的に接続される。このうち、ダイ（２０）と情報接続ピン（１１）間は、第一金属ワイヤ（３０）を介して、外部信号と電源がダイ（２０）によって電気的に接続されて、信号が伝達送信される。さらに、ダイ（２０）と接地ピン（１２）間は、第三金属ワイヤ（３２）を介して電気的に接続される。接地ピン（１２）は、電位の参考点で、回路全体に基準電位を提供して、接地ピン（１２）上における電圧が０Ｖとなって、回路全体の電位を統一する。前記受動素子（４０）と前記接地ピン（１２）は、導電粘着剤（５１）を介して電気的に接続する。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続される。ここで、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等であり、ダイ（２０）の運行を補助する。実際には、さらに、メモリ等を組み合わせることも可能である。
さらに、図２ｅ及び図４ｅを参照しながら説明する。本考案のシステム・イン・パッケージ第六実施形態である。第六実施形態が第三実施形態と異なるのは、第四金属ワイヤ（３３）が追加されて電気的に接続する点である。まず、図２ｅを参照しながら説明する。前記受動素子（４０）は、少なくとも１個の第四金属ワイヤ（３３）を介して前記銅基板（１０）の前記情報接続ピン（１１）に電気的に接続される。
具体的には、第四金属ワイヤ（３３）は、実際には、前記第五金属ワイヤ（３４）は、ワイヤ・ボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）の金属線材であり、線径１５－５０ミクロンの金属線材を利用して、チップ（Ｃｈｉｐ）及びリードフレーム（Ｌｅａｄ Ｆｒａｍｅ）を接続させる技術により、微小のチップを外部の回路と通信させて、大きな面積を必要とせずに済む。
さらに、図４ｅを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に対して電気的に接続される。このうち、ダイ（２０）と情報接続ピン（１１）間は、第一金属ワイヤ（３０）を介して電気的に接続される。さらに、ダイ（２０）は、導電粘着剤（５１）を介して銅基板（１０）の前記情報接続ピン（１１）に電気的に接続されることで、外部信号と電源をダイ（２０）に電気的に接続させることで、信号を伝達送信させる。前記受動素子（４０）と前記情報接続ピン（１１）は、一部が第四金属ワイヤ（３３）を介して電気的に接続される。さらに、ダイ（２０）と接地ピン（１２）間は、第三金属ワイヤ（３２）を介して電気的に接続される。接地ピン（１２）は、電位の参考点で、回路全体に基準電位を提供して、接地ピン（１２）上における電圧が０Ｖとなって、回路全体の電位を統一する。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続される。ここでは、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等で、ダイ（２０）の運行を補助する。実際には、さらに、メモリ等を組み合わせることも可能である。
さらに、図２ｆ及び図４ｆを参照しながら説明する。本発明のシステム・イン・パッケージの第七実施形態である。第七実施形態が第三実施形態と異なるのは、第五金属ワイヤ（３４）が追加されて電気的に接続される点である。まず、図２ｆを参照しながら説明する。前記受動素子（４０）は、少なくとも１個の第五金属ワイヤ（３４）を介して前記銅基板（１０）の前記接地ピン（１２）に電気的に接続される。
具体的には、第五金属ワイヤ（３４）は、実際には、前記第五金属ワイヤ（３４）は、ワイヤ・ボンディング（Ｗｉｒｅ ｂｏｎｄｉｎｇ）の金属線材であり、線径１５－５０ミクロンの金属線材を利用して、チップ（Ｃｈｉｐ）及びリードフレーム（Ｌｅａｄ Ｆｒａｍｅ）を接続させる技術により、微小のチップを外部の回路と通信させて、大きな面積を必要とせずに済む。
さらに、図４ｆを参照しながら説明する。ダイ（２０）は、それぞれ情報接続ピン（１１）、接地ピン（１２）及び受動素子（４０）に対して電気的に接続される。このうち、ダイ（２０）と情報接続ピン（１１）間は、第一金属ワイヤ（３０）を介して電気的に接続する。さらに、ダイ（２０）は、導電粘着剤（５１）を介して銅基板（１０）の前記情報接続ピン（１１）に電気的に接続されることで、外部信号と電源をダイ（２０）に電気的に接続させることで、信号を伝達送信させる。前記受動素子（４０）と前記接地ピン（１２）は、一部が第五金属ワイヤ（３４）を介して電気的に接続される。さらに、ダイ（２０）と接地ピン（１２）間は、第三金属ワイヤ（３２）を介して電気的に接続する。接地ピン（１２）は、電位の参考点で、回路全体に基準電位を提供して、接地ピン（１２）上における電圧が０Ｖとなって、回路全体の電位を統一する。さらに、ダイ（２０）と受動素子（４０）間は、第二金属ワイヤ（３１）を介して電気的に接続される。ここでは、受動素子（４０）は、水晶振動子（ｑｕａｒｔｚ ｃｒｙｓｔａｌ ｕｎｉｔまたはＸｔａｌ）、レジスタ、コンデンサ、インダクタ等で、ダイ（２０）の運行を補助する。実際には、さらに、メモリ等を組み合わせることも可能である。
以上、本発明の実施例を図面を参照して詳述してきたが、具体的な構成は、これらの実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更などがあっても、本発明に含まれる。
１０ 銅基板
１１ 情報接続ピン
１２ 接地ピン
１３ 頂上面
２０ ダイ
２０｀ ダイ
３０ 第一金属ワイヤ
３１ 第二金属ワイヤ
３２ 第三金属ワイヤ
３３ 第四金属ワイヤ
３４ 第五金属ワイヤ
４０ 受動素子
５０ 成形コンパウンド
５１ 導電粘着剤
５２ 絶縁粘着剤

Claims (10)

  1. パッケージ構造においてプリント基板を有さず、
    複数の情報接続ピン及び少なくとも１個の接地ピンを有する銅基板を備えて、
    前記銅基板の頂上面に複数のダイが設置され、
    前記ダイと前記銅基板の前記情報接続ピンは電気的に接続し、
    前記頂上面に少なくとも１個の受動素子が設置され、
    前記受動素子と前記ダイは電気的に接続し、
    前記ダイ及び前記受動素子は絶縁粘着剤を介して前記銅基板の前記頂上面上に固定され、
    前記ダイは前記銅基板の前記接地ピンに電気的に接続され、
    さらに、前記銅基板の前記頂上面の前記ダイ及び前記受動素子を封止する成形コンパウンドを備えることを特徴とする薄型システム・イン・パッケージ。
  2. 前記ダイは、複数の第一金属ワイヤを介して前記銅基板の前記情報接続ピンに電気的に接続されることを特徴とする請求項１に記載の薄型システム・イン・パッケージ。
  3. 前記受動素子は、複数の第二金属ワイヤを介して前記ダイに電気的に接続されることを特徴とする請求項１に記載の薄型システム・イン・パッケージ。
  4. 前記ダイは、導電粘着剤を介して前記銅基板の前記情報接続ピンに電気的に接続されることを特徴とする請求項１に記載の薄型システム・イン・パッケージ。
  5. 前記ダイは、導電粘着剤を介して前記銅基板の前記接地ピンに電気的に接続されることを特徴とする請求項１に記載の薄型システム・イン・パッケージ。
  6. 前記ダイは、複数の第三金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続されることを特徴とする請求項１に記載の薄型システム・イン・パッケージ。
  7. 前記受動素子は、導電粘着剤を介して前記銅基板の前記情報接続ピンに電気的に接続されることを特徴とする請求項１に記載の薄型システム・イン・パッケージ。
  8. 前記受動素子は、導電粘着剤を介して前記銅基板の前記接地ピンに電気的に接続されることを特徴とする請求項１に記載の薄型システム・イン・パッケージ。
  9. 前記受動素子は、少なくとも１個の第四金属ワイヤを介して前記銅基板の前記情報接続ピンに電気的に接続されることを特徴とする請求項１に記載の薄型システム・イン・パッケージ。
  10. 前記受動素子は、少なくとも１個の第五金属ワイヤを介して前記銅基板の前記接地ピンに電気的に接続されることを特徴とする請求項１に記載の薄型システム・イン・パッケージ。
JP2021103912A 2021-03-12 2021-06-23 薄型システム・イン・パッケージ Active JP7141498B1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW110108822A TWI791200B (zh) 2021-03-12 2021-03-12 薄型系統級封裝
TW110108822 2021-03-12

Publications (2)

Publication Number Publication Date
JP7141498B1 JP7141498B1 (ja) 2022-09-22
JP2022145400A true JP2022145400A (ja) 2022-10-04

Family

ID=83195069

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021103912A Active JP7141498B1 (ja) 2021-03-12 2021-06-23 薄型システム・イン・パッケージ

Country Status (5)

Country Link
US (1) US11869876B2 (ja)
JP (1) JP7141498B1 (ja)
KR (1) KR102559874B1 (ja)
CN (1) CN115084119A (ja)
TW (1) TWI791200B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102023208881A1 (de) 2022-09-13 2024-03-14 Japan Display Inc. Anzeigevorrichtung

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5161304A (en) * 1990-06-06 1992-11-10 Sgs-Thomson Microelectronics, Inc. Method for packaging an electronic circuit device
US5089877A (en) * 1990-06-06 1992-02-18 Sgs-Thomson Microelectronics, Inc. Zero power ic module
KR100190283B1 (ko) * 1996-08-20 1999-06-01 윤종용 반도체 패키지 구조
US7018721B2 (en) * 2000-07-12 2006-03-28 Rohm Co., Ltd. Structure for interconnecting conductors and connecting method
JP2005123542A (ja) * 2003-10-20 2005-05-12 Genusion:Kk 半導体装置のパッケージ構造およびパッケージ化方法
JP4489485B2 (ja) * 2004-03-31 2010-06-23 株式会社ルネサステクノロジ 半導体装置
US8187920B2 (en) * 2009-02-20 2012-05-29 Texas Instruments Incorporated Integrated circuit micro-module
US8945990B2 (en) * 2012-04-24 2015-02-03 Infineon Technologies Ag Chip package and method of forming the same
JP5837187B2 (ja) * 2012-05-18 2015-12-24 京セラ株式会社 半導体素子収納用パッケージ、半導体装置および実装構造体
TWI492335B (zh) * 2013-02-08 2015-07-11 矽品精密工業股份有限公司 電子裝置及其封裝結構
KR101546572B1 (ko) * 2013-07-16 2015-08-24 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
CN210778596U (zh) * 2019-10-12 2020-06-16 中山市东翔微电子有限公司 一种led驱动ic封装结构
CN211182190U (zh) * 2020-01-07 2020-08-04 广东美的制冷设备有限公司 绝缘栅双极型晶体管、智能功率模块及空调器
JP2022086775A (ja) * 2020-11-30 2022-06-09 有限会社Mtec Ｌｓｉ素子の熱伝構造及びその熱伝構造を備えるｌｓｉ素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102023208881A1 (de) 2022-09-13 2024-03-14 Japan Display Inc. Anzeigevorrichtung

Also Published As

Publication number Publication date
US20220293562A1 (en) 2022-09-15
TW202236539A (zh) 2022-09-16
CN115084119A (zh) 2022-09-20
JP7141498B1 (ja) 2022-09-22
TWI791200B (zh) 2023-02-01
US11869876B2 (en) 2024-01-09
KR20220128240A (ko) 2022-09-20
KR102559874B1 (ko) 2023-07-25

Similar Documents

Publication Publication Date Title
KR0147259B1 (ko) 적층형 패키지 및 그 제조방법
TWI599009B (zh) 半導體晶片封裝元件，半導體模組，半導體封裝元件之製造方法及半導體模組之製造方法
JPH09219490A (ja) ３次元積層型パッケージ素子
CN100527412C (zh) 电子电路模块及其制造方法
JPH0846076A (ja) 半導体パッケージのパッキング構造
CN112447534A (zh) 封装体及其制备方法
TW579560B (en) Semiconductor device and its manufacturing method
JP7141498B1 (ja) 薄型システム・イン・パッケージ
US6903464B2 (en) Semiconductor die package
US20120244662A1 (en) Board on chip package substrate and manufacturing method thereof
JP7141497B1 (ja) システム・イン・パッケージ
KR20040047607A (ko) 멀티 칩 모듈
TWI411051B (zh) 封裝層疊方法與結構及其電路板系統
US20090091008A1 (en) Semiconductor device
CN102087983A (zh) 封装层叠方法与结构及其电路板系统
JP4174008B2 (ja) 半導体装置
CN220400586U (zh) 电子元件
CN113497022B (zh) 电子系统、晶粒组件及元件晶粒
JP3246127U (ja) 組み込み式デュアルインラインメモリモジュール
KR100480908B1 (ko) 적층 칩 패키지의 제조 방법
CN118156155A (zh) 三维封装结构及其形成方法
KR0135895Y1 (ko) 캐피시터 내장 패키지
CN118447883A (zh) 嵌入式双列直插式内存模块
CN112309875A (zh) 一种芯片封装方法
TW432561B (en) Multi-chip module packaging structure

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210625

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220823

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220909

R150 Certificate of patent or registration of utility model

Ref document number: 7141498

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150