JP2022108830A - 半導体装置 - Google Patents

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Abstract

【課題】信頼性を確保することができる半導体装置を得る。【解決手段】絶縁基板3は回路パターン6,7,8を有する。半導体チップ10が絶縁基板3の上に実装され、回路パターン6,7,8に接続されている。過電流遮断機構15は、回路パターン6,7,8と同一の材料で構成され、回路パターン6,7,8に直列に接続され、過電流が流れると溶融し断線する。【選択図】図1

Description

本開示は、半導体装置に関する。
例えば大電流の制御に用いられる半導体装置において、過電流が流れたときに溶融し断線して半導体チップ等を保護する保護機構を設けることが提案されている(例えば、特許文献1参照)。
特開2007-123644号公報
従来技術では保護機構の材料はニッケル又はアルミニウムであり、回路パターンの材料である銅と同じではない。このため、素子駆動時の温度サイクルにて両者が異なる変形をする可能性がある。従って、保護機構と回路パターンのはんだ接合部が劣化し、信頼性が低下するという問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的は信頼性を確保することができる半導体装置を得るものである。
本開示に係る半導体装置は、回路パターンを有する絶縁基板と、前記絶縁基板の上に実装され、前記回路パターンに接続された半導体チップと、前記回路パターンと同一の材料で構成され、前記回路パターンに直列に接続され、過電流が流れると溶融し断線する過電流遮断機構とを備えることを特徴とする。
本開示では、過電流遮断機構は回路パターンと同一の材料で構成される。このため、素子駆動時の温度サイクルにて両者が同様の変形をするため、過電流遮断機構と回路パターンの接合部が劣化せず、信頼性を確保することができる。
実施の形態1に係る半導体装置を示す断面図である。 実施の形態1に係る過電流遮断機構を示す斜視図である。 実施の形態1に係る過電流遮断機構の製造工程を示す斜視図である。 実施の形態2に係る過電流遮断機構を示す斜視図である。 実施の形態2に係る過電流遮断機構を示す断面図である。 実施の形態3に係る過電流遮断機構を示す斜視図である。 実施の形態3に係る過電流遮断機構を示す断面図である。 実施の形態4に係る過電流遮断機構を示す斜視図である。 実施の形態4に係る過電流遮断機構を示す断面図である。 実施の形態4に係る過電流遮断機構の変形例を示す斜視図である。 実施の形態4に係る過電流遮断機構の変形例を示す断面図である。 実施の形態5に係る過電流遮断機構を示す斜視図である。 実施の形態5に係る過電流遮断機構を示す断面図である。
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
図1は、実施の形態1に係る半導体装置を示す断面図である。金属製のベース板1の上にケース2が接合されている。ケース2内部においてベース板1の上に絶縁基板3が設けられている。絶縁基板3は、セラミック等の絶縁板4と、絶縁板4の下面の金属パターン5と、絶縁板4の上面の回路パターン6,7,8とを有する。金属パターン5はベース板1にはんだ9により接合されている。回路パターン6,7,8の材料は銅であり、例えばC1020、C1921等である。
半導体チップ10が絶縁基板3の上に実装されている。半導体チップ10の下面電極が回路パターン6にはんだ11により接続されている。半導体チップ10の上面電極はケース2の電極12にワイヤ13により接続されている。
回路パターン6の一端と回路パターン7の一端がワイヤ14により接続されている。過電流遮断機構15の一端が回路パターン7の他端にはんだ16により接続され、過電流遮断機構15の他端が回路パターン8の一端にはんだ17により接続されている。これにより過電流遮断機構15は回路パターン6,7,8に直列に接続されている。過電流遮断機構15は回路パターン6,7,8と同一の材料で構成されている。
回路パターン8の他端はケース2の電極18にワイヤ19により接続されている。封止材20がケース2の内部に充填され、絶縁基板3及び半導体チップ10等を封止している。ケース2の上部がフタ21により覆われている。
図2は、実施の形態1に係る過電流遮断機構を示す斜視図である。過電流遮断機構15は、第1の導体部22と、第2の導体部23と、第1の導体部22と第2の導体部23の間に接続されたくびれ部24とを有する。第1の導体部22が回路パターン7にはんだ16により接続されている。第2の導体部23が回路パターン8にはんだ17により接続されている。
過電流が流れると過電流遮断機構15のくびれ部24が溶融し断線する。これにより、回路パターン6,7,8に過電流が流れ続けることを防止し、半導体装置の破壊による周囲への影響を最小限に抑制することができる。例えば、通常運転時の電流値である定格電流値が200A相当の製品において、過電流遮断機構15は50kA以上の過電流を遮断する。
第1及び第2の導体部22,23の断面積Sはくびれ部24の断面積S´よりも大きい(S>S’)。第1及び第2の導体部22,23の長さLはくびれ部24の長さL´よりも大きい(L>L’)。これにより、モーター駆動時などの通常運転時のくびれ部24の温度上昇を抑えることができる。そして、電極温度が上昇することなく過電流遮断機構15を内蔵することができる。また、くびれ部24の長さL´を短くすることで、回路インダクタンスの悪化を低減し、通常運転時のくびれ部24の温度上昇を抑えることができる。
また、第1及び第2の導体部22,23の厚みは0.5mm以上であることが好ましい。これにより、通常運転時の通電能力を損なうことなく、過電流遮断機構15を実現することができる。
図3は、実施の形態1に係る過電流遮断機構の製造工程を示す斜視図である。1つの導電体25を機械加工して過電流遮断機構15のくびれ部24と第1及び第2の導体部22,23を形成する。従って、過電流遮断機構15は1つの導電体から構成されるため、過電流遮断機構15内に異種接合部が無い。これにより、過電流遮断機構15内の接合部での劣化がなく、長期信頼性が向上する。
以上説明したように、本実施の形態では、過電流遮断機構15は回路パターン6,7,8と同一の材料で構成される。このため、素子駆動時の温度サイクルにて両者が同様の変形をするため、過電流遮断機構15と回路パターン7,8の接合部が劣化せず、信頼性を確保することができる。
また、過電流遮断機構15は回路パターン7,8に接続されている。このため、過電流遮断機構15の自己発熱による熱は回路パターン7,8を介してベース板1側に放熱される。従って、通常運転時の温度上昇を抑えることができる。
実施の形態2.
図4は、実施の形態2に係る過電流遮断機構を示す斜視図である。図5は、実施の形態2に係る過電流遮断機構を示す断面図である。過電流遮断機構15の第1及び第2の導体部22,23は、絶縁基板3の上面に対して直立した平行平板を構成している。これにより、絶縁基板3からくびれ部24までの距離を確保することができる。従って、過電流が流れてくびれ部24が破裂した際の衝撃を装置の外側に逃がしやすくなり、絶縁基板3の破損を抑制できる。さらに、半導体装置の絶縁性を確保できるため、半導体装置が取り付けられる装置内に電流が漏れるのを防ぐことができる。また、平行平板形状であるため、過電流遮断機構15のインダクタンスの上昇を防ぐことができる。その他の構成及び効果は実施の形態1と同様である。
実施の形態3.
図6は、実施の形態3に係る過電流遮断機構を示す斜視図である。図7は、実施の形態3に係る過電流遮断機構を示す断面図である。実施の形態2において平行平板となる第1及び第2の導体部22,23同士が接触すると、くびれ部24に電流が流れず、遮断機能が損なわれる。そこで、本実施の形態では、平行平板となる第1及び第2の導体部22,23の間に絶縁物26を挿入している。これにより、平行平板となる第1及び第2の導体部22,23同士が接触して遮断機能が損なわれるのを防ぐことができる。その他の構成及び効果は実施の形態2と同様である。
実施の形態4.
図8は、実施の形態4に係る過電流遮断機構を示す斜視図である。図9は、実施の形態4に係る過電流遮断機構を示す断面図である。過電流遮断機構15の周りに筐体27が設けられている。くびれ部24が筐体27の内部の空洞に配置され、くびれ部24の少なくとも1面がエポキシ樹脂など硬い封止材20から露出している。これにより、安定した遮断機構を得ることができる。
ただし、くびれ部24が装置の最外周部に曝されていると、電流遮断時に周囲部品の損傷の懸念がある。そこで、本実施の形態では、封止材20から露出したくびれ部24がフタ21により覆われている。これにより、電流遮断時に周囲部品の損傷がなく安全に電流を遮断することができる。
なお、筐体27を設けなくても、樹脂硬化後に離型が可能なマスクをくびれ部24に被せることでくびれ部24を封止材20から露出させることができる。または、封止材20の高さをくびれ部24以下にしてもよい。
図10は、実施の形態4に係る過電流遮断機構の変形例を示す斜視図である。図11は、実施の形態4に係る過電流遮断機構の変形例を示す断面図である。第1及び第2の導体部22,23が平行平板を構成せず、実施の形態1と同様の構造になっている。この場合でも、くびれ部24が封止材20から露出し、かつフタ21により覆われていることで上記の効果を得ることができる。
実施の形態5.
図12は、実施の形態5に係る過電流遮断機構を示す斜視図である。図13は、実施の形態5に係る過電流遮断機構を示す断面図である。封止材20から露出したくびれ部24が、封止材20とは異なる材料からなる絶縁材28で覆われている。絶縁材28により電流遮断時に周囲部品の損傷を防ぐことができる。この場合、装置上部のフタ21は無くてもよい。
絶縁材28として遮断時の放電抑制の効果のある材料を用いれば、遮断効果を向上させることができる。また、絶縁材28として粘度が低く流動性が高い材料を用いれば、半導体装置の組立性を向上させることができる。絶縁材28は、例えばシリコンゲルであり、低粘度のエポキシ材料でもよい。
なお、半導体チップ10は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップは、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体チップを用いることで、この半導体チップを組み込んだ半導体装置も小型化・高集積化できる。また、半導体チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体チップの電力損失が低く高効率であるため、半導体装置を高効率化できる。
3 絶縁基板、6,7,8 回路パターン、10 半導体チップ、15 過電流遮断機構、20 封止材、21 フタ、22 第1の導体部、23 第2の導体部、24 くびれ部、26 絶縁物、28 絶縁材

Claims (11)

  1. 回路パターンを有する絶縁基板と、
    前記絶縁基板の上に実装され、前記回路パターンに接続された半導体チップと、
    前記回路パターンと同一の材料で構成され、前記回路パターンに直列に接続され、過電流が流れると溶融し断線する過電流遮断機構とを備えることを特徴とする半導体装置。
  2. 前記過電流遮断機構は、第1の導体部と、第2の導体部と、前記第1の導体部と前記第2の導体部の間に接続されたくびれ部とを有することを特徴とする請求項1に記載の半導体装置。
  3. 前記第1及び第2の導体部の断面積は前記くびれ部の断面積よりも大きいことを特徴とする請求項2に記載の半導体装置。
  4. 前記第1及び第2の導体部の長さは前記くびれ部の長さよりも大きいことを特徴とする請求項2又は3に記載の半導体装置。
  5. 前記第1及び第2の導体部の厚みは0.5mm以上であることを特徴とする請求項2~4の何れか1項に記載の半導体装置。
  6. 前記過電流遮断機構は1つの導電体から構成されることを特徴とする請求項2~5の何れか1項に記載の半導体装置。
  7. 前記第1及び第2の導体部は、前記絶縁基板の上面に対して直立した平行平板を構成することを特徴とする請求項2~6の何れか1項に記載の半導体装置。
  8. 前記平行平板となる前記第1及び第2の導体部の間に絶縁物が挿入されていることを特徴とする請求項7に記載の半導体装置。
  9. 前記絶縁基板及び前記半導体チップを封止する封止材と、
    フタとを更に備え、
    前記くびれ部の少なくとも1面が、前記封止材から露出し、かつ前記フタにより覆われていることを特徴とする請求項2~8の何れか1項に記載の半導体装置。
  10. 前記絶縁基板及び前記半導体チップを封止する封止材を更に備え、
    前記くびれ部の少なくとも1面が、前記封止材から露出し、前記封止材とは異なる材料からなる絶縁材で覆われていることを特徴とする請求項2~8の何れか1項に記載の半導体装置。
  11. 前記半導体チップはワイドバンドギャップ半導体によって形成されていることを特徴とする請求項1~10の何れか1項に記載の半導体装置。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006040798A (ja) * 2004-07-29 2006-02-09 Hitachi-Lg Data Storage Inc 回路基板及びそれを用いた電子機器
JP2008235502A (ja) * 2007-03-20 2008-10-02 Mitsubishi Electric Corp 樹脂封止型半導体装置
JP2012204576A (ja) * 2011-03-25 2012-10-22 Aisin Aw Co Ltd 半導体装置
JP2014175471A (ja) * 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
WO2018193581A1 (ja) * 2017-04-20 2018-10-25 三菱電機株式会社 電力変換装置
WO2019043807A1 (ja) * 2017-08-30 2019-03-07 三菱電機株式会社 電力変換装置
JP2020022216A (ja) * 2018-07-30 2020-02-06 三菱電機株式会社 電力変換装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5712610C1 (en) * 1994-08-19 2002-06-25 Sony Chemicals Corp Protective device
JP3466042B2 (ja) * 1997-03-19 2003-11-10 株式会社 沖情報システムズ プリント回路板及びヒューズ付プリント回路板の形成方法
US20030001589A1 (en) * 1999-12-20 2003-01-02 Stmicroelectronics, Inc. Redundant electric fuses
TWI242398B (en) * 2000-06-14 2005-10-21 Matsushita Electric Ind Co Ltd Printed circuit board and method of manufacturing the same
JP4234890B2 (ja) * 2000-08-11 2009-03-04 釜屋電機株式会社 チップ型ヒューズの溶断狭小部形成方法
JP3549497B2 (ja) * 2001-06-18 2004-08-04 松下電器産業株式会社 回路保護素子及び実装構造
JP4398221B2 (ja) * 2003-10-29 2010-01-13 釜屋電機株式会社 チップ型ヒューズの溶断狭小部の形成方法
EP1557881A1 (en) * 2004-01-23 2005-07-27 STMicroelectronics S.r.l. A lead-frame for electronic devices with extruded pads
JP2007123644A (ja) 2005-10-31 2007-05-17 Mitsubishi Electric Corp 電力半導体装置
JP2008118010A (ja) * 2006-11-07 2008-05-22 Fuji Electric Device Technology Co Ltd 半導体装置
US20100213569A1 (en) * 2009-02-20 2010-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits having fuses and systems thereof
DE102009045181B4 (de) * 2009-09-30 2020-07-09 Infineon Technologies Ag Leistungshalbleitermodul
KR101585216B1 (ko) * 2009-10-28 2016-01-13 삼성전자주식회사 반도체 패키지, 이를 이용한 웨이퍼 스택 패키지 및 그 제조방법
JP7055109B2 (ja) 2019-01-17 2022-04-15 三菱電機株式会社 半導体装置
JP7388833B2 (ja) 2019-06-27 2023-11-29 スタンレー電気株式会社 車両用灯具の制御装置、車両用灯具の制御方法、車両用灯具
JP6869309B2 (ja) 2019-10-23 2021-05-12 三菱電機株式会社 電力変換装置および電力変換装置一体型回転電機

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006040798A (ja) * 2004-07-29 2006-02-09 Hitachi-Lg Data Storage Inc 回路基板及びそれを用いた電子機器
JP2008235502A (ja) * 2007-03-20 2008-10-02 Mitsubishi Electric Corp 樹脂封止型半導体装置
JP2012204576A (ja) * 2011-03-25 2012-10-22 Aisin Aw Co Ltd 半導体装置
JP2014175471A (ja) * 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
WO2018193581A1 (ja) * 2017-04-20 2018-10-25 三菱電機株式会社 電力変換装置
WO2019043807A1 (ja) * 2017-08-30 2019-03-07 三菱電機株式会社 電力変換装置
JP2020022216A (ja) * 2018-07-30 2020-02-06 三菱電機株式会社 電力変換装置

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