JP2022056083A - 画像読取装置 - Google Patents

Abstract

【課題】複数の読取モードを実行可能な画像読取装置において、簡易な構成で、読取効率を向上させる画像読取装置を提供する。【解決手段】画像読取装置は、原稿を読み取ることにより アナログ信号を出力する第１読取手段と、前記第１読取手段と異なる第２読取手段と、前記第１読取手段と前記第２読取手段から出力されたアナログ信号をデジタル信号に変換する変換手段と、前記第１読取手段及び前記第２読取手段と前記変換手段との間の結線を制御する結線制御手段と、前記第１読取手段からのアナログ信号の出力を制御する出力制御手段とを備える。【選択図】図８

Description

本発明は、原稿画像を読み取る画像読取装置に関する。

近年、画像読取装置における読取速度の高速化が求められている。特許文献１には、同時両面読取りに対応した画像読取装置においてイメージセンサＩＣの出力チャンネルの数を制御することで片面読取時の速度を高速化する構成が記載されている。

特開２０１７－１４７５１３号公報

特許文献１では、イメージセンサＩＣに、アナログ画像データの出力チャンネルの数を制御するための機能を持たせる必要がある。

上記の点に鑑み、本発明は、複数の読取モードを実行可能な画像読取装置において、簡易な構成で、読取効率を向上させる画像読取装置を提供することを目的とする。

上記課題を解決するため、本発明に係る画像読取装置は、原稿を読み取ることにより アナログ信号を出力する第１読取手段と、前記第１読取手段と異なる第２読取手段と、前記第１読取手段と前記第２読取手段から出力されたアナログ信号をデジタル信号に変換する変換手段と、前記第１読取手段及び前記第２読取手段と前記変換手段との間の結線を制御する結線制御手段と、前記第１読取手段からのアナログ信号の出力を制御する出力制御手段と、を備え、第１読取モードにおいて、前記結線制御手段は、前記第１読取手段の複数の出力チャンネルから出力されたアナログ信号が前記変換手段の複数の入力チャンネルにそれぞれ入力されるよう、前記結線を制御し、前記第１読取モードと異なる第２読取モードにおいて、前記結線制御手段は、前記第１読取手段の前記複数の出力チャンネルから出力されたアナログ信号と前記第２読取手段の複数の出力チャンネルから出力されたアナログ信号が前記変換手段の前記複数の入力チャンネルに入力されるよう、前記結線を制御し、前記第２読取モードにおいて、前記出力制御手段は、前記変換手段の１つの入力チャンネルに入力される、前記第１読取手段の複数の出力チャンネルそれぞれからのアナログ信号の出力のタイミングをずらすようアナログ信号の出力を制御することを特徴とする。

本発明によれば、複数の読取モードを実行可能な画像読取装置において、簡易な構成で、読取効率を向上させることができる。

画像読取装置の側断面図である。 画像読取装置の制御回路の内部構成を示す図である。 イメージセンサＩＣの構成を示す図である。 イメージセンサＩＣのタイミングチャートを示す図である。 イメージセンサＩＣの接続構成を示す図である。 イメージセンサＩＣの接続構成を示す図である。 片面読取モードにおけるタイミングチャートを示す図である。 片面読取モードにおけるＣＩＳとＡＦＥの間の結線を示す図である。 両面読取モードにおけるタイミングチャートを示す図である。 両面読取モードにおけるＣＩＳとＡＦＥの間の結線を示す図である。 画像読取装置のスキャン動作を示すフローチャートである。 ＣＩＳと原稿の配置を示す図である。 画像読取装置の制御回路の内部構成を示す図である。 イメージセンサＩＣの接続構成を示す図である。 イメージセンサＩＣの接続構成を示す図である。 イメージセンサＩＣの接続構成を示す図である。 イメージセンサＩＣの接続構成を示す図である。 Ａ２サイズ読取モードにおけるタイミングチャートを示す図である。 Ａ２サイズ読取モードにおけるタイミングチャートを示す図である。 Ａ２サイズ読取モードにおけるＣＩＳとＡＦＥの間の結線を示す図である。 Ａ０サイズ読取モードにおけるタイミングチャートを示す図である。 Ａ０サイズ読取モードにおけるタイミングチャートを示す図である。 Ａ０サイズ読取モードにおけるＣＩＳとＡＦＥの間の結線を示す図である。 画像読取装置のスキャン動作を示すフローチャートである。

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には、複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

［第１実施形態］
［画像読取装置の全体構成］
図１は、本実施形態における画像読取装置１００の側断面図である。画像読取装置１００は、読取対象である原稿の両面を同時に読取可能な構成を有するものとして説明する。なお、同時に読取可能とは、画像読取装置１００において読み取りタイミングが厳密に同時（並行）であることに限定されない。即ち、画像読取装置１００において、一度の原稿搬送で、読取対象である原稿の表（おもて）面の読取処理と、その原稿の裏側の裏面の読取処理とを行うことが可能であることを含む。

図１に示すように、画像読取装置１００は、コンタクトイメージセンサ（以下、ＣＩＳとする）を用いて原稿を読み取り、表面用ＣＩＳ２０１と、裏面用ＣＩＳ２０２と、原稿を搬送する搬送ローラ２２０～２２５とを有する。表面用ＣＩＳ２０１は、原稿の表面に記録された画像を読み取るためのデバイスであり、裏面用ＣＩＳ２０２は、原稿の裏面に記録された画像を読み取るためのデバイスである。原稿の両面読取りを行う際には、画像読取装置１００は、搬送ローラ２２０～２２５により矢印Ａの方向に読取対象となる原稿を搬送する。搬送された原稿が表面用ＣＩＳ２０１の読取位置に達すると、表面用ＣＩＳ２０１は画像を読み取る。例えば、表面用ＣＩＳ２０１の内部に設けられた原稿照明用の光源であるＬＥＤからの照射光を原稿に照射し、その反射光を表面用ＣＩＳ２０１が読み取ることにより、アナログ画像データ（以下、「アナログ信号」とも呼ぶ）が生成される。原稿が裏面用ＣＩＳ２０２の読取位置に達すると、裏面用ＣＩＳ２０２は画像を読み取る。例えば、裏面用ＣＩＳ２０２の内部に設けられた原稿照明用の光源であるＬＥＤからの照射光を原稿に照射し、その反射光を裏面用ＣＩＳ２０２が読み取ることにより、アナログ画像データが生成される。

表面用ＣＩＳ２０１及び裏面用ＣＩＳ２０２は、原稿の幅に相当する読取幅を有する。その読取幅の方向は、矢印Ａに直交する方向である。以下、この直交する方向を主走査方向とし、矢印Ａが示す原稿の搬送方向を副走査方向とする。本実施形態では、表面用ＣＩＳ２０１と裏面用ＣＩＳ２０２を向かい合うように配置して、原稿を矢印Ａの方向に搬送することで、その原稿の両面の画像を並行して読み取ることが可能である。なお、原稿の表面と裏面とを同時に読み取るものとして説明したが、表面用ＣＩＳ２０１と裏面用ＣＩＳ２０２の位置が完全に対向していなくてもよい。即ち、一方のＣＩＳの読取面が、他方のＣＩＳの読取面と部分的に対向するように配置されていれば良い。このように構成した場合にも、１つの搬送経路で表面の読取処理と、裏面の読取処理とを並行して行うことが可能となる。また、表面用ＣＩＳ２０１及び裏面用ＣＩＳ２０２には各々、カラー画像を読み取るために、青色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤが備えられている。

表面用ＣＩＳ２０１に設けられたＬＥＤにより照射された光は原稿にて反射し、その反射光はレンズ（不図示）を通して表面用ＣＩＳ２０１が有するイメージセンサ上に結像される。そして、結像された反射光は光電変換され、アナログ画像データが生成される。一方、裏面用ＣＩＳ２０２に設けられたＬＥＤにより照射された光は原稿にて反射し、その反射光はレンズ（不図示）を通して裏面用ＣＩＳ２０２が有するイメージセンサ上に結像される。そして、結像された反射光は光電変換され、アナログ画像データが生成される。

図２は、画像読取装置１００の制御回路の内部構成の一例を示す図である。図２では、画像読取装置１００が読取機能及び印刷機能を有する複合機（以下、ＭＦＰとする）に構成されている例を説明する。ＭＦＰ１１０は、プリントヘッド制御回路５０２、モータ制御回路５０９、センサ５０８、ＡＳＩＣ５１０、ＲＯＭ５１２、ＤＲＡＭ５１３、操作部１０４、およびＩ／Ｆ５１９を有し、それぞれがシステムバスを介して相互に通信可能に接続される。ＡＳＩＣ５１０は、画像処理部３００、タイミング信号生成部３０１、ＬＥＤ制御部３０４、およびＣＰＵ５１１を含み、画像読取や印刷など、ＭＦＰ１１０全体の制御を行う。

ＣＰＵ５１１は、マイクロプロセッサ（マイクロコンピュータ）形態の中央演算処理部であり、プログラムの実行やハードウェアの起動によりＭＦＰ１１０全体の動作を制御する。ＲＯＭ５１２は、不揮発性の記憶領域であり、ＣＰＵ５１１が実行する処理手順に対応したプログラムを記憶する。ＤＲＡＭ５１３は、揮発性の記憶領域であり、ＣＰＵ５１１のワークエリアとして用いられたり、ＣＰＵ５１１が処理手順を実行するためのパラメータや画像データを一時保存したりする。

操作部１０４は、ユーザーの種々の操作を受付可能であり、例えば、ハードキーや、ユーザーに種々の情報を提示（通知）するための表示部などを含む。操作部１０４は、表示部としてＬＣＤ１０５を有する。表示部は、例えば、タッチパネルとして構成されてもよい。また、操作部１０４は、音声発生器等を備え、音響情報に基づく音響（ブザー、音声等）を出力できるようにしてもよい。Ｉ／Ｆ５１９は、外部装置５２０との間の通信インタフェースである。Ｉ／Ｆ５１９を介して、例えば、外部装置５２０としてのパーソナルコンピュータ（ＰＣ）がＭＦＰ１１０との間で通信可能に接続される。外部装置５２０は、ＰＣに限定されるものではなく、携帯端末等、他の形態の装置であってもよい。Ｉ／Ｆ５１９を介して、例えば、ＭＦＰ１１０と外部装置５２０との間での画像データの入出力を行うことが可能である。

プリントヘッド４０２およびモータ５０６はそれぞれ、プリントヘッド制御回路５０２およびモータ制御回路５０９を介して、ＡＳＩＣ５１０により制御される。プリントヘッド４０２は、ノズルからのインク滴の吐出を行うための機構を有する。また、モータ５０６は、読取のための原稿の搬送を行うローラや、印刷のための用紙の搬送を行うローラを駆動するモータを含む。

ＭＦＰ１１０は、読取機能の構成として、表面用ＣＩＳ３０８（以下、単にＣＩＳ３０８とする）、裏面用ＣＩＳ３０９（以下、単にＣＩＳ３０９とする）、アナログ信号処理部３１０（ＡＦＥ３１０）、アナログ信号処理部３１１（ＡＦＥ３１１）を有する。ＣＩＳ３０８は図１の表面用ＣＩＳ２０１に対応し、ＣＩＳ３０９は図１の裏面用ＣＩＳ２０２に対応する。ＣＩＳ３０８、ＣＩＳ３０９から出力されたアナログ画像データは、結線制御部３２１を介してＡＦＥ３１０、ＡＦＥ３１１に入力される。結線制御部３２１は、スイッチングゲート３１５～３１９を含んで構成される。各スイッチングゲートは、２つの入力端子から入力される入力信号のどちらか一方を出力対象として選択し、１つの出力端子から出力するように構成されている。

ＡＦＥ３１０、ＡＦＥ３１１はそれぞれ２つの入力チャンネルを有する。ＡＦＥ３１０、ＡＦＥ３１１は、ＡＳＩＣ５１０に接続される。ＣＩＳ３０８はアナログ画像データの出力チャンネルを４ｃｈ有しており、出力制御部３２０によりアナログ画像データの出力タイミングが切替可能である。出力タイミングの詳細については後述する。ＣＩＳ３０９は、アナログ画像データの出力チャンネルを２ｃｈ有する。ＣＰＵ５１１が不図示のレジスタに設定値をライトすることで、タイミング信号生成部３０１は、ＣＩＳ３０８、ＣＩＳ３０９に対して、それぞれを駆動するために必要な水平同期信号ＳＨやクロック信号を供給する。さらには、タイミング信号生成部３０１は、ＭＯＤＥ選択信号を出力制御部３２０、結線制御部３２１に供給する。

ＭＯＤＥ選択信号は、ユーザーが操作部１０４または外部装置５２０により選択可能な片面読取モードもしくは両面読取モードに応じて、ＣＰＵ５１１が不図示のレジスタに設定値を書き込むことで生成される。例えば、片面読取モードであれば、ＣＰＵ５１１は不図示のレジスタに１を書き込むことで、ＭＯＤＥ選択信号としてＨｉｇｈレベルの信号が出力される。両面読取モードであれば、ＣＰＵ５１１は不図示のレジスタに０を書き込むことで、ＭＯＤＥ選択信号としてＬｏｗレベルの信号が出力される。本実施形態では、ＭＯＤＥ選択信号の論理状態、即ち読取モードに応じて、出力制御部３２０によりＣＩＳ３０８からのアナログ画像データの出力タイミングが切り替わる。さらに、結線制御部３２１によりＡＦＥ３１０、ＡＦＥ３１１へ入力されるアナログ画像データの入力チャンネルが切り替わる。

ＬＥＤ制御部３０４は、ＣＩＳ３０８及び３０９が備える不図示のＬＥＤの点灯制御を行う。点灯制御は、水平同期信号ＳＨに同期したＰＷＭ制御により行われる。ＣＩＳ３０８、ＣＩＳ３０９、出力制御部３２０、結線制御部３２１、ＡＦＥ３１０、およびＡＦＥ３１１については、詳細を後述する。なお、本実施形態では２つの入力チャンネルを持つＡＦＥを２つ用いているが、４つの入力チャンネルを持つＡＦＥを１つで構成してもよい。

［ＣＩＳの構成］
図３はイメージセンサＩＣ３１２の構成を示す図であり、図４はイメージセンサＩＣ３１２のタイミングチャートを示す図である。図５は、ＣＩＳ３０８の基板におけるアナログ画像データの出力タイミングを選択的に切り替えるためのイメージセンサＩＣの接続構成を示す図である。図５に示すように、基板上には、イメージセンサＩＣ３１２が１２個（以下、Ｃｈｉｐ（チップ）１～Ｃｈｉｐ１２と呼ぶ）配置され、Ａ４サイズ（約２１ｃｍ）の読取対象（原稿）からの反射光が１度で読取可能なように配置されている。読み取られて生成されたアナログ画像データは、４つの出力チャンネル（Ｖｏｕｔ１～Ｖｏｕｔ４）から出力される。図５に示すように、複数のイメージセンサＩＣ３１２が各出力チャンネルに対応するようにグループ化されている。

図３のイメージセンサＩＣ３１２の構成について説明する。フォトダイオード３３０は、ライン状に配置した複数の光電変換素子を有し、受光した光を光電変換する。蓄積部３３１は、フォトダイオード３３０と平行に配列され、信号電荷を蓄積する複数の電荷蓄積素子、及び蓄積された電荷を電圧変換した電圧値を保持するためのメモリ（不図示）を有する。水平同期信号ＳＨが立ち上がったとき、蓄積部３３１に溜まっている全ラインの電荷をスイッチングゲート３３２へ転送して蓄積部３３１をリセットし、フォトダイオード３３０の受光と蓄積部３３１への電荷蓄積を開始する。なお、電荷の蓄積は、次ラインの水平同期信号ＳＨが入力されるまで行われる。スイッチングゲート３３２は、蓄積部３３１で蓄積された電荷を保持し、スタート信号（以下、ｓｔ信号とする）がｓｔ端子に入力された後、メモリに保持された電圧値をアナログ画像データとして出力回路（Ａｍｐ）３３３に一画素ずつ順次転送する。カウンタ３３４は、画素クロックＣＬＫに同期してカウントアップされる。画素が全て出力されたら、出力の終了を次段のイメージセンサＩＣに知らせるための出力終了信号（以下、ｎｅｘｔ信号とする）としてｎｅｘｔ端子からパルス信号を出力する。例えば、Ｃｈｉｐ１のｎｅｘｔ信号がＣｈｉｐ２のｓｔ端子に入力されることにより、Ｃｈｉｐ２のアナログ画像データの出力が開始される。詳細なタイミングについては後述する。

図４のイメージセンサＩＣ３１２の動作タイミングチャートについて説明する。イメージセンサＩＣ３１２においては、図５に示す互いに隣接するＣｈｉｐ１とＣｈｉｐ２の動作を例として説明する。タイミング信号生成部３０１で生成された水平同期信号ＳＨが入力されると、前述のようにＣｈｉｐ１及びＣｈｉｐ２では電荷の蓄積が開始される。そして、タイミング信号生成部３０１で生成された画素クロックＣＬＫに同期してカウンタ３３４のカウントアップが開始される。イメージセンサＩＣ３１２ではカウント値が１００以上であれば、ｓｔ信号が入力されたときにアナログ画像データの出力を開始する。つまり、Ｃｈｉｐ１においてはカウント値が１００のときにＨｉｇｈの状態となり、ｏｕｔからアナログ画像データの出力が開始される。つまり、Ｃｈｉｐ１ではカウント値が１００になったときにアナログ画像データの出力が開始される。例えば、解像度３００ｄｐｉで読み取る場合、カウント値＝１０１～３１６にかけて、イメージセンサＩＣ３１２が有する２１６画素が順次出力される。そして、Ｃｈｉｐ１の最終画素が出力されたとき（カウント値＝３１６）、Ｃｈｉｐ１からｎｅｘｔ信号を出力する。Ｃｈｉｐ１から出力されたｎｅｘｔ信号はＣｈｉｐ２のｓｔ端子に入力され、その次のカウント値（カウント値＝３１７）から、Ｃｈｉｐ２のアナログ画像データの出力が開始される。例えば、解像度３００ｄｐｉで読み取る場合、カウント値＝３１７～６３２にかけて、イメージセンサＩＣ３１２が有する２１６画素が順次出力される。

図５において、Ｃｈｉｐ１～Ｃｈｉｐ３で読み取る領域をＡ１とする。読み取ったＡ１のアナログ画像データは、ＣＩＳ３０８が持つ出力チャンネルのうちＶｏｕｔ１から順次出力される。また、Ｃｈｉｐ４～Ｃｈｉｐ６で読み取る領域をＡ２とする。読み取ったＡ２のアナログ画像データは、ＣＩＳ３０８が持つ出力チャンネルのうちＶｏｕｔ２から順次出力される。また、Ｃｈｉｐ７～Ｃｈｉｐ９で読み取る領域をＡ３とする。読み取ったＡ３のアナログ画像データは、ＣＩＳ３０８が持つ出力チャンネルのうちＶｏｕｔ３から順次出力される。また、Ｃｈｉｐ１０～Ｃｈｉｐ１２で読み取る領域をＡ４とする。読み取ったＡ４のアナログ画像データは、ＣＩＳ３０８が持つ出力チャンネルのうちＶｏｕｔ４から順次出力される。

基板上には、出力制御部３２０として、ＯＲゲート３１３、３１４が構成される。ＯＲゲート３１３は、タイミング信号生成部３０１から出力されるＭＯＤＥ選択信号とＣｈｉｐ３から出力されるｎｅｘｔ信号を入力し、その論理和を出力する。出力された信号は、Ｃｈｉｐ４、即ち隣接グループの先頭のＣｈｉｐ４のｓｔ端子へ入力される。ＭＯＤＥ＝Ｈｉｇｈである場合、Ｃｈｉｐ４のｓｔ端子にＨｉｇｈが入力される。つまり、水平同期信号ＳＨをトリガとしてＣｈｉｐ４の画素の出力が開始される。ＭＯＤＥ＝Ｌｏｗである場合、Ｃｈｉｐ４のｓｔ端子にＣｈｉｐ３のｎｅｘｔ信号が入力されるタイミング、つまり、Ｃｈｉｐ３から全画素が出力された後、Ｃｈｉｐ４の画素の出力が開始される。

ＯＲゲート３１４は、タイミング信号生成部３０１から出力されるＭＯＤＥ選択信号とＣｈｉｐ９から出力されるｎｅｘｔ信号を入力し、その論理和を出力する。出力された信号は、Ｃｈｉｐ１０のｓｔ端子へ入力される。ＭＯＤＥ＝Ｈｉｇｈである場合、Ｃｈｉｐ１０のｓｔ端子にＨｉｇｈが入力される。つまり、水平同期信号ＳＨをトリガとしてＣｈｉｐ１０の画素の出力が開始される。ＭＯＤＥ＝Ｌｏｗである場合、Ｃｈｉｐ１０のｓｔ端子にＣｈｉｐ９のｎｅｘｔ信号が入力されるタイミング、つまり、Ｃｈｉｐ９から全画素が出力された後、Ｃｈｉｐ１０の画素の出力が開始される。

なお、出力制御部３２０についてはＯＲゲートに限定されるものではない。例えば、ＯＲゲート３１３の代わりに、ＭＯＤＥ＝ＨｉｇｈのときにＨｉｇｈが出力され、ＭＯＤＥ＝ＬｏｗのときにＣｈｉｐ３のｎｅｘｔ信号が出力されるようなスイッチが用いられても良い。Ｃｈｉｐ１とＣｈｉｐ７のｓｔ端子は、Ｈｉｇｈ固定とされている。

図６は、ＣＩＳ３０９の基板におけるイメージセンサＩＣの接続構成を示す図である。基板上にはイメージセンサＩＣ３１２が１２個（以下、Ｃｈｉｐ１３～Ｃｈｉｐ２４と呼ぶ）配置され、Ａ４サイズ（約２１ｃｍ）の読取対象（原稿）からの反射光が１度で読取可能なように配置されている。読み取ったアナログ画像データは２つの出力チャンネル（Ｖｏｕｔ５、Ｖｏｕｔ６）から出力される。

図６において、Ｃｈｉｐ１３～Ｃｈｉｐ１８で読み取る領域をＢ１とする。読み取ったＢ１のアナログ画像データは、ＣＩＳ３０９が持つ出力チャンネルのうちＶｏｕｔ５から順次出力される。また、Ｃｈｉｐ１９～Ｃｈｉｐ２４で読み取る領域をＢ２とする。読み取ったＢ２のアナログ画像データは、ＣＩＳ３０９が持つ出力チャンネルのうちＶｏｕｔ６から順次出力される。Ｃｈｉｐ１３とＣｈｉｐ１９のｓｔ端子は、Ｈｉｇｈ固定とされている。

［各読取モードの動作］
片面読取モードの動作を説明する。図７は、片面読取モードにおけるＣＩＳ３０８及びＣＩＳ３０９のアナログ画像データ出力とＡＦＥへのアナログ画像データ入力のタイミングチャートを示す図である。図８は、片面読取モードにおけるＣＩＳ３０８及びＣＩＳ３０９から出力されるアナログ画像データが、スイッチングゲート３１５～３１９を介してＡＦＥ３１０及びＡＦＥ３１１に入力されるまでの結線を示す図である。図８では、ＣＩＳ３０８、ＣＩＳ３０９は、図５、図６に示した構成をそれぞれ簡略化している。ＡＦＥ３１０は２つの入力チャンネルを有しており、それぞれをＶｉｎ１、Ｖｉｎ２とする。ＡＦＥ３１１は２つの入力チャンネルを有しており、それぞれをＶｉｎ３、Ｖｉｎ４とする。

片面読取モードにおけるＣＩＳ３０８のアナログ画像データの出力について説明する。片面読取モードでは、タイミング信号生成部３０１は、ＭＯＤＥ選択信号をＨｉｇｈ固定で出力する。水平同期信号ＳＨが入力されると、ｓｔ端子がＨｉｇｈ固定になっているＣｈｉｐ１、Ｃｈｉｐ７のアナログ画像データの出力が開始される。Ｃｈｉｐ４とＣｈｉｐ１０のｓｔ端子には、ＯＲゲート３１３、３１４のそれぞれの出力によってＨｉｇｈが入力されているので、Ｃｈｉｐ４、Ｃｈｉｐ１０のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１、Ｃｈｉｐ４、Ｃｈｉｐ７、Ｃｈｉｐ１０のｎｅｘｔ信号が、それぞれＣｈｉｐ２、Ｃｈｉｐ５、Ｃｈｉｐ８、Ｃｈｉｐ１１のｓｔ端子に入力される。そして、Ｃｈｉｐ２、Ｃｈｉｐ５、Ｃｈｉｐ８、Ｃｈｉｐ１１のアナログ画像データの出力が開始される。Ｃｈｉｐ２、Ｃｈｉｐ５、Ｃｈｉｐ８、Ｃｈｉｐ１１のアナログ画像データの出力が終わると、Ｃｈｉｐ２、Ｃｈｉｐ５、Ｃｈｉｐ８、Ｃｈｉｐ１１のｎｅｘｔ信号が、それぞれＣｈｉｐ３、Ｃｈｉｐ６、Ｃｈｉｐ９、Ｃｈｉｐ１２のｓｔ端子に入力される。そして、Ｃｈｉｐ３、Ｃｈｉｐ６、Ｃｈｉｐ９、Ｃｈｉｐ１２のアナログ画像データの出力が開始される。Ｃｈｉｐ３、Ｃｈｉｐ６、Ｃｈｉｐ９、Ｃｈｉｐ１２のアナログ画像データの出力が終わると、Ｃｈｉｐ３、Ｃｈｉｐ６、Ｃｈｉｐ９、Ｃｈｉｐ１２のｎｅｘｔ信号が出力され（接続先はオープン）、Ｖｏｕｔ１～Ｖｏｕｔ４はＨｉ－ｚになる。図７のＶｏｕｔ１～Ｖｏｕｔ４は、上記のアナログ画像データの出力を示している。

片面読取モードにおけるＣＩＳ３０９のアナログ画像データの出力について説明する。片面読取モードではＣＩＳ３０９を使用しないため、ＣＩＳ３０９にはタイミング信号生成部３０１から水平同期信号ＳＨなどの制御信号を供給しない。その結果、図７に示すように、Ｖｏｕｔ５及びＶｏｕｔ６の出力はＨｉ－ｚとなる。

なお、出力制御部３２０により出力タイミングが切り替わる出力チャンネル（Ｖｏｕｔ２、Ｖｏｕｔ４）を可変チャンネルと呼び、その他を固定チャンネルと呼ぶ。

片面読取モードにおけるＡＦＥ３１０及びＡＦＥ３１１へのアナログ画像データの入力について説明する。ＣＩＳ３０８、ＣＩＳ３０９から出力されるアナログ画像データは、スイッチングゲート３１５～３１９を介してＡＦＥ３１０、ＡＦＥ３１１へ入力される。スイッチングゲート３１５～３１９はそれぞれ２つ入力端子を持ち、タイミング信号生成部３０１から出力されるＭＯＤＥ選択信号により、出力する信号を選択する。ＡＦＥ３１０のＶｉｎ１は、スイッチングゲート３１５によりＡ２領域のアナログ画像データを遮断することで、Ａ１領域のアナログ画像データのみを入力する。ＡＦＥ３１０のＶｉｎ２は、スイッチングゲート３１７によりＡ２領域のアナログ画像データを通過させることで、Ａ２領域のアナログ画像データを入力する。

ＡＦＥ３１１のＶｉｎ３は、スイッチングゲート３１６によりＡ４領域のアナログ画像データを遮断し、スイッチングゲート３１８によりＡ３領域のみのアナログ画像データを通過させることで、Ａ３領域のアナログ画像データを入力する。ＡＦＥ３１１のＶｉｎ４は、スイッチングゲート３１９によりＡ４領域のアナログ画像データを通過させることで、Ａ４領域のアナログ画像データを入力する。図７のＶｉｎ１～Ｖｉｎ４は、上記のアナログ画像データの入力を示している。

次に、両面読取モードの動作を説明する。図９は、両面読取モードにおけるＣＩＳ３０８及びＣＩＳ３０９のアナログ画像データ出力とＡＦＥへのアナログ画像データ入力のタイミングチャートを示す図である。図１０は、両面読取モードにおけるＣＩＳ３０８及びＣＩＳ３０９から出力されるアナログ画像データが、スイッチングゲート３１５～３１９を介してＡＦＥ３１０及びＡＦＥ３１１に入力されるまでの結線を示す図である。図１０では、ＣＩＳ３０８、ＣＩＳ３０９は、図５、図６に示した構成をそれぞれ簡略化している。ＡＦＥ３１０は２つの入力チャンネルを有しており、それぞれをＶｉｎ１、Ｖｉｎ２とする。ＡＦＥ３１１は２つの入力チャンネルを有しており、それぞれをＶｉｎ３、Ｖｉｎ４とする。

両面読取モードにおけるＣＩＳ３０８のアナログ画像データの出力について説明する。両面読取モードでは、タイミング信号生成部３０１は、ＭＯＤＥ選択信号をＬｏｗ固定で出力する。水平同期信号ＳＨが入力されると、ｓｔ端子がＨｉｇｈ固定になっているＣｈｉｐ１、Ｃｈｉｐ７のアナログ画像データ出力が開始される。なお、Ｃｈｉｐ４とＣｈｉｐ１０のｓｔ端子には、ＯＲゲート３１３、３１４のそれぞれの出力としてＣｈｉｐ３とＣｈｉｐ９のｎｅｘｔ信号がそれぞれ入力される。そのため、この時点では出力は開始されず、図９に示すように、Ｖｏｕｔ２及びＶｏｕｔ４はＨｉ－ｚとなる。アナログ画像データの出力が終わると、Ｃｈｉｐ１、Ｃｈｉｐ７のｎｅｘｔ信号が、それぞれＣｈｉｐ２、Ｃｈｉｐ８のｓｔ端子に入力され、Ｃｈｉｐ２、Ｃｈｉｐ８のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ２、Ｃｈｉｐ８のｎｅｘｔ信号が、それぞれＣｈｉｐ３、Ｃｈｉｐ９のｓｔ端子に入力され、Ｃｈｉｐ３、Ｃｈｉｐ９のアナログ画像データの出力が開始される。

アナログ画像データの出力が終わると、Ｖｏｕｔ１及びＶｏｕｔ３はＨｉ－ｚとなり、Ｃｈｉｐ３、Ｃｈｉｐ９のｎｅｘｔ信号が、ＯＲゲート３１３、３１４をそれぞれ介してＣｈｉｐ４、Ｃｈｉｐ１０のｓｔ端子に入力される。そして、Ｃｈｉｐ４、Ｃｈｉｐ１０のアナログ画像データ出力が開始される。つまり、Ｃｈｉｐ４とＣｈｉｐ１０の出力開始のタイミング（言い換えると、Ｖｏｕｔ２とＶｏｕｔ４の出力開始のタイミング）が片面読取に対し、３ｃｈｉｐ分遅延して信号線上を伝送することになる。アナログ画像データの出力が終わると、Ｃｈｉｐ４、Ｃｈｉｐ１０のｎｅｘｔ信号が、それぞれＣｈｉｐ５、Ｃｈｉｐ１１のｓｔ端子に入力され、Ｃｈｉｐ５、Ｃｈｉｐ１１のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ５、Ｃｈｉｐ１１のｎｅｘｔ信号が、それぞれＣｈｉｐ６、Ｃｈｉｐ１２のｓｔ端子に入力され、Ｃｈｉｐ６、Ｃｈｉｐ１２のアナログ画像データ出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ６、Ｃｈｉｐ１２のｎｅｘｔ信号が出力され（接続先はオープン）、Ｖｏｕｔ２及びＶｏｕｔ４はＨｉ－ｚになる。図９のＶｏｕｔ１～Ｖｏｕｔ４は、上記のアナログ画像データの出力を示している。

両面読取モードにおけるＣＩＳ３０９のアナログ画像データの出力について説明する。水平同期信号ＳＨが入力されるとｓｔ端子がＨｉｇｈ固定になっているＣｈｉｐ１３、Ｃｈｉｐ１９のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１３、Ｃｈｉｐ１９のｎｅｘｔ信号が、それぞれＣｈｉｐ１４、Ｃｈｉｐ２０のｓｔ端子に入力され、Ｃｈｉｐ１４、Ｃｈｉｐ２０のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１４、Ｃｈｉｐ２０のｎｅｘｔ信号が、それぞれＣｈｉｐ１５、Ｃｈｉｐ２１のｓｔ端子に入力され、Ｃｈｉｐ１５、Ｃｈｉｐ２１のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１５、Ｃｈｉｐ２１のｎｅｘｔ信号が、それぞれＣｈｉｐ１６、Ｃｈｉｐ２２のｓｔ端子に入力され、Ｃｈｉｐ１６、Ｃｈｉｐ２２のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１６、Ｃｈｉｐ２２のｎｅｘｔ信号が、それぞれＣｈｉｐ１７、Ｃｈｉｐ２３のｓｔ端子に入力され、Ｃｈｉｐ１７、Ｃｈｉｐ２３のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１７、Ｃｈｉｐ２３のｎｅｘｔ信号が、それぞれＣｈｉｐ１８、Ｃｈｉｐ２４のｓｔ端子に入力され、Ｃｈｉｐ１８、Ｃｈｉｐ２４のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１８、Ｃｈｉｐ２４のｎｅｘｔ信号が出力され（接続先はオープン）、Ｖｏｕｔ５～Ｖｏｕｔ６はＨｉ－ｚになる。図９のＶｏｕｔ５及びＶｏｕｔ６は、上記のアナログ画像データの出力を示している。

両面読取モードにおけるＡＦＥ３１０及びＡＦＥ３１１へのアナログ画像データの入力について説明する。ＡＦＥ３１０のＶｉｎ１は、スイッチングゲート３１５によりＡ２領域のアナログ画像データを通過させることで、Ａ１領域のアナログ画像データとＡ２領域のアナログ画像データをワイヤードオアさせて時系列に入力する。ＡＦＥ３１０のＶｉｎ２について、スイッチングゲート３１６によりＡ４領域のアナログ画像データを通過させることで、Ａ３領域のアナログ画像データとＡ４領域のアナログ画像データがワイヤードオアされている。そして、ＡＦＥ３１０のＶｉｎ２は、スイッチングゲート３１７により、ワイヤードオアされたアナログ画像データを通過させることで、Ａ３領域のアナログ画像データとＡ４領域のアナログ画像データをワイヤードオアさせて時系列に入力する。

ＡＦＥ３１１のＶｉｎ３は、スイッチングゲート３１８によりＢ１領域のアナログ画像データを通過させることで、Ｂ１領域のアナログ画像データを入力する。ＡＦＥ３１１のＶｉｎ４は、スイッチングゲート３１９によりＢ２領域のアナログ画像データを通過させることで、Ｂ２領域のアナログ画像データを入力する。図９のＶｉｎ１～Ｖｉｎ４は、上記のアナログ画像データの入力を示している。

また、本実施形態においてスイッチングゲート３１５、３１６はＣＩＳ３０８のＣＩＳ基板上に配置しても良い。なお、スイッチングゲート３１５、３１６は２入力１出力のスイッチを用いているが、１入力１出力のスイッチでも良い。また、ＣＩＳ３０９はアナログ画像データの出力チャンネルを２ｃｈ有するが、ＣＩＳ３０８のようにアナログ画像データの出力チャンネルを４ｃｈ有し、且つ出力のタイミングを切り替えられる構成としても良い。

［動作フロー］
図１１は、本実施形態における画像読取装置１００の読取動作を示すフローチャートである。図１１の処理は、例えば、ＣＰＵ５１１がＲＯＭ５１２に記憶されたプログラムをＤＲＡＭ５１３に読み出して実行することにより実現される。Ｓ１００において、ＡＳＩＣ５１０は、ユーザーが操作部１０４や外部装置５２０を介して入力した、片面読取や同時両面読取（以下、両面読取）のジョブを受け付ける。ここでのジョブとしては、スキャンした画像を印刷するコピーを含んでもよい。Ｓ１０１において、ＡＳＩＣ５１０は、受け付けたジョブに基づいて、片面読取もしくは両面読取のいずれの読取モードが選択されているかを判定する。片面読取が選択されていると判定された場合（Ｓ１０１にてＹＥＳ）、Ｓ１０２へ進み、両面読取が選択されていると判定された場合（Ｓ１０１にてＮＯ）、Ｓ１０４へ進む。

片面読取が選択されていると判定された場合、Ｓ１０２において、ＣＰＵ５１１は、ＡＳＩＣ５１０のモードレジスタ（不図示）に“１”をライトする。Ｓ１０３において、ＡＳＩＣ５１０は、モードレジスタの設定に基づいて、ＭＯＤＥ選択信号にＨｉｇｈを出力し、Ｓ１０６において、読取動作を開始する。一方、両面読取が選択されていると判定された場合、Ｓ１０４において、ＣＰＵ５１１は、ＡＳＩＣ５１０のモードレジスタ（不図示）に“０”をライトする。Ｓ１０５において、ＡＳＩＣ５１０は、モードレジスタの設定に基づいて、ＭＯＤＥ選択信号にＬｏｗを出力し、Ｓ１０６において、読取動作を開始する。

Ｓ１０７において、ＣＩＳ３０８及びＣＩＳ３０９は、設定された信号に応じて、各読取モードに対応したアナログ画像データを出力し、Ｓ１０８に進む。なお、Ｓ１０７の出力は、図７及び図９において説明したように実行される。

Ｓ１０８において、ＡＳＩＣ５１０は、受け付けたジョブに基づいて、片面読取もしくは両面読取のいずれの読取モードが選択されているかを判定する。片面読取が選択されていると判定された場合（Ｓ１０８にてＹＥＳ）、Ｓ１０９において、スイッチングゲート３１５、３１６にＭＯＤＥ選択信号がＨｉｇｈとして入力される。その結果、図８に示すように、可変チャンネルのアナログ画像データは、スイッチングゲート３１５、３１６で遮断され、Ｓ１１１へ進む。一方、両面読取が選択されていると判定された場合（Ｓ１０８にてＮＯ）、Ｓ１１０において、スイッチングゲート３１５、３１６にＭＯＤＥ選択信号がＬｏｗとして入力される。その結果、図１０に示すように、可変チャンネルのアナログ画像データはスイッチングゲート３１５、３１６をそれぞれ通過し、Ｓ１１１へ進む。

Ｓ１１１において、スイッチングゲート３１７～３１９に入力されるＭＯＤＥ選択信号の入力値に従い、スイッチングゲート３１７～３１９は、ＡＦＥ３１０及びＡＦＥ３１１に入力するアナログ画像データを選択する。そして、選択されたアナログ画像データがＡＦＥ３１０及びＡＦＥ３１１に入力され、Ｓ１１２へ進む。なお、Ｓ１０９～Ｓ１１１では、図７～図１０において説明したような動作が行われる。

Ｓ１１２において、ＡＳＩＣ５１０は、ＣＩＳ３０８、ＣＩＳ３０９から出力されたアナログ画像データをデジタル画像データ（デジタル信号とも呼ぶ）に変換する。Ｓ１１３において、ＡＳＩＣ５１０は、Ｓ１１２にて変換されたデジタル画像データを用いて、各読取モードに対応した画像処理を行い、Ｓ１１４において、読取動作を終了する。その後、図１１の処理を終了する。

以上のように、同時両面読取りに対応した画像読取装置１００において、片面読取モードにおいて専用の切替機能を持たないイメージセンサＩＣを用いたとしても、ＣＩＳの出力チャンネルをＡＦＥが持つ入力チャンネル全てに割り当てることができる。その結果、ＣＩＳのそれぞれの出力チャンネルから出力されたアナログ画像データを並列にＡＦＥの入力チャンネルに入力させることができ、図７及び図９に示すように、片面読取における読取速度を両面読取に比べて高速化することができる。

なお、本実施形態では、表面用のＣＩＳ３０８の出力を４ｃｈ、裏面用のＣＩＳ３０９の出力を２ｃｈとして構成しているがこれに限定するものではない。例えば、画像読取装置１００が扱う用紙のサイズ等に応じて、他のチャンネル数で構成してもよい。

［第２実施形態］
［画像読取装置の全体構成］
以下、第１実施形態と異なる点について第２実施形態を説明する。第１実施形態では、２つのＣＩＳを使用することで原稿の表面と裏面を同時に読み取る画像読取装置１００において、片面読取における処理効率を向上させることができると説明した。本実施形態では、例えば大判スキャナのように幅広の原稿を複数個のＣＩＳを主走査方向に複数個並べて読み取る画像読取装置１００において、ＣＩＳの読取可能な領域より狭い領域（より小さなサイズの原稿）の読取の処理効率を向上させることができる。

図１２は、第２実施形態における画像読取装置１００のＣＩＳと原稿の配置を示す図である。ＣＩＳ１３００～１３０３は解像度３００ｄｐｉのときの読取画素数が２２４画素であるイメージセンサＩＣ１３２５を主走査方向に１２個並べた構成である。各ＣＩＳの読取長は、例えば約２２．７ｍｍとする。各ＣＩＳは主走査方向に並べて配置されるが、各ＣＩＳのつなぎ目部分においては、組付けのばらつきも考慮し、図１２に示すように副走査方向にオーバーラップさせることによって千鳥配列としている。そして、原稿を矢印Ｂの方向に搬送することで、ＣＩＳ１３００～１３０３でＡ０サイズ（約８４ｃｍ）の原稿を読み取る。本実施形態では、図１２に示すように、ＣＩＳ１３０１、ＣＩＳ１３０２のみを用いてＡ２サイズ（約４２ｃｍ）を読み取ることも可能であり、読取速度をＡ０サイズの読取速度よりも高速にすることができる。

図１３は、本実施形態における画像読取装置１００の制御回路の内部構成の一例を示す図である。図１３では、画像読取装置１００が読取機能及び印刷機能を有する複合機（以下、ＭＦＰとする）に構成されている例を説明する。読取機能以外の機能は図２と同様であるためその説明を省略し、読取機能のみを説明する。また、画像読取装置１００は、図１３に示す構成に限られず、読取機能のみを有する画像読取装置であってもよいし、さらにＦＡＸ機能等を備えてもよい。

ＣＩＳ１３００～ＣＩＳ１３０３から出力されたアナログ画像データは、結線制御部１３２４を介してアナログ信号処理部１３０４（ＡＦＥ１３０４）～アナログ信号処理部１３０７（ＡＦＥ１３０７）に入力される。結線制御部１３２４は、スイッチングゲート１３１２～１３２１を含んで構成される。各スイッチングゲートは、２つの入力端子からどちらか一方を選択して１つの出力端子から出力するように構成されている。

ＡＦＥ１３０４～ＡＦＥ１３０７はそれぞれ２つの入力チャンネルを有する。ＡＦＥ１３０４～ＡＦＥ１３０７は、ＡＳＩＣ５１０に接続される。ＣＩＳ１３０１及びＣＩＳ１３０２はアナログ画像データの出力チャンネルを４ｃｈ有しており、出力制御部１３２２、１３２３それぞれによりアナログ画像データの出力タイミングが切替可能である。タイミングの詳細については後述する。ＣＩＳ１３００及びＣＩＳ１３０３は、アナログ画像データの出力チャンネルを２ｃｈ有する。ＣＰＵ５１１が不図示のレジスタに設定値をライトすることで、タイミング信号生成部３０１は、ＣＩＳ１３００～ＣＩＳ１３０３に対して、それぞれを駆動するために必要な水平同期信号ＳＨやクロック信号を供給する。さらには、タイミング信号生成部３０１は、ＭＯＤＥ選択信号を出力制御部１３２２及び１３２３、結線制御部１３２４に供給する。

ＭＯＤＥ選択信号は、ユーザーが操作部１０４または外部装置５２０により選択可能なＡ２サイズ読取モードもしくはＡ０サイズ読取モードに応じて、ＣＰＵ５１１が不図示のレジスタに設定値を書き込むことで生成される。例えば、Ａ２サイズ読取モードであれば、ＣＰＵ５１１は不図示のレジスタに１を書き込むことでＭＯＤＥ選択信号としてＨｉｇｈレベルの信号が出力される。Ａ０サイズ読取モードであれば、ＣＰＵ５１１は不図示のレジスタに０を書き込むことで、ＭＯＤＥ選択信号としてＬｏｗレベルの信号が出力される。本実施形態では、ＭＯＤＥ選択信号の論理状態、即ち読取モードに応じて、出力制御部１３２２及び１３２３によりＣＩＳ１３０１及びＣＩＳ１３０２からのアナログ画像データの出力タイミングが切り替わる。さらに、結線制御部１３２４によりＡＦＥ１３０４～ＡＦＥ１３０７へ入力されるアナログ画像データの入力チャンネルが切り替わる。

ＬＥＤ制御部３０４は、ＣＩＳ１３００～ＣＩＳ１３０３が備える不図示のＬＥＤの点灯制御を行う。点灯制御は、水平同期信号ＳＨに同期したＰＷＭ制御により行われる。ＣＩＳ１３００～ＣＩＳ１３０３、出力制御部１３２２及び１３２３、結線制御部１３２４、ＡＦＥ１３０４～ＡＦＥ１３０７については、詳細を後述する。なお、本実施形態では２つの入力チャンネルを持つＡＦＥを４つ用いているが、４つの入力チャンネルを持つＡＦＥを２つで構成してもよい。

［ＣＩＳの構成］
図１４は、ＣＩＳ１３００の基板におけるイメージセンサＩＣの接続構成を示す図である。基板上には、イメージセンサＩＣ１３２５が１２個（以下、Ｃｈｉｐ１～Ｃｈｉｐ１２と呼ぶ）配置され、約２２．７ｃｍの読取対象（原稿）からの反射光が１度で読取可能なように配置されている。読み取られて生成されたアナログ画像データは２つの出力チャンネル（Ｖｏｕｔ１、Ｖｏｕｔ２）から出力される。イメージセンサＩＣ１３２５の動作においてイメージセンサＩＣ３１２に対して画素数が異なる点以外は第１実施形態における説明と同様である。

図１４において、Ｃｈｉｐ１～Ｃｈｉｐ６で読み取る領域をＢ１とする。読み取ったＢ１のアナログ画像データは、ＣＩＳ１３００が持つ出力チャンネルのうちＶｏｕｔ１から順次出力される。また、Ｃｈｉｐ７～Ｃｈｉｐ１２で読み取る領域をＢ２とする。読み取ったＢ２のアナログ画像データは、ＣＩＳ１３００が持つ出力チャンネルのうちＶｏｕｔ２から順次出力される。

図１５は、ＣＩＳ１３０１の基板におけるアナログ画像データの出力タイミングを選択的に切り替えるためのイメージセンサＩＣの接続構成を示す図である。基板上には、イメージセンサＩＣ１３２５が１２個（以下、Ｃｈｉｐ１３～Ｃｈｉｐ２４と呼ぶ）配置され、約２２．７ｃｍの読取対象（原稿）からの反射光が１度で読取可能なように配置されている。読み取られて生成されたアナログ画像データは４つの出力チャンネル（Ｖｏｕｔ３～Ｖｏｕｔ６）から出力される。

図１５において、Ｃｈｉｐ１３～Ｃｈｉｐ１５で読み取る領域をＡ１とする。読み取ったＡ１のアナログ画像データは、ＣＩＳ１３０１が持つ出力チャンネルのうちＶｏｕｔ３から順次出力される。また、Ｃｈｉｐ１６～Ｃｈｉｐ１８で読み取る領域をＡ２とする。読み取ったＡ２のアナログ画像データは、ＣＩＳ１３０１が持つ出力チャンネルのうちＶｏｕｔ４から順次出力される。また、Ｃｈｉｐ１９～Ｃｈｉｐ２１で読み取る領域をＡ３とする。読み取ったＡ３のアナログ画像データは、ＣＩＳ１３０１が持つ出力チャンネルのうちＶｏｕｔ５から順次出力される。Ｃｈｉｐ２２～Ｃｈｉｐ２４で読み取る領域をＡ４とし、読み取ったＡ４のアナログ画像データは、ＣＩＳ１３０１が持つ出力チャンネルのうちＶｏｕｔ６から順次出力される。

基板上には、出力制御部１３２２として、ＯＲゲート１３０８、１３０９が構成される。ＯＲゲート１３０８は、タイミング信号生成部３０１から出力されるＭＯＤＥ選択信号とＣｈｉｐ１５から出力されるｎｅｘｔ信号を入力し、その論理和を出力する。出力された信号は、Ｃｈｉｐ１６のｓｔ端子へ入力される。ＭＯＤＥ＝Ｈｉｇｈである場合、Ｃｈｉｐ１６のｓｔ端子にＨｉｇｈが入力される。つまり、水平同期信号ＳＨをトリガとしてＣｈｉｐ１６の画素の出力が開始される。ＭＯＤＥ＝Ｌｏｗである場合、Ｃｈｉｐ１６のｓｔ端子にＣｈｉｐ１５のｎｅｘｔ信号が入力されるタイミング、つまり、Ｃｈｉｐ１５から全画素が出力された後、Ｃｈｉｐ１６の画素の出力が開始される。

ＯＲゲート１３０９は、タイミング信号生成部３０１から出力されるＭＯＤＥ選択信号とＣｈｉｐ２１から出力されるｎｅｘｔ信号を入力し、その論理和を出力する。出力された信号は、Ｃｈｉｐ２２のｓｔ端子へ入力される。ＭＯＤＥ＝Ｈｉｇｈである場合、Ｃｈｉｐ２２のｓｔ端子にＨｉｇｈが入力される。つまり、水平同期信号ＳＨをトリガとしてＣｈｉｐ２２の画素の出力が開始される。ＭＯＤＥ＝Ｌｏｗである場合、Ｃｈｉｐ２２のｓｔ端子にＣｈｉｐ２１のｎｅｘｔ信号が入力されるタイミング、つまり、Ｃｈｉｐ２１から全画素が出力された後、Ｃｈｉｐ２２の画素の出力が開始される。

図１６は、ＣＩＳ１３０２の基板におけるアナログ画像データの出力タイミングを選択的に切り替えるためのイメージセンサＩＣの接続構成を示す図である。基板上には、イメージセンサＩＣ１３２５が１２個（以下、Ｃｈｉｐ２５～Ｃｈｉｐ３６と呼ぶ）配置され、約２２．７ｃｍの読取対象（原稿）からの反射光が１度で読取可能なように配置されている。読み取られて生成されたアナログ画像データは４つの出力チャンネル（Ｖｏｕｔ７～Ｖｏｕｔ１０）から出力される。

図１６において、Ｃｈｉｐ２５～Ｃｈｉｐ２７で読み取る領域をＡ５とする。読み取ったＡ５のアナログ画像データは、ＣＩＳ１３０２が持つ出力チャンネルのうちＶｏｕｔ７から順次出力される。また、Ｃｈｉｐ２８～Ｃｈｉｐ３０で読み取る領域をＡ６とする。読み取ったＡ６のアナログ画像データは、ＣＩＳ１３０２が持つ出力チャンネルのうちＶｏｕｔ８から順次出力される。また、Ｃｈｉｐ３１～Ｃｈｉｐ３３で読み取る領域をＡ７とする。読み取ったＡ７のアナログ画像データは、ＣＩＳ１３０２が持つ出力チャンネルのうちＶｏｕｔ９から順次出力される。また、Ｃｈｉｐ３４～Ｃｈｉｐ３６で読み取る領域をＡ８とする。読み取ったＡ８のアナログ画像データは、ＣＩＳ１３０２が持つ出力チャンネルのうちＶｏｕｔ１０から順次出力される。

基板上には、出力制御部１３２３として、ＯＲゲート１３１０、１３１１が構成される。ＯＲゲート１３１０は、タイミング信号生成部３０１から出力されるＭＯＤＥ選択信号とＣｈｉｐ２７から出力されるｎｅｘｔ信号を入力し、その論理和を出力する。出力された信号は、Ｃｈｉｐ２８のｓｔ端子へ入力される。ＭＯＤＥ＝Ｈｉｇｈである場合、Ｃｈｉｐ２８のｓｔ端子にＨｉｇｈが入力される。つまり、水平同期信号ＳＨをトリガとしてＣｈｉｐ２８の画素の出力が開始される。ＭＯＤＥ＝Ｌｏｗである場合、Ｃｈｉｐ２８のｓｔ端子にＣｈｉｐ２７のｎｅｘｔ信号が入力されるタイミング、つまり、Ｃｈｉｐ２７から全画素が出力された後、Ｃｈｉｐ２８の画素の出力が開始される。

ＯＲゲート１３１１は、タイミング信号生成部３０１から出力されるＭＯＤＥ選択信号とＣｈｉｐ３３から出力されるｎｅｘｔ信号を入力し、その論理和を出力する。出力された信号は、Ｃｈｉｐ３４のｓｔ端子へ入力される。ＭＯＤＥ＝Ｈｉｇｈである場合、Ｃｈｉｐ３４のｓｔ端子にＨｉｇｈが入力される。つまり、水平同期信号ＳＨをトリガとしてＣｈｉｐ３４の画素の出力が開始される。ＭＯＤＥ＝Ｌｏｗである場合、Ｃｈｉｐ３４のｓｔ端子にＣｈｉｐ３３のｎｅｘｔ信号が入力されるタイミング、つまり、Ｃｈｉｐ３３から全画素が出力された後、Ｃｈｉｐ３４の画素の出力が開始される。

図１７は、ＣＩＳ１３０３の基板におけるイメージセンサＩＣの接続構成を示す図である。基板上にはイメージセンサＩＣ１３２５が１２個（以下、Ｃｈｉｐ３７～Ｃｈｉｐ４８と呼ぶ）配置され、約２２．７ｃｍの読取対象（原稿）からの反射光が１度で読取可能なように配置されている。読み取られて生成されたアナログ画像データは２つの出力チャンネル（Ｖｏｕｔ１１、Ｖｏｕｔ１２）から出力される。

図１７において、Ｃｈｉｐ３７～Ｃｈｉｐ４２で読み取る領域をＢ３とする。読み取ったＢ３のアナログ画像データは、ＣＩＳ１３０３が持つ出力チャンネルのうちＶｏｕｔ１１から順次出力される。また、Ｃｈｉｐ４３～Ｃｈｉｐ４８で読み取る領域をＢ４とする。読み取ったＢ４のアナログ画像データは、ＣＩＳ１３０３が持つ出力チャンネルのうちＶｏｕｔ１２から順次出力される。

なお、出力制御部１３２２、１３２３については、ＯＲゲートに限定されるものではない。例えばＯＲゲート１３０８の代わりにＭＯＤＥ＝ＨｉｇｈのときにＨｉｇｈが出力され、ＭＯＤＥ＝ＬｏｗのときにＣｈｉｐ１５のｎｅｘｔ信号が出力されるようなスイッチが用いられても良い。

［各読取モードの動作］
Ａ２サイズ読取モードの動作を説明する。図１８は、Ａ２サイズ読取モードにおけるＣＩＳ１３００～ＣＩＳ１３０３のアナログ画像データ出力のタイミングチャートを示す図である。図１９は、ＡＦＥへのアナログ画像データ入力のタイミングチャートを示す図である。図２０は、Ａ２サイズ読取モードにおけるＣＩＳ１３００～ＣＩＳ１３０３から出力されるアナログ画像データが、スイッチングゲート１３１２～１３２１を介してＡＦＥ１３０４～ＡＦＥ１３０７に入力されるまでの結線を示す図である。図２０では、ＣＩＳ１３００～ＣＩＳ１３０３は、図１４～図１７に示した構成をそれぞれ簡略化している。ＡＦＥ１３０４は２つの入力チャンネルを有しており、それぞれをＶｉｎ１、Ｖｉｎ２とする。ＡＦＥ１３０５は２つの入力チャンネルを有しており、それぞれをＶｉｎ３、Ｖｉｎ４とする。ＡＦＥ１３０６は２つの入力チャンネルを有しており、それぞれをＶｉｎ５、Ｖｉｎ６とする。ＡＦＥ１３０７は２つの入力チャンネルを有しており、それぞれをＶｉｎ７、Ｖｉｎ８とする。

Ａ２サイズ読取モードにおけるＣＩＳ１３００のアナログ画像データの出力について説明する。Ａ２サイズ読取モードではＣＩＳ１３００を使用しないため、ＣＩＳ１３００にはタイミング信号生成部３０１から水平同期信号ＳＨなどの制御信号は供給しない。その結果、図１８に示すように、Ｖｏｕｔ１及びＶｏｕｔ２の出力はＨｉ－ｚとなる。

Ａ２サイズ読取モードにおけるＣＩＳ１３０１のアナログ画像データの出力について説明する。Ａ２サイズ読取モードでは、タイミング信号生成部３０１は、ＭＯＤＥ選択信号をＨｉｇｈ固定で出力する。水平同期信号ＳＨが入力されると、ｓｔ端子がＨｉｇｈ固定になっているＣｈｉｐ１３、Ｃｈｉｐ１９のアナログ画像データ出力が開始する。一方、Ｃｈｉｐ１６とＣｈｉｐ２２のｓｔ端子には、ＯＲゲート１３０８、１３０９をそれぞれの出力によってＨｉｇｈが入力されているので、Ｃｈｉｐ１６、Ｃｈｉｐ２２のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１３、Ｃｈｉｐ１６、Ｃｈｉｐ１９、Ｃｈｉｐ２２のｎｅｘｔ信号が、それぞれＣｈｉｐ１４、Ｃｈｉｐ１７、Ｃｈｉｐ２０、Ｃｈｉｐ２３のｓｔ端子に入力される。そして、Ｃｈｉｐ１４、Ｃｈｉｐ１７、Ｃｈｉｐ２０、Ｃｈｉｐ２３のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１４、Ｃｈｉｐ１７、Ｃｈｉｐ２０、Ｃｈｉｐ２３のｎｅｘｔ信号が、それぞれＣｈｉｐ１５、Ｃｈｉｐ１８、Ｃｈｉｐ２１、Ｃｈｉｐ２４のｓｔ端子に入力される。そして、Ｃｈｉｐ１５、Ｃｈｉｐ１８、Ｃｈｉｐ２１、Ｃｈｉｐ２４のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１５、Ｃｈｉｐ１８、Ｃｈｉｐ２１、Ｃｈｉｐ２４のｎｅｘｔ信号が出力され（接続先はオープン）、Ｖｏｕｔ３～Ｖｏｕｔ６はＨｉ－ｚになる。図１８のＶｏｕｔ３～Ｖｏｕｔ６は、上記のアナログ画像データの出力を示している。

Ａ２サイズ読取モードにおけるＣＩＳ１３０２のアナログ画像データの出力について説明する。Ａ２サイズ読取モードでは、タイミング信号生成部３０１は、ＭＯＤＥ選択信号をＨｉｇｈ固定で出力する。水平同期信号ＳＨが入力されると、ｓｔ端子がＨｉｇｈ固定になっているＣｈｉｐ２５、Ｃｈｉｐ３１のアナログ画像データの出力が開始される。一方、Ｃｈｉｐ２８とＣｈｉｐ３４のｓｔ端子には、ＯＲゲート１３１０、１３１１のそれぞれの出力によってＨｉｇｈが入力されているので、Ｃｈｉｐ２８、Ｃｈｉｐ３４のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ２５、Ｃｈｉｐ２８、Ｃｈｉｐ３１、Ｃｈｉｐ３４のｎｅｘｔ信号が、それぞれＣｈｉｐ２６、Ｃｈｉｐ２９、Ｃｈｉｐ３２、Ｃｈｉｐ３５のｓｔ端子に入力される。そして、Ｃｈｉｐ２６、Ｃｈｉｐ２９、Ｃｈｉｐ３２、Ｃｈｉｐ３５のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ２６、Ｃｈｉｐ２９、Ｃｈｉｐ３２、Ｃｈｉｐ３５のｎｅｘｔ信号が、それぞれＣｈｉｐ２７、Ｃｈｉｐ３０、Ｃｈｉｐ３３、Ｃｈｉｐ３６のｓｔ端子に入力される。そして、Ｃｈｉｐ２７、Ｃｈｉｐ３０、Ｃｈｉｐ３３、Ｃｈｉｐ３６のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ２７、Ｃｈｉｐ３０、Ｃｈｉｐ３３、Ｃｈｉｐ３６のｎｅｘｔ信号が出力され（接続先はオープン）、Ｖｏｕｔ７～Ｖｏｕｔ１０はＨｉ－ｚになる。図１８のＶｏｕｔ７～Ｖｏｕｔ１０は、上記のアナログ画像データの出力を示している。

Ａ２サイズ読取モードにおけるＣＩＳ１３０３のアナログ画像データの出力について説明する。Ａ２サイズ読取モードではＣＩＳ１３０３を使用しないため、ＣＩＳ１３０３にはタイミング信号生成部３０１から水平同期信号ＳＨなどの制御信号は供給しない。その結果、図１８に示すように、Ｖｏｕｔ１１及びＶｏｕｔ１２の出力はＨｉ－ｚとなる。

なお、出力制御部１３２２、１３２３により出力タイミングが切り替わるチャンネル（Ｖｏｕｔ４、Ｖｏｕｔ６、Ｖｏｕｔ８、Ｖｏｕｔ１０）を可変チャンネルと呼び、その他を固定チャンネルと呼ぶ。

Ａ２サイズ読取モードにおけるＡＦＥ１３０４～ＡＦＥ１３０７へのアナログ画像データの入力について説明する。ＣＩＳ１３００～ＣＩＳ１３０３から出力されるアナログ画像データは、スイッチングゲート１３１２～１３２１を介してＡＦＥ１３０４～ＡＦＥ１３０７へ入力される。スイッチングゲート１３１２～１３２１はそれぞれ２つ入力端子を持ち、タイミング信号生成部３０１から出力されるＭＯＤＥ選択信号により出力する信号を選択する。ＡＦＥ１３０４のＶｉｎ１は、スイッチングゲート１３１６によりＡ１領域のアナログ画像データを通過させることにより、Ａ１領域のアナログ画像データを入力する。ＡＦＥ１３０４のＶｉｎ２は、スイッチングゲート１３１２によりＡ１領域のアナログ画像データを遮断し、スイッチングゲート１３１７によりＡ２領域のみのアナログ画像データを通過させることにより、Ａ２領域のアナログ画像データを入力する。

ＡＦＥ１３０５のＶｉｎ３は、スイッチングゲート１３１８によりＡ３領域のアナログ画像データを通過させることにより、Ａ３領域のアナログ画像データを入力する。ＡＦＥ１３０５のＶｉｎ４は、スイッチングゲート１３１３によりＡ３領域のアナログ画像データを遮断することで、Ａ４領域のアナログ画像データを入力する。

ＡＦＥ１３０６のＶｉｎ５は、スイッチングゲート１３１４によりＡ６領域のアナログ画像データを遮断することで、Ａ５領域のアナログ画像データのみを入力する。ＡＦＥ１３０２のＶｉｎ６は、スイッチングゲート１３１９によりＡ６領域のアナログ画像データを通過させることにより、Ａ６領域のアナログ画像データを入力する。

ＡＦＥ１３０７のＶｉｎ７では、スイッチングゲート１３１５によりＡ８領域のアナログ画像データを遮断し、スイッチングゲート１３２０によりＡ７領域のみのアナログ画像データを通過させることにより、Ａ７領域のアナログ画像データを入力する。ＡＦＥ１３０７のＶｉｎ８では、スイッチングゲート１３２１によりＡ８領域のアナログ画像データを通過させることにより、Ａ８領域のアナログ画像データを入力する。

次に、Ａ０サイズ読取モードの動作を説明する。図２１は、Ａ０サイズ読取モードにおけるＣＩＳ１３００～１３０３のアナログ画像データ出力のタイミングチャートを示す図である。図２２は、ＡＦＥへのアナログ画像データ入力のタイミングチャートを示す図である。図２３は、Ａ０サイズ読取モードにおけるＣＩＳ１３００～ＣＩＳ１３０３から出力されるアナログ画像データが、スイッチングゲート１３１２～１３２１を介してＡＦＥ１３０４～ＡＦＥ１３０７に入力されるまでの結線を示す図である。図２３では、ＣＩＳ１３００～ＣＩＳ１３０３は、図１４～図１７に示した構成をそれぞれ簡略化している。ＡＦＥ１３０４は２つの入力チャンネルを有しており、それぞれをＶｉｎ１、Ｖｉｎ２とする。ＡＦＥ１３０５は２つの入力チャンネルを有しており、それぞれをＶｉｎ３、Ｖｉｎ４とする。ＡＦＥ１３０６は２つの入力チャンネルを有しており、それぞれをＶｉｎ５、Ｖｉｎ６とする。ＡＦＥ１３０７は２つの入力チャンネルを有しており、それぞれをＶｉｎ７、Ｖｉｎ８とする。

Ａ０サイズ読取モードにおけるＣＩＳ１３００のアナログ画像データの出力について説明する。水平同期信号ＳＨが入力されると、ｓｔ端子がＨｉｇｈ固定になっているＣｈｉｐ１、Ｃｈｉｐ７のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１、Ｃｈｉｐ７のｎｅｘｔ信号が、それぞれＣｈｉｐ２、Ｃｈｉｐ８のｓｔ端子に入力され、Ｃｈｉｐ２、Ｃｈｉｐ８のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ２、Ｃｈｉｐ８のｎｅｘｔ信号が、それぞれＣｈｉｐ３、Ｃｈｉｐ９のｓｔ端子に入力され、Ｃｈｉｐ３、Ｃｈｉｐ９のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ３、Ｃｈｉｐ９のｎｅｘｔ信号が、それぞれＣｈｉｐ４、Ｃｈｉｐ１０のｓｔ端子に入力され、Ｃｈｉｐ４、Ｃｈｉｐ１０のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ４、Ｃｈｉｐ１０のｎｅｘｔ信号が、それぞれＣｈｉｐ５、Ｃｈｉｐ１１のｓｔ端子に入力され、Ｃｈｉｐ５、Ｃｈｉｐ１１のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ５、Ｃｈｉｐ１１のｎｅｘｔ信号が、それぞれＣｈｉｐ６、Ｃｈｉｐ１２のｓｔ端子に入力され、Ｃｈｉｐ６、Ｃｈｉｐ１２のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ６、Ｃｈｉｐ１２のｎｅｘｔ信号が出力され（接続先はオープン）、Ｖｏｕｔ１～Ｖｏｕｔ２はＨｉ－ｚになる。図２１のＶｏｕｔ１、Ｖｏｕｔ２は、上記のアナログ画像データの出力を示している。

Ａ０サイズ読取モードにおけるＣＩＳ１３０１のアナログ画像データの出力について説明する。Ａ０サイズ読取モードでは、タイミング信号生成部３０１は、ＭＯＤＥ選択信号をＬｏｗ固定で出力する。水平同期信号ＳＨが入力されると、ｓｔ端子がＨｉｇｈ固定になっているＣｈｉｐ１３、Ｃｈｉｐ１９のアナログ画像データの出力が開始される。なお、Ｃｈｉｐ１６とＣｈｉｐ２２のｓｔ端子には、ＯＲゲート１３０８、１３０９のそれぞれの出力によってＣｈｉｐ１５とＣｈｉｐ２１のｎｅｘｔ信号がそれぞれ入力される。そのため、この時点では、出力は開始されず、図２１に示すように、Ｖｏｕｔ４及びＶｏｕｔ６はＨｉ－ｚとなる。アナログ画像データの出力が終わると、Ｃｈｉｐ１３、Ｃｈｉｐ１９のｎｅｘｔ信号が、それぞれＣｈｉｐ１４、Ｃｈｉｐ２０のｓｔ端子に入力され、Ｃｈｉｐ１４、Ｃｈｉｐ２０のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１４、Ｃｈｉｐ２０のｎｅｘｔ信号が、それぞれＣｈｉｐ１５、Ｃｈｉｐ２１のｓｔ端子に入力され、Ｃｈｉｐ１５、Ｃｈｉｐ２１のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｖｏｕｔ３及びＶｏｕｔ５はＨｉ－ｚとなり、Ｃｈｉｐ１５、Ｃｈｉｐ２１のｎｅｘｔ信号が、ＯＲゲート１３０８、１３０９をそれぞれ介してＣｈｉｐ１６、Ｃｈｉｐ２２のｓｔ端子に入力される。そして、Ｃｈｉｐ１６、Ｃｈｉｐ２２のアナログ画像データの出力が開始される。つまり、Ｃｈｉｐ１６、Ｃｈｉｐ２２の出力開始のタイミング（言い換えると、Ｖｏｕｔ４とＶｏｕｔ６の出力開始のタイミング）がＡ２サイズ読取に対し、３ｃｈｉｐ分遅延して信号線上を伝送することになる。アナログ画像データの出力が終わると、Ｃｈｉｐ１６、Ｃｈｉｐ２２のｎｅｘｔ信号が、それぞれＣｈｉｐ１７、Ｃｈｉｐ２３のｓｔ端子に入力され、Ｃｈｉｐ１７、Ｃｈｉｐ２３のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１７、Ｃｈｉｐ２３のｎｅｘｔ信号が、それぞれＣｈｉｐ１８、Ｃｈｉｐ２４のｓｔ端子に入力され、Ｃｈｉｐ１８、Ｃｈｉｐ２４のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ１８、Ｃｈｉｐ２４のｎｅｘｔ信号が出力され（接続先はオープン）、Ｖｏｕｔ４及びＶｏｕｔ６はＨｉ－ｚになる。図２１のＶｏｕｔ３～Ｖｏｕｔ６は、上記のアナログ画像データの出力を示している。

Ａ０サイズ読取モードにおけるＣＩＳ１３０２のアナログ画像データの出力について説明する。Ａ０サイズ読取モードでは、タイミング信号生成部３０１は、ＭＯＤＥ選択信号をＬｏｗ固定で出力する。水平同期信号ＳＨが入力されると、ｓｔ端子がＨｉｇｈ固定になっているＣｈｉｐ２５、Ｃｈｉｐ３１のアナログ画像データの出力が開始される。なお、Ｃｈｉｐ２８とＣｈｉｐ３４のｓｔ端子には、ＯＲゲート１３１０、１３１１のそれぞれの出力によってＣｈｉｐ２７とＣｈｉｐ３３のｎｅｘｔ信号がそれぞれ入力される。そのため、この時点では、出力は開始されず、図２１に示すように、Ｖｏｕｔ８及びＶｏｕｔ１０はＨｉ－ｚとなる。アナログ画像データの出力が終わると、Ｃｈｉｐ２５、Ｃｈｉｐ３１のｎｅｘｔ信号が、それぞれＣｈｉｐ２６、Ｃｈｉｐ３２のｓｔ端子に入力され、Ｃｈｉｐ２６、Ｃｈｉｐ３２のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ２６、Ｃｈｉｐ３２のｎｅｘｔ信号が、それぞれＣｈｉｐ２７、Ｃｈｉｐ３３のｓｔ端子に入力され、Ｃｈｉｐ２７、Ｃｈｉｐ３３のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｖｏｕｔ７及びＶｏｕｔ９はＨｉ－ｚとなり、Ｃｈｉｐ２７、Ｃｈｉｐ３３のｎｅｘｔ信号が、ＯＲゲート１３１０、１３１１をそれぞれ介してＣｈｉｐ２８、Ｃｈｉｐ３４のｓｔ端子に入力される。そして、Ｃｈｉｐ２８、Ｃｈｉｐ３４のアナログ画像データの出力が開始される。つまり、Ｃｈｉｐ２８、Ｃｈｉｐ３４の出力開始のタイミング（言い換えると、Ｖｏｕｔ８とＶｏｕｔ１０の出力開始のタイミング）がＡ２サイズ読取に対し、３ｃｈｉｐ分遅延することになる。アナログ画像データの出力が終わると、Ｃｈｉｐ２８、Ｃｈｉｐ３４のｎｅｘｔ信号が、それぞれＣｈｉｐ２９、Ｃｈｉｐ３５のｓｔ端子に入力され、Ｃｈｉｐ２９、Ｃｈｉｐ３５のアナログ画像のデータ出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ２９、Ｃｈｉｐ３５のｎｅｘｔ信号が、それぞれＣｈｉｐ３０、Ｃｈｉｐ３６のｓｔ端子に入力され、Ｃｈｉｐ３０、Ｃｈｉｐ３６のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ３０、Ｃｈｉｐ３６のｎｅｘｔ信号が出力され（接続先はオープン）、Ｖｏｕｔ８及びＶｏｕｔ１０はＨｉ－ｚになる。図２１のＶｏｕｔ７～Ｖｏｕｔ１０は、上記のアナログ画像データの出力を示している。

Ａ０サイズ読取モードにおけるＣＩＳ１３０３のアナログ画像データの出力について説明する。水平同期信号ＳＨが入力されると、ｓｔ端子がＨｉｇｈ固定になっているＣｈｉｐ３７、Ｃｈｉｐ４３のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ３７、Ｃｈｉｐ４３のｎｅｘｔ信号が、それぞれＣｈｉｐ３８、Ｃｈｉｐ４４のｓｔ端子に入力され、Ｃｈｉｐ３８、Ｃｈｉｐ４４のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ３８、Ｃｈｉｐ４４のｎｅｘｔ信号が、それぞれＣｈｉｐ３９、Ｃｈｉｐ４５のｓｔ端子に入力され、Ｃｈｉｐ３９、Ｃｈｉｐ４５のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ３９、Ｃｈｉｐ４５のｎｅｘｔ信号が、それぞれＣｈｉｐ４０、Ｃｈｉｐ４６のｓｔ端子に入力され、Ｃｈｉｐ４０、Ｃｈｉｐ４６のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ４０、Ｃｈｉｐ４６のｎｅｘｔ信号が、それぞれＣｈｉｐ４１、Ｃｈｉｐ４７のｓｔ端子に入力され、Ｃｈｉｐ４１、Ｃｈｉｐ４７のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ４１、Ｃｈｉｐ４７のｎｅｘｔ信号が、それぞれＣｈｉｐ４２、Ｃｈｉｐ４８のｓｔ端子に入力され、Ｃｈｉｐ４２、Ｃｈｉｐ４８のアナログ画像データの出力が開始される。アナログ画像データの出力が終わると、Ｃｈｉｐ４２、Ｃｈｉｐ４８のｎｅｘｔ信号が出力され（接続先はオープン）、Ｖｏｕｔ７～Ｖｏｕｔ８はＨｉ－ｚになる。図２１のＶｏｕｔ１１、Ｖｏｕｔ１２は、上記のアナログ画像データの出力を示している。

Ａ０サイズ読取モードにおけるＡＦＥ１～ＡＦＥ４へのアナログ画像データの入力について説明する。

ＡＦＥ１３０４のＶｉｎ１は、スイッチングゲート１３１６によりＢ１領域のアナログ画像データを通過させることにより、Ｂ１領域のアナログ画像データを入力する。ＡＦＥ１３０４のＶｉｎ２は、スイッチングゲート１３１７によりＢ２領域のアナログ画像データを通過させることにより、Ｂ２領域のアナログ画像データを入力する。

ＡＦＥ１３０５のＶｉｎ３について、スイッチングゲート１３１２によりＡ１領域のアナログ画像データを通過させることでＡ１領域のアナログ画像データとＡ２領域のアナログ画像データがワイヤードオアされている。そして、ＡＦＥ１３０５のＶｉｎ３は、スイッチングゲート１３１８により、ワイヤードオアされたアナログ画像データを通過させることにより、Ａ１領域およびＡ２領域のアナログ画像データを時系列に入力する。ＡＦＥ１３０５のＶｉｎ４について、スイッチングゲート１３１３によりＡ３領域のアナログ画像データを通過させることでＡ３領域のアナログ画像データとＡ４領域のアナログ画像データがワイヤードオアされている。そして、ＡＦＥ１３０５のＶｉｎ４は、Ａ３領域およびＡ４領域のアナログ画像データを時系列に入力する。

ＡＦＥ１３０６のＶｉｎ５について、スイッチングゲート１３１４によりＡ６領域のアナログ画像データを通過させることでＡ５領域のアナログ画像データとＡ６領域のアナログ画像データがワイヤードオアされている。そして、ＡＦＥ１３０６のＶｉｎ５は、Ａ５領域およびＡ６領域のアナログ画像データを時系列に入力する。ＡＦＥ１３０６のＶｉｎ６について、スイッチングゲート１３１５によりＡ８領域のアナログ画像データを通過させることでＡ７領域のアナログ画像データとＡ８領域のアナログ画像データがワイヤードオアされている。そして、ＡＦＥ１３０６のＶｉｎ６は、スイッチングゲート１３１９により、ワイヤードオアされたアナログ画像データを通過させることにより、Ａ７領域およびＡ８領域のアナログ画像データを時系列に入力する。

ＡＦＥ１３０７のＶｉｎ７は、スイッチングゲート１３２０によりＢ３領域のアナログ画像データを通過させることにより、Ｂ３領域のアナログ画像データを入力する。ＡＦＥ１３０７のＶｉｎ８は、スイッチングゲート１３２１によりＢ４領域のアナログ画像データを通過させることにより、Ｂ４領域のアナログ画像データを入力する。

また、本実施形態において、スイッチングゲート１３１２、１３１３はＣＩＳ１３０１のＣＩＳ基板上に配置しても良く、スイッチングゲート１３１４、１３１５はＣＩＳ１３０２のＣＩＳ基板上に配置しても良い。なお、スイッチングゲート１３１２～１３１５は２入力１出力のスイッチを用いているが、１入力１出力のスイッチでも良い。また、ＣＩＳ１３００及びＣＩＳ１３０３はアナログ画像データの出力チャンネルを２ｃｈ有するが、ＣＩＳ１３０１またはＣＩＳ１３０２のようにアナログ画像データの出力チャンネルを４ｃｈ有し、且つ出力のタイミングを切り替えられる構成としても良い。

［動作フロー］
図２４は、本実施形態における画像読取装置１００のスキャン動作を示すフローチャートである。図２４の処理は、例えば、ＣＰＵ５１１がＲＯＭ５１２に記憶されたプログラムをＤＲＡＭ５１３に読み出して実行することにより実現される。Ｓ２００において、ＣＰＵ５１１は、ユーザーが画像読取装置１００の操作部１０４や外部装置５２０を介して入力した、読み取る原稿サイズについてのジョブを受け付ける。ここでのジョブとしては、スキャンした画像のコピーを含んでもよい。Ｓ２０１において、ＣＰＵ５１１は、受け付けたジョブに基づいて、Ａ２サイズの読取かＡ０サイズの読取のいずれの読取モードが選択されているかを判定する。Ａ２サイズの読取が選択されていると判定された場合（Ｓ２０１にてＹＥＳ）、Ｓ２０２へ進み、Ａ０サイズの読取が選択されていると判定された場合（Ｓ２０１にてＮＯ）、Ｓ２０４へ進む。

Ａ２サイズの読取が選択されていると判定された場合、Ｓ２０２において、ＣＰＵ５１１は、ＡＳＩＣ５１０のモードレジスタ（不図示）に“１”をライトする。Ｓ２０３において、ＡＳＩＣ５１０は、モードレジスタの設定に基づいてＭＯＤＥ選択信号にＨｉｇｈを出力し、Ｓ２０６において、読取動作を開始する。一方、Ａ０サイズの読取が選択されていると判定された場合、Ｓ２０４において、ＣＰＵ５１１は、ＡＳＩＣ５１０のモードレジスタ（不図示）に“０”をライトする。Ｓ２０５において、ＡＳＩＣ５１０は、ＡＳＩＣ５１０のモードレジスタの設定に基づいて、ＭＯＤＥ選択信号にＬｏｗを出力し、Ｓ２０６において、読取動作を開始する。

Ｓ２０７にて、ＣＩＳ１３００～ＣＩＳ１３０３は、設定された信号に応じて、各読取モードに対応したアナログ画像データを出力し、Ｓ２０８に進む。なお、Ｓ２０７の出力は、図１８及び図２１において説明したように実行される。

Ｓ２０８において、ＣＰＵ５１１は、受け付けたジョブに基づいて、Ａ２サイズの読取もしくはＡ０サイズの読取のいずれの読取モードが選択されているかを判定する。Ａ２サイズの読取が選択されていると判定された場合（Ｓ２０８にてＹＥＳ）、Ｓ２０９において、スイッチングゲート１３１２～１３２１にＭＯＤＥ選択信号がＨｉｇｈとして入力される。その結果、図２０に示すように、固定チャンネルＶｏｕｔ３、Ｖｏｕｔ５のアナログ画像データは、スイッチングゲート１３１２、１３１３で遮断される。そして、可変チャンネルＶｏｕｔ８、Ｖｏｕｔ１０のアナログ画像データは、スイッチングゲート１３１４、１３１５で遮断され、Ｓ２１１へ進む。一方、Ａ２サイズの読取が選択されていると判定された場合（Ｓ２０８にてＮＯ）、Ｓ２１０において、スイッチングゲート１３１２～１３２１にＭＯＤＥ選択信号がＬｏｗとして入力される。その結果、図２３に示すように、固定チャンネルＶｏｕｔ３、Ｖｏｕｔ５のアナログ画像データは、スイッチングゲート１３１２、１３１３をそれぞれ通過する。そして、可変チャンネルＶｏｕｔ８、Ｖｏｕｔ１０のアナログ画像データは、スイッチングゲート１３１４、１３１５をそれぞれ通過し、Ｓ２１１へ進む。

Ｓ２１１において、スイッチングゲート１３１６～１３２１に入力されるＭＯＤＥ選択信号の入力値に従い、スイッチングゲート１３１６～１３２１は、ＡＦＥ１３０４～ＡＦＥ１３０７に入力するアナログ画像データを選択する。そして、アナログ画像データがＡＦＥ１３０４～ＡＦＥ１３０７に入力され、Ｓ２１２へ進む。なお、Ｓ２０９～Ｓ２１１では、図１８～図２３において説明したような動作が行われる。

Ｓ２１２において、ＣＰＵ５１１は、ＣＩＳ１３００～１３０３から出力されたアナログ画像データをデジタル画像データに変換する。Ｓ２１３において、ＡＳＩＣ５１０は、Ｓ２１２にて変換されたデジタル画像データを用いて、各読取モードに対応した画像処理を行い、Ｓ２１４において、読取動作を終了する。その後、図２４の処理を終了する。

以上のように、大判原稿の読み取りに対応した画像読取装置１００において、専用の切替機能を持たないイメージセンサＩＣを用いたとしても、ＣＩＳの出力チャンネルをＡＦＥが持つ入力チャンネル全てに割り当てることができる。その結果、ＣＩＳのそれぞれの出力チャンネルから出力されたアナログ画像データを並列にＡＦＥの入力チャンネルに入力させることができる。そして、図１８及び図１９、図２１及び図２２に示すように、ＣＩＳの読取幅（例えばＡ０サイズ）よりも狭い原稿サイズ（例えばＡ２サイズ）を読み取る際の読取速度を、大きい原稿サイズの読取に比べて高速化することができる。

なお、本実施形態では、４ｃｈのＣＩＳを２個、２ｃｈのＣＩＳを２個構成しているがこれに限定するものではない。例えば、画像読取装置１００が対応可能な用紙のサイズ等に応じて、ＣＩＳの数やチャンネル数を変更するようにしても良い。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１００ 画像読取装置： ３０８、３０９、１３０、１３０１、１３０２、１３０３ ＣＩＳ： ３２１、１３２４ 結線制御部： ３１０、３１１、１３０４、１３０５、１３０６、１３０７ アナログ信号処理部： ５１０ ＡＳＩＣ： ５１１ ＣＰＵ： ５１２ ＲＯＭ： ５１３ ＤＲＡＭ

Claims (14)

1. 原稿を読み取ることにより アナログ信号を出力する第１読取手段と、前記第１読取手段と異なる第２読取手段と、
   前記第１読取手段と前記第２読取手段から出力されたアナログ信号をデジタル信号に変換する変換手段と、
   前記第１読取手段及び前記第２読取手段と前記変換手段との間の結線を制御する結線制御手段と、
   前記第１読取手段からのアナログ信号の出力を制御する出力制御手段と、を備え、
   第１読取モードにおいて、前記結線制御手段は、前記第１読取手段の複数の出力チャンネルから出力されたアナログ信号が前記変換手段の複数の入力チャンネルにそれぞれ入力されるよう、前記結線を制御し、
   前記第１読取モードと異なる第２読取モードにおいて、前記結線制御手段は、前記第１読取手段の前記複数の出力チャンネルから出力されたアナログ信号と前記第２読取手段の複数の出力チャンネルから出力されたアナログ信号が前記変換手段の前記複数の入力チャンネルに入力されるよう、前記結線を制御し、
   前記第２読取モードにおいて、前記出力制御手段は、前記変換手段の１つの入力チャンネルに入力される、前記第１読取手段の複数の出力チャンネルそれぞれからのアナログ信号の出力のタイミングをずらすようアナログ信号の出力を制御する、
   ことを特徴とする画像読取装置。
2. 前記結線制御手段は、信号線上に設けられ複数の入力信号において出力対象を切り替えるスイッチにより、前記結線を制御することを特徴とする請求項１に記載の画像読取装置。
3. 前記結線制御手段は、前記第１読取モードと前記第２読取モードのいずれであるかを示す信号を用いて、前記スイッチの切替えを行うことを特徴とする請求項２に記載の画像読取装置。
4. 前記第２読取モードにおける前記出力制御手段により制御されるアナログ信号は、前記変換手段の１つの入力チャンネルに対してワイヤードオアで接続された信号線上を伝送されることを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
5. 前記第１読取手段は、複数のチップを有し、
   前記複数のチップは、出力チャンネルに対応するようにグループ化され、グループごとにアナログ信号の出力のタイミングが制御されることを特徴とする請求項１乃至４のいずれか１項に記載の画像読取装置。
6. 前記第２読取モードにおいて、前記グループ化された複数のチップは、第１チップからアナログ信号が出力された後、前記第１チップに隣接する第２チップからアナログ信号の出力が開始されるように構成されていることを特徴とする請求項５に記載の画像読取装置。
7. 前記出力制御手段は、前記第２読取モードにおいて、前記グループ化された第１グループのチップのうち最終のチップからアナログ信号が出力された後、前記第１グループに隣接する第２グループのチップのうち先頭のチップからアナログ信号を出力させることを特徴とする請求項６に記載の画像読取装置。
8. 前記第１読取モードにおいて、前記グループ化された複数のチップは、第１チップからのアナログ信号の出力と、前記第１チップに隣接する第２チップからのアナログ信号の出力とが、並行して開始されるよう構成されていることを特徴とする請求項５に記載の画像読取装置。
9. 前記第１読取モードと前記第２読取モードのいずれであるかを示す信号のレベルと、前記最終のチップからアナログ信号が出力されたことを示す信号のレベルとの論理和の信号のレベルに基づいて、前記第２グループのチップのうち前記先頭のチップからアナログ信号が出力されることを特徴とする請求項７に記載の画像読取装置。
10. 前記出力制御手段は、前記第１読取モードと前記第２読取モードのいずれであるかを示す信号のレベルを変更することにより、前記第２グループのチップのうち前記先頭のチップからのアナログ信号の出力のタイミングを制御することを特徴とする請求項９に記載の画像読取装置。
11. 前記第１読取手段及び前記第２読取手段は、コンタクトイメージセンサであることを特徴とする請求項１乃至１０のいずれか１項に記載の画像読取装置。
12. 前記第１読取手段は、前記原稿の第１面を読み取る際に用いられ、前記第２読取手段は、前記原稿の前記第１面の裏側の第２面を読み取る際に用いられることを特徴とする請求項１乃至１１のいずれか１項に記載の画像読取装置。
13. 前記第１読取手段は、第１サイズ及び前記第１サイズより大きい第２サイズの原稿を読み取る際に用いられ、前記第２読取手段は、前記第１サイズの原稿を読み取る際には用いられず、前記第２サイズの原稿を読み取る際に用いられることを特徴とする請求項１乃至１１のいずれか１項に記載の画像読取装置。
14. 前記結線制御手段は、
    前記第１読取モードにおいて、前記第１読取手段の第１出力チャンネルから出力されたアナログ信号が前記変換手段の第１入力チャンネルに入力され、前記第１読取手段の第２出力チャンネルから出力されたアナログ信号が前記変換手段の第２入力チャンネルに入力され、前記第１読取手段の第３出力チャンネルから出力されたアナログ信号が前記変換手段の第３入力チャンネルに入力され、前記第１読取手段の第４出力チャンネルから出力されたアナログ信号が前記変換手段の第４入力チャンネルに入力されるよう、前記結線を制御し、
    前記第２読取モードにおいて、前記第１読取手段の前記第１出力チャンネルから出力されたアナログ信号と前記第２出力チャンネルから出力されたアナログ信号とが前記変換手段の前記第１入力チャンネルに入力され、前記第１読取手段の前記第３出力チャンネルから出力されたアナログ信号と前記第４出力チャンネルから出力されたアナログ信号とが前記変換手段の前記第２入力チャンネルに入力され、前記第２読取手段の第１出力チャンネルから出力されたアナログ信号が前記変換手段の前記第３入力チャンネルに入力され、前記第２読取手段の第２出力チャンネルから出力されたアナログ信号が前記変換手段の前記第４入力チャンネルに入力されるよう、前記結線を制御する、
    ことを特徴とする請求項１乃至１３のいずれか１項に記載の画像読取装置。

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