JP2021190578A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2021190578A
JP2021190578A JP2020095132A JP2020095132A JP2021190578A JP 2021190578 A JP2021190578 A JP 2021190578A JP 2020095132 A JP2020095132 A JP 2020095132A JP 2020095132 A JP2020095132 A JP 2020095132A JP 2021190578 A JP2021190578 A JP 2021190578A
Authority
JP
Japan
Prior art keywords
layer
concentration
semiconductor device
recess
threshold voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020095132A
Other languages
English (en)
Other versions
JP7331783B2 (ja
Inventor
徹 岡
Toru Oka
幸久 上野
Yukihisa Ueno
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2020095132A priority Critical patent/JP7331783B2/ja
Priority to US17/241,827 priority patent/US20210376127A1/en
Publication of JP2021190578A publication Critical patent/JP2021190578A/ja
Application granted granted Critical
Publication of JP7331783B2 publication Critical patent/JP7331783B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】しきい値電圧を高めつつ、オン抵抗を低減可能な半導体装置の製造方法を提供する。【解決手段】基板１１０上に、ＭＯＣＶＤ法によって、第１ｎ層１２０、第１ｐ層１３１、第２ｐ層１３２、第２ｎ層１４０を順に積層することで形成する。ここで第２ｐ層１３２は、第１ｐ層１３１よりもＭｇ濃度が高い層とし、Ｍｇ濃度を６×１０18／ｃｍ3以上とする。Ｍｇ濃度をこのように設定すれば、しきい値電圧は第２ｐ層１３２のＭｇ濃度でほぼ決めることができ、第１ｐ層１３１のＭｇ濃度には依存しなくなる。そこで、第１ｐ層１３１についてはＭｇ濃度を６×１０18／ｃｍ3より低くすることでチャネル抵抗の低減、すなわちオン抵抗の軽減を図っている。【選択図】図１

Description

本発明は、III 族窒化物半導体または酸化ガリウム系半導体からなる半導体装置の製造方法に関するものである。
電界効果トランジスタ（ＦＥＴ）においては、ボディ層を貫通してドリフト層に達する溝であるトレンチを設け、トレンチの底面、側面を覆うようにしてゲート絶縁膜を設け、そのゲート絶縁膜を介してトレンチの底面、側面にゲート電極を設けたトレンチゲート構造が知られている（特許文献１参照）。ＧａＮでは、イオン注入によるｐ型領域の形成方法が十分には確立されておらず困難である。そのため、ＧａＮ系のＦＥＴでは、一般的にｐ型領域をエピタキシャル成長による層構造にて形成しており、トレンチをドライエッチングにより形成してトレンチゲート構造としている。Ｇａ2 Ｏ3 についてもイオン注入によるｐ型領域の形成が困難であり、同様の構造をとる必要がある。
特開２００９−１１７８２０号公報
しかし、ドライエッチングでトレンチを形成すると、エッチングで露出したトレンチの側面にエッチングダメージが入ってしまう。エッチングダメージは露出した側面のアクセプタ濃度を低下させる。そのため、トレンチの側面に形成されるゲートチャネルのしきい値電圧が低下してしまう問題があった。
ボディ層のアクセプタ濃度を高くすることでしきい値電圧を高めることは可能であるが、ボディ層のアクセプタ濃度を高くするとチャネルの移動度が低下し、チャネル抵抗が大きくなる、すなわちオン抵抗が大きくなるという問題があった。
そこで本発明の目的は、しきい値電圧を高めつつ、オン抵抗を低減可能な半導体装置の製造方法を実現することである。
本発明は、第１ｎ層、ｐ層、第２ｎ層が順に積層されたIII 族窒化物半導体または酸化ガリウム系半導体からなる半導体層と、を有し、トレンチゲート構造のトランジスタである半導体装置の製造方法において、ｐ層を複数の層で構成し、その複数の層のうち最もアクセプタ濃度が高い層を高濃度層として、高濃度層のアクセプタ濃度を６×１０18／ｃｍ3 以上とし、ｐ層のうち高濃度層以外の層のアクセプタ濃度を６×１０18／ｃｍ3 より低くし、高濃度層のアクセプタ濃度によってしきい値電圧の値を所望の値に制御する、ことを特徴とする半導体装置の製造方法である。
高濃度層の厚さは、０．０５μｍ以上０．２μｍ以下とすることが好ましい。また、高濃度層のアクセプタ濃度は、１×１０20／ｃｍ3 以下とすることが好ましい。
高濃度層は、ｐ層の最上層であってもよいし、最下層であってもよい。ｐ層は、第１ｎ層に接し、アクセプタ濃度が高濃度層以外の層のアクセプタ濃度よりも高く６×１０18／ｃｍ3 以下である層をさらに有していてもよい。
本発明では、ｐ層をアクセプタ濃度の異なる複数の層で構成し、その複数の層のうち最もアクセプタ濃度が高い層のアクセプタ濃度は、６×１０18／ｃｍ3 以上とし、ｐ層のうち高濃度層以外の層のアクセプタ濃度は６×１０18／ｃｍ3 より低くしている。そのため、しきい値電圧を高めつつ、チャネル抵抗を低減できる、すなわち、オン抵抗を低減可能である。
実施例１の半導体装置の構成を示した図。 変形例の半導体装置の構成を示した図。 実施例１の半導体装置の製造工程を示した図。 実施例２の半導体装置の製造工程を示した図。 変形例の半導体装置の構成を示した図。 変形例の半導体装置の構成を示した図。 実施例３の半導体装置の構成を示した図。 変形例の半導体装置の構成を示した図。 実施例１〜３および比較例１〜３の半導体装置のＩｄ−Ｖｇ特性を示したグラフ。 実施例１〜３および比較例１〜３の半導体装置のＩｄ−Ｖｇ特性を示したグラフ。 実施例１〜３および比較例１〜３の半導体装置の特性を比較した表。
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
図１は、実施例１の半導体装置の構成を示した図である。図１のように、実施例１の半導体装置は、トレンチゲート構造の縦型ＭＩＳＦＥＴであり、基板１１０と、第１ｎ層１２０と、ｐ層１３０と、第２ｎ層１４０と、トレンチＴ１と、リセスＲ１と、ゲート絶縁膜Ｆ１と、ゲート電極Ｇ１と、ソース電極Ｓ１と、ボディ電極Ｂ１と、ドレイン電極Ｄ１と、を有している。
基板１１０は、ｃ面を主面とするＳｉドープのｎ−ＧａＮからなる平板状の基板である。基板１１０の厚さは、たとえば３００μｍ、Ｓｉ濃度は、たとえば１×１０18／ｃｍ3 である。ｎ−ＧａＮ以外にも、導電性を有しIII 族窒化物半導体の成長基板となる任意の材料の基板を用いることができる。たとえば、ＺｎＯ、Ｓｉなどを用いることも可能である。ただし、格子整合性の点から、本実施例のようにＧａＮ基板を用いることが望ましい。また、実施例１ではｎ型不純物としてＳｉを用いているが、Ｓｉ以外を用いてもよい。たとえばＧｅ、Ｏなどを用いることができる。
第１ｎ層１２０は、基板１１０上に積層されたＳｉドープのｎ−ＧａＮ層である。第１ｎ層１２０の厚さは、たとえば１０μｍ、Ｓｉ濃度は、たとえば８×１０15／ｃｍ3 である。
ｐ層１３０は、第１ｎ層１２０上に積層されたＭｇドープのｐ−ＧａＮ層である。ｐ層１３０は、第１ｐ層１３１、第２ｐ層１３２が順に積層された２層の構造である。なお、実施例１ではｐ型不純物としてＭｇを用いているが、Ｍｇ以外を用いてもよい。たとえばＢｅ、Ｚｎなどを用いることができる。
第１ｐ層１３１は、第２ｐ層１３２よりもＭｇ濃度が低い層である。第１ｐ層１３１の厚さは、たとえば０．５５μｍ、Ｍｇ濃度は、たとえば２×１０18／ｃｍ3 である。ｐ層１３０を構成する層のうち、第１ｐ層１３１のＭｇ濃度を低くすることにより、チャネルの移動度低減を抑制することができ、オン抵抗の増加を抑制することができる。
第１ｐ層１３１のＭｇ濃度は、６×１０18／ｃｍ3 より低ければ任意であるが、３×１０18／ｃｍ3 以下とすることが好ましい。よりオン抵抗を低減することができる。
第２ｐ層１３２は、第１ｐ層１３１よりもＭｇ濃度が高い層である。第２ｐ層１３２は、しきい値電圧を高めるために設けた層である。第２ｐ層１３２の厚さは、たとえば０．１５μｍ、Ｍｇ濃度は、たとえば１×１０19／ｃｍ3 である。
ｐ層１３０を第１ｐ層１３１、第２ｐ層１３２の２層構成とする理由の詳細は次の通りである。
ＦＥＴでは、しきい値電圧はボディ層であるｐ層１３０のＭｇ濃度によって決まる。実施例１の半導体装置のように、半導体層をＧａＮとする縦型ＦＥＴでは、イオン注入によるｐ型領域の形成、すなわちボディ層の形成は難しい。そのため、実施例１の半導体装置では、ｐ層１３０を含む層構造を結晶成長により積層形成した後、ドライエッチングによってトレンチＴ１を形成してトレンチゲート構造を形成している。
しかし、トレンチＴ１をドライエッチングにより形成すると、トレンチＴ１の底面および側面にはエッチングダメージが生じ、そのエッチングダメージによってアクセプタ濃度が低下する。その結果、しきい値電圧が低下してしまう。
そこで実施例１では、ｐ層１３０を２層で構成し、２層のうち一方の層（第２ｐ層１３２）について、Ｍｇ濃度を６×１０18／ｃｍ3 以上としている。Ｍｇ濃度をこのように設定すれば、しきい値電圧はアクセプタ濃度が高い方である第２ｐ層１３２のＭｇ濃度でほぼ決まり、第１ｐ層１３１のＭｇ濃度には依存しなくなる。そこで、第１ｐ層１３１についてはＭｇ濃度を６×１０18／ｃｍ3 より低くすることでオン抵抗の軽減を図っている。
また、実施例１の半導体装置では、リセスＲ１をドライエッチングによって形成するためエッチングダメージが生じ、ｐ層１３０とボディ電極Ｂ１との接触抵抗が増加する。しかし、ボディ電極Ｂ１と接する層である第２ｐ層１３２のＭｇ濃度を高くすることで、ボディ電極Ｂ１の接触抵抗の低減を図っている。接触抵抗が低くなると、ｐ層１３０に発生するホールを効率的に引き抜くことができ、アバランシェ耐量の向上を図ることができる。
第２ｐ層１３２のＭｇ濃度は上記値に限らず、６×１０18／ｃｍ3 以上であればよい。６×１０18／ｃｍ3 以上であれば、ｐ層１３０の他の層のＭｇ濃度を６×１０18／ｃｍ3 より低くしてもしきい値電圧に影響がなく、アクセプタ濃度が高い方である第２ｐ層１３２のＭｇ濃度でしきい値電圧をほぼ決めることができ、しきい値電圧を高めることができる。そのため、より確実にノーマリオフ動作をさせることができる。ただし１×１０20／ｃｍ3 以下とすることが好ましい。第２ｐ層１３２上に形成される第２ｎ層１４０の結晶品質の劣化や電子濃度の低下を抑制することができる。より好ましくは８×１０18／ｃｍ3 以上８×１０19／ｃｍ3 以下、さらに好ましくは１×１０19／ｃｍ3 以上５×１０19／ｃｍ3 以下である。
第２ｐ層１３２の厚さは、０．０５μｍ以上０．２μｍ以下とすることが好ましい。０．０５μｍ以上とすることにより、所望のしきい値電圧とすることができる。また、０．２μｍ以下とすることにより、オン抵抗の増加を極力抑制することができる。
第２ｎ層１４０は、ｐ層１３０上に積層されたＳｉドープのｎ−ＧａＮ層である。第２ｎ層１４０の厚さは、たとえば０．２μｍ、Ｓｉ濃度は、たとえば３×１０18／ｃｍ3 である。
トレンチＴ１は、第２ｎ層１４０表面の所定位置に形成された溝であり、第２ｎ層１４０およびｐ層１３０を貫通して第１ｎ層１２０に達する深さである。トレンチＴ１の底面には第１ｎ層１２０が露出し、トレンチＴ１の側面には第１ｎ層１２０、ｐ層１３０、第２ｎ層１４０が露出する。このトレンチＴ１の側面に露出するｐ層１３０の側面が、実施例１のＦＥＴのチャネルとして動作する領域である。
ゲート絶縁膜Ｆ１は、トレンチＴ１の底面、側面、第２ｎ層１４０表面（ソース電極Ｓ１の形成領域は除く）にわたって連続して膜状に設けられている。ゲート絶縁膜Ｆ１は、ＳｉＯ2 からなる。ゲート絶縁膜Ｆ１の厚さは、たとえば８０ｎｍである。
なお、ゲート絶縁膜Ｆ１はＳｉＯ2 に限らず、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＺｒＯＮ、などを用いることもできる。また単層である必要もなく、複数の層で構成されていてもよい。たとえば、ＳｉＯ2 ／Ａｌ2 Ｏ3 、ＳｉＯ2 ／ＺｒＯＮ／Ａｌ2 Ｏ3 、などを用いることができる。ここで「／」は積層を意味し、Ａ／ＢはＡ、Ｂの順に積層された構造であることを意味する。以下材料の説明において同様である。
ゲート電極Ｇ１は、ゲート絶縁膜Ｆ１を介して、トレンチＴ１の底面、側面、トレンチの上面に連続して膜状に設けられている。ゲート電極Ｇ１は、ＴｉＮからなる。
リセスＲ１は、第２ｎ層１４０表面の所定位置に設けられた溝であり、第２ｎ層１４０を貫通して第２ｐ層１３２に達する深さであり、第１ｐ層１３１までは達していない。リセスＲ１の底面には第２ｐ層１３２が露出し、側面には第２ｐ層１３２、第２ｎ層１４０が露出する。リセスＲ１はドライエッチングにより形成されているため、リセスＲ１底面にはエッチングダメージが生じている。
リセスＲ１の深さは、その底面に第２ｐ層１３２が露出し、第１ｐ層１３１が露出しない深さであれば任意であるが、リセスＲ１底面から第２ｐ層１３２と第１ｐ層１３１との界面までの厚さＨ（すなわちリセスＲ１により第２ｐ層１３２が露出する領域における第２ｐ層１３２の厚さ）が０．０５μｍ以上となるようにリセスＲ１の深さを設定することが好ましい。このようにリセスＲ１の深さを設定することにより、ボディ電極Ｂ１とｐ層１３０との接触抵抗を十分に低減することができる。
ボディ電極Ｂ１は、リセスＲ１の底面に設けられていて、リセスＲ１底面に露出する第２ｐ層１３２に接している。ボディ電極Ｂ１は、Ｎｉからなる。リセスＲ１底面にはエッチングダメージが存在するためにリセスＲ１底面のアクセプタ濃度が低下しているが、そのエッチングダメージを受ける第２ｐ層１３２のＭｇ濃度を第１ｐ層１３１よりも高くしているため、ボディ電極Ｂ１とｐ層１３０の接触抵抗を低減することができる。
なお、リセスＲ１の深さを第１ｐ層１３１に達する深さとし、ボディ電極Ｂ１をリセスＲ１の底面に露出する第１ｐ層１３１に接して設けてもよい（図２参照）。この場合も実施例１と同様にしきい値電圧を高めつつ、オン抵抗を低減することができる。ただし、ボディ電極Ｂ１とｐ層１３０との接触抵抗を低減し、アバランシェ耐量の向上を図る点からは実施例１のようにボディ電極Ｂ１をＭｇ濃度が高い第２ｐ層１３２に接して設けることが好ましい。
ソース電極Ｓ１は、ボディ電極Ｂ１上、第２ｎ層１４０上にわたって連続的に設けられている。ソース電極Ｓ１は、Ｔｉ／Ａｌからなる。
ドレイン電極Ｄ１は、基板１１０の裏面に設けられている。ドレイン電極Ｄ１は、ソース電極Ｓ１と同一材料であり、Ｔｉ／Ａｌからなる。
以上、実施例１の半導体装置では、ｐ層１３０を第１ｐ層１３１と、第１ｐ層１３１よりもＭｇ濃度の高い第２ｐ層１３２の２層構造とし、第２ｐ層１３２のＭｇ濃度を６×１０18／ｃｍ3 以上としている。これにより、実施例１の半導体装置のしきい値電圧を高めることができる。また、第１ｐ層１３１のＭｇ濃度を低くしてもしきい値電圧が低下しないので、第１ｐ層１３１のＭｇ濃度を６×１０18／ｃｍ3 より低くしてチャネル抵抗低減を図ることができる。このように、実施例１のｐ層１３０の構造によれば、しきい値電圧を高めつつ、チャネル抵抗を低減、すなわちオン抵抗を低減することができる。
次に、実施例１の半導体装置の製造方法について、図３を参照に説明する。
まず、基板１１０上に、ＭＯＣＶＤ法によって、第１ｎ層１２０、第１ｐ層１３１、第２ｐ層１３２、第２ｎ層１４０を順に積層することで形成する（図３（ａ）参照）。ＭＯＣＶＤ法において、窒素源は、アンモニア、Ｇａ源は、トリメチルガリウム（Ｇａ（ＣＨ3 ）3 ：ＴＭＧ）、ｎ型ドーパントガスは、シラン（ＳｉＨ4 ）、ｐ型ドーパントガスは、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ5 Ｈ5 ）2 ：ＣＰ2 Ｍｇ）である。キャリアガスは水素である。ＭＯＣＶＤ法以外の結晶成長方法を用いてもよく、たとえばＭＢＥ、ＣＢＥなどの方法を用いることができる。
ｐ層１３０を第１ｐ層１３１と、第１ｐ層１３１よりもＭｇ濃度の高い第２ｐ層１３２の２層に形成し、第２ｐ層１３２のＭｇ濃度が６×１０18／ｃｍ3 以上となるように形成し、第１ｐ層１３１のＭｇ濃度を第２ｐ層１３２よりも低くしているので、しきい値電圧を高めつつオン抵抗を低減することができる。また、第２ｐ層１３２のＭｇ濃度の制御によってしきい値電圧が所望の値となるように制御することができる。たとえば、ノーマリオフ（しきい値電圧が０Ｖより大きな値）となるようにしきい値電圧を制御することができる。
次に、第２ｎ層１４０表面の所定位置をドライエッチングすることで、トレンチＴ１およびリセスＲ１を形成する（図３（ｂ）参照）。トレンチＴ１の形成後にリセスＲ１を形成してもよいし、リセスＲ１の形成後にトレンチＴ１を形成してもよい。ドライエッチングには、塩素系ガスを用いる。たとえば、Ｃｌ2 、ＳｉＣｌ4 、ＢＣｌ3 である。また、ドライエッチングは、ＩＣＰエッチングなど任意の方式を用いることができる。このドライエッチングにより、トレンチＴ１、リセスＲ１の側面および底面にはエッチングダメージが生じる。実施例１の半導体装置のように、半導体層をＧａＮとする縦型ＦＥＴでは、イオン注入によるｐ型領域の形成、すなわちボディ層（ｐ層１３０）の形成は難しい。そのため、ｐ層１３０を含む層構造を結晶成長により積層形成した後、ドライエッチングによってトレンチＴ１を形成してトレンチゲート構造を形成する。
トレンチＴ１、リセスＲ１の形成後、側面をウェットエッチングしてドライエッチングによるダメージ層を除去してもよい。ウェットエッチング溶液には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）、ＮａＯＨ（水酸化ナトリウム）、ＫＯＨ（水酸化カリウム）、Ｈ3 ＰＯ4 （リン酸）などを用いることができる。なお、トレンチＴ１、リセスＲ１の底面はＧａＮのｃ面であるためほとんどエッチングされず、ダメージ層は十分に除去されず、エッチングダメージが残存する。そのため、ウェットエッチングした場合であってもしきい値電圧は十分に回復しない。
次に、窒素雰囲気で加熱することにより、ｐ層１３０のｐ型化を行う。リセスＲ１の底面やトレンチＴ１の側面に露出したｐ層１３０から効率的に水素が抜け出すため、ｐ層１３０中のＭｇの活性化を効率的に行うことができる。
次に、トレンチＴ１の底面、側面、および第２ｎ層１４０表面に連続して、ＡＬＤ法によってＳｉＯ2 からなるゲート絶縁膜Ｆ１を形成する（図３（ｃ）参照）。ＡＬＤ法を用いることで、トレンチＴ１による段差があっても均一な厚さに形成することができる。なお、実施例１では段差被覆性の高さからＡＬＤ法を用いてゲート絶縁膜Ｆ１を形成しているが、スパッタやＣＶＤ法などによって形成してもよい。
次に、リフトオフ法を用いてリセスＲ１底面にボディ電極Ｂ１を形成する（図３（ｄ）参照）。ここで、リセスＲ１をドライエッチングにより形成しているので、リセスＲ１底面にエッチングダメージが生じる。このエッチングダメージによりリセスＲ１底面のアクセプタ濃度は低下する。しかし、そのエッチングダメージを受ける第２ｐ層１３２のＭｇ濃度を第１ｐ層１３１よりも高くしているため、アクセプタ濃度の低下を補うことができ、ボディ電極Ｂ１とｐ層１３０の接触抵抗を低減することができる。
次に、リフトオフ法を用いて、ソース電極Ｓ１、ゲート電極Ｇ１を形成し、さらに基板１１０裏面全面にドレイン電極Ｄ１を形成する。以上によって、図１に示す実施例１の半導体装置が製造される。
図４は実施例２の半導体装置の構成を示した図である。実施例２の半導体装置は、実施例１において第１ｎ層１２０と第１ｐ層１３１の間に第３ｐ層２３１をさらに設けた構造である。つまり、ｐ層１３０を、第３ｐ層２３１、第１ｐ層１３１、第２ｐ層１３２の順に積層させた３層構造のｐ層２３０に置き換えたものである。他の構成は実施例１と同様である。
第３ｐ層２３１は、ｐ層２３０を構成する複数の層のうち最下層であり、第１ｎ層１２０に接している。第３ｐ層２３１のＭｇ濃度は、第１ｐ層１３１のＭｇ濃度よりも高く、第２ｐ層１３２のＭｇ濃度以下である。第１ｐ層１３１のＭｇ濃度よりも高くすることで、ｐ層２３０への空乏層の広がりを小さくすることができ、ゲート絶縁膜Ｆ１の劣化を抑制することができる。また、第２ｐ層１３２のＭｇ濃度以下とすることで、チャネル抵抗の増加、オン抵抗の増加を抑制することができる。第３ｐ層２３１の厚さは、たとえば０．１μｍ、Ｍｇ濃度は、たとえば６×１０18／ｃｍ3 である。
第３ｐ層２３１の厚さは、０．１μｍ以上０．２μｍ以下とすることが好ましい。この範囲であれば、ゲート絶縁膜Ｆ１の劣化抑制とオン抵抗の増加抑制とをより効果的に両立させることができる。
なお、実施例２では、リセスＲ１の深さを第２ｐ層１３２に達する深さとしてボディ電極Ｂ１を第２ｐ層１３２に接して設けているが、第１ｐ層１３１に接して設けてもよいし（図５参照）、第３ｐ層２３１に接して設けてもよい（図６参照）。ただし、ボディ電極Ｂ１とｐ層１３０との接触抵抗を低減し、アバランシェ耐量の向上を図る点からは、最もＭｇ濃度が高い第２ｐ層１３２に接して設けることが好ましい。
以上、実施例２によれば、実施例１と同様にしきい値電圧を高めつつ、オン抵抗を低減することができ、またゲート絶縁膜Ｆ１の劣化を抑制することができる。
図７は、実施例３の半導体装置の構成を示した図である。実施例３の半導体装置は、実施例１においてｐ層１３０、リセスＲ１、ボディ電極Ｂ１を、ｐ層３３０、リセスＲ２、ボディ電極Ｂ２にそれぞれ置き換えたものであり、他の構成は実施例１と同様である。
ｐ層３３０は、第１ｎ層１２０上に積層されたＭｇドープのｐ−ＧａＮ層である。ｐ層３３０は、第１ｐ層３３１、第２ｐ層３３２が順に積層された２層の構造である。
第１ｐ層３３１は、第２ｐ層３３２よりもＭｇ濃度が高い層であり、第１ｎ層１２０に接している。第１ｐ層３３１は、しきい値電圧を高めるために設けた層である。また、ｐ層３３０への空乏層の広がりを小さくし、ゲート絶縁膜Ｆ１の劣化を抑制するための層である。つまり、実施例３における第１ｐ層３３１は、実施例１における第２ｐ層１３２と、実施例２における第３ｐ層２３１の両方の機能を持たせた層である。第１ｐ層３３１の厚さは、たとえば０．１μｍ、Ｍｇ濃度は、たとえば６×１０18／ｃｍ3 である。
第１ｐ層３３１のＭｇ濃度は上記値に限らず、６×１０18／ｃｍ3 以上であればよい。６×１０18／ｃｍ3 以上であれば、他の層のＭｇ濃度を６×１０18／ｃｍ3 より低くしてもしきい値電圧に影響がなく、第１ｐ層３３１のＭｇ濃度でしきい値電圧をほぼ決めることができ、しきい値電圧を高めることができる。そのため、より確実にノーマリオフ動作をさせることができる。また、ｐ層３３０への空乏層の広がりを小さくすることができ、ゲート絶縁膜Ｆ１の劣化を抑制することができる。ただし１×１０20／ｃｍ3 以下とすることが好ましい。第１ｐ層３３１上に形成される第２ｎ層１４０の結晶品質の劣化や電子濃度の低下を抑制することができる。より好ましくは８×１０18／ｃｍ3 以上８×１０19／ｃｍ3 以下、さらに好ましくは１×１０19／ｃｍ3 以上５×１０19／ｃｍ3 以下である。
第１ｐ層３３１の厚さは、０．０５μｍ以上０．２μｍ以下とすることが好ましい。０．０５μｍ以上とすることにより、所望のしきい値電圧とすることができるとともに、ｐ層３３０への空乏層の広がりを小さくすることができ、ゲート絶縁膜Ｆ１の劣化を抑制することができる。また、０．２μｍ以下とすることにより、オン抵抗の増加を極力抑制することができる。
第２ｐ層３３２は、第１ｐ層３３１よりもＭｇ濃度が低い層である。第２ｐ層３３２の厚さは、たとえば０．６μｍ、Ｍｇ濃度は、たとえば２×１０18／ｃｍ3 である。ｐ層３３０を構成する層のうち、第２ｐ層３３２のＭｇ濃度を低くすることにより、チャネル抵抗の増加を抑制することができ、オン抵抗の増加を抑制することができる。
第２ｐ層３３２のＭｇ濃度は、６×１０18／ｃｍ3 より低ければ任意であるが、３×１０18／ｃｍ3 以下とすることが好ましい。よりオン抵抗を低減することができる。
リセスＲ２は、第２ｎ層１４０表面の所定位置に設けられた溝であり、第２ｎ層１４０および第２ｐ層３３２を貫通して第１ｐ層３３１に達する深さであり、第１ｎ層１２０までは達していない。リセスＲ２の底面には第１ｐ層３３１が露出し、側面には第１ｐ層３３１、第２ｐ層３３２、第２ｎ層１４０が露出する。リセスＲ２はドライエッチングにより形成されているため、リセスＲ２底面にはエッチングダメージが生じている。
リセスＲ２の深さは、その底面に第１ｐ層３３１が露出し、第１ｎ層１２０が露出しない深さであれば任意であるが、リセスＲ２底面から第１ｐ層３３１と第１ｎ層１２０との界面までの厚さＨ（すなわちリセスＲ２により第１ｐ層３３１が露出する領域における第１ｐ層３３１の厚さ）が０．０５μｍ以上となるようにリセスＲ２の深さを設定することが好ましい。このようにリセスＲ２の深さを設定することにより、ボディ電極Ｂ２とｐ層３３０との接触抵抗を十分に低減することができる。
ボディ電極Ｂ２は、リセスＲ２の底面に設けられていて、リセスＲ２底面に露出する第１ｐ層３３１に接している。ボディ電極Ｂ２は、Ｎｉからなる。リセスＲ２底面にはエッチングダメージが存在し、リセスＲ２底面のアクセプタ濃度が低下しているが、そのエッチングダメージを受ける第１ｐ層３３１のＭｇ濃度を第２ｐ層３３２よりも高くしているため、ボディ電極Ｂ２とｐ層１３０の接触抵抗を低減することができる。
なお、リセスＲ２の深さを第２ｐ層３３２に達する深さとし、ボディ電極Ｂ２をリセスＲ２の底面に露出する第２ｐ層３３２に接して設けてもよい（図８参照）。この場合も実施例３と同様にしきい値電圧を高めつつ、オン抵抗を低減することができる。ただし、ボディ電極Ｂ２とｐ層３３０との接触抵抗を低減し、アバランシェ耐量の向上を図る点からは実施例３のようにボディ電極Ｂ２をＭｇ濃度が高い第１ｐ層３３１に接して設けることが好ましい。
以上、実施例３によれば、実施例２と同様に、しきい値電圧を高めつつ、オン抵抗を低減することができ、またゲート絶縁膜Ｆ１の劣化を抑制することができる。
次に、実施例１〜３の半導体装置に関する実験結果について説明する。
図９、１０は、実施例１〜３および比較例１〜３の半導体装置について、Ｉｄ−Ｖｇ特性を測定した結果を示したグラフである。図９は縦軸のドレイン電流Ｉｄを対数表示したもの、図１０は線形表示したものである。ドレイン電圧Ｖｄは０．５Ｖとした。比較例１〜３はｐ層１３０、２３０、および３３０を単層としたものであり、Ｍｇ濃度をそれぞれ替えたものである。それ以外の構成は実施例１〜３と同様である。比較例１〜３におけるｐ層のＭｇ濃度は、比較例１が２×１０18／ｃｍ3 、比較例２が６×１０18／ｃｍ3 、比較例３が１×１０19／ｃｍ3 である。
また、図１１は、実施例１〜３の半導体装置について、しきい値電圧、ドレイン電流Ｉｄ、相互コンダクタンスを測定して表にまとめたものである。ここで、しきい値電圧はドレイン電流Ｉｄが１ｎＡ／ｍｍのときのゲート電圧Ｖｇである。また、表中のドレイン電流Ｉｄは、Ｖｇが１５Ｖのときのドレイン電流Ｉｄを示し、比較例１のドレイン電流Ｉｄを１として相対値で示したものである。また、相互コンダクタンスは、比較例１の相互コンダクタンスを１として相対値で示したものである。
図９〜１１のように、実施例１〜３の半導体装置は、ドレイン電流Ｉｄの低下、つまりオン抵抗の低下を極力抑制しつつ、高いしきい値電圧を得られていることがわかった。また、図１１のように、相互コンダクタンスは比較例１〜３よりも増加していることがわかった。
（変形例）
実施例１、３はｐ層を２層構造、実施例２は３層構造としているが、本発明は２層以上の構成であれば任意の層数でよい。また、実施例１、２では、ｐ層を構成する複数の層のうち、Ｍｇ濃度が６×１０18／ｃｍ3 以上の層を最上層とし、実施例３では最下層としているが、本発明では任意の位置でよい。要するに、本発明では、ｐ層が複数の層で構成され、そのうち最もＭｇ濃度の高い層（高濃度層）のＭｇ濃度が６×１０18／ｃｍ3 以上で、他の層のＭｇ濃度が６×１０18／ｃｍ3 よりも低く構成されていればよい。
実施例１〜３はＧａＮからなる半導体装置であるが、本発明はＧａＮに限らず、III 族窒化物半導体からなる半導体装置に適用することができる。また、本発明は酸化ガリウム系半導体からなる半導体装置にも適用することができる。酸化ガリウム系半導体は、酸化ガリウム（Ｇａ2 Ｏ3 ）、あるいは酸化ガリウムのＧａサイトの一部をＡｌ、Ｉｎ、などに置き換えた酸化物半導体である。III 族酸化物半導体や酸化ガリウム系半導体は、ＧａＮと同様、イオン注入によるｐ型領域の形成が困難であるため、本発明が好適である。
本実施例では電界効果トランジスタ（ＦＥＴ）で説明したが、本発明はＩＧＢＴなどトレンチ型の絶縁ゲート構造を有するトランジスタでも同様に実施できる。
実施例１〜３において、素子動作領域はイオン注入によるｐ型領域は存在しないが、終端領域にはイオン注入によるｐ型領域が存在していてもかまわない。
本発明は、パワーデバイスなどの製造に利用することができる。
１１０：基板
１２０：第１ｎ層
１３０：ｐ層
１３１：第１ｐ層
１３２：第２ｐ層
１４０：第２ｎ層
Ｆ１：ゲート絶縁膜
Ｇ１：ゲート電極
Ｓ１：ソース電極
Ｂ１、Ｂ２：ボディ電極
Ｄ１：ドレイン電極
Ｔ１：トレンチ
Ｒ１、Ｒ２：リセス

Claims (6)

  1. 第１ｎ層、ｐ層、第２ｎ層が順に積層されたIII 族窒化物半導体または酸化ガリウム系半導体からなる半導体層と、を有し、トレンチゲート構造を有するトランジスタである半導体装置の製造方法において、
    前記ｐ層を複数の層で構成し、その複数の層のうち最もアクセプタ濃度が高い層を高濃度層として、前記高濃度層のアクセプタ濃度を６×１０18／ｃｍ3 以上とし、前記ｐ層のうち前記高濃度層以外の層のアクセプタ濃度を６×１０18／ｃｍ3 より低くし、前記高濃度層のアクセプタ濃度によってしきい値電圧の値を所望の値に制御する、
    ことを特徴とする半導体装置の製造方法。
  2. 前記高濃度層の厚さを、０．０５μｍ以上０．２μｍ以下とする、ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記高濃度層のアクセプタ濃度を、１×１０20／ｃｍ3 以下とする、ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記高濃度層を前記ｐ層の最上層とする、ことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置の製造方法。
  5. 前記高濃度層を前記ｐ層の最下層とする、ことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置の製造方法。
  6. 前記ｐ層として、前記第１ｎ層に接し、アクセプタ濃度が前記高濃度層以外の層のアクセプタ濃度よりも高く６×１０18／ｃｍ3 以下である層をさらに形成する、ことを特徴とする請求項４に記載の半導体装置の製造方法。
JP2020095132A 2020-05-29 2020-05-29 半導体装置の製造方法 Active JP7331783B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020095132A JP7331783B2 (ja) 2020-05-29 2020-05-29 半導体装置の製造方法
US17/241,827 US20210376127A1 (en) 2020-05-29 2021-04-27 Method for producing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020095132A JP7331783B2 (ja) 2020-05-29 2020-05-29 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2021190578A true JP2021190578A (ja) 2021-12-13
JP7331783B2 JP7331783B2 (ja) 2023-08-23

Family

ID=78705568

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020095132A Active JP7331783B2 (ja) 2020-05-29 2020-05-29 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20210376127A1 (ja)
JP (1) JP7331783B2 (ja)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117820A (ja) * 2007-10-16 2009-05-28 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP2012084739A (ja) * 2010-10-13 2012-04-26 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2017059600A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置及びその製造方法
JP2017152488A (ja) * 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置の製造方法および化合物半導体装置
JP2017152490A (ja) * 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置およびその製造方法
JP2017183428A (ja) * 2016-03-29 2017-10-05 豊田合成株式会社 半導体装置およびその製造方法
JP2018186246A (ja) * 2017-04-27 2018-11-22 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
JP2019062160A (ja) * 2017-09-28 2019-04-18 豊田合成株式会社 半導体装置
WO2019098295A1 (ja) * 2017-11-15 2019-05-23 株式会社Flosfia ｐ型酸化物半導体膜及びその形成方法
JP2019087690A (ja) * 2017-11-09 2019-06-06 株式会社豊田中央研究所 窒化物半導体装置とその製造方法
JP2020057636A (ja) * 2018-09-28 2020-04-09 株式会社豊田中央研究所 窒化物半導体装置および窒化物半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008053449A (ja) * 2006-08-24 2008-03-06 Rohm Co Ltd 半導体装置およびその製造方法
JP5444608B2 (ja) * 2007-11-07 2014-03-19 富士電機株式会社 半導体装置
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP5566618B2 (ja) * 2008-03-07 2014-08-06 古河電気工業株式会社 ＧａＮ系半導体素子
JP5531787B2 (ja) * 2010-05-31 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US20120104556A1 (en) * 2010-10-27 2012-05-03 Sumitomo Electric Industries, Ltd. Power device and method for manufacturing the same
JP2012099601A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US10312361B2 (en) * 2011-06-20 2019-06-04 The Regents Of The University Of California Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
JP5884617B2 (ja) * 2012-04-19 2016-03-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6048317B2 (ja) * 2013-06-05 2016-12-21 株式会社デンソー 炭化珪素半導体装置
DE102015103072B4 (de) * 2015-03-03 2021-08-12 Infineon Technologies Ag Halbleitervorrichtung mit grabenstruktur einschliesslich einer gateelektrode und einer kontaktstruktur fur ein diodengebiet
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
JP6767789B2 (ja) * 2016-06-29 2020-10-14 ローム株式会社 半導体装置
JP6677114B2 (ja) * 2016-07-19 2020-04-08 豊田合成株式会社 半導体装置およびその製造方法
CN109819678A (zh) * 2016-09-30 2019-05-28 Hrl实验室有限责任公司 掺杂的栅极电介质材料
JP7201336B2 (ja) * 2017-05-17 2023-01-10 ローム株式会社 半導体装置
WO2018212282A1 (ja) * 2017-05-17 2018-11-22 ローム株式会社 半導体装置
WO2018225600A1 (ja) * 2017-06-06 2018-12-13 三菱電機株式会社 半導体装置および電力変換装置
JP6926869B2 (ja) * 2017-09-13 2021-08-25 富士電機株式会社 半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117820A (ja) * 2007-10-16 2009-05-28 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP2012084739A (ja) * 2010-10-13 2012-04-26 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2017059600A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置及びその製造方法
JP2017152488A (ja) * 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置の製造方法および化合物半導体装置
JP2017152490A (ja) * 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置およびその製造方法
JP2017183428A (ja) * 2016-03-29 2017-10-05 豊田合成株式会社 半導体装置およびその製造方法
JP2018186246A (ja) * 2017-04-27 2018-11-22 国立研究開発法人情報通信研究機構 Ｇａ２Ｏ３系半導体素子
JP2019062160A (ja) * 2017-09-28 2019-04-18 豊田合成株式会社 半導体装置
JP2019087690A (ja) * 2017-11-09 2019-06-06 株式会社豊田中央研究所 窒化物半導体装置とその製造方法
WO2019098295A1 (ja) * 2017-11-15 2019-05-23 株式会社Flosfia ｐ型酸化物半導体膜及びその形成方法
JP2020057636A (ja) * 2018-09-28 2020-04-09 株式会社豊田中央研究所 窒化物半導体装置および窒化物半導体装置の製造方法

Also Published As

Publication number Publication date
US20210376127A1 (en) 2021-12-02
JP7331783B2 (ja) 2023-08-23

Similar Documents

Publication Publication Date Title
US9837519B2 (en) Semiconductor device
JP6270572B2 (ja) 半導体装置及びその製造方法
JP5190923B2 (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
JP6194516B2 (ja) Ｍｉｓ型半導体装置
US8330187B2 (en) GaN-based field effect transistor
US9577084B2 (en) Semiconductor device having a semiconductor layer stacked body
JP6462456B2 (ja) 半導体装置および半導体装置の製造方法
US20090278172A1 (en) GaN based semiconductor element
WO2010109566A1 (ja) 半導体装置及びその製造方法
JP5189771B2 (ja) ＧａＮ系半導体素子
US8759878B2 (en) Nitride semiconductor device and method for manufacturing same
JP2015115582A (ja) 半導体装置
JP2008078604A (ja) Ｍｉｓ型電界効果トランジスタおよびその製造方法
KR20140011791A (ko) 고전자이동도 트랜지스터 및 그 제조방법
JP2009212472A (ja) 窒化物半導体素子
JP2013125913A (ja) 半導体装置
US9349856B2 (en) Semiconductor device including first interface and second interface as an upper surface of a convex protruded from first interface and manufacturing device thereof
JP4748501B2 (ja) 高電子移動度トランジスタ
JP7331783B2 (ja) 半導体装置の製造方法
JP7327283B2 (ja) 半導体装置
JP7347335B2 (ja) 半導体装置
JP2013149959A (ja) 窒化物系半導体装置
US12002853B2 (en) Semiconductor device
JP5183857B2 (ja) 電界効果トランジスタおよび製造方法
JP6860847B2 (ja) ノーマリオフ型のｈｆｅｔおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220324

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20220701

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230425

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230724

R151 Written notification of patent or utility model registration

Ref document number: 7331783

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151