JP2021185729A - Ｄａｂコンバータ - Google Patents

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Abstract

【課題】インダクタンスの個体差によって電力の伝送効率が低下してしまうことを抑制することができるＤＡＢコンバータを提供する。【解決手段】１次側の巻線と２次側の巻線とを有するトランスと、第１フルブリッジ回路と、第２フルブリッジ回路と、第１コンデンサと、第２コンデンサと、制御部と、を備えるＤＡＢコンバータであって、第１フルブリッジ回路の第１１中点と第１２中点との間には、１次側の巻線が接続され、第２フルブリッジ回路の第２１中点と第２２中点との間には、２次側の巻線が接続され、第１フルブリッジ回路が有する２つの入出力端子間には、第１コンデンサが接続され、第２フルブリッジ回路が有する２つの入出力端子間には、第２コンデンサが接続され、制御部は、ＤＡＢコンバータのインダクタンスの推定値に基づいて、第１フルブリッジ回路のスイッチングと、第２フルブリッジ回路のスイッチングとの位相差を調整する、ＤＡＢコンバータ。【選択図】図１

Description

本発明は、ＤＡＢコンバータに関する。
トランスとともに２つのフルブリッジ回路を備えた双方向絶縁型コンバータ、すなわち、ＤＡＢコンバータについての研究、開発が行われている。
これに関し、１次側の巻線と２次側の巻線とを有するトランスと、２つのフルブリッジ回路とを備え、これら２つのフルブリッジ回路それぞれのスイッチングを制御し、１次側の巻線から２次側の巻線への電力の伝送効率が低下してしまうことを抑制するＤＡＢコンバータが知られている（特許文献１参照）。
特開２０１３−２５１９９８号公報
ここで、特許文献１に記載されたようなＤＡＢコンバータは、１次側の巻線を含む第１部分のインダクタンスと、２次側の巻線を含む第２部分のインダクタンスとの合成インダクタンスを、当該ＤＡＢコンバータのインダクタンスとして有する。しかしながら、当該ＤＡＢコンバータのインダクタンスは、個体差が大きく、設計値と異なるインダクタンスを有することも少なくない。その結果、当該ＤＡＢコンバータは、１次側の巻線から２次側の巻線への電力の伝送効率が低下してしまうことを抑制することが困難な場合があった。
本発明は、このような事情を考慮してなされたもので、インダクタンスの個体差によって電力の伝送効率が低下してしまうことを抑制することができるＤＡＢコンバータを提供することを課題とする。
本発明の一態様は、１次側の巻線と２次側の巻線とを有するトランスと、第１フルブリッジ回路と、第２フルブリッジ回路と、第１コンデンサと、第２コンデンサと、前記第１フルブリッジ回路のスイッチングと、前記第２フルブリッジ回路のスイッチングとを制御する制御部と、を備えるＤＡＢ（Dual Active Bridge）コンバータであって、前記第１フルブリッジ回路が有する２つの中点のうちの第１１中点と、前記第１フルブリッジ回路が有する２つの中点のうちの第１２中点との間には、前記１次側の巻線が接続され、前記第２フルブリッジ回路が有する２つの中点のうちの第２１中点と、前記第２フルブリッジ回路が有する２つの中点のうちの第２２中点との間には、前記２次側の巻線が接続され、前記第１フルブリッジ回路が有する２つの入出力端子間には、前記第１コンデンサが接続され、前記第２フルブリッジ回路が有する２つの入出力端子間には、前記第２コンデンサが接続され、前記制御部は、前記ＤＡＢコンバータのインダクタンスの推定値に基づいて、前記第１フルブリッジ回路のスイッチングと、前記第２フルブリッジ回路のスイッチングとの位相差を調整する、ＤＡＢコンバータである。
本発明によれば、インダクタンスの個体差によって電力の伝送効率が低下してしまうことを抑制することができる。
実施形態に係るＤＡＢコンバータ１の回路構成の一例を示す図である。 推定値が設計値よりも大きい場合において制御部１１により調整された後の位相差の一例を示す図である。 推定値が設計値よりも小さい場合において制御部１１により調整された後の位相差の一例を示す図である。 第１電流検出部ＤＣ１に代えて第２電流検出部ＤＣ２が取り付けられたＤＡＢコンバータ１の構成の一例を示す図である。 制御部１１が位相差を調整する処理の流れの一例を示す図である。 実施形態の変形例に係るＤＡＢコンバータ１の構成の一例を示す図である。 図６に示したＤＡＢコンバータ１が有する部分のうち第１部分ＰＴ１と第２部分ＰＴ２とを含む部分の等価回路である。 実施形態の変形例において推定値を推定する場合に制御部１１が行う処理を説明するための図である。 ２次側の回路が短絡している場合における、ＤＡＢコンバータ１が有する部分のうち第１部分ＰＴ１と第２部分ＰＴ２とを含む部分の等価回路である。
＜実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。ここで、実施形態では、直流電力に応じた電気信号、又は交流電力に応じた電気信号を伝送する導体のことを、伝送路と称して説明する。伝送路は、例えば、基板上にプリントされた導体であってもよく、導体が線状に形成された導線であってもよく、他の導体であってもよい。また、実施形態では、電圧と称した場合、所定の基準となる電位からの電位差を意味し、基準となる電位についての図示及び説明を省略する。ここで、基準となる電位は、如何なる電位であってもよい。実施形態では、一例として、基準となる電位がグラウンド電位である場合について説明する。また、実施形態では、説明の便宜上、ある電界効果トランジスタの状態のうちドレイン端子とソース端子との間が通電している状態のことを、オン状態と称して説明する。また、実施形態では、説明の便宜上、ある電界効果トランジスタの状態のうちドレイン端子とソース端子との間が通電していない状態のことを、オフ状態と称して説明する。
＜ＤＡＢコンバータの概要＞
まず、実施形態に係るＤＡＢコンバータの概要について説明する。当該ＤＡＢコンバータは、１次側の巻線と２次側の巻線とを有するトランスと、第１フルブリッジ回路と、第１インダクタと、第２フルブリッジ回路と、第１コンデンサと、第２コンデンサと、制御部を備える。ここで、第１フルブリッジ回路が有する２つの中点のうちの第１１中点と、第１フルブリッジ回路が有する２つの中点のうちの第１２中点との間には、１次側の巻線が接続される。また、第２フルブリッジ回路が有する２つの中点のうちの第２１中点と、第２フルブリッジ回路が有する２つの中点のうちの第２２中点との間には、２次側の巻線が接続される。また、第１フルブリッジ回路が有する２つの入出力端子間には、第１コンデンサが接続される。また、第２フルブリッジ回路が有する２つの入出力端子間には、第２コンデンサが接続される。そして、制御部は、第１フルブリッジ回路のスイッチングと、第２フルブリッジ回路のスイッチングとを制御する。具体的には、制御部は、ＤＡＢコンバータのインダクタンスの推定値に基づいて、第１フルブリッジ回路のスイッチングと、第２フルブリッジ回路のスイッチングとの位相差を調整する。
これにより、実施形態に係るＤＡＢコンバータは、インダクタンスの個体差によって電力の伝送効率が低下してしまうことを抑制することができる。以下では、当該ＤＡＢコンバータの回路構成と、当該ＤＡＢコンバータの動作について詳しく説明する。
＜ＤＡＢコンバータの回路構成＞
以下、図１を参照し、実施形態に係るＤＡＢコンバータ１の回路構成について説明する。図１は、実施形態に係るＤＡＢコンバータ１の回路構成の一例を示す図である。
ＤＡＢコンバータ１は、前述のＤＡＢコンバータの一例である。ＤＡＢコンバータ１は、双方向絶縁型コンバータである。
ＤＡＢコンバータ１は、トランスＴと、第１フルブリッジ回路Ｂ１と、第１インダクタＬ１と、第１コンデンサＣ１と、第２フルブリッジ回路Ｂ２と、第２インダクタＬ２と、第２コンデンサＣ２と、２つの入出力端子ＴＩと、２つの入出力端子ＴＯと、制御部１１を備える。そして、図１に示した例では、ＤＡＢコンバータ１は、情報処理装置２と接続されている。なお、ＤＡＢコンバータ１は、第１インダクタＬ１と、第２インダクタＬ２との少なくとも一方を備えない構成であってもよい。また、以下では、説明の便宜上、２つの入出力端子ＴＩのうちの一方を入出力端子ＴＩ１と称し、２つの入出力端子ＴＩのうちの他方を入出力端子ＴＩ２と称して説明する。また、以下では、説明の便宜上、２つの入出力端子ＴＯのうちの一方を入出力端子ＴＯ１と称し、２つの入出力端子ＴＯのうちの他方を入出力端子ＴＯ２と称して説明する。また、図１では、図が煩雑になるのを防ぐため、ＤＡＢコンバータ１において制御部１１と他の回路とを接続する伝送路が描かれていない。
ここで、前述した通り、ＤＡＢコンバータ１は、双方向絶縁型コンバータである。このため、２つの入出力端子ＴＩは、直流電源が接続された場合、ＤＡＢコンバータ１の入力端子として機能する。一方、２つの入出力端子ＴＩは、負荷が接続された場合、ＤＡＢコンバータ１の出力端子として機能する。また、２つの入出力端子ＴＯは、直流電源が接続された場合、ＤＡＢコンバータ１の入力端子として機能する。一方、２つの入出力端子ＴＯは、負荷が接続された場合、ＤＡＢコンバータ１の出力端子として機能する。
トランスＴは、１次側の巻線Ｔ１と、２次側の巻線Ｔ２を有する。
第１フルブリッジ回路Ｂ１は、４つのスイッチング素子Ｓ１を備えるＨブリッジ回路である。以下では、説明の便宜上、これら４つのスイッチング素子Ｓ１のそれぞれを、スイッチング素子Ｓ１１、スイッチング素子Ｓ１２、スイッチング素子Ｓ１３、スイッチング素子Ｓ１４と称して説明する。また、以下では、説明の便宜上、図１に示したように、第１フルブリッジ回路Ｂ１が有する２つの中点のうちの一方を中点Ｐ１１と称し、第１フルブリッジ回路Ｂ１が有する２つの中点のうちの他方を中点Ｐ１２と称して説明する。図１に示した例では、中点Ｐ１１は、スイッチング素子Ｓ１１とスイッチング素子Ｓ１２との接続点のことである。また、当該例では、中点Ｐ１２は、スイッチング素子Ｓ１３とスイッチング素子Ｓ１４との接続点のことである。
スイッチング素子Ｓ１は、制御部１１からの制御に応じてスイッチング可能なスイッチング素子であれば、電界効果トランジスタ、バイポーラトランジスタ、リレースイッチ等の如何なるスイッチング素子であってもよい。以下では、一例として、スイッチング素子Ｓ１が電界効果トランジスタである場合について説明する。
また、図１に示した第１フルブリッジ回路Ｂ１では、スイッチング素子Ｓ１１とスイッチング素子Ｓ１３とが、第１フルブリッジ回路Ｂ１の上アームＡ１１を構成している。以下では、説明の便宜上、スイッチング素子Ｓ１１とスイッチング素子Ｓ１３との接続点を、入出力端子Ｐ１３と称して説明する。入出力端子Ｐ１３は、第１フルブリッジ回路Ｂ１が有する２つの入出力端子のうちの一方である。ここで、入出力端子Ｐ１３は、２つの入出力端子ＴＩに直流電源が接続された場合、第１フルブリッジ回路Ｂ１が有する２つの入力端子のうちの一方として機能する。一方、入出力端子Ｐ１３は、２つの入出力端子ＴＩに負荷が接続された場合、第１フルブリッジ回路Ｂ１が有する２つの出力端子のうちの一方として機能する。
また、図１に示した第１フルブリッジ回路Ｂ１では、スイッチング素子Ｓ１２とスイッチング素子Ｓ１４とが、第１フルブリッジ回路Ｂ１の下アームＡ１２を構成している。以下では、説明の便宜上、スイッチング素子Ｓ１２とスイッチング素子Ｓ１４との接続点を、入出力端子Ｐ１４と称して説明する。入出力端子Ｐ１４は、第１フルブリッジ回路Ｂ１が有する２つの入出力端子のうちの他方である。ここで、入出力端子Ｐ１４は、２つの入出力端子ＴＩに直流電源が接続された場合、第１フルブリッジ回路Ｂ１が有する２つの入力端子のうちの他方として機能する。一方、入出力端子Ｐ１４は、２つの入出力端子ＴＩに負荷が接続された場合、第１フルブリッジ回路Ｂ１が有する２つの出力端子のうちの他方として機能する。
このような第１フルブリッジ回路Ｂ１は、入出力端子ＴＩ１と入出力端子ＴＩ２との間において、第１コンデンサＣ１と並列に接続される。図１に示した例では、第１コンデンサＣ１が有する２つの端子のうちの一方と、前述の入出力端子Ｐ１３とは、入出力端子ＴＩ１と接続されている。また、当該例では、第１コンデンサＣ１が有する２つの端子のうちの他方と、前述の入出力端子Ｐ１４とは、入出力端子ＴＩ２と接続されている。なお、第１コンデンサＣ１と入出力端子ＴＩ１との間には、他の回路素子が直列又は並列に接続される構成であってもよい。また、入出力端子Ｐ１３と入出力端子ＴＩ１との間には、他の回路素子が直列又は並列に接続される構成であってもよい。また、第１コンデンサＣ１と入出力端子ＴＩ２との間には、他の回路素子が直列又は並列に接続される構成であってもよい。また、入出力端子Ｐ１４と入出力端子ＴＩ２との間には、他の回路素子が直列又は並列に接続される構成であってもよい。
第２フルブリッジ回路Ｂ２は、４つのスイッチング素子Ｓ２を備えるＨブリッジ回路である。以下では、説明の便宜上、これら４つのスイッチング素子Ｓ２のそれぞれを、スイッチング素子Ｓ２１、スイッチング素子Ｓ２２、スイッチング素子Ｓ２３、スイッチング素子Ｓ２４と称して説明する。また、以下では、説明の便宜上、図１に示したように、第２フルブリッジ回路Ｂ２が有する２つの中点のうちの一方を中点Ｐ２１と称し、第２フルブリッジ回路Ｂ２が有する２つの中点のうちの他方を中点Ｐ２２と称して説明する。図１に示した例では、中点Ｐ２１は、スイッチング素子Ｓ２１とスイッチング素子Ｓ２２との接続点のことである。また、当該例では、中点Ｐ２２は、スイッチング素子Ｓ２３とスイッチング素子Ｓ２４との接続点のことである。
スイッチング素子Ｓ２は、制御部１１からの制御に応じてスイッチング可能なスイッチング素子であれば、電界効果トランジスタ、バイポーラトランジスタ、リレースイッチ等の如何なるスイッチング素子であってもよい。以下では、一例として、スイッチング素子Ｓ２が電界効果トランジスタである場合について説明する。
また、図１に示した第２フルブリッジ回路Ｂ２では、スイッチング素子Ｓ２１とスイッチング素子Ｓ２３とが、第２フルブリッジ回路Ｂ２の上アームＡ２１を構成している。以下では、説明の便宜上、スイッチング素子Ｓ２１とスイッチング素子Ｓ２３との接続点を、入出力端子Ｐ２３と称して説明する。入出力端子Ｐ２３は、第２フルブリッジ回路Ｂ２が有する２つの入出力端子のうちの一方である。ここで、入出力端子Ｐ２３は、２つの入出力端子ＴＯに直流電源が接続された場合、第２フルブリッジ回路Ｂ２が有する２つの入力端子のうちの一方として機能する。一方、入出力端子Ｐ２３は、２つの入出力端子ＴＯに負荷が接続された場合、第２フルブリッジ回路Ｂ２が有する２つの出力端子のうちの一方として機能する。
また、図１に示した第２フルブリッジ回路Ｂ２では、スイッチング素子Ｓ２２とスイッチング素子Ｓ２４とが、第２フルブリッジ回路Ｂ２の下アームＡ２２を構成している。以下では、説明の便宜上、スイッチング素子Ｓ２２とスイッチング素子Ｓ２４との接続点を、入出力端子Ｐ２４と称して説明する。入出力端子Ｐ２４は、第２フルブリッジ回路Ｂ２が有する２つの入出力端子のうちの他方である。ここで、入出力端子Ｐ２４は、２つの入出力端子ＴＯに直流電源が接続された場合、第２フルブリッジ回路Ｂ２が有する２つの入力端子のうちの他方として機能する。一方、入出力端子Ｐ２４は、２つの入出力端子ＴＯに負荷が接続された場合、第２フルブリッジ回路Ｂ２が有する２つの出力端子のうちの他方として機能する。
このような第２フルブリッジ回路Ｂ２は、入出力端子ＴＯ１と入出力端子ＴＯ２との間において、第２コンデンサＣ２と並列に接続される。図１に示した例では、第２コンデンサＣ２が有する２つの端子のうちの一方と、前述の入出力端子Ｐ２３とは、入出力端子ＴＯ１と接続されている。また、当該例では、第２コンデンサＣ２が有する２つの端子のうちの他方と、前述の入出力端子Ｐ２４とは、入出力端子ＴＯ２と接続されている。なお、第２コンデンサＣ２と入出力端子ＴＯ１との間には、他の回路素子が直列又は並列に接続される構成であってもよい。また、入出力端子Ｐ２３と入出力端子ＴＯ１との間には、他の回路素子が直列又は並列に接続される構成であってもよい。また、第２コンデンサＣ２と入出力端子ＴＯ２との間には、他の回路素子が直列又は並列に接続される構成であってもよい。また、入出力端子Ｐ２４と入出力端子ＴＯ２との間には、他の回路素子が直列又は並列に接続される構成であってもよい。
ここで、ＤＡＢコンバータ１のインダクタンスは、ＤＡＢコンバータ１の１次側の回路が有するインダクタンスと、ＤＡＢコンバータ１の２次側の回路が有するインダクタンスとの合成インダクタンスである。
ＤＡＢコンバータ１の１次側の回路が有するインダクタンスは、例えば、ＤＡＢコンバータ１の１次側の回路が有する部分のうち、中点Ｐ１１と中点Ｐ１２との間に接続される部分のインダクタンスによって表される。以下では、説明の便宜上、当該部分を、第１部分ＰＴ１と称して説明する。なお、ＤＡＢコンバータ１の１次側の回路が有するインダクタンスには、第１部分ＰＴ１のインダクタンスとともに、ＤＡＢコンバータ１の１次側の回路が有する部分のうち第１部分ＰＴ１以外の部分のインダクタンスによって表される構成であってもよい。
図１に示した例では、中点Ｐ１１と中点Ｐ１２との間には、第１インダクタＬ１と１次側の巻線Ｔ１とが直列に接続されている。すなわち、当該例では、第１部分ＰＴ１には、第１インダクタＬ１と、第１インダクタＬ１と直列に接続された１次側の巻線Ｔ１とが含まれている。このため、当該例では、第１部分ＰＴ１のインダクタンスは、第１インダクタＬ１のインダクタンスと、１次側の巻線Ｔ１のリーケージインダクタンスとの合成インダクタンスである。なお、中点Ｐ１１と中点Ｐ１２との間には、第１インダクタＬ１及び１次側の巻線Ｔ１とともに、コンデンサ等の他の回路素子が直列又は並列に接続される構成であってもよい。また、ＤＡＢコンバータ１が第１インダクタＬ１を備えない場合、第１部分ＰＴ１には、第１インダクタＬ１は含まれず、１次側の巻線Ｔ１が含まれる。この場合、第１部分ＰＴ１のインダクタンスは、１次側の巻線Ｔ１のリーケージインダクタンスである。
なお、ＤＡＢコンバータ１では、１次側の巻線Ｔ１として巻回される導体の巻き始めと巻き終わりにおいて導体同士の間隔が密にならないように巻回することにより、１次側の巻線Ｔ１のリーケージインダクタンスを大きくし、第１インダクタＬ１の代わりとして機能させることができる。一方、ＤＡＢコンバータ１では、ＤＡＢコンバータ１が第１インダクタＬ１を備える場合、１次側の巻線Ｔ１として巻回される導体の巻き始めと巻き終わりにおいて導体同士の間隔が密になるように巻回することが望ましい。
第１インダクタＬ１は、例えば、チョークコイルである。なお、第１インダクタＬ１は、チョークコイルと同様の役割を行う回路素子、部材等であれば、他の回路素子、他の部材であってもよい。
ＤＡＢコンバータ１の２次側の回路が有するインダクタンスは、例えば、ＤＡＢコンバータ１の２次側の回路が有する部分のうち、中点Ｐ２１と中点Ｐ２２との間に接続される部分のインダクタンスによって表される。以下では、説明の便宜上、当該部分を、第２部分ＰＴ２と称して説明する。なお、ＤＡＢコンバータ１の２次側の回路が有するインダクタンスには、第２部分ＰＴ２のインダクタンスとともに、ＤＡＢコンバータ１の２次側の回路が有する部分のうち第２部分ＰＴ２以外の部分のインダクタンスによって表される構成であってもよい。
図１に示した例では、中点Ｐ２１と中点Ｐ２２との間には、第２インダクタＬ２と２次側の巻線Ｔ２とが直列に接続されている。すなわち、当該例では、第２部分ＰＴ２には、第２インダクタＬ２と、第２インダクタＬ２と直列に接続された２次側の巻線Ｔ２とが含まれている。このため、当該例では、第２部分ＰＴ２のインダクタンスは、第２インダクタＬ２のインダクタンスと、２次側の巻線Ｔ２のリーケージインダクタンスとの合成インダクタンスである。なお、中点Ｐ２１と中点Ｐ２２との間には、第２インダクタＬ２及び２次側の巻線Ｔ２とともに、コンデンサ等の他の回路素子が直列又は並列に接続される構成であってもよい。また、ＤＡＢコンバータ１が第２インダクタＬ２を備えない場合、第２部分ＰＴ２には、第２インダクタＬ２は含まれず、２次側の巻線Ｔ２が含まれる。この場合、第２部分ＰＴ２のインダクタンスは、２次側の巻線Ｔ２のリーケージインダクタンスである。
なお、ＤＡＢコンバータ１では、２次側の巻線Ｔ２として巻回される導体の巻き始めと巻き終わりにおいて導体同士の間隔が密にならないように巻回することにより、２次側の巻線Ｔ２のリーケージインダクタンスを大きくし、第２インダクタＬ２の代わりとして機能させることができる。一方、ＤＡＢコンバータ１では、ＤＡＢコンバータ１が第２インダクタＬ２を備える場合、２次側の巻線Ｔ２として巻回される導体の巻き始めと巻き終わりにおいて導体同士の間隔が密になるように巻回することが望ましい。
第２インダクタＬ２は、例えば、チョークコイルである。なお、第２インダクタＬ２は、チョークコイルと同様の役割を行う回路素子、部材等であれば、他の回路素子、他の部材であってもよい。
ここで、図１に示した例では、ＤＡＢコンバータ１の入出力端子ＴＩ１及び入出力端子ＴＩ２には、図示しない直流電源が接続されている。また、ＤＡＢコンバータ１の入出力端子ＴＯ１及び入出力端子ＴＯ２には、負荷が接続される。図１に示した例では、ＤＡＢコンバータ１には、このような負荷の一例として、負荷ＬＤが接続されている。負荷ＬＤは、ＤＡＢコンバータ１に接続可能な負荷であれば、如何なる負荷であってもよい。例えば、負荷ＬＤは、蓄電池である。すなわち、図１に示した例では、ＤＡＢコンバータ１は、ＤＡＢコンバータ１に接続された直流電源から供給される電力を、負荷ＬＤへと供給する。
しかしながら、ＤＡＢコンバータ１のインダクタンスは、個体差が大きいため、ばらついていることが少なくない。このため、ＤＡＢコンバータ１による電力の伝送効率は、何らかの調整が行われなければ、ＤＡＢコンバータ１のインダクタンスが設計値からずれるほど、低くなってしまうことがある。
そこで、制御部１１は、ＤＡＢコンバータ１のインダクタンスの推定値に基づいて、第１フルブリッジ回路Ｂ１のスイッチングと、第２フルブリッジ回路Ｂ２のスイッチングとの位相差を調整する。これにより、ＤＡＢコンバータ１は、インダクタンスの個体差によって電力の伝送効率が低下してしまうことを抑制することができる。
本実施形態において、第１フルブリッジ回路Ｂ１のスイッチングは、第１フルブリッジ回路Ｂ１が備える４つのスイッチング素子Ｓ１それぞれのスイッチングのことである。また、本実施形態において、第２フルブリッジ回路Ｂ２のスイッチングは、第２フルブリッジ回路Ｂ２が備える４つのスイッチング素子Ｓ２それぞれのスイッチングのことである。そして、本実施形態において、第１フルブリッジ回路Ｂ１のスイッチングと、第２フルブリッジ回路Ｂ２のスイッチングとの位相差は、以下において説明する第１位相差〜第４位相差の４つの位相差のことを示す。
第１位相差は、スイッチング素子Ｓ１１のスイッチングと、スイッチング素子Ｓ２１のスイッチングの位相差のことである。より具体的には、第１位相差は、スイッチング素子Ｓ１１のゲート端子に入力する方形波と、スイッチング素子Ｓ２１のゲート端子に入力する方形波との位相のずれのことである。ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ１１のゲート端子には、制御部１１から方形波が入力される。換言すると、制御部１１は、ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ１１のゲート端子に方形波に入力することにより、スイッチング素子Ｓ１１の状態を、時間の経過とともにオン状態とオフ状態との間で周期的に変化させる。また、制御部１１は、ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ２１のゲート端子に方形波に入力することにより、スイッチング素子Ｓ２１の状態を、時間の経過とともにオン状態とオフ状態との間で周期的に変化させる。すなわち、これら２つの方形波の位相差は、スイッチング素子Ｓ１１のスイッチングと、スイッチング素子Ｓ２１のスイッチングとの位相差を表している。
第２位相差は、スイッチング素子Ｓ１２のスイッチングと、スイッチング素子Ｓ２２のスイッチングの位相差のことである。より具体的には、第２位相差は、スイッチング素子Ｓ１２のゲート端子に入力する方形波と、スイッチング素子Ｓ２２のゲート端子に入力する方形波との位相のずれのことである。ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ１２のゲート端子には、制御部１１から方形波が入力される。換言すると、制御部１１は、ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ１２のゲート端子に方形波に入力することにより、スイッチング素子Ｓ１２の状態を、時間の経過とともにオン状態とオフ状態との間で周期的に変化させる。また、制御部１１は、ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ２２のゲート端子に方形波に入力することにより、スイッチング素子Ｓ２２の状態を、時間の経過とともにオン状態とオフ状態との間で周期的に変化させる。すなわち、これら２つの方形波の位相差は、スイッチング素子Ｓ１２のスイッチングと、スイッチング素子Ｓ２２のスイッチングとの位相差を表している。
第３位相差は、スイッチング素子Ｓ１３のスイッチングと、スイッチング素子Ｓ２３のスイッチングの位相差のことである。より具体的には、第３位相差は、スイッチング素子Ｓ１３のゲート端子に入力する方形波と、スイッチング素子Ｓ２３のゲート端子に入力する方形波との位相のずれのことである。ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ１３のゲート端子には、制御部１１から方形波が入力される。換言すると、制御部１１は、ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ１３のゲート端子に方形波に入力することにより、スイッチング素子Ｓ１３の状態を、時間の経過とともにオン状態とオフ状態との間で周期的に変化させる。また、制御部１１は、ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ２３のゲート端子に方形波に入力することにより、スイッチング素子Ｓ２３の状態を、時間の経過とともにオン状態とオフ状態との間で周期的に変化させる。すなわち、これら２つの方形波の位相差は、スイッチング素子Ｓ１３のスイッチングと、スイッチング素子Ｓ２３のスイッチングとの位相差を表している。
第４位相差は、スイッチング素子Ｓ１４のスイッチングと、スイッチング素子Ｓ２４のスイッチングの位相差のことである。より具体的には、第４位相差は、スイッチング素子Ｓ１４のゲート端子に入力する方形波と、スイッチング素子Ｓ２４のゲート端子に入力する方形波との位相のずれのことである。ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ１４のゲート端子には、制御部１１から方形波が入力される。換言すると、制御部１１は、ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ１４のゲート端子に方形波に入力することにより、スイッチング素子Ｓ１４の状態を、時間の経過とともにオン状態とオフ状態との間で周期的に変化させる。また、制御部１１は、ＤＡＢコンバータ１の通常使用時において、スイッチング素子Ｓ２４のゲート端子に方形波に入力することにより、スイッチング素子Ｓ２４の状態を、時間の経過とともにオン状態とオフ状態との間で周期的に変化させる。すなわち、これら２つの方形波の位相差は、スイッチング素子Ｓ１４のスイッチングと、スイッチング素子Ｓ２４のスイッチングとの位相差を表している。
本実施形態において、第１フルブリッジ回路Ｂ１のスイッチングと、第２フルブリッジ回路Ｂ２のスイッチングとの位相差を調整することは、第１位相差〜第４位相差の４つの位相差のうちの少なくとも１つを変化させることを意味する。
なお、以下では、説明の便宜上、ＤＡＢコンバータ１のインダクタンスの推定値を、単に推定値と称して説明する。また、以下では、説明の便宜上、第１フルブリッジ回路Ｂ１のスイッチングと、第２フルブリッジ回路Ｂ２のスイッチングとの位相差を、単に位相差と称して説明する。
制御部１１は、後述する情報処理装置２により推定された推定値に基づいて、位相差を調整する。なお、制御部１１は、推定値を推定し、推定した推定値に基づいて、位相差を調整する構成であってもよい。
情報処理装置２は、例えば、ノートＰＣ（Personal Computer）、タブレットＰＣ、デスクトップＰＣ、ワークステーション、多機能携帯電話端末（スマートフォン）、携帯電話端末、ＰＤＡ（Personal Digital Assistant）等であるが、これらに限られるわけではない。
情報処理装置２は、前述した通り、推定値を推定する。より具体的には、情報処理装置２は、例えば、ＤＡＢコンバータ１への入力電圧と、ＤＡＢコンバータ１への入力電流と、ＤＡＢコンバータ１からの出力電圧とに基づいて、推定値を推定する。このため、ＤＡＢコンバータ１には、ＤＡＢコンバータ１への入力電圧を検出する電圧検出部と、ＤＡＢコンバータ１への入力電流を検出する電流検出部と、ＤＡＢコンバータ１からの出力電圧を検出する電圧検出部が取り付けられる。図１に示した例では、ＤＡＢコンバータ１には、第１電圧検出部ＤＶ１と、第１電流検出部ＤＣ１と、第２電圧検出部ＤＶ２が取り付けられている。
第１電圧検出部ＤＶ１は、電圧計である。第１電圧検出部ＤＶ１は、ＤＡＢコンバータ１が有する２つの入出力端子ＴＩ間に印加された電圧を検出可能なように、ＤＡＢコンバータ１に取り付けられる。より具体的には、第１電圧検出部ＤＶ１は、第１フルブリッジ回路Ｂ１が有する２つの入出力端子（すなわち、入出力端子Ｐ１３と入出力端子Ｐ１４）間に印加された電圧を検出可能なように、ＤＡＢコンバータ１に取り付けられる。また、第１電圧検出部ＤＶ１は、情報処理装置２と通信可能なように、ＤＡＢコンバータ１に取り付けられる。図１に示した例では、第１電圧検出部ＤＶ１は、図示しない直流電源の電源端子と、ＤＡＢコンバータ１が有する２つの入出力端子（すなわち、入出力端子ＴＩ１と入出力端子ＴＩ２）との間を接続する２つの伝送路間に接続されている。これにより、第１電圧検出部ＤＶ１は、第１フルブリッジ回路Ｂ１が有する２つの入出力端子間に印加された電圧を検出することができる。なお、以下では、説明の便宜上、第１電圧検出部ＤＶ１により検出される当該電圧を、第１電圧と称して説明する。第１電圧検出部ＤＶ１は、検出した第１電圧を示す第１電圧情報を情報処理装置２に出力する。
第１電流検出部ＤＣ１は、電流計である。第１電流検出部ＤＣ１は、ＤＡＢコンバータ１が有する２つの入出力端子ＴＩのうち、直流電源の正極側の電源端子と接続される入出力端子ＴＩ１に流れる電流を検出可能なように、ＤＡＢコンバータ１に取り付けられる。より具体的には、第１電流検出部ＤＣ１は、第１フルブリッジ回路Ｂ１が有する２つの入出力端子（すなわち、入出力端子Ｐ１３と入出力端子Ｐ１４）のうち、入出力端子ＴＩ１と接続される入出力端子Ｐ１３に流れた電流を検出可能なように、ＤＡＢコンバータ１に取り付けられる。また、第１電流検出部ＤＣ１は、情報処理装置２と通信可能なように、ＤＡＢコンバータ１に取り付けられる。図１に示した例では、第１電流検出部ＤＣ１は、図示しない直流電源の電源端子と入出力端子ＴＩ１とを接続する伝送路に接続されている。これにより、第１電流検出部ＤＣ１は、第１フルブリッジ回路Ｂ１が有する２つの入出力端子間のうち、直流電源から電流が供給される方の入出力端子に流れた電流を検出することができる。なお、以下では、説明の便宜上、第１電流検出部ＤＣ１により検出される当該電流を、第１電流と称して説明する。第１電流検出部ＤＣ１は、検出した第１電流を示す第１電流情報を情報処理装置２に出力する。
第２電圧検出部ＤＶ２は、電圧計である。第２電圧検出部ＤＶ２は、ＤＡＢコンバータ１が有する２つの入出力端子ＴＯ間に印加された電圧を検出可能なように、ＤＡＢコンバータ１に取り付けられる。より具体的には、第２電圧検出部ＤＶ２は、第２フルブリッジ回路Ｂ２が有する２つの入出力端子（すなわち、入出力端子Ｐ２３と入出力端子Ｐ２４）間に印加された電圧を検出可能なように、ＤＡＢコンバータ１に取り付けられる。また、第２電圧検出部ＤＶ２は、情報処理装置２と通信可能なように、ＤＡＢコンバータ１に取り付けられる。図１に示した例では、第２電圧検出部ＤＶ２は、負荷ＬＤと、ＤＡＢコンバータ１が有する２つの入出力端子（すなわち、入出力端子ＴＯ１と入出力端子ＴＯ２）との間を接続する２つの伝送路間に接続されている。これにより、第２電圧検出部ＤＶ２は、第２フルブリッジ回路Ｂ２が有する２つの入出力端子間に印加された電圧を検出することができる。なお、以下では、説明の便宜上、第２電圧検出部ＤＶ２により検出される当該電圧を、第２電圧と称して説明する。第２電圧検出部ＤＶ２は、検出した第２電圧を示す第２電圧情報を情報処理装置２に出力する。
情報処理装置２は、第１電圧検出部ＤＶ１により検出された第１電圧と、第１電流検出部ＤＣ１により検出された第１電流と、第２電圧検出部ＤＶ２により検出された第２電圧とに基づいて、推定値を推定する。より具体的には、情報処理装置２は、当該第１電圧と、当該第１電流と、当該第２電圧と、以下に示す式（１）とを用いて、推定値を算出する。
Figure 2021185729
ここで、上記の式（１）に示したＰは、直流電源からＤＡＢコンバータ１へ供給される電力を示す。上記の式（１）に示したＶ１は、第１電圧を示す。上記の式（１）に示したＶ２は、第２電圧を示す。上記の式（１）に示したＮ１は、１次側の巻線Ｔ１の巻数を示す。上記の式（１）に示したＮ２は、２次側の巻線Ｔ２の巻数を示す。上記の式（１）に示したωは、第１フルブリッジ回路Ｂ１のスイッチング、及び第２フルブリッジ回路Ｂ２のスイッチングの角周波数を示す。上記の式（１）に示したδは、位相差を示す。そして、上記の式（１）に示したＬは、ＤＡＢコンバータ１のインダクタンスを示す。なお、これらのパラメータのうち、情報処理装置２にとって既知のパラメータは、１次側の巻線Ｔ１と、２次側の巻線Ｔ２と、角周波数ωと、位相差δである。
例えば、情報処理装置２は、第１電圧Ｖ１と第１電流とに基づいて、電力Ｐを算出する。情報処理装置２は、算出した電力Ｐと、第１電圧Ｖ１と、第２電圧Ｖ２と、１次側の巻線Ｔ１と、２次側の巻線Ｔ２と、角周波数ωと、位相差δとに基づいて、合成インダクタンスＬの値を前述の推定値として推定（算出）する。
推定値を推定した後、情報処理装置２は、推定した推定値を示す推定値情報を、ＤＡＢコンバータ１の制御部１１に出力する。そして、制御部１１は、取得した推定値情報が示す推定値に基づいて、位相差を調整する。例えば、制御部１１は、推定した推定値が設計値（すなわち、予め決められたインダクタンス）よりも大きい場合、例えば、位相差を、図２に示したような位相差に調整する。図２は、推定値が設計値よりも大きい場合において制御部１１により調整された後の位相差の一例を示す図である。
図２に示したグラフＴＬ１１は、スイッチング素子Ｓ１１の状態の時間的な変化の一例を示す図である。グラフＴＬ１１において、スイッチング素子Ｓ１１の状態がオン状態である期間は、グラフＴＬ１１に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ１１において、スイッチング素子Ｓ１１の状態がオフ状態である期間は、グラフＴＬ１１に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ１２の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ１１の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
また、図２に示したグラフＴＬ１３は、スイッチング素子Ｓ１３の状態の時間的な変化の一例を示す図である。グラフＴＬ１３において、スイッチング素子Ｓ１３の状態がオン状態である期間は、グラフＴＬ１３に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ１３において、スイッチング素子Ｓ１３の状態がオフ状態である期間は、グラフＴＬ１３に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ１４の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ１３の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
図２に示したグラフＴＬ２１は、スイッチング素子Ｓ２１の状態の時間的な変化の一例を示す図である。グラフＴＬ２１において、スイッチング素子Ｓ２１の状態がオン状態である期間は、グラフＴＬ２１に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ２１において、スイッチング素子Ｓ２１の状態がオフ状態である期間は、グラフＴＬ２１に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ２２の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ２１の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
また、図２に示したグラフＴＬ２３は、スイッチング素子Ｓ２３の状態の時間的な変化の一例を示す図である。グラフＴＬ２３において、スイッチング素子Ｓ２３の状態がオン状態である期間は、グラフＴＬ２３に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ２３において、スイッチング素子Ｓ２３の状態がオフ状態である期間は、グラフＴＬ２３に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ２４の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ２３の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
図２に示したように、制御部１１は、推定値が設計値よりも大きい場合、第１位相差及び第２位相差をゼロにする。また、制御部１１は、推定値が設計値よりも大きい場合、第３位相差及び第４位相差をノンゼロの値に変化させる。当該値の大きさは、ＤＡＢコンバータ１の回路構成に依存する。このため、本実施形態では、当該値として特定の値を例示することを省略する。
ここで、グラフＤＬ１は、図２に示したように第３位相差及び第４位相差をノンゼロの値に変化させた場合において、第１部分ＰＴ１の両端に印加される電圧の時間的な変化の一例を示す。換言すると、グラフＤＬ１は、入出力端子Ｐ１３と入出力端子Ｐ１４との間に印加される電圧の時間的な変化の一例を示す。また、グラフＤＬ２は、当該場合において、第２部分ＰＴ２の両端に印加される電圧の時間的な変化の一例を示す。換言すると、グラフＤＬ２は、入出力端子Ｐ２３と入出力端子Ｐ２４との間に印加される電圧の時間的な変化の一例を示す。
すなわち、制御部１１は、推定値が設計値よりも大きい場合、例えば、グラフＤＬ１及びグラフＤＬ２に示したように、第１部分ＰＴ１の両端に電圧が印加される時間幅を、第２部分ＰＴ２の両端に電圧が印加される時間幅よりも短くする。換言すると、制御部１１は、当該場合、第１位相差及び第２位相差を調整することによって、第１部分ＰＴ１の両端に印加される電圧の時間的な変化を示す方形波の位相と、第２部分ＰＴ２の両端に印加される電圧の時間的な変化を示す方形波の位相との位相差を調整する。これにより、制御部１１は、図１に示したＤＡＢコンバータ１の回路構成において、電力の伝送効率が低下してしまうことを抑制することができる。
また、例えば、制御部１１は、推定した推定値が設計値（すなわち、予め決められたインダクタンス）よりも小さい場合、例えば、位相差を、図３に示したような位相差に調整する。図３は、推定値が設計値よりも小さい場合において制御部１１により調整された後の位相差の一例を示す図である。
図３に示したグラフＴＬ３１は、スイッチング素子Ｓ１１の状態の時間的な変化の他の例を示す図である。グラフＴＬ３１において、スイッチング素子Ｓ１１の状態がオン状態である期間は、グラフＴＬ３１に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ３１において、スイッチング素子Ｓ１１の状態がオフ状態である期間は、グラフＴＬ３１に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ１２の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ１１の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
また、図３に示したグラフＴＬ３３は、スイッチング素子Ｓ１３の状態の時間的な変化の他の例を示す図である。グラフＴＬ３３において、スイッチング素子Ｓ１３の状態がオン状態である期間は、グラフＴＬ３３に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ３３において、スイッチング素子Ｓ１３の状態がオフ状態である期間は、グラフＴＬ３３に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ１４の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ１３の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
図３に示したグラフＴＬ４１は、スイッチング素子Ｓ２１の状態の時間的な変化の他の例を示す図である。グラフＴＬ４１において、スイッチング素子Ｓ２１の状態がオン状態である期間は、グラフＴＬ４１に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ４１において、スイッチング素子Ｓ２１の状態がオフ状態である期間は、グラフＴＬ４１に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ２２の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ２１の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
また、図３に示したグラフＴＬ４３は、スイッチング素子Ｓ２３の状態の時間的な変化の他の例を示す図である。グラフＴＬ４３において、スイッチング素子Ｓ２３の状態がオン状態である期間は、グラフＴＬ４３に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ４３において、スイッチング素子Ｓ２３の状態がオフ状態である期間は、グラフＴＬ４３に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ２４の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ２３の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
図３に示した例では、制御部１１は、推定値が設計値よりも小さい場合、第１位相差及び第２位相差をノンゼロの値に変化させる。また、当該例では、制御部１１は、当該場合、第３位相差及び第４位相差をノンゼロの値に変化させる。すなわち、当該例では、当該場合、制御部１１は、第１位相差〜第４位相差のそれぞれをノンゼロの値に変化させる。これら４つのノンゼロの値の大きさは、ＤＡＢコンバータ１の回路構成に依存する。このため、本実施形態では、これら４つのノンゼロの値として特定の値を例示することを省略する。
ここで、グラフＤＬ３は、図３に示したように第１位相差〜第４位相差のそれぞれをノンゼロの値似変化させた場合において、第１部分ＰＴ１の両端に印加される電圧の時間的な変化の一例を示す。換言すると、グラフＤＬ３は、入出力端子Ｐ１３と入出力端子Ｐ１４との間に印加される電圧の時間的な変化の一例を示す。また、グラフＤＬ４は、当該場合において、第２部分ＰＴ２の両端に印加される電圧の時間的な変化の一例を示す。換言すると、グラフＤＬ４は、入出力端子Ｐ２３と入出力端子Ｐ２４との間に印加される電圧の時間的な変化の一例を示す。
すなわち、制御部１１は、推定値が設計値よりも小さい場合、例えば、グラフＤＬ３及びグラフＤＬ４に示したように、第１部分ＰＴ１の両端に電圧が印加される時間幅を、第２部分ＰＴ２の両端に電圧が印加される時間幅よりも短くする。換言すると、制御部１１は、当該場合、第１位相差及び第２位相差を調整することによって、第１部分ＰＴ１の両端に印加される電圧の時間的な変化を示す方形波の位相と、第２部分ＰＴ２の両端に印加される電圧の時間的な変化を示す方形波の位相との位相差を調整する。これにより、制御部１１は、図１に示したＤＡＢコンバータ１の回路構成において、電力の伝送効率が低下してしまうことを抑制することができる。
なお、図２及び図３における制御部１１により位相差を調整する方法は、上記において説明した方法に代えて、他の既知の方法であってもよく、これから開発される方法であってもよい。このため、本実施形態において、制御部１１により位相差を調整する方法については、これ以上の詳細な説明を省略する。
また、情報処理装置２は、第１電圧と第１電流と第２電圧とに基づいて推定値を推定する構成に代えて、又は、第１電圧と第１電流と第２電圧とに基づいて推定値を推定する構成に加えて、第１電圧と、第２電圧と、第２電流とに基づいて推定値を推定する構成であってもよい。第２電流は、図４に示した第２電流検出部ＤＣ２により検出された電流のことである。
図４は、第１電流検出部ＤＣ１に代えて第２電流検出部ＤＣ２が取り付けられたＤＡＢコンバータ１の構成の一例を示す図である。
図４に示した例では、ＤＡＢコンバータ１が有する２つの入出力端子ＴＩには、負荷ＬＤが接続されている。また、当該例では、ＤＡＢコンバータ１が有する２つの入出力端子ＴＯには、図示しない直流電源が接続されている。すなわち、図４に示したＤＡＢコンバータ１では、ＤＡＢコンバータ１の入出力の関係が、図１に示したＤＡＢコンバータ１と入れ替わっている。
第２電流検出部ＤＣ２は、電流計である。第２電流検出部ＤＣ２は、ＤＡＢコンバータ１が有する２つの入出力端子ＴＯのうち、直流電源の正極側の電源端子と接続される入出力端子ＴＯ１に流れる電流を検出可能なように、ＤＡＢコンバータ１に取り付けられる。より具体的には、第２電流検出部ＤＣ２は、第２フルブリッジ回路Ｂ２が有する２つの入出力端子（すなわち、入出力端子Ｐ２３と入出力端子Ｐ２４）のうち、入出力端子ＴＯ１と接続される入出力端子Ｐ２３から負荷ＬＤに流れた電流を検出可能なように、ＤＡＢコンバータ１に取り付けられる。また、第２電流検出部ＤＣ２は、情報処理装置２と通信可能なように、ＤＡＢコンバータ１に取り付けられる。図１に示した例では、第２電流検出部ＤＣ２は、負荷ＬＤの正極側の電源端子と入出力端子ＴＯ１とを接続する伝送路に接続されている。これにより、第２電流検出部ＤＣ２は、第２フルブリッジ回路Ｂ２が有する２つの入出力端子のうち正極側の入出力端子から負荷ＬＤに流れた電流を検出することができる。第２電流検出部ＤＣ２は、検出した第２電流を示す第２電流情報を情報処理装置２に出力する。
ＤＡＢコンバータ１に第２電流検出部ＤＣ２が取り付けられている場合、情報処理装置２は、例えば、以下の式（２）に基づいて推定値を推定する。
Figure 2021185729
この場合であっても、情報処理装置２は、推定値を推定することができる。そして、制御部１１は、情報処理装置２から取得した推定値情報が示す推定値に基づいて位相差を調整することができる。その結果、制御部１１は、図４に示したＤＡＢコンバータ１の回路構成において、電力の伝送効率が低下してしまうことを抑制することができる。
なお、前述した通り、制御部１１は、情報処理装置２に代えて、推定値を推定する構成であってもよい。この場合、情報処理装置２が有する機能のうち、上記において説明した機能の少なくとも一部は、制御部１１に備えられる。このため、当該場合、ＤＡＢコンバータ１には、情報処理装置２が接続されない構成であってもよい。また、当該場合、第１電圧検出部ＤＶ１は、制御部１１と通信可能なように、ＤＡＢコンバータ１に取り付けられる。また、当該場合、第１電流検出部ＤＣ１は、制御部１１と通信可能なように、ＤＡＢコンバータ１に取り付けられる。また、当該場合、第２電圧検出部ＤＶ２は、制御部１１と通信可能なように、ＤＡＢコンバータ１に取り付けられる。
また、第１電圧検出部ＤＶ１は、ＤＡＢコンバータ１に外付けされる構成に代えて、ＤＡＢコンバータ１に内蔵される構成であってもよい。また、第１電流検出部ＤＣ１は、ＤＡＢコンバータ１に外付けされる構成に代えて、ＤＡＢコンバータ１に内蔵される構成であってもよい。また、第２電圧検出部ＤＶ２は、ＤＡＢコンバータ１に外付けされる構成に代えて、ＤＡＢコンバータ１に内蔵される構成であってもよい。
＜情報処理装置が推定値を推定する処理と、制御部が位相差を調整する処理＞
以下、図５を参照し、情報処理装置２が推定値を推定する処理と、制御部１１が位相差を調整する処理について説明する。図５は、情報処理装置２が推定値を推定する処理と、制御部１１が位相差を調整する処理の流れの一例を示すシーケンス図である。なお、以下では、一例として、図５に示したステップＳ２１０の処理が行われるよりも前のタイミングにおいて、ＤＡＢコンバータ１の動作モードを調整モードに変化させる操作をＤＡＢコンバータ１が受け付けている場合について説明する。ここで、ＤＡＢコンバータ１の動作モードのうちの調整モードは、情報処理装置２から推定値情報を取得した場合において、取得した推定値情報に基づいて位相差を調整するモードのことである。なお、ＤＡＢコンバータ１は、当該操作を、ＤＡＢコンバータ１が有するハードウェアキーを介して行われてもよく、ＤＡＢコンバータ１に接続された情報処理装置２等を介して行われてもよい。また、以下では、一例として、当該タイミングにおいて、情報処理装置２の動作モードを調整モードに変化させる操作を情報処理装置２が受け付けている場合について説明する。ここで、情報処理装置２の動作モードのうちの調整モードは、情報処理装置２が推定値を推定し、推定した推定値を示す推定値情報をＤＡＢコンバータ１に出力して、ＤＡＢコンバータ１に位相差の調整を行わせるモードのことである。なお、情報処理装置２は、当該操作を、情報処理装置２が有するハードウェアキーを介して行われてもよく、情報処理装置２の表示部（例えば、ディスプレイ）に表示されたソフトウェアキーを介して行われてもよい。
情報処理装置２は、電圧及び電流の検出を行う（ステップＳ２１０）。具体的には、例えば、情報処理装置２は、ステップＳ２１０において、第１電圧検出部ＤＶ１から第１電圧情報を取得することにより、取得した第１電圧情報が示す第１電圧を検出する。また、例えば、情報処理装置２は、ステップＳ２１０において、第１電流検出部ＤＣ１から第１電流情報を取得することにより、取得した第１電流情報が示す第１電流を検出する。また、例えば、情報処理装置２は、ステップＳ２１０において、第２電圧検出部ＤＶ２から第２電圧情報を取得することにより、取得した第２電圧情報が示す第２電圧を検出する。
次に、情報処理装置２は、ステップＳ２１０において検出した第１電圧、第１電流、第２電圧に基づいて、推定値を推定する（ステップＳ２２０）。ステップＳ２２０における推定値の推定方法については、一例を既に説明済みであるため、説明を省略する。
次に、情報処理装置２は、ステップＳ２２０において推定した推定値を示す推定値情報を生成し、生成した推定値情報を、ＤＡＢコンバータ１に出力する（ステップＳ２３０）。
次に、制御部１１は、情報処理装置２から出力された推定値情報を、情報処理装置２から取得する（ステップＳ１１０）。
次に、制御部１１は、ステップＳ１１０において取得した推定値情報が示す推定値に基づいて、位相差を調整する（ステップＳ１２０）。例えば、ＤＡＢコンバータ１には、複数の位相差情報が予め記憶されている。ここで、位相差情報は、第１フルブリッジ回路Ｂ１のスイッチングと、第２フルブリッジ回路Ｂ２のスイッチングとのいずれか一方又は両方を調整する情報が含まれた情報のことである。そして、複数の位相差情報のそれぞれには、推定値についての互いに重複しない範囲が対応付けられている。ここで、例えば、ステップＳ１１０において取得した推定値情報が示す推定値が、ＤＡＢコンバータ１に予め記憶された複数の位相差情報のうちのある位相差情報Ｘ１に対応付けられた範囲Ｘ２に含まれる場合、制御部１１は、当該推定値に応じた位相差情報として、位相差情報Ｘ１を特定する。制御部１１は、特定した位相差情報Ｘ１に基づいて、位相差を調整する。より具体的には、制御部１１は、現在の位相差を、特定した位相差情報Ｘ１が示す位相差へ変化させる。これにより、制御部１１は、位相差を調整する。なお、制御部１１が位相差を調整する方法は、前述した通り、これに代えて、他の既知の方法であってもよく、これから開発される方法であってもよい。また、制御部１１は、ステップＳ１２０において推定された推定値に基づいて、当該推定値に応じた位相差情報を算出又は生成する構成であってもよい。
ステップＳ１２０の処理が行われた後、制御部１１は、ＤＡＢコンバータ１の動作モードを調整モードから通常動作モードへと変化させ、処理を終了する。
このように、ＤＡＢコンバータ１は、情報処理装置２により推定された推定値に基づいて、位相差を調整する。これにより、ＤＡＢコンバータ１は、インダクタンスの個体差によって電力の伝送効率が低下してしまうことを抑制することができる。
＜実施形態の変形例＞
以下、実施形態の変形例について説明する。なお、実施形態の変形例では、実施形態と同様な構成部に対して同じ符号を付して説明を省略する。実施形態の変形例では、制御部１１は、情報処理装置２から推定値情報を取得する構成に代えて、推定値を推定する。更に、制御部１１は、実施形態と異なる方法により、推定値の推定を行う。また、実施形態の変形例では、ＤＡＢコンバータ１は、図６に示すように、第１電圧検出部ＤＶ１に代えて、第３電圧検出部ＤＶ３を備える。また、実施形態の変形例では、ＤＡＢコンバータ１は、図６に示すように、第１電流検出部ＤＣ１に代えて、第３電流検出部ＤＣ３を備える。また、実施形態の変形例では、ＤＡＢコンバータ１は、図６に示すように、第２電圧検出部ＤＶ２に代えて、第４電圧検出部ＤＶ４を備える。なお、ＤＡＢコンバータ１は、第３電圧検出部ＤＶ３、第３電流検出部ＤＣ３、第４電圧検出部ＤＶ４のそれぞれを備えない構成であってもよい。この場合、ＤＡＢコンバータ１には、第３電圧検出部ＤＶ３、第３電流検出部ＤＣ３、第４電圧検出部ＤＶ４のそれぞれが外部から接続される。また、ＤＡＢコンバータ１は、第３電圧検出部ＤＶ３、第３電流検出部ＤＣ３、第４電圧検出部ＤＶ４のそれぞれを備えるとともに、第１電圧検出部ＤＶ１、第１電流検出部ＤＣ１、第２電圧検出部ＤＶ２、第２電流検出部ＤＣ２のそれぞれが取り付けられる構成であってもよい。この場合、制御部１１は、実施形態の変形例において説明する方法による推定値の推定に加えて、実施形態において説明した方法による推定値の推定を行ってもよい。また、実施形態の変形例に係るＤＡＢコンバータ１では、実施形態に係るＤＡＢコンバータ１と同様に、情報処理装置２が接続され、実施形態の変形例において説明される推定方法によって情報処理装置２が推定値を推定する構成であってもよい。この場合、情報処理装置２は、実施形態と同様に、推定した推定値を示す推定値情報を制御部１１に出力する。
図６は、実施形態の変形例に係るＤＡＢコンバータ１の構成の一例を示す図である。ＤＡＢコンバータ１は、トランスＴと、第１フルブリッジ回路Ｂ１と、第１インダクタＬ１と、第１コンデンサＣ１と、第２フルブリッジ回路Ｂ２と、第２インダクタＬ２と、第２コンデンサＣ２と、２つの入出力端子ＴＩと、２つの入出力端子ＴＯと、制御部１１と、第３電圧検出部ＤＶ３と、第３電流検出部ＤＣ３と、第４電圧検出部ＤＶ４を備える。なお、図６では、図が煩雑になるのを防ぐため、ＤＡＢコンバータ１において制御部１１と他の回路とを接続する伝送路が描かれていない。
また、図６に示した例では、ＤＡＢコンバータ１には、負荷ＬＤが接続されていない。そして、当該例では、ＤＡＢコンバータ１には、図示しない２つの直流電源が接続されている。より具体的には、当該例では、ＤＡＢコンバータ１の入出力端子ＴＩ１及び入出力端子ＴＩ２には、図示しない第１直流電源が接続されている。また、当該例では、ＤＡＢコンバータ１の入出力端子ＴＯ１及び入出力端子ＴＯ２には、図示しない第２直流電源が接続されている。
第３電圧検出部ＤＶ３は、電圧検出回路である。第３電圧検出部ＤＶ３は、中点Ｐ１１と中点Ｐ１２との間に接続される。これにより、第３電圧検出部ＤＶ３は、第１部分ＰＴ１の両端に印加された電圧を、第３電圧として検出することができる。また、第３電圧検出部ＤＶ３は、図示しない伝送路を介して制御部１１と接続される。すなわち、制御部１１は、第３電圧検出部ＤＶ３を介して、第３電圧を検出する。なお、第３電圧検出部ＤＶ３は、入出力端子Ｐ１３と入出力端子Ｐ１４との間に接続され、入出力端子Ｐ１３と入出力端子Ｐ１４との間に印加された電圧を、第３電圧として検出する構成であってもよい。また、この場合、第３電圧検出部ＤＶ３は、第１電圧検出部ＤＶ１と同様に、ＤＡＢコンバータ１に外部から取り付けられる構成であってもよい。
第３電流検出部ＤＣ３は、電流検出回路である。第３電流検出部ＤＣ３は、中点Ｐ１１と第１部分ＰＴ１との間に接続される。これにより、第３電流検出部ＤＣ３は、第１部分ＰＴ１に流れた電流を、第３電流として検出することができる。また、第３電流検出部ＤＣ３は、図示しない伝送路を介して制御部１１と接続される。すなわち、制御部１１は、第３電流検出部ＤＣ３を介して、第３電流を検出する。
第４電圧検出部ＤＶ４は、電圧検出回路である。第４電圧検出部ＤＶ４は、中点Ｐ２１と中点Ｐ２２との間に接続される。これにより、第４電圧検出部ＤＶ４は、第２部分ＰＴ２の両端に印加された電圧を、第４電圧として検出することができる。また、第４電圧検出部ＤＶ４は、図示しない伝送路を介して制御部１１と接続される。すなわち、制御部１１は、第４電圧検出部ＤＶ４を介して、第４電圧を検出する。なお、第４電圧検出部ＤＶ４は、入出力端子Ｐ２３と入出力端子Ｐ２４との間に接続され、入出力端子Ｐ２３と入出力端子Ｐ２４との間に印加された電圧を、第４電圧として検出する構成であってもよい。また、この場合、第４電圧検出部ＤＶ４は、第２電圧検出部ＤＶ２と同様に、ＤＡＢコンバータ１に外部から取り付けられる構成であってもよい。
ここで、図７は、図６に示したＤＡＢコンバータ１が有する部分のうち第１部分ＰＴ１と第２部分ＰＴ２とを含む部分の等価回路である。図７に示したインダクタンスＳＬ１は、図７に示した等価回路における第１部分ＰＴ１のインダクタンスの一例を示す。また、図７に示したインダクタンスＳＬ２は、図７に示した等価回路における第２部分ＰＴ２のインダクタンスの一例を示す。また、図７に示したインダクタンスＬｍは、図７に示した等価回路におけるトランスＴの相互インダクタンスの一例を示す。また、図７に示した電圧ＶＬは、図７に示した等価回路において中点Ｐ１１と中点Ｐ２１との間に印加される電圧の一例を示す。また、図７に示した電圧ＶＩ１は、図７に示した等価回路において中点Ｐ１１と中点Ｐ１２との間に印加される電圧の一例を示す。また、図７に示した電圧ＶＩ２は、図７に示した等価回路において中点Ｐ２１と中点Ｐ２２との間に印加される電圧の一例を示す。また、図７に示した電流Ｉｔ１は、図７に示した等価回路において中点Ｐ１１から中点Ｐ２１に向かって流れる電流の一例を示す。
ここで、ＤＡＢコンバータ１が有する２つの入出力端子ＴＩ間に第１直流電源から印加される電圧の大きさをｖ１によって示し、ＤＡＢコンバータ１が有する２つの入出力端子ＴＩ間に第１直流電源から印加される電圧の大きさをｖ２によって示し、第１インダクタＬ１のインダクタンスと１次側の巻線Ｔ１のリーケージインダクタンスとの合成インダクタンスをｌ１によって示し、第２インダクタＬ２のインダクタンスと２次側の巻線Ｔ２のリーケージインダクタンスとの合成インダクタンスをｌ２によって示した場合、インダクタンスＳＬ１、インダクタンスＳＬ２、電圧ＶＩ１、電圧ＶＩ２のそれぞれは、以下の式（３）〜式（６）のように表すことができる。
ＳＬ１＝ｌ１ ・・・（３）
ＳＬ２＝ｌ２×（Ｎ２／Ｎ１）２ ・・・（４）
ＶＩ１＝ｖ１ ・・・（５）
ＶＩ２＝ｖ２×（Ｎ２／Ｎ１） ・・・（６）
このような事情により、第１直流電源及び第２直流電源のそれぞれからＤＡＢコンバータ１に電圧を供給することにより、制御部１１は、以下において説明する方法により、推定値を推定することができる。
ここで、図８は、実施形態の変形例において推定値を推定する場合に制御部１１が行う処理を説明するための図である。
実施形態の変形例において推定値を推定する場合、制御部１１は、スイッチング素子Ｓ１１の状態を、図８に示したグラフＴＬ５１が示すようにオン状態とオフ状態との間で繰り返し変化させる。図８に示したグラフＴＬ５１は、当該場合におけるスイッチング素子Ｓ１１の状態の時間的な変化の一例を示す図である。グラフＴＬ５１において、スイッチング素子Ｓ１１の状態がオン状態である期間は、グラフＴＬ５１に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ５１において、スイッチング素子Ｓ１１の状態がオフ状態である期間は、グラフＴＬ５１に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ１２の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ１１の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
また、実施形態の変形例において推定値を推定する場合、制御部１１は、スイッチング素子Ｓ１３の状態を、図８に示したグラフＴＬ５３が示すようにオン状態とオフ状態との間で繰り返し変化させる。図８に示したグラフＴＬ５３は、当該場合におけるスイッチング素子Ｓ１３の状態の時間的な変化の一例を示す図である。グラフＴＬ５３において、スイッチング素子Ｓ１３の状態がオン状態である期間は、グラフＴＬ５３に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ５３において、スイッチング素子Ｓ１３の状態がオフ状態である期間は、グラフＴＬ５３に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ１４の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ１３の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
また、実施形態の変形例において推定値を推定する場合、制御部１１は、スイッチング素子Ｓ２１の状態を、図８に示したグラフＴＬ６１が示すようにオン状態とオフ状態との間で繰り返し変化させる。図８に示したグラフＴＬ６１は、当該場合におけるスイッチング素子Ｓ２１の状態の時間的な変化の一例を示す図である。グラフＴＬ６１において、スイッチング素子Ｓ２１の状態がオン状態である期間は、グラフＴＬ６１に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ６１において、スイッチング素子Ｓ２１の状態がオフ状態である期間は、グラフＴＬ６１に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ２２の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ２１の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
また、実施形態の変形例において推定値を推定する場合、制御部１１は、スイッチング素子Ｓ２３の状態を、図８に示したグラフＴＬ６３が示すようにオン状態とオフ状態との間で繰り返し変化させる。図８に示したグラフＴＬ６３は、当該場合におけるスイッチング素子Ｓ２３の状態の時間的な変化の一例を示す図である。グラフＴＬ６３において、スイッチング素子Ｓ２３の状態がオン状態である期間は、グラフＴＬ６３に示した方形波の変位が「ＯＮ」と一致している期間によって示されている。また、グラフＴＬ６３において、スイッチング素子Ｓ２３の状態がオフ状態である期間は、グラフＴＬ６３に示した方形波の変位が「ＯＦＦ」と一致している期間によって示されている。なお、スイッチング素子Ｓ２４の状態の時間的な変化を示す方形波は、スイッチング素子Ｓ２３の状態の時間的な変化を示す方形波と位相が２πずれている方形波であるため、図示が省略されている。
スイッチング素子Ｓ１１〜スイッチング素子Ｓ１４のそれぞれと、スイッチング素子Ｓ２１〜スイッチング素子Ｓ２４のそれぞれとを図８に示したようにスイッチングした場合、前述の電圧ＶＩ１は、図８に示したグラフＤＬ５のように時間的に変化する。
また、スイッチング素子Ｓ１１〜スイッチング素子Ｓ１４のそれぞれと、スイッチング素子Ｓ２１〜スイッチング素子Ｓ２４のそれぞれとを図８に示したようにスイッチングした場合、前述の電圧ＶＩ２は、図８に示したグラフＤＬ６のように時間的に変化する。
これらにより、スイッチング素子Ｓ１１〜スイッチング素子Ｓ１４のそれぞれと、スイッチング素子Ｓ２１〜スイッチング素子Ｓ２４のそれぞれとを図８に示したようにスイッチングした場合、電圧ＶＬは、図８に示したグラフＤＬ７のように時間的に変化する。図８に示したように、ＶＬは、ＶＩ１とＶＩ２との差、すなわち、第３電圧と第４電圧との差によって決まる。
ここで、グラフＤＬ５〜グラフＤＬ７に示したように、電圧ＶＩ１、電圧ＶＩ２、電圧ＶＬのそれぞれの時間的な変化は、スイッチング素子Ｓ１１〜スイッチング素子Ｓ１４のそれぞれと、スイッチング素子Ｓ２１〜スイッチング素子Ｓ２４のそれぞれとのスイッチングに同期した方形波になっている。
一方、スイッチング素子Ｓ１１〜スイッチング素子Ｓ１４のそれぞれと、スイッチング素子Ｓ２１〜スイッチング素子Ｓ２４のそれぞれとを図８に示したようにスイッチングした場合、電流Ｉｔ１は、図８に示したグラフＩＬ１のように時間的に変化する。グラフＩＬ１に示したように、電流Ｉｔ１の時間的な変化は、当該場合、一定の傾きでの増大と、一定の傾きでの減少とを順に周期的に繰り返す。ここで、時刻ｔ１、時刻ｔ２は、一定の傾きで電流Ｉｔ１が増大している複数の期間のうちのある１つの期間内における２つの異なる時刻である。そして、時刻ｔ２は、時刻ｔ１よりも後の時刻である。以下では、説明の便宜上、時刻ｔ１における電流Ｉｔ１の電流値をｉ１によって示し、時刻ｔ２における電流Ｉｔ１の電流値をｉ２によって示して説明する。
ここで、制御部１１は、電圧ＶＬ、電流値ｉ１、電流値ｉ２、時刻ｔ１、時刻ｔ２のそれぞれとともに、以下の式（７）に基づいて、推定値を推定することができる。
Ｌｐ＝ＶＬ（ｔ２−ｔ１）／（ｉ２−ｉ１） ・・・（７）
なお、上記の式（７）に示したＬｐは、第１フルブリッジ回路Ｂ１から見た推定値を示す。上記の式（７）の導出は、電磁気学に基づいてすぐに算出可能である。このため、式（７）の導出方法については、説明を省略する。
すなわち、制御部１１は、第１フルブリッジ回路Ｂ１から見た推定値を、第３電圧と第４電圧との差分と、第３電流と、上記の式（７）とに基づいて推定することができる。
ここで、制御部１１は、ＤＡＢコンバータ１の２次側の回路を短絡させても、すなわち、第２フルブリッジ回路Ｂ２を短絡させても、第１フルブリッジ回路Ｂ１から見た推定値を、第３電圧と第４電圧との差分と、第３電流と、上記の式（７）とに基づいて推定することができる。例えば、制御部１１は、スイッチング素子Ｓ２１及びスイッチング素子Ｓ２３の両方の状態をオン状態にすることにより、又は、スイッチング素子Ｓ２２及びスイッチング素子Ｓ２４の両方の状態をオン状態にすることにより、ＤＡＢコンバータ１の２次側の回路を短絡させることができる。この場合、図７に示した等価回路は、図９に示した等価回路のように変化する。図９は、２次側の回路が短絡している場合における、ＤＡＢコンバータ１が有する部分のうち第１部分ＰＴ１と第２部分ＰＴ２とを含む部分の等価回路である。この場合であっても、制御部１１は、第１フルブリッジ回路Ｂ１から見た推定値を、第３電圧と第４電圧との差分と、第３電流と、上記の式（７）とに基づいて推定することができる。また、この場合、トランスＴにおける励磁電流の発生を抑制することができるため、インダクタンス（すなわち、推定値）をより正確に推定することができる。その結果、ＤＡＢコンバータ１は、インダクタンスの個体差によって電力の伝送効率が低下してしまうことを、より確実に抑制することができる。
なお、ＤＡＢコンバータ１は、第３電流検出部ＤＣ３に代えて、又は、第３電流検出部ＤＣ３に加えて、第４電流検出部ＤＣ４を備える構成であってもよい。
第４電流検出部ＤＣ４は、電流検出回路である。第４電流検出部ＤＣ４は、中点Ｐ２１と第２部分ＰＴ２との間に接続される。これにより、第４電流検出部ＤＣ４は、第２部分ＰＴ２に流れた電流を、第４電流として検出することができる。また、第４電流検出部ＤＣ４は、図示しない伝送路を介して制御部１１と接続される。すなわち、制御部１１は、第４電流検出部ＤＣ４を介して、第４電流を検出する。
ＤＡＢコンバータ１が第４電流検出部ＤＣ４を備える場合は、制御部１１は、第１フルブリッジ回路Ｂ１から見た推定値に代えて、第２フルブリッジ回路Ｂ２から見た推定値を推定することができる。この場合も、ＤＡＢコンバータ１は、インダクタンスの個体差によって電力の伝送効率が低下してしまうことを抑制することができる。この場合において式（７）の代わりに制御部１１が推定に用いる式の詳細については、電磁気学から容易に導出することが可能であるため、説明を省略する。
なお、上記において説明した推定値の推定方法と、推定された推定値に基づいて位相差を調整する方法とは、ＤＡＢコンバータに代えて、他の電子機器に適用されてもよい。
以上のように、実施形態に係るＤＡＢコンバータ（上記において説明した例では、ＤＡＢコンバータ１）は、１次側の巻線（上記において説明した例では、１次側の巻線Ｔ１）と２次側の巻線（上記において説明した例では、２次側の巻線Ｔ２）とを有するトランス（上記において説明した例では、トランスＴ）と、第１フルブリッジ回路（上記において説明した例では、第１フルブリッジ回路Ｂ１）と、第２フルブリッジ回路（上記において説明した例では、第２フルブリッジ回路Ｂ２）と、第１コンデンサ（上記において説明した例では、第１コンデンサＣ１）と、第２コンデンサ（上記において説明した例では、第２コンデンサＣ２）と、第１フルブリッジ回路のスイッチングと、第２フルブリッジ回路のスイッチングとを制御する制御部（上記において説明した例では、制御部１１）と、を備えるＤＡＢコンバータであって、第１フルブリッジ回路が有する２つの中点のうちの第１１中点（上記において説明した例では、中点Ｐ１１）と、第１フルブリッジ回路が有する２つの中点のうちの第１２中点（上記において説明した例では、中点Ｐ１２）との間には、１次側の巻線が接続され、第２フルブリッジ回路が有する２つの中点のうちの第２１中点（上記において説明した例では、中点Ｐ２１）と、第２フルブリッジ回路が有する２つの中点のうちの第２２中点（上記において説明した例では、中点Ｐ２２）との間には、２次側の巻線が接続され、第１フルブリッジ回路が有する２つの入出力端子（上記において説明した例では、入出力端子Ｐ１３及び入出力端子Ｐ１４）間には、第１コンデンサが接続され、第２フルブリッジ回路が有する２つの入出力端子（上記において説明した例では、入出力端子Ｐ２３及び入出力端子Ｐ２４）間には、第２コンデンサが接続され、制御部は、ＤＡＢコンバータのインダクタンスの推定値に基づいて、第１フルブリッジ回路のスイッチングと、第２フルブリッジ回路のスイッチングとの位相差を調整する。これにより、ＤＡＢコンバータは、インダクタンスの個体差によって電力の伝送効率が低下してしまうことを抑制することができる。
また、ＤＡＢコンバータでは、ＤＡＢコンバータのインダクタンスは、１次側の巻線のリーケージインダクタンスと、２次側の巻線のリーケージインダクタンスとの合成インダクタンスである、構成が用いられてもよい。
また、ＤＡＢコンバータは、第１インダクタ（上記において説明した例では、第１インダクタＬ１）を更に備え、第１１中点と第１２中点との間には、１次側の巻線と、第１インダクタとが直列に接続され、ＤＡＢコンバータのインダクタンスは、１次側の巻線のリーケージインダクタンスと、２次側の巻線のリーケージインダクタンスと、第１インダクタのインダクタンスとの合成インダクタンスである、構成が用いられてもよい。
また、ＤＡＢコンバータは、第２インダクタ（上記において説明した例では、第２インダクタＬ２）を更に備え、第２１中点と前記第２２中点との間には、２次側の巻線と、第２インダクタとが直列に接続され、ＤＡＢコンバータのインダクタンスは、１次側の巻線のリーケージインダクタンスと、２次側の巻線のリーケージインダクタンスと、第２インダクタのインダクタンスとの合成インダクタンスである、構成が用いられてもよい。
また、ＤＡＢコンバータは、第１インダクタと、第２インダクタと、を更に備え、第１１中点と第１２中点との間には、１次側の巻線と、第１インダクタとが直列に接続され、第２１中点と第２２中点との間には、２次側の巻線と、第２インダクタとが直列に接続され、ＤＡＢコンバータのインダクタンスは、１次側の巻線のリーケージインダクタンスと、２次側の巻線のリーケージインダクタンスと、第１インダクタのインダクタンスと、第２インダクタのインダクタンスとの合成インダクタンスである、構成が用いられてもよい。
また、ＤＡＢコンバータでは、推定値は、第１フルブリッジ回路が有する２つの入出力端子間に印加された第１電圧と、第１フルブリッジ回路が有する２つの入出力端子のうちの一方に流された第１電流と、第２フルブリッジ回路が有する２つの入出力端子間に印加された第２電圧とに基づいて推定された値である、構成が用いられてもよい。
また、ＤＡＢコンバータでは、推定値は、第１フルブリッジ回路が有する２つの入出力端子間に印加された第１電圧と、第２フルブリッジ回路が有する２つの入出力端子間に印加された第２電圧と、第２フルブリッジ回路が有する２つの入出力端子のうちの一方に流された第２電流とに基づいて推定された値である、構成が用いられてもよい。
また、ＤＡＢコンバータでは、推定値は、１次側の巻線を含む第１部分（上記において説明した例では、第１部分Ｐ１）の両端に印加された第３電圧と、第１部分に流れた第３電流と、２次側の巻線を含む第２部分（上記において説明した例では、第２部分ＰＴ２）の両端に印加された第４電圧とに基づいて推定された値である、構成が用いられてもよい。
また、ＤＡＢコンバータでは、推定値は、１次側の巻線を含む第１部分の両端に印加された第３電圧と、２次側の巻線を含む第２部分の両端に印加された第４電圧と、第２部分に流れた第４電流とに基づいて推定された値である、構成が用いられてもよい。
また、ＤＡＢコンバータでは、推定値は、第１インダクタと１次側の巻線とを含む第１部分の両端に印加された第３電圧と、第１インダクタに流れた第３電流と、２次側の巻線を含む第２部分の両端に印加された第４電圧とに基づいて推定された値である、構成が用いられてもよい。
また、ＤＡＢコンバータでは、推定値は、第１フルブリッジ回路から見た推定値であり、第３電圧と第４電圧との差分と、第３電流とに基づいて推定された値である、構成が用いられてもよい。
また、ＤＡＢコンバータでは、推定値は、１次側の巻線を含む第１部分の両端に印加された第３電圧と、第２インダクタと前記２次側の巻線とを含む第２部分の両端に印加された第４電圧と、第２部分に流れた第４電流とに基づいて推定された値である、構成が用いられてもよい。
また、ＤＡＢコンバータでは、推定値は、第２フルブリッジ回路から見た推定値であり、第３電圧と第４電圧との差分と、第４電流とに基づいて推定された値である、構成が用いられてもよい。
また、ＤＡＢコンバータでは、制御部は、推定値を取得し、取得した推定値に基づいて、位相差を調整する、構成が用いられてもよい。
また、ＤＡＢコンバータでは、制御部は、推定値を推定し、推定した推定値に基づいて、位相差を調整する、構成が用いられてもよい。
また、ＤＡＢコンバータでは、制御部は、第１フルブリッジ回路のスイッチングと、第２フルブリッジ回路のスイッチングとのいずれか一方又は両方を調整することにより、位相差を調整する、構成が用いられてもよい。
また、ＤＡＢコンバータでは、制御部は、推定値に応じた位相差を示す位相差情報を特定し、特定した位相差情報に基づいて位相差を調整し、位相差情報には、第１フルブリッジ回路のスイッチングと、第２フルブリッジ回路のスイッチングとのいずれか一方又は両方を調整する情報が含まれている、構成が用いられてもよい。
以上、この発明の実施形態を、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない限り、変更、置換、削除等されてもよい。
１…ＤＡＢコンバータ、１１…制御部、Ａ１１、Ａ２１…上アーム、Ａ１２、Ａ２２…下アーム、Ｂ１…第１フルブリッジ回路、Ｂ２…第２フルブリッジ回路、Ｃ１…第１コンデンサ、Ｃ２…第２コンデンサ、ＤＣ１…第１電流検出部、ＤＣ２…第２電流検出部、ＤＣ３…第３電流検出部、ＤＣ４…第４電流検出部、ＤＶ１…第１電圧検出部、ＤＶ２…第２電圧検出部、ＤＶ３…第３電圧検出部、ＤＶ４…第４電圧検出部、Ｌ１…第１インダクタ
Ｌ２…第２インダクタ、ＬＤ…負荷、Ｐ１…第１部分、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２…中点、Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４、ＴＩ、ＴＩ１、ＴＩ２、ＴＯ、ＴＯ１、ＴＯ２…入出力端子、ＰＴ１…第１部分、ＰＴ２…第２部分、Ｓ１、Ｓ２、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４…スイッチング素子、Ｔ…トランス、Ｔ１…１次側の巻線、Ｔ２…２次側の巻線

Claims (17)

  1. １次側の巻線と２次側の巻線とを有するトランスと、
    第１フルブリッジ回路と、
    第２フルブリッジ回路と、
    第１コンデンサと、
    第２コンデンサと、
    前記第１フルブリッジ回路のスイッチングと、前記第２フルブリッジ回路のスイッチングとを制御する制御部と、
    を備えるＤＡＢ（Dual Active Bridge）コンバータであって、
    前記第１フルブリッジ回路が有する２つの中点のうちの第１１中点と、前記第１フルブリッジ回路が有する２つの中点のうちの第１２中点との間には、前記１次側の巻線が接続され、
    前記第２フルブリッジ回路が有する２つの中点のうちの第２１中点と、前記第２フルブリッジ回路が有する２つの中点のうちの第２２中点との間には、前記２次側の巻線が接続され、
    前記第１フルブリッジ回路が有する２つの入出力端子間には、前記第１コンデンサが接続され、
    前記第２フルブリッジ回路が有する２つの入出力端子間には、前記第２コンデンサが接続され、
    前記制御部は、前記ＤＡＢコンバータのインダクタンスの推定値に基づいて、前記第１フルブリッジ回路のスイッチングと、前記第２フルブリッジ回路のスイッチングとの位相差を調整する、
    ＤＡＢコンバータ。
  2. 前記ＤＡＢコンバータのインダクタンスは、前記１次側の巻線のリーケージインダクタンスと、前記２次側の巻線のリーケージインダクタンスとの合成インダクタンスである、
    請求項１に記載のＤＡＢコンバータ。
  3. 第１インダクタを更に備え、
    前記第１１中点と前記第１２中点との間には、前記１次側の巻線と、前記第１インダクタとが直列に接続され、
    前記ＤＡＢコンバータのインダクタンスは、前記１次側の巻線のリーケージインダクタンスと、前記２次側の巻線のリーケージインダクタンスと、前記第１インダクタのインダクタンスとの合成インダクタンスである、
    請求項１に記載のＤＡＢコンバータ。
  4. 第２インダクタを更に備え、
    前記第２１中点と前記第２２中点との間には、前記２次側の巻線と、前記第２インダクタとが直列に接続され、
    前記ＤＡＢコンバータのインダクタンスは、前記１次側の巻線のリーケージインダクタンスと、前記２次側の巻線のリーケージインダクタンスと、前記第２インダクタのインダクタンスとの合成インダクタンスである、
    請求項１に記載のＤＡＢコンバータ。
  5. 第１インダクタと、
    第２インダクタと、
    を更に備え、
    前記第１１中点と前記第１２中点との間には、前記１次側の巻線と、前記第１インダクタとが直列に接続され、
    前記第２１中点と前記第２２中点との間には、前記２次側の巻線と、前記第２インダクタとが直列に接続され、
    前記ＤＡＢコンバータのインダクタンスは、前記１次側の巻線のリーケージインダクタンスと、前記２次側の巻線のリーケージインダクタンスと、前記第１インダクタのインダクタンスと、前記第２インダクタのインダクタンスとの合成インダクタンスである、
    請求項１に記載のＤＡＢコンバータ。
  6. 前記推定値は、前記第１フルブリッジ回路が有する２つの入出力端子間に印加された第１電圧と、前記第１フルブリッジ回路が有する２つの入出力端子のうちの一方に流された第１電流と、前記第２フルブリッジ回路が有する２つの入出力端子間に印加された第２電圧とに基づいて推定された値である、
    請求項１から５のうちいずれか一項に記載のＤＡＢコンバータ。
  7. 前記推定値は、前記第１フルブリッジ回路が有する２つの入出力端子間に印加された第１電圧と、前記第２フルブリッジ回路が有する２つの入出力端子間に印加された第２電圧と、前記第２フルブリッジ回路が有する２つの入出力端子のうちの一方に流された第２電流とに基づいて推定された値である、
    請求項１から６のうちいずれか一項に記載のＤＡＢコンバータ。
  8. 前記推定値は、前記１次側の巻線を含む第１部分の両端に印加された第３電圧と、前記第１部分に流れた第３電流と、前記２次側の巻線を含む第２部分の両端に印加された第４電圧とに基づいて推定された値である、
    請求項２に記載のＤＡＢコンバータ。
  9. 前記推定値は、前記１次側の巻線を含む第１部分の両端に印加された第３電圧と、前記２次側の巻線を含む第２部分の両端に印加された第４電圧と、前記第２部分に流れた第４電流とに基づいて推定された値である、
    請求項２又は８に記載のＤＡＢコンバータ。
  10. 前記推定値は、前記第１インダクタと前記１次側の巻線とを含む第１部分の両端に印加された第３電圧と、前記第１インダクタに流れた第３電流と、前記２次側の巻線を含む第２部分の両端に印加された第４電圧とに基づいて推定された値である、
    請求項３又は５に記載のＤＡＢコンバータ。
  11. 前記推定値は、前記第１フルブリッジ回路から見た前記推定値であり、前記第３電圧と前記第４電圧との差分と、前記第３電流とに基づいて推定された値である、
    請求項１０に記載のＤＡＢコンバータ。
  12. 前記推定値は、前記１次側の巻線を含む第１部分の両端に印加された第３電圧と、前記第２インダクタと前記２次側の巻線とを含む第２部分の両端に印加された第４電圧と、前記第２部分に流れた第４電流とに基づいて推定された値である、
    請求項４又は５に記載のＤＡＢコンバータ。
  13. 前記推定値は、前記第２フルブリッジ回路から見た前記推定値であり、前記第３電圧と前記第４電圧との差分と、前記第４電流とに基づいて推定された値である、
    請求項１２に記載のＤＡＢコンバータ。
  14. 前記制御部は、前記推定値を取得し、取得した前記推定値に基づいて、前記位相差を調整する、
    請求項１から１３のうちいずれか一項に記載のＤＡＢコンバータ。
  15. 前記制御部は、前記推定値を推定し、推定した前記推定値に基づいて、前記位相差を調整する、
    請求項１から１３のうちいずれか一項に記載のＤＡＢコンバータ。
  16. 前記制御部は、前記第１フルブリッジ回路のスイッチングと、前記第２フルブリッジ回路のスイッチングとのいずれか一方又は両方を調整することにより、前記位相差を調整する、
    請求項１から１５のうちいずれか一項に記載のＤＡＢコンバータ。
  17. 前記制御部は、前記推定値に応じた前記位相差を示す位相差情報を特定し、特定した前記位相差情報に基づいて前記位相差を調整し、
    前記位相差情報には、前記第１フルブリッジ回路のスイッチングと、前記第２フルブリッジ回路のスイッチングとのいずれか一方又は両方を調整する情報が含まれている、
    請求項１から１６のうちいずれか一項に記載のＤＡＢコンバータ。
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