JP2021184655A - Ｄｃｄｃ変換器の制御装置 - Google Patents

Abstract

【課題】電力変換器におけるインダクタンスを高精度に推定し、位相指令値に加えるフィードフォワード項を最適化する。【解決手段】１次側、２次側ＤＣリンクキャパシタと、１次側、２次側電力変換部と、１次側と２次側を絶縁するトランスとを備えた絶縁型ＤＣＤＣ変換器において、前記電力変換部の出力電流を周期Ｔｓでサンプリングした電流検出値ｉａ，ｉｂと、１次側、２次側ＤＣリンクキャパシタ電圧Ｅ１，Ｅ２から、Ｌｃ＝（Ｅ１＋Ｅ２）Ｔｓ／（ｉｂ−ｉａ）を演算してインダクタンス推定値Ｌｃを求めるインダクタンス算出部１３を設け、前記Ｌｃをインダクタンス基準値Ｌｒｅｆで除して制御ゲインＫｆを求め、Ｋｆに出力電力値を乗算してフィードフォワード項を演算し、それに位相指令値を加算して求めた位相指令値によって前記１次側電力変換部と２次側電力変換部の出力電圧の位相差δを調整する。【選択図】 図４

Description

本発明は、絶縁型ＤＣＤＣ変換器におけるフィードフォワード項の最適化方法に関する。

従来、例えば特許文献１には、インバータ回路の直流リアクトルのインダクタンスの大きさにより制御ゲインを変更することが提案されている。この特許文献１の手法は、インダクタのインダクタンス値が既知の場合に有効であり、インダクタンスの製造ばらつきや回路に含まれる寄生インダクタンス等まで考慮されていない。この場合制御ゲインの最適化が図れないため、応答性や安定性が製造ばらつきにより変化してしまい制御性能の低下に伴う性能の低下や直流電流の増加に伴う損失の増加という問題が生じる。

また、電気的な絶縁を確保しつつ直流電圧を可変する手法として図１のようなＤＣＤＣコンバータ（絶縁型ＤＣＤＣ変換器１００）が検討されている。

図１の絶縁型ＤＣＤＣ変換器１００において、Ｃ１は、例えば図示省略の直流電圧源に接続された１次側ＤＣリンクキャパシタである。１次側ＤＣリンクキャパシタＣ１の正、負極端間には、第１〜第４の半導体スイッチング素子Ｘ１，Ｙ１，Ｕ１，Ｖ１を単相ブリッジ接続して１次側電力変換部１０１を構成している。

Ｃ２は、例えば図示省略の負荷に接続された２次側ＤＣリンクキャパシタである。２次側ＤＣリンクキャパシタＣ２の正、負極端間には、第５〜第８の半導体スイッチング素子Ｘ２，Ｙ２，Ｕ２，Ｖ２を単相ブリッジ接続して２次側電力変換部１０２を構成している。

１次側電力変換部１０１の第１の半導体スイッチング素子Ｘ１および第２の半導体スイッチング素子Ｙ１の共通接続点と、第３の半導体スイッチング素子Ｕ１および第４の半導体スイッチング素子Ｖ１の共通接続点との間には、１次側リアクトルＬ１およびトランスＴの１次巻線Ｔ１が直列に接続されている。

２次側電力変換部１０２の第５の半導体スイッチング素子Ｘ２および第６の半導体スイッチング素子Ｙ２の共通接続点と、第７の半導体スイッチング素子Ｕ２および第８の半導体スイッチング素子Ｖ２の共通接続点との間には、２次側リアクトルＬ２およびトランスＴの２次巻線Ｔ２が直列に接続されている。

１１０は１次側電力変換部１０１の出力電流ｉ１を検出する電流センサである。

Ｅ１は１次側ＤＣリンクキャパシタＣ１の直流電圧、Ｅ２は２次側ＤＣリンクキャパシタＣ２の直流電圧、ｖ１は１次側電力変換部１０１の交流側電圧、ｖ２は２次側電力変換部１０２の交流側電圧である。

前記半導体スイッチング素子Ｘ１、Ｙ１，Ｕ１，Ｖ１，Ｘ２，Ｙ２，Ｕ２，Ｖ２は、例えばＩＧＢＴで構成されている。

尚、Ｌ１，Ｌ２は、電流制御用の１次側リアクトル、２次側リアクトルであるとともに、それらの各インダクタンス値でもある。

図１のＤＣＤＣコンバータの伝送電力制御は、２台の電力変換部１０１，１０２が出力する電圧ｖ１，ｖ２の位相差δを調整すること（つまり電力変換部内の半導体スイッチング素子のゲート信号（オンオフ指令信号）を調整すること）で、電力を制御する手法である。

出力電力Ｐの大きさは次の（１）式、（２）式で定義される。ωはスイッチング周波数、Ｅ１，Ｅ２はＤＣリンクキャパシタ電圧、Ｌは外付けリアクトルのインダクタンス値（Ｌ１＋Ｌ２）を表している。

（１）式、（２）式からわかるように、位相差δを可変にすることで、Ｌに流れる電流を制御することができるため出力電力Ｐを制御できる。また、電力値を推定するためにはインダクタンスＬの値が必要となることがわかる。尚、（１）式はトランスＴの損失等を考慮していない理論式である。

特開２０１２−９５４４２号公報

図１の変換器の負荷外乱応答性を向上させる手法として出力電力指令値をフィードフォワード項として装置の位相指令値に加える手法が一般的に知られている。しかし、変換器の定数ばらつきによって最適なフィードフォワード量の大きさが変化してしまうため制御の応答性が低下してしまうという問題が生じる。特に図１の変換器は（１）式に示したようにインダクタンスＬの大きさにより送電できる電力が変化するため影響が大きくなってしまう。

本発明は、上記課題を解決するものであり、その目的は、電力変換器におけるインダクタンスを高精度に推定し、位相指令値に加えるフィードフォワード項を最適化することができるＤＣＤＣ変換器の制御装置を提供することにある。

上記課題を解決するための請求項１に記載のＤＣＤＣ変換器の制御装置は、
１次側ＤＣリンクキャパシタの正、負極端間に、第１〜第４の半導体スイッチング素子を単相ブリッジ接続した１次側電力変換部と、２次側ＤＣリンクキャパシタの正、負極端間に第５〜第８の半導体スイッチング素子を単相ブリッジ接続した２次側電力変換部と、前記１次側電力変換部の交流側に接続された１次側リアクトルおよび絶縁トランスの１次巻線と、前記２次側電力変換部の交流側に接続された２次側リアクトルおよび前記絶縁トランスの２次巻線とを備えたＤＣＤＣ変換器の制御装置であって、
前記１次側電力変換部の出力電流又は２次側電力変換部の出力電流をサンプリング周期Ｔｓでサンプリングした電流検出値ｉａ，ｉｂと、前記１次側ＤＣリンクキャパシタの電圧Ｅ１と、前記２次側ＤＣリンクキャパシタの電圧Ｅ２によって、次の（５）式を演算してインダクタンス推定値Ｌｃを求めるインダクタンス算出部を備え、

前記インダクタンス推定値Ｌｃに基づいてフィードフォワード項としての出力電力指令値を求め、該出力電力指令値と位相指令値を加算して１次側電力変換部と２次側電力変換部の位相差指令信号を生成し、生成された位相差指令信号とキャリア信号に基づいて前記１次側電力変換部と２次側電力変換部の出力電圧の位相差δを調整することを特徴としている。

請求項２に記載のＤＣＤＣ変換器の制御装置は、請求項１において、
前記電流検出値ｉａ，ｉｂは、
前記キャリア信号の周波数をｆｃとし、前記位相差δが

の条件を満たすときにサンプリングした電流検出値であることを特徴としている。

請求項３に記載のＤＣＤＣ変換器の制御装置は、請求項１又は２において、
前記インダクタンス推定値Ｌｃとインダクタンス基準値Ｌｒｅｆから

を演算してフィードフォワード項のゲインＫｆを決定し、
前記ゲインＫｆに出力電力値を乗算して、フィードフォワード項としての出力電力指令値を求めるフィードフォワード項演算部を備えたことを特徴としている。

請求項４に記載のＤＣＤＣ変換器の制御装置は、請求項１から３のいずれか１項において、
前記インダクタンス算出部の（５）式における、
１次側ＤＣリンクキャパシタの電圧Ｅ１は、Ｅ１から、１次側電力変換部における導通している半導体スイッチング素子の導通電圧を差し引いた電圧であり、
２次側ＤＣリンクキャパシタの電圧Ｅ２は、Ｅ２から、２次側電力変換部における導通している半導体スイッチング素子の導通電圧を差し引いた電圧であることを特徴としている。

請求項５に記載のＤＣＤＣ変換器の制御装置は、請求項４において、
前記導通している半導体スイッチング素子の導通電圧は、電流が０の時のオン電圧とサンプリングした電流値におけるオン電圧を平均化した電圧を用いることを特徴としている。

請求項６に記載のＤＣＤＣ変換器の制御装置は、請求項１から５のいずれか１項において、
前記ＤＣＤＣ変換器を複数段直並列接続し、各段のキャリア信号を同期させて構成したことを特徴とする。

（１）請求項１〜６に記載の発明によれば、インダクタンスを高精度に推定し、位相指令値に加えるフィードフォワード項を最適化することができる。これによって、外乱に対する応答性を向上させることができ、必要な静電容量を低減させて装置の小型化、軽量化を図ることができる。
（２）請求項２に記載の発明によれば、１次側および２次側電力変換部の半導体スイッチング素子のスイッチングのタイミングと電流サンプリングタイミングが重ならないので、インダクタンス推定値Ｌｃを求めるための電流検出値ｉａ，ｉｂを精度良く検出することができる。
（３）請求項３に記載の発明によれば、フィードフォワード項のゲインＫｆを適正に決定することができる。
（４）請求項４に記載の発明によれば、半導体スイッチング素子の導通電圧による影響を考慮することができ、インダクタンスをより高精度に算出し、フィードフォワード項の大きさを最適化することができる。
（５）請求項５に記載の発明によれば、電流に対する半導体スイッチング素子のオン電圧の変化の影響を低減することができる。
（６）請求項６に記載の発明によれば、ＤＣＤＣ変換器を複数段設けた構成において、各段のＤＣＤＣ変換器におけるフィードフォワード項を最適化することができる。また、キャリア周波数のずれに伴うビート現象を防ぐことができる。

本発明が適用される絶縁型ＤＣＤＣ変換器の一例を示す構成図。 絶縁型ＤＣＤＣ変換器の動作波形図。 本発明の実施形態例による電流のサンプリングタイミングを示す動作波形図。 本発明の実施例１における制御ブロック図。 本発明の実施例２における制御ブロック図。 本発明が適用される絶縁型ＤＣＤＣ変換器の他の例を示し、（ａ）は複数段並列接続の構成図、（ｂ）は複数段直列接続の構成図。 本発明の実施例３における制御ブロック図。

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。

本実施例１は、本発明を図１の絶縁型ＤＣＤＣ変換器に適用した実施例であり、電流の傾きを検出することでインダクタンスＬｃを推定算出し、フィードフォワード項の大きさを最適化するように構成した。

図１の１次側電力変換部１０１又は２次側電力変換部１０２のどちらか一方に電流検出機構を接続し、電流検出を行うものであるが、本実施例では図１のように１次側の電流ｉ１を電流センサ１１０により検出した場合について記載する。

図１のＤＣＤＣ変換器の動作波形例を図２に示す。図２において、最上段には１次側電力変換部１０１の位相指令値、２次側電力変換部１０２の位相指令値、頂点が−１，１のキャリア信号を記載し、その下段には半導体スイッチング素子Ｘ１，Ｖ１のオン、オフ波形、半導体スイッチング素子Ｙ１，Ｕ１のオン、オフ波形、半導体スイッチング素子Ｘ２，Ｖ２のオン、オフ波形、半導体スイッチング素子Ｙ２，Ｕ２のオン、オフ波形、１次側の出力電圧ｖ１の波形、２次側の出力電圧ｖ２の波形を順次記載し、最下段には電流センサ１１０の検出電流ｉ１の波形を記載している。

δは出力電圧ｖ１とｖ２の位相差を示している。

電流の検出はスイッチングのタイミングが重ならないよう、位相差δの時に行い、図３のようにキャリアを１６分割したポイントにてサンプリングを行う。これはスイッチングによるノイズの影響を避け精度良く電流を検出するために必要となる。

図３では、上段から、頂点が−１，１の三角波キャリア、出力電圧ｖ１、出力電圧ｖ２、検出電流ｉ１の各波形を示しており、Ｔｓはサンプリング周期である。

また、電流を検出する際の位相差δの条件を以下に示す。位相差δの最小値はキャリアのサンプリング周期Ｔｓより決定し、最大値はδ＝π／２の時最大電力を取るためπ／２とする。キャリア周波数をｆｃとすると位相差δの条件は次の（３）式となる。

図２のように頂点が−１，１のキャリアにより変調し、位相差δを持ったゲート信号を生成する場合を考えると、位相指令値の振幅範囲は、

である。

上記条件が成り立つδにて運転し、１次側電力変換部１０１の電流ｉ１をサンプリングする。

この時、インダクタンス推定値Ｌｃに関してはｖ＝Ｌｃ＊ｄｉ／ｄｔより次の（５）式が成り立つ。

ここでＬｃは１次側と２次側のリアクトルＬ１，Ｌ２のインダクタンス値を含むものとする。Ｅ１は１次側ＤＣリンクキャパシタＣ１の直流電圧、Ｅ２は２次側ＤＣリンクキャパシタＣ２の直流電圧、ｉａは図３に示すサンプリングポイントｔａの時の電流、ｉｂは図３に示すサンプリングポイントｔｂの時の電流、Ｔｓはサンプリング周期である。運転中にインダクタンス推定値Ｌｃの算出を行う場合、半導体スイッチング素子のスイッチングタイミングと電流のサンプリングタイミングが重なると正しく検出できないため、図３のｔａからｔｂの区間中（キャリア波高値が０．７５以上の範囲の時）にサンプリングした電流ｉ１（ｉａ，ｉｂ）を用いる。尚、図３ではキャリア波高値が０．７５以上の範囲におけるサンプリングポイントｔａ，ｔｂの時の電流を用いるように図示しているが、これに限らず、キャリア波高値が−０．７５以下の範囲のときにサンプリングした電流も用いるものである。

上記（３）式、（４）式の条件が成り立つδであればキャリア波高値が０．７５以上、−０．７５以下の範囲の時にスイッチングタイミングが重なることなく電流をサンプリングすることができる。

上記（５）式によりインダクタンス推定値Ｌｃを算出し、フィードフォワード項のゲインＫｆを決定することで制御の最適化を図ることができる。

フィードフォワード項のゲインＫｆは次の（６）式により決定する。

（６）式においてＬｒｅｆはインダクタンスの基準値を表す。インダクタンスの基準値ＬｒｅｆよりもＬｃの方が大きい場合、ゲインは１より高くなり、インダクタンスの基準値ＬｒｅｆよりもＬｃの方が小さい場合、ゲインは１よりも低くなる。

図４に、実施例１における制御ブロック図を示す。本実施例１の制御ブロックは、１次側電力変換部１０１と２次側電力変換部１０２の位相差指令値（δ）を生成する位相指令値生成部１０と、前記位相差指令値に応じてゲート信号を生成するゲート生成部２０とを備えている。ここで、図４で扱われる信号はすべて単位法に換算されていることを前提とする。

位相指令値生成部１０においては、１１は頂点が−１，１の三角波のキャリア信号が０．７５以上か又は−０．７５以下であることの論理和をとるアンド回路である。

１２は、サンプリング周期Ｔｓでサンプリングした電流値ｉ１の中からアンド回路１１の論理和条件成立時の電流値、例えば図３のｉａ，ｉｂを電流検出値として出力する電流検出部である。

１３は、電流検出部１２から出力された電流検出値（ｉａ，ｉｂ）と、図１の１次側ＤＣリンクキャパシタＣ１の電圧Ｅ１と２次側ＤＣリンクキャパシタＣ２の電圧Ｅ２に基づいて、前記（５）式を演算してインダクタンス推定値Ｌｃを求めるインダクタンス算出部である。

１４は、前記インダクタンス推定値Ｌｃと、基準値設定部１５で設定されたインダクタンス基準値Ｌｒｅｆから、（６）式のＫｆ＝Ｌｃ／Ｌｒｅｆを演算して制御ゲインＫｆを決定し、制御ゲインＫｆに、出力電力検出部１６で検出された出力電力値を乗算して、フィードフォワード項としての出力電力指令値を求めるフィードフォワード項演算部である。

１７は、位相指令値設定部１８で設定された位相指令値と、フィードフォワード項演算部１４で求められた出力電力指令値を加算して１次側と２次側の位相差指令値（δ）を出力する加算器である。

ゲート生成部２０において、２１は三角波のキャリア信号を波形成形して２つの矩形波信号を生成する矩形波生成部である。

２２は、矩形波生成部２１で生成された第１の矩形波に、加算器１７の出力（位相差指令値（δ））を乗算する第１の乗算器である。

２３は、矩形波生成部２１で生成された第２の矩形波に、加算器１７の出力（位相差指令値（δ））を乗算する第２の乗算器である。

第１の乗算器２２の出力信号と第２の乗算器２３の出力信号は、加算器１７から出力される位相差指令値（δ）の分だけ位相がずれている。

２４は、第１の乗算器２２の出力信号と三角波のキャリア信号を比較して図１の１次側電力変換部１０１の半導体スイッチング素子Ｘ１，Ｖ１用のゲート信号と半導体スイッチング素子Ｕ１，Ｙ１用のゲート信号を出力する第１の比較器である。

２５は、第２の乗算器２３の出力信号と三角波のキャリア信号を比較して図１の２次側電力変換部１０２の半導体スイッチング素子Ｘ２，Ｖ２用のゲート信号と半導体スイッチング素子Ｕ２，Ｙ２用のゲート信号を出力する第２の比較器である。

以上のように本実施例１によれば、絶縁型ＤＣＤＣ変換器においてフィードフォワード項を最適化できるので外乱に対する応答性を向上させることができる。これにより変換器に搭載するキャパシタの静電容量を低減できるため装置の小型化、低コスト化を図ることができる。

本実施例２では、実施例１に対して半導体スイッチング素子のオン電圧Ｖｃｅの影響を考慮し、インダクタ（リアクトルＬ１，Ｌ２）に印加される電圧を補正し、電流の傾きを検出することで、インダクタンスＬをより高精度に算出しフィードフォワード項の大きさを最適化するように構成した。

図５は実施例２による制御ブロックを示し、図４と同一部分は同一符号をもって示している。図５において図４と異なる点は、位相指令値生成部１０に、前記電力変換部１０１、１０２内の、導通している側の半導体スイッチング素子のオン電圧を演算するオン電圧算出部５１を追加するとともに、前記インダクタンス算出部１３に代えて、前記（５）式を演算する際に、１次側ＤＣリンクキャパシタ電圧Ｅ１、２次側ＤＣリンクキャパシタ電圧Ｅ２から、前記オン電圧算出部５１で演算された半導体スイッチング素子のオン電圧を各々差し引いた電圧を用いてインダクタンス推定値Ｌｃを求めるインダクタンス算出部５２を設けた点にあり、その他の部分は図４と同一に構成されている。

前記オン電圧算出部５１は、導通している側の半導体スイッチング素子、例えばＩＧＢＴのオン電圧Ｖｃｅとダイオード（帰還ダイオード）のオン電圧Ｖｆを算出するものであり、この算出したＩＧＢＴのオン電圧Ｖｃｅ，ダイオードのオン電圧Ｖｆを使用し、ＤＣリンクキャパシタＣ１，Ｃ２の直流電圧Ｅ１，Ｅ２から差し引くことで、インダクタンス（前記リアクトルＬ１，Ｌ２）に印加される電圧を精度よく算出することができるため、電流の傾きの算出精度を向上することができる。

オン電圧算出部５１は、使用する半導体スイッチング素子のデータをテーブル化するなどしておき、電流検出部１２でサンプリングしたときの電流値からオン電圧Ｖｃｅ，Ｖｆを算出する。尚、オン電圧Ｖｃｅ，Ｖｆは検出した値を使用してもよい。

電流の傾きの演算には、例えば電流が０の時のオン電圧とサンプリングした電流値におけるオン電圧を平均化した値Ｖｆｍ，Ｖｃｅｍを使用する。平均化することにより電流に対するオン電圧Ｖｃｅ、Ｖｆの変化の影響を低減することができる。具体的には、インダクタンス算出部５２が、例えば下記（７）式を演算することでインダクタンス推定値Ｌｃを求める。

（７）式において、Ｖｃｅｘ１ｍは電流値に対して半導体スイッチング素子Ｘ１のＩＧＢＴのオン電圧を平均化した値、Ｖｃｅｖ１ｍは電流値に対して半導体スイッチング素子Ｖ１のＩＧＢＴのオン電圧を平均化した値、Ｖｆｘ１ｍは電流値に対して半導体スイッチング素子Ｘ１のダイオードのオン電圧を平均化した値、Ｖｆｖ１ｍは電流値に対して半導体スイッチング素子Ｖ１のダイオードのオン電圧を平均化した値である。

Ｖｃｅｙ２ｍは電流値に対して半導体スイッチング素子Ｙ２のＩＧＢＴのオン電圧を平均化した値、Ｖｃｅｕ２ｍは電流値に対して半導体スイッチング素子Ｕ２のＩＧＢＴのオン電圧を平均化した値、Ｖｆｙ２ｍは電流値に対して半導体スイッチング素子Ｙ２のダイオードのオン電圧を平均化した値、Ｖｆｕ２ｍは電流値に対して半導体スイッチング素子Ｕ２のダイオードのオン電圧を平均化した値である。

（７）式は図１において、半導体スイッチング素子Ｘ１，Ｖ１，Ｕ２，Ｙ２が導通状態で図３のようにサンプリング期間中に電流極性が変化する場合の例であるが、半導体スイッチング素子Ｕ１，Ｙ１，Ｘ２，Ｖ２が導通状態で図３のようにサンプリング期間中に電流極性が変化する場合も同様である。

また、テーブルよりＶｃｅｍ，Ｖｆｍ（オン電圧を平均化した値）を算出する場合は、サンプリングした際の電流の極性によりＩＧＢＴ、ダイオードのどちらに電流が流れているかを判定する。検出方法は実施例１と同一の手法とする。

以上のように本実施例２によれば、絶縁型ＤＣＤＣ変換器において、半導体スイッチング素子の導通電圧による影響を考慮してインダクタンスをより高精度に算出し、フィードフォワード項を最適化できるので外乱に対する応答性を向上させることができる。

本実施例３では、ＤＣＤＣ変換器を複数段設けた構成に本発明を適用し、各段のＤＣＤＣ変換器におけるフィードフォワード項を最適化するように構成した。

図６は、絶縁型ＤＣＤＣ変換器を任意の段数ｎ段に拡張して大容量化した回路構成を表し、図１と同一部分は同一符号をもって示している。

図６（ａ）は、１次側ＤＣリンクキャパシタＣ１と２次側ＤＣリンクキャパシタＣ２に対して、ｎ段の絶縁型ＤＣＤＣ変換器１００−１〜１００−ｎを並列に接続した構成である。

図６（ｂ）は、１次側ＤＣリンクキャパシタＣ１に対してｎ段の絶縁型ＤＣＤＣ変換器１００−１〜１００−ｎを並列に接続し、ｎ個の２次側ＤＣリンクキャパシタＣ２１〜Ｃ２ｎを直列に接続した構成である。

図７は、ｎ段の絶縁型ＤＣＤＣ変換器を備えた図６の装置の制御ブロックを示している。

図７において、図４の位相指令値生成部１０と同一構成の位相指令値生成部をｎ個（１０−１〜１０−ｎ）設け、図４のゲート生成部２０と同一構成のゲート生成部をｎ個（２０−１〜２０−ｎ）設け、ｎ段のＤＣＤＣ変換器にそれぞれ同期したキャリア信号（三角波キャリア）を出力するキャリア生成部７０を設けて構成されている。

このキャリア生成部７０から出力されるキャリア信号によって各段のキャリア周波数は同期する。これはキャリア周波数のずれに伴うビート現象を防ぐために必要となる。この時、各段のキャリア周波数の位相は任意の値にずらして出力してもよい。

位相指令値生成部１０−１〜１０−ｎやゲート生成部２０−１〜２０−ｎの動作は実施例１と同様である。

尚、位相指令値生成部１０−１〜１０−ｎは、実施例２の図５に示す位相指令値生成部（オン電圧算出部５１、インダクタンス算出部５２を含んだ構成）を用いてもよい。

以上により、複数段直並列接続した絶縁型ＤＣＤＣ変換器において各々の変換器におけるフィードフォワード量を最適化できるので、外乱に対する応答性を向上させることができる。これにより変換器に搭載するキャパシタの静電容量を低減できるため装置の小型化、低コスト化を図ることができる。

１０、１０−１〜１０−ｎ…位相指令値生成部
１１…オア回路
１２…電流検出部
１３、５２…インダクタンス算出部
１４…フィードフォワード項演算部
１５…基準値設定部
１６…出力電力検出部
１７…加算器
１８…位相指令値設定部
２０、２０−１〜２０−ｎ…ゲート生成部
２１…矩形波生成部
２２、２３…乗算器
２４、２５…比較器
５１…オン電圧算出部
７０…キャリア生成部
１００、１００−１〜１００−ｎ…絶縁型ＤＣＤＣ変換器
１０１、１０１−１〜１０１−ｎ…１次側電力変換部
１０２、１０２−１〜１０２−ｎ…２次側電力変換部
１１０…電流センサ
Ｔ…トランス
Ｌ１、Ｌ２…リアクトル
Ｘ１、Ｘ２、Ｙ１、Ｙ２、Ｕ１、Ｕ２、Ｖ１、Ｖ２…半導体スイッチング素子
Ｃ１、Ｃ２…ＤＣリンクキャパシタ

Claims (6)

1. １次側ＤＣリンクキャパシタの正、負極端間に、第１〜第４の半導体スイッチング素子を単相ブリッジ接続した１次側電力変換部と、２次側ＤＣリンクキャパシタの正、負極端間に第５〜第８の半導体スイッチング素子を単相ブリッジ接続した２次側電力変換部と、前記１次側電力変換部の交流側に接続された１次側リアクトルおよび絶縁トランスの１次巻線と、前記２次側電力変換部の交流側に接続された２次側リアクトルおよび前記絶縁トランスの２次巻線とを備えたＤＣＤＣ変換器の制御装置であって、
   前記１次側電力変換部の出力電流又は２次側電力変換部の出力電流をサンプリング周期Ｔｓでサンプリングした電流検出値ｉａ，ｉｂと、前記１次側ＤＣリンクキャパシタの電圧Ｅ１と、前記２次側ＤＣリンクキャパシタの電圧Ｅ２によって、次の（５）式を演算してインダクタンス推定値Ｌｃを求めるインダクタンス算出部を備え、
   

   

   前記インダクタンス推定値Ｌｃに基づいてフィードフォワード項としての出力電力指令値を求め、該出力電力指令値と位相指令値を加算して１次側電力変換部と２次側電力変換部の位相差指令信号を生成し、生成された位相差指令信号とキャリア信号に基づいて前記１次側電力変換部と２次側電力変換部の出力電圧の位相差δを調整することを特徴とするＤＣＤＣ変換器の制御装置。
2. 前記電流検出値ｉａ，ｉｂは、
   前記キャリア信号の周波数をｆｃとし、前記位相差δが
   

   

   の条件を満たすときにサンプリングした電流検出値であることを特徴とする請求項１に記載のＤＣＤＣ変換器の制御装置。
3. 前記インダクタンス推定値Ｌｃとインダクタンス基準値Ｌｒｅｆから
   

   

   を演算してフィードフォワード項のゲインＫｆを決定し、
   前記ゲインＫｆに出力電力値を乗算して、フィードフォワード項としての出力電力指令値を求めるフィードフォワード項演算部を備えたことを特徴とする請求項１又は２に記載のＤＣＤＣ変換器の制御装置。
4. 前記インダクタンス算出部の（５）式における、
   １次側ＤＣリンクキャパシタの電圧Ｅ１は、Ｅ１から、１次側電力変換部における導通している半導体スイッチング素子の導通電圧を差し引いた電圧であり、
   ２次側ＤＣリンクキャパシタの電圧Ｅ２は、Ｅ２から、２次側電力変換部における導通している半導体スイッチング素子の導通電圧を差し引いた電圧であることを特徴とする請求項１から３のいずれか１項に記載のＤＣＤＣ変換器の制御装置。
5. 前記導通している半導体スイッチング素子の導通電圧は、電流が０の時のオン電圧とサンプリングした電流値におけるオン電圧を平均化した電圧を用いることを特徴とする請求項４に記載のＤＣＤＣ変換器の制御装置。
6. 前記ＤＣＤＣ変換器を複数段直並列接続し、各段のキャリア信号を同期させて構成したことを特徴とする請求項１から５のいずれか１項に記載のＤＣＤＣ変換器の制御装置。

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