JP7226219B2

JP7226219B2 - 絶縁型ｄｃ／ｄｃ変換器

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Publication number: JP7226219B2
Application number: JP2019172026A
Authority: JP
Inventors: 勇長谷川
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 2019-09-20
Filing date: 2019-09-20
Publication date: 2023-02-21
Anticipated expiration: 2039-09-20
Also published as: JP2021052446A

Description

本発明は、高周波トランスを用いた絶縁型ＤＣ／ＤＣ変換器の待機運転時および軽負荷時の運転に関する。

図９に特許文献１における絶縁型ＤＣ／ＤＣ変換器の主回路構成を示す。特許文献１では、ＩＧＢＴなどの半導体素子ＭＨ１～ＭＨ４，ＭＬ１～ＭＬ２と並列にキャパシタＣｒ１～Ｃｒ４，Ｃｓ１～Ｃｓ２を接続することにより共振を起こし、ゼロ電圧スイッチングをすることで半導体素子ＭＨ１～ＭＨ４，ＭＬ１～ＭＬ２のスイッチング損を低減させている。この時、低電力時にゼロ電圧スイッチングが成立しなくなり損失が増大する課題があるが、一部の電力を１次側に回生することにより常にある程度の大きさの電力伝送を行うことで、ゼロ電圧スイッチングを達成し低電力時の電力損失を低減している。

特開２０１１－１６６９４９号公報

特許文献１では半導体素子ＭＨ１～ＭＨ４，ＭＬ１～ＭＬ２の責務を低減することは可能であるが、トランスＴｒの損失および磁気騒音を低減することはできない。また、半導体素子ＭＨ１～ＭＨ４，ＭＬ１～ＭＬ２の責務を低減するために、共振用のキャパシタＣｒ１～Ｃｒ４，Ｃｓ１～Ｃｓ２を各半導体素子ＭＨ１～ＭＨ４，ＭＬ１～ＭＬ２に接続しているが、このキャパシタＣｒ１～Ｃｒ４，Ｃｓ１～Ｃｓ２には下記２つの問題点があり、大容量の用途には適さない。

・半導体素子ＭＨ１～ＭＨ４，ＭＬ１～ＭＬ２のスイッチング時に負荷電流が流れるため、大電力の変換器の場合には電流責務の大きなキャパシタＣｒ１～Ｃｒ４，Ｃｓ１～Ｃｓ２が必要となり高コスト化につながる。

・半導体素子ＭＨ１～ＭＨ４，ＭＬ１～ＭＬ２の誤点弧などによりゼロ電圧スイッチングが失敗すると、キャパシタＣｒ１～Ｃｒ４，Ｃｓ１～Ｃｓ２の短絡や配線インダクタンスとの振動が発生し、半導体素子ＭＨ１～ＭＨ４，ＭＬ１～ＭＬ２への負担増加や、大きなノイズが発生する可能性がある。

また、キャパシタＣｒ１～Ｃｒ４，Ｃｓ１～Ｃｓ２を接続しない場合には特許文献１による手法ではスイッチング損失を低減することができない。

以上示したようなことから、絶縁型ＤＣ／ＤＣ変換器において、キャパシタを用いずに半導体素子の損失を低減し、トランスの損失および磁気騒音を低減することが課題となる。

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、第１コンデンサと、前記第１コンデンサの正負極間に直列接続された第１，第２半導体素子と、前記第１コンデンサの正負極間に直列接続された第３，第４半導体素子と、第２コンデンサと、前記第２コンデンサの正負極間に直列接続された第５，第６半導体素子と、前記第２コンデンサの正負極間に直列接続された第７，第８半導体素子と、前記第３，第４半導体素子の接続点に一端が接続された第１リアクトルと、前記第７，第８半導体素子の接続点に一端が接続された第２リアクトルと、前記第１リアクトルの他端と前記第１，第２半導体素子の接続点との間に１次巻線が接続され、前記第２リアクトルの他端と前記第５，第６半導体素子の接続点との間に２次巻線が接続されたトランスと、を備えた絶縁型ＤＣ／ＤＣ変換器であって、待機運転時および軽負荷時に、所望の位相差を有する１次側の第３矩形波と２次側の第３矩形波を生成して出力電力を制御する電力制御部と、前記１次側の第３矩形波と位相指令値に基づいて前記ランスの１次巻線に印加される電圧を制御して位相差が０よりも大きい前記第１，第２半導体素子のゲート信号と前記第３，第４半導体素子のゲート信号を生成し、前記２次側の第３矩形波と位相指令値に基づいて前記トランスの２次巻線に印加される電圧を制御して位相差が０よりも大きい前記第５，第６半導体素子のゲート信号と前記第７，第８半導体素子のゲート信号を生成する出力電圧制御部と、を備えたことを特徴とする。

また、その一態様として、前記トランスの１次巻線に流入する電流を１次側電流検出値として検出する１次側電流センサと、前記トランスの２次巻線に流入する電流を２次側電流検出値として検出する２次側電流センサと、前記１次側電流検出値，前記２次側電流検出値に基づいて１次側電流制御および２次側電流制御を行う電流制御部と、を備え、前記出力電圧制御部は、前記１次側の第３矩形波と前記２次側の第３矩形波と前記１次側電流制御の結果と前記２次側電流制御の結果に基づいて、前記第１，第２半導体素子のゲート信号と前記第３，第４半導体素子のゲート信号と前記第５，第６半導体素子のゲート信号と前記第７，第８半導体素子のゲート信号を生成することを特徴とする。

また、その一態様として、前記出力電圧制御部は、前記第１コンデンサの電圧と前記第２コンデンサの電圧が異なる場合、前記第１コンデンサの電圧と前記第２コンデンサの電圧に応じて、１次側の出力電圧と２次側の出力電圧が等しくなるように制御することを特徴とする。

また、一態様として、前記電力制御部は、キャリア信号に同期した第１矩形波を生成する矩形波生成部と、１次側の位相指令値および２次側の位相指令値に前記第１矩形波をそれぞれ乗算して１次側の第２矩形波と２次側の第２矩形波を出力する第１乗算部と、前記１次側の第２矩形波と前記キャリア信号とを比較して前記１次側の第３矩形波を生成し、前記２次側の第２矩形波と前記キャリア信号とを比較して前記２次側の第３矩形波を生成する第１比較器と、を備え、前記出力電圧制御部は、前記１次側の第３矩形波と前記２次側の第３矩形波に基づいて１次側位相制御用三角波と２次側位相制御用三角波を生成する三角波生成部と、前記１次側の第３矩形波と位相指令値に基づいて第１，第２半導体素子の位相指令値と第３，第４半導体素子の位相指令値を出力し、前記２次側の第３矩形波と前記位相指令値に基づいて第５，第６半導体素子の位相指令値と第７，第８半導体素子の位相指令値を出力する第２乗算部と、前記第１，第２半導体素子の位相指令値と前記１次側位相制御用三角波とを比較して前記第１，第２半導体素子のゲート信号を生成し、前記第３，第４半導体素子の位相指令値と前記１次側位相制御用三角波とを比較して前記第３，第４半導体素子のゲート信号を生成し、前記第５，第６半導体素子の位相指令値と前記２次側位相制御用三角波とを比較して前記第５，第６半導体素子のゲート信号を生成し、前記第７，第８半導体素子の位相指令値と前記２次側位相制御用三角波とを比較して前記第７，第８半導体素子のゲート信号を生成する第２比較器と、を備えたことを特徴とする。

また、その一態様として、前記トランスの１次巻線に流入する電流を１次側電流検出値として検出する１次側電流センサと、前記トランスの２次巻線に流入する電流を２次側電流検出値として検出する２次側電流センサと、直流電流指令値と前記１次側電流検出値との偏差に基づく１次側電流制御、および、前記直流電流指令値と前記２次側電流検出値との偏差に基づく２次側電流制御を行う電流制御部と、を備え、前記出力電圧制御部は、前記１次側電流制御の結果を前記第３，第４半導体素子の位相指令値に加算して前記第３，第４半導体素子の位相指令値を補正し、前記第１，第２半導体素子の位相指令値から前記１次側電流制御の結果を減算して前記第１，第２半導体素子の位相指令値を補正し、前記２次側電流制御の結果を前記第７，第８半導体素子の位相指令値に加算して前記第７，第８半導体素子の位相指令値を補正し、前記第５，第６半導体素子の位相指令値から前記２次側電流制御の結果を減算して前記第５，第６半導体素子の位相指令値を補正することを特徴とする。

また、その一態様として、前記出力電圧制御部は、前記第２コンデンサの電圧が前記第１コンデンサの電圧以上の場合は０を出力し、前記第２コンデンサの電圧が前記第１コンデンサの電圧未満の場合は前記第２コンデンサの電圧を前記第１コンデンサの電圧で除算した値の二乗を１から減算した値を出力する第１セレクタと、前記第１コンデンサの電圧が前記第２コンデンサの電圧以上の場合は０を出力し、前記第１コンデンサの電圧が前記第２コンデンサの電圧未満の場合は前記第１コンデンサの電圧を前記第２コンデンサの電圧で除算した値の二乗を１から減算した値を出力する第２セレクタと、前記第１セレクタの出力に前記位相指令値を加算する第１加算部と、前記第２セレクタの出力に前記位相指令値を加算する第２加算部と、を備え、前記第２乗算部は、前記１次側の第３矩形波と前記第１加算部の出力に基づいて前記第１，第２半導体素子の位相指令値と前記第３，第４半導体素子の位相指令値を出力し、前記２次側の第３矩形波と前記第２加算部の出力に基づいて前記第５，第６半導体素子の位相指令値と前記第７，第８半導体素子の位相指令値を出力することを特徴とする。

本発明によれば、絶縁型ＤＣ／ＤＣ変換器において、キャパシタを用いずに半導体素子の損失を低減し、トランスの損失および磁気騒音を低減することが可能となる。

実施形態１における絶縁型ＤＣ／ＤＣ変換器の主回路構成図。電圧Ｖａ，Ｖｂ，電流ｉ１の動作波形例を示すタイムチャート。スイッチングパターン例を示す図（δ＝０）。実施形態１におけるゲート信号生成回路を示すブロック図。実施形態１における生成波形例を示すタイムチャート。実施形態２における絶縁型ＤＣ／ＤＣ変換器の主回路構成図。実施形態２におけるゲート信号生成回路を示すブロック図。実施形態３におけるゲート信号生成回路を示すブロック図。従来の絶縁型ＤＣ／ＤＣ変換器の主回路構成図。

以下、本願発明における絶縁型ＤＣ／ＤＣ変換器の実施形態１～３を図１～図８に基づいて詳述する。

［実施形態１］
図１に本実施形態１における絶縁型ＤＣ／ＤＣ変換器の主回路構成例を示す。図１に示すように、絶縁型ＤＣ／ＤＣ変換器は、第１コンデンサＣ１と第２コンデンサＣ２を有する。第１コンデンサＣ１の正負極間に第１，第２半導体素子Ｕ１，Ｖ１が直列接続される。また、第１コンデンサＣ１の正負極間に第３，第４半導体素子Ｘ１，Ｙ１が直列接続される。第１～第４半導体素子Ｕ１，Ｖ１，Ｘ１，Ｙ１で第１電力変換器を構成する。

第２コンデンサＣ２の正負極間に第５，第６半導体素子Ｕ２，Ｖ２が直列接続される。第２コンデンサＣ２の正負極間に第７，第８半導体素子Ｘ２，Ｙ２が直列接続される。第５～第８半導体素子Ｕ２，Ｖ２，Ｘ２，Ｙ２で第２電力変換器を構成する。

第３，第４半導体素子Ｘ１，Ｙ１の接続点に第１リアクトルＬ１の一端が接続される。第７，第８半導体素子Ｘ２，Ｙ２の接続点に第２リアクトルＬ２の一端が接続される。

トランスＴｒは、第１リアクトルＬ１の他端と第１，第２半導体素子Ｕ１，Ｖ１の接続点との間に１次巻線が接続され、第２リアクトルＬ２の他端と第５，第６半導体素子Ｕ２，Ｖ２の接続点との間に２次巻線が接続される。

ここで、第１，第２コンデンサＣ１，Ｃ２の電圧（直流電圧）をＥ１，Ｅ２とし、トランスＴｒの１次巻線の電圧をＶａとし、トランスＴｒの２次巻線の電圧をＶｂとする。また、第３，第４半導体素子Ｘ１，Ｙ１の接続点の電流をｉ１とし、第５，第６半導体素子Ｕ２，Ｖ２の接続点の電流をｉ２とする。

図１は、フルブリッジの第１，第２電力変換器２台を使用し、２台の第１，第２電力変換器が出力する電圧Ｖａ，Ｖｂの位相差δを調整すること（つまり第１，第２電力変換器内の半導体素子のゲート信号（オンオフ指令信号）を調整すること）で、電力を伝送している。

出力電力Ｐの大きさは（１）式で定義される。ωはスイッチング周波数，Ｅ１，Ｅ２は第１，第２コンデンサＣ１，Ｃ２の電圧（直流電圧）、Ｌは第１，第２リアクトルのインダクタンス値（Ｌ１＋Ｌ２）、δは電圧Ｖａ，Ｖｂの位相差を表している。

（１）式からわかるように、位相差δを可変にすることで、第１，第２リアクトルＬ１，Ｌ２に流れる電流を制御することができるため出力電力Ｐを制御できる。位相差δ＝９０°の時に出力できる出力電力Ｐは最大となる。なお、（１）式は、トランスＴｒの損失等を考慮していない理論式である。

図２は、図１の回路における電圧Ｖａ，Ｖｂ，電流ｉ１の動作波形の例である。電圧Ｖａが正のとき、ゲート信号によって第２，第３半導体素子Ｖ１，Ｘ１がオンしている。電圧Ｖａが負のとき、ゲート信号によって第１，第４半導体素子Ｕ１，Ｙ１がオンしている。電圧Ｖｂが正のとき、ゲート信号によって第６，第７半導体素子Ｖ２，Ｘ２がオンしている。電圧Ｖｂが負のとき、ゲート信号によって第５，第８半導体素子Ｕ２，Ｙ２がオンしている。また、スイッチング周期Ｔｓは、Ｔｓ＝２π／ωである。

本実施形態１では待機運転時および軽負荷時に絶縁型ＤＣ／ＤＣ変換器の出力する電圧値を低減することでトランスＴｒに印加される電圧Ｖａ，Ｖｂを低減し、励磁電流を下げてトランスＴｒの鉄損と励磁音を軽減する。

さらに、特許文献１で使用されている共振用のキャパシタを用いない構成において、変換器に流れる励磁電流を低減することにより、合計の電流値ｉ１，ｉ２を低減できるためスイッチング損失及び銅損を軽減できる。

図３に、従来手法と本実施形態１による動作波形の違いを示す。図３では１次側の動作波形を示し、２次側の動作波形は省略する。図３中のＵ１，Ｘ１，Ｖ１，Ｙ１は各半導体素子の導通状態（ゲート信号）を表す。図３（ｂ）に示すように、本実施形態１では、第１，第２半導体素子Ｕ１，Ｖ１の位相指令値と第３，第４半導体素子Ｘ１，Ｙ１の位相指令値とを有する。第１，第２半導体素子Ｕ１，Ｖ１の位相指令値と第３，第４半導体素子Ｘ１，Ｙ１の位相指令値は、キャリア周波数に同期した矩形波であり、位相差を有する。

図３（ｂ）に示すように、キャリア信号と第１，第２半導体素子Ｕ１，Ｖ１の位相指令値を比較することで第１，第２半導体素子Ｕ１，Ｖ１の導通状態（ゲート信号）を制御する。また、キャリア信号と第３，第４半導体素子Ｘ１，Ｙ１の位相指令値を比較することで第３，第４半導体素子Ｘ１，Ｙ１の導通状態（ゲート信号）を制御する。また、第１，第２半導体素子Ｕ１，Ｖ１の位相指令値と第３，第４半導体素子Ｘ１，Ｙ１の位相指令値の振幅を制御することで第１，第２半導体素子Ｕ１，Ｖ１のゲート信号と、第３，第４半導体素子Ｘ１，Ｙ１のゲート信号の位相差を制御することができる。第１，第２半導体素子Ｕ１，Ｖ１の位相指令値と第３，第４半導体素子Ｘ１，Ｙ１の位相指令値の振幅が０の時、第１，第２半導体素子Ｕ１，Ｖ１と、第３，第４半導体素子Ｘ１，Ｙ１の位相差は０°となる。

例えば、キャリア信号よりも第１，第２半導体素子Ｕ１，Ｖ１の位相指令値が大きい場合は、第１半導体素子Ｕ１がＯＦＦ，第２半導体素子Ｖ１がＯＮ状態となり、キャリア信号よりも第３，第４半導体素子Ｘ１，Ｙ１の位相指令値が大きい場合は、第３半導体素子Ｘ１がＯＮ，第４半導体素子Ｙ１がＯＦＦ状態となる。

従来手法の場合、第１，第２半導体素子Ｕ１，Ｖ１のゲート信号と、第３，第４半導体素子Ｘ１，Ｙ１のゲート信号の位相差は０のため、トランスＴｒに印加される電圧Ｖａは矩形波となる。

これに対して、本実施形態１では、第１，第２半導体素子Ｕ１，Ｖ１のゲート信号と第３，第４半導体素子Ｘ１，Ｙ１のゲート信号の位相差を０°よりも大きくすることで、トランスＴｒに印加される電圧は３段階の波形となる。これにより、印加される電圧の実効値を低減することができるため、励磁電流を低減することが可能となる。

図４に本実施形態１におけるゲート信号生成回路を示し、図５に生成されたゲート信号の波形例を示す。本実施形態１におけるゲート信号生成回路３は、１次側と２次側の出力電圧の位相差δを生成して出力電力を制御する電力制御部４と、出力電圧の大きさを調整する（電圧Ｖａ，Ｖｂを制御する）ための出力電圧制御部（位相差生成部）５と、を備える。

まず、電力制御部４は、矩形波生成部６にキャリア信号を入力することで、キャリア信号に同期した第１矩形波を生成する。その後、乗算部７ａ，７ｂにおいて、一次側の位相指令値および二次側の位相指令値と第１矩形波の振幅を掛け合わせて振幅を調整した第２矩形波を出力する。

第１比較器８ａ，８ｂは、振幅を調整した第２矩形波とキャリア信号とを比較することで、所望の位相差δを持った１次側の第３矩形波と２次側の第３矩形波を生成する。

出力電圧制御部５では電力制御部４にて生成した１次側の第３矩形波と２次側の第３矩形波を入力する。三角波生成部９ａ，９ｂでは１次側の第３矩形波，２次側の第３矩形波に同期した１次側位相制御用三角波，２次側位相制御用三角波を生成する。また、乗算部１０ａ，１０ｂ，１０ｃ，１０ｄにおいて、１次側の第３矩形波と２次側の第３矩形波は位相指令値と掛け合わされ、１次側の第３矩形波と２次側の第３矩形波の振幅を調整し、第３，第４半導体素子Ｘ１，Ｙ１の位相指令値，第１，第２半導体素子Ｕ１，Ｖ１の位相指令値，第７，第８半導体素子Ｘ２，Ｙ２の位相指令値，第５，第６半導体素子Ｕ２，Ｖ２の位相指令値を出力する。

そして、第２比較器１１ａにおいて、１次側位相制御用三角波と第３，第４半導体素子Ｘ１，Ｙ１の位相指令値とを比較し、第３，第４半導体素子Ｘ１，Ｙ１のゲート信号を生成する。第２比較器１１ｂにおいて、１次側位相制御用三角波と第１，第２半導体素子Ｕ１，Ｖ１の位相指令値とを比較し、第１，第２半導体素子Ｕ１，Ｖ１のゲート信号を生成する。第２比較器１１ｃにおいて、２次側位相制御用三角波と第７，第８半導体素子Ｘ２，Ｙ２の位相指令値とを比較し、第７，第８半導体素子Ｘ２，Ｙ２のゲート信号を生成する。第２比較器１１ｄにおいて、２次側位相制御用三角波と第５，第６半導体素子Ｕ２，Ｖ２の位相指令値とを比較し、第５，第６半導体素子Ｕ２，Ｖ２のゲート信号を生成する。その結果、位相差が０よりも大きい第１，第２半導体素子Ｕ１，Ｖ１のゲート信号と第３，第４半導体素子Ｘ１，Ｙ１のゲート信号が生成され、位相差が０よりも大きい第５，第６半導体素子Ｕ２，Ｖ２のゲート信号と第７，第８半導体素子Ｘ２，Ｙ２のゲート信号が生成される。

これにより、１次側と２次側で必要な位相差δを持ち、且つ、所望の出力電圧値を出力できる図３（ｂ）のようなゲート信号を生成できる。

以上示したように、本実施形態１によれば、待機運転時および軽負荷時に絶縁型ＤＣ／ＤＣ変換器が出力する電圧値を小さくすることでトランスＴｒに印加される電圧Ｖａ，Ｖｂを低減し、励磁電流を低減することにより、トランスＴｒの鉄損と励磁音および半導体素子の損失を低減できる。

［実施形態２］
実施形態１では待機運転時および軽負荷時に絶縁型ＤＣ／ＤＣ変換器が出力する電圧値を小さくすることでトランスＴｒに印加される電圧Ｖａ，Ｖｂを低減し、励磁電流を低減することにより、トランスＴｒの鉄損と励磁音および半導体素子の損失を低減した。

しかし、半導体素子のばらつきやデッドタイムなどの誤差により直流偏磁が発生する可能性がある。この場合、励磁音が大きくなることに加え、鉄損が大きくなる可能性があるが、実施形態１では対応することができない。本実施形態２では直流偏磁に対応するための手法を説明する。

本実施形態２では、実施形態１に対して、トランスＴｒに流れる電流を検出するための電流センサを加え、且つ、直流偏磁抑制用の電流制御部を設けた点に特徴がある。

図６に本実施形態２における絶縁型ＤＣ／ＤＣ変換器の回路構成を示す。図６に示すように、トランスＴｒに流れる電流を１次側電流検出値，２次側電流検出値として検出する１次側電流センサ１２ａ，２次側電流センサ１２ｂをトランスＴｒの１次側および２次側にそれぞれ接続する。

図７に本実施形態２におけるゲート信号生成回路３のブロック図を示す。電流制御部１３では、減算部１４ａ，１４ｂにおいて、直流電流指令値とトランスＴｒの１次側電流検出値、２次側電流検出値の差分を算出する。ＰＩ制御部１５ａ，１５ｂでは、この差分に基づいて、１次側電流制御，２次側電流制御（ＰＩ制御もしくはＰ制御）を行い、その出力を出力電圧制御部５に入力する。

出力電圧制御部５では、加算部１６ａにおいて、第３，第４半導体素子Ｘ１，Ｙ１の位相指令値にＰＩ制御部１５ａの出力を加算して第３，第４半導体素子Ｘ１，Ｙ１の位相指令値を補正し比較器１１ａに出力する。減算部１７ａは、第１，第２半導体素子Ｕ１，Ｖ１の位相指令値からＰＩ制御部１５ａの出力を減算して第１，第２半導体素子Ｕ１，Ｖ１の位相指令値を補正し比較器１１ｂに出力する。加算部１６ｂは、第７，第８半導体素子Ｘ２，Ｙ２の位相指令値にＰＩ制御部１５ｂの出力を加算して第７，第８半導体素子Ｘ２，Ｙ２の位相指令値を補正し比較器１１ｃに出力する。減算部１７ｂは、第５，第６半導体素子Ｕ２，Ｖ２の位相指令値からＰＩ制御部１５ｂの出力を減算して第５，第６半導体素子Ｕ２，Ｖ２の位相指令値を補正し比較器１１ｄに出力する。その他の構成は実施形態１と同様である。

これにより、本実施形態２は実施形態１の作用効果に加え、１次側、２次側それぞれで流れる電流が制御可能となり直流電流の制御も可能となるため、待機運転時および軽負荷時に励磁電流を低減しつつ、直流偏磁を防止することが可能となる。

［実施形態３］
実施形態１では、待機運転時および軽負荷時に絶縁型ＤＣ／ＤＣ変換器が出力する電圧値を小さくすることでトランスＴｒに印加される電圧Ｖａ，Ｖｂを低減し、励磁電流を低減することにより、トランスＴｒの鉄損と励磁音及び半導体素子の損失を低減した。また、実施形態２では直流偏磁を抑制し騒音と損失を低減する手法を説明した。

しかし、実施形態１および実施形態２では直流電圧が１次側と２次側で異なる際に直流電圧が高い電力変換器から低い電力変換器に電流が流れてしまい直流電圧を維持したまま実施形態１の損失低減と実施形態２の直流偏磁への対応ができなくなってしまう。

そこで、本実施形態３では、１次側の直流電圧（第１コンデンサＣ１の電圧）Ｅ１と２次側の直流電圧（第２コンデンサＣ２の電圧）Ｅ２が異なる場合においてもトランスＴｒの１次巻線，２次巻線に印加される電圧を一致させることで上述の課題を解決する。

本実施形態３では、実施形態２に対して直流電圧値に応じて出力する電圧値を変更する回路を追加する点に特徴がある。

図８に本実施形態３におけるゲート信号生成回路３のブロック図を示す。図８のセレクタ部１８ａはＥ２／Ｅ１が１以上の場合は０を出力し、Ｅ２／Ｅ１が１未満の場合は１－（Ｅ２／Ｅ１）＾２を出力する。セレクタ部１８ｂはＥ１／Ｅ２が１以上の場合は０を出力し、Ｅ１／Ｅ２が１未満の場合は１－（Ｅ１／Ｅ２）＾２を出力する。すなわち、セレクタ部１８ａは、２次側の直流電圧Ｅ２が１次側の直流電圧Ｅ１以上の場合は０を出力し、２次側の直流電圧Ｅ２が１次側の直流電圧Ｅ１未満の場合は２次側の直流電圧Ｅ２を１次側の直流電圧Ｅ１で除算した値の二乗を１から減算した値を出力する。第２セレクタ部１８ｂは、１次側の直流電圧Ｅ１が２次側の直流電圧Ｅ２以上の場合は０を出力し、１次側の直流電圧Ｅ１が２次側の直流電圧Ｅ２未満の場合は１次側の直流電圧Ｅ１を２次側の直流電圧Ｅ２で除算した値の二乗を１から減算した値を出力する。

加算部１９ａ，１９ｂは、位相指令値にセレクタ部１８ａ，１８ｂの出力をそれぞれ加算し、乗算部１０ａ～１０ｄに出力する。その他の構成は実施形態２と同様である。

本処理により、直流電圧が高いほうの出力電圧を低減できるため、１次側と２次側の出力電圧を一致させることができる。これにより直流電圧が１次側と２次側で異なる場合においても直流電圧を維持しつつ、運転することが可能となる。また、実施形態１，２と同様の作用効果を奏する。

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

Ｕ１，Ｖ１，Ｘ１，Ｙ１…第１，第２，第３，第４半導体素子
Ｕ２，Ｖ２，Ｘ２，Ｙ２…第５，第６，第７，第８半導体素子
Ｌ１，Ｌ２…第１，第２リアクトル
Ｔｒ…トランス
３…ゲート信号生成回路
４…電力制御部
５…出力電圧制御部

Claims

第１コンデンサと、
前記第１コンデンサの正負極間に直列接続された第１，第２半導体素子と、
前記第１コンデンサの正負極間に直列接続された第３，第４半導体素子と、
第２コンデンサと、
前記第２コンデンサの正負極間に直列接続された第５，第６半導体素子と、
前記第２コンデンサの正負極間に直列接続された第７，第８半導体素子と、
前記第３，第４半導体素子の接続点に一端が接続された第１リアクトルと、
前記第７，第８半導体素子の接続点に一端が接続された第２リアクトルと、
前記第１リアクトルの他端と前記第１，第２半導体素子の接続点との間に１次巻線が接続され、前記第２リアクトルの他端と前記第５，第６半導体素子の接続点との間に２次巻線が接続されたトランスと、
を備えた絶縁型ＤＣ／ＤＣ変換器であって、
待機運転時および軽負荷時に、
所望の位相差を有する１次側の第３矩形波と２次側の第３矩形波を生成して出力電力を制御する電力制御部と、
前記１次側の第３矩形波と位相指令値に基づいて前記トランスの１次巻線に印加される電圧を制御して位相差が０よりも大きい前記第１，第２半導体素子のゲート信号と前記第３，第４半導体素子のゲート信号を生成し、前記２次側の第３矩形波と位相指令値に基づいて前記トランスの２次巻線に印加される電圧を制御して位相差が０よりも大きい前記第５，第６半導体素子のゲート信号と前記第７，第８半導体素子のゲート信号を生成する出力電圧制御部と、
を備えたことを特徴とする絶縁型ＤＣ／ＤＣ変換器。
前記トランスの１次巻線に流入する電流を１次側電流検出値として検出する１次側電流センサと、
前記トランスの２次巻線に流入する電流を２次側電流検出値として検出する２次側電流センサと、
前記１次側電流検出値，前記２次側電流検出値に基づいて１次側電流制御および２次側電流制御を行う電流制御部と、を備え、
前記出力電圧制御部は、
前記１次側の第３矩形波と前記２次側の第３矩形波と前記１次側電流制御の結果と前記２次側電流制御の結果に基づいて、前記第１，第２半導体素子のゲート信号と前記第３，第４半導体素子のゲート信号と前記第５，第６半導体素子のゲート信号と前記第７，第８半導体素子のゲート信号を生成することを特徴とする請求項１記載の絶縁型ＤＣ／ＤＣ変換器。
前記出力電圧制御部は、
前記第１コンデンサの電圧と前記第２コンデンサの電圧が異なる場合、
前記第１コンデンサの電圧と前記第２コンデンサの電圧に応じて、１次側の出力電圧と２次側の出力電圧が等しくなるように制御することを特徴とする請求項１または２記載の絶縁型ＤＣ／ＤＣ変換器。
前記電力制御部は、
キャリア信号に同期した第１矩形波を生成する矩形波生成部と、
１次側の位相指令値および２次側の位相指令値に前記第１矩形波をそれぞれ乗算して１次側の第２矩形波と２次側の第２矩形波を出力する第１乗算部と、
前記１次側の第２矩形波と前記キャリア信号とを比較して前記１次側の第３矩形波を生成し、前記２次側の第２矩形波と前記キャリア信号とを比較して前記２次側の第３矩形波を生成する第１比較器と、を備え、
前記出力電圧制御部は、
前記１次側の第３矩形波と前記２次側の第３矩形波に基づいて１次側位相制御用三角波と２次側位相制御用三角波を生成する三角波生成部と、
前記１次側の第３矩形波と位相指令値に基づいて第１，第２半導体素子の位相指令値と第３，第４半導体素子の位相指令値を出力し、前記２次側の第３矩形波と前記位相指令値に基づいて第５，第６半導体素子の位相指令値と第７，第８半導体素子の位相指令値を出力する第２乗算部と、
前記第１，第２半導体素子の位相指令値と前記１次側位相制御用三角波とを比較して前記第１，第２半導体素子のゲート信号を生成し、前記第３，第４半導体素子の位相指令値と前記１次側位相制御用三角波とを比較して前記第３，第４半導体素子のゲート信号を生成し、前記第５，第６半導体素子の位相指令値と前記２次側位相制御用三角波とを比較して前記第５，第６半導体素子のゲート信号を生成し、前記第７，第８半導体素子の位相指令値と前記２次側位相制御用三角波とを比較して前記第７，第８半導体素子のゲート信号を生成する第２比較器と、を備えたことを特徴とする請求項１記載の絶縁型ＤＣ／ＤＣ変換器。
前記トランスの１次巻線に流入する電流を１次側電流検出値として検出する１次側電流センサと、
前記トランスの２次巻線に流入する電流を２次側電流検出値として検出する２次側電流センサと、
直流電流指令値と前記１次側電流検出値との偏差に基づく１次側電流制御、および、前記直流電流指令値と前記２次側電流検出値との偏差に基づく２次側電流制御を行う電流制御部と、を備え、
前記出力電圧制御部は、
前記１次側電流制御の結果を前記第３，第４半導体素子の位相指令値に加算して前記第３，第４半導体素子の位相指令値を補正し、前記第１，第２半導体素子の位相指令値から前記１次側電流制御の結果を減算して前記第１，第２半導体素子の位相指令値を補正し、前記２次側電流制御の結果を前記第７，第８半導体素子の位相指令値に加算して前記第７，第８半導体素子の位相指令値を補正し、前記第５，第６半導体素子の位相指令値から前記２次側電流制御の結果を減算して前記第５，第６半導体素子の位相指令値を補正することを特徴とする請求項４記載の絶縁型ＤＣ／ＤＣ変換器。
前記出力電圧制御部は、
前記第２コンデンサの電圧が前記第１コンデンサの電圧以上の場合は０を出力し、前記第２コンデンサの電圧が前記第１コンデンサの電圧未満の場合は前記第２コンデンサの電圧を前記第１コンデンサの電圧で除算した値の二乗を１から減算した値を出力する第１セレクタと、
前記第１コンデンサの電圧が前記第２コンデンサの電圧以上の場合は０を出力し、前記第１コンデンサの電圧が前記第２コンデンサの電圧未満の場合は前記第１コンデンサの電圧を第２コンデンサの電圧で除算した値の二乗を１から減算した値を出力する第２セレクタと、
前記第１セレクタの出力に前記位相指令値を加算する第１加算部と、
前記第２セレクタの出力に前記位相指令値を加算する第２加算部と、を備え、
前記第２乗算部は、
前記１次側の第３矩形波と前記第１加算部の出力に基づいて前記第１，第２半導体素子の位相指令値と前記第３，第４半導体素子の位相指令値を出力し、前記２次側の第３矩形波と前記第２加算部の出力に基づいて前記第５，第６半導体素子の位相指令値と前記第７，第８半導体素子の位相指令値を出力することを特徴とする請求項４または５記載の絶縁型ＤＣ／ＤＣ変換器。