WO2017208639A1 - 双方向絶縁型ｄｃ／ｄｃコンバータおよびスマートネットワーク - Google Patents

双方向絶縁型ｄｃ／ｄｃコンバータおよびスマートネットワーク Download PDF

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voltage
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power
circuit
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和法 真田
俊秀 中野
一輝 西村
隆夫 川畑
良尚 川畑
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東芝三菱電機産業システム株式会社
学校法人立命館
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Definitions

  • the present invention relates to a bidirectional insulated DC / DC converter and a smart network including the same.
  • Some bidirectional insulated DC / DC converters include two inverters coupled by an insulated transformer (see, for example, Non-Patent Documents 1 and 2).
  • each of the two inverters is composed of a two-level inverter. Since the two-level inverter has a harmonic component in the output AC voltage, there is a problem that distortion of the output AC current due to the harmonic component increases, resulting in a decrease in conversion efficiency.
  • Non-Patent Document 2 discloses a technique for connecting a series resonant circuit composed of a reactor and a capacitor in series with the primary winding of the insulation transformer. Has been proposed.
  • an effective reactor value of 20 to 30% of the rated value is increased to 120 to 130%, and an effective reactor value is reduced by a capacitor that resonates with 100% of the reactor value. It is about 30%.
  • Non-Patent Document 2 Although the harmonic component can be reduced by increasing the reactor, there arises a problem that the apparatus is increased in size. In addition, since a loss occurs in the series resonant circuit, there arises a problem that a great improvement in conversion efficiency cannot be expected.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a bidirectional insulated DC / DC converter that can suppress harmonic components with a small configuration. It is.
  • the bidirectional insulated DC / DC converter transfers DC power between the first and second DC circuits.
  • the bidirectional insulated DC / DC converter includes a first single-phase three-level inverter, a second single-phase three-level inverter, and an insulated transformer.
  • the first single-phase three-level inverter generates a first AC voltage between the first output terminal and the second output terminal based on the first DC voltage received from the first DC circuit.
  • the second single-phase three-level inverter generates a second AC voltage between the third output terminal and the fourth output terminal based on the second DC voltage received from the second DC circuit.
  • the insulated transformer includes a primary winding that receives the first AC voltage from the first and second output terminals, and a secondary winding that receives the second AC voltage from the third and fourth output terminals. Including.
  • a bidirectional insulation type DC / DC converter capable of suppressing harmonic components can be constructed with a small configuration.
  • FIG. 1 is an overall configuration diagram of a bidirectional insulated DC / DC converter according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram for explaining in detail the configuration of the single-phase three-level inverter shown in FIG. 1. It is a wave form diagram which shows the relationship of the U-phase voltage, V-phase voltage, and alternating voltage of a single phase 3 level inverter. It is a functional block diagram of the control apparatus shown in FIG. It is a vector diagram of an alternating current fundamental voltage when power is transmitted from the single-phase three-level inverter INV-A to the single-phase three-level inverter INV-B.
  • 3 is a time chart showing a method of generating a control signal for single-phase three-level inverter INV-A according to the first embodiment.
  • FIG. 3 is a time chart showing a method of generating control signals for single-phase three-level inverters INV-A and INV-B according to the first embodiment. It is a functional block diagram of the control apparatus shown in FIG. 6 is a time chart showing a method of generating control signals for single-phase three-level inverters INV-A and INV-B according to the second embodiment. It is a figure which shows the example of a change of the 3 level circuit used for a single phase 3 level inverter.
  • FIG. 10 is a block diagram illustrating a configuration of a smart network according to a third embodiment. It is a circuit diagram which shows the structure of the bidirectional
  • FIG. 1 (Configuration of bidirectional insulated DC / DC converter) 1 is an overall configuration diagram of a bidirectional insulated DC / DC converter according to Embodiment 1 of the present invention.
  • a bidirectional insulated DC / DC converter 1 includes positive voltage terminals T1, T3, negative voltage terminals T2, T4, current detectors IS1, IS2, voltage detectors VS1 ⁇ VS4, capacitors C1 to C4, single-phase three-level inverters INV-A and INV-B, reactors L1 and L2, isolated transformer 3, control device 4, and drivers DR1 and DR2.
  • a DC circuit 5 is connected to the terminals T1 and T2, and a DC circuit 6 is connected to the terminals T3 and T4.
  • the DC circuit 5 includes a DC power source that generates DC power and a load that is driven by the DC power.
  • the DC circuit 6 includes a power storage device that stores DC power. Examples of the DC power source include a solar power generator and a wind power generator. Examples of the power storage device include a LiPo (lithium polymer) battery and an electric double layer capacitor.
  • the bidirectional insulated DC / DC converter 1 supplies the surplus DC power to the DC circuit 6, and in the case where the DC power is insufficient in the DC circuit 5.
  • DC power of the DC circuit 6 is supplied to the DC circuit 5.
  • the bidirectional insulated DC / DC converter 1 exchanges DC power regardless of the level of the DC voltage EdA of the DC circuit 5 and the DC voltage EdB of the DC circuit 6.
  • the single-phase three-level inverter INV-A (first single-phase three-level inverter) has three DC terminals (positive voltage terminal 1p, neutral point voltage terminal 1c, negative voltage terminal 1n), two AC terminals 1a, 1b.
  • the positive voltage terminal 1p of the single-phase three-level inverter INV-A is connected to the positive voltage terminal T1 via the current detector IS1, and the negative voltage terminal 1n of the single-phase three-level inverter INV-A is connected to the negative voltage terminal T2. Is done.
  • the capacitors C1 and C2 are connected in series between the positive voltage terminal 1p and the negative voltage terminal 1n of the single-phase three-level inverter INV-A, and smooth and stabilize the DC voltage EdA between the terminals 1p and 1n.
  • a neutral point voltage terminal 1c of the single-phase three-level inverter INV-A is connected to a connection point between the capacitors C1 and C2.
  • the single-phase three-level inverter INV-A is controlled by the output signal of the driver DR1, converts the DC voltage EdA between the positive voltage terminal 1p and the negative voltage terminal 1n into the AC voltage VA, and outputs it between the AC terminals 1a and 1b. .
  • the single-phase three-level inverter INV-B (second single-phase three-level inverter) includes three DC terminals (a positive voltage terminal 2p, a neutral point voltage terminal 2c, a negative voltage terminal 2n), two AC terminals 2a, 2b.
  • the positive voltage terminal 2p of the single-phase three-level inverter INV-B is connected to the positive voltage terminal T3 via the current detector IS2, and the negative voltage terminal 2n of the single-phase three-level inverter INV-B is connected to the negative voltage terminal T4. Is done.
  • Capacitors C3 and C4 are connected in series between the positive voltage terminal 2p and the negative voltage terminal 2n of the single-phase three-level inverter INV-B, and smooth and stabilize the DC voltage EdB between the terminals 2p and 2n.
  • a neutral point voltage terminal 2c of the single-phase three-level inverter INV-B is connected to a connection point between the capacitors C3 and C4.
  • Single-phase three-level inverter INV-B is controlled by the output signal of driver DR2, converts DC voltage EdB between positive voltage terminal 2p and negative voltage terminal 2n to AC voltage VB, and outputs the AC voltage between AC terminals 2a and 2b. .
  • the insulated transformer 3 includes a primary winding 3a and a secondary winding 3b that are insulated from each other.
  • the number of turns of the primary winding 3a and the number of turns of the secondary winding 3b are the same for simplicity of explanation.
  • One terminal of the primary winding 3a is connected to the AC terminal 1a of the single-phase three-level inverter INV-A via the reactor L1, and the other terminal of the primary winding 3a is the AC terminal of the single-phase three-level inverter INV-A. Connected to 1b.
  • One terminal of the secondary winding 3b is connected to the AC terminal 2a of the single-phase three-level inverter INV-B via the reactor L2, and the other terminal of the secondary winding 3b is the AC terminal of the single-phase three-level inverter INV-B. 2b.
  • the current detector IS1 detects a DC current flowing between the single-phase three-level inverter INV-A and the DC circuit 5, and outputs the detected value to the control device 4.
  • the current detector IS2 detects a direct current flowing between the single-phase three-level inverter INV-B and the direct current circuit 6, and outputs the detected value to the control device 4.
  • the voltage detector VS1 detects the voltage at both ends of the capacitor C1 (corresponding to the DC voltage between the terminals 1p and 1c) and outputs the detected value to the control device 4.
  • the voltage detector VS2 detects the voltage at both ends of the capacitor C2 (corresponding to the DC voltage between the terminals 1c and 1n) and outputs the detected value to the control device 4.
  • the voltage detector VS3 detects the voltage at both ends of the capacitor C3 (corresponding to the DC voltage between the terminals 2p and 2c) and outputs the detected value to the control device 4.
  • the voltage detector VS4 detects the voltage at both ends of the capacitor C4 (corresponding to the DC voltage between the terminals 2c and 2n) and outputs the detected value to the control device 4.
  • the control device 4 is composed of a microcomputer, for example, and controls the operation of the single-phase three-level inverters INV-A and INV-B.
  • each of the single-phase three-level inverters INV-A and INV-B includes a semiconductor switch including a semiconductor switching element.
  • an IGBT Insulated Gate Bipolar Transistor
  • PWM Pulse Width Modulation
  • the control device 4 receives the output signals from the voltage detectors VS1 to VS4 and the current detectors IS1 and IS2 and executes PWM control to generate control signals for the single-phase three-level inverters INV-A and INV-B. .
  • the driver DR1 amplifies the control signal of the inverter INV-A and supplies it to the inverter INV-A.
  • the driver DR2 amplifies the control signal of the inverter INV-B and supplies it to the inverter INV-B.
  • FIG. 2 is a circuit diagram illustrating in detail the configuration of the single-phase three-level inverters INV-A and INV-B shown in FIG.
  • each of single-phase three-level inverters INV-A and INV-B includes a U-phase arm and a V-phase arm.
  • Each of the U-phase arm and the V-phase arm is configured as a three-level circuit, and includes four IGBT elements and four diodes.
  • the U-phase arm (first circuit) of the single-phase three-level inverter INV-A includes IGBT elements QAU-1 to QAU-4 and diodes DAU-1 to DAU-4.
  • V-phase arm (second circuit) of single-phase three-level inverter INV-A includes IGBT elements QAV-1 to QAV-4 and diodes DAV-1 to DAV-4.
  • the IGBT elements QAU-1 and QAU-4 are connected in series between the positive voltage terminal 1p and the negative voltage terminal 1n.
  • Diodes DAU-1 and DAU-4 are connected in antiparallel to IGBT elements QAU-1 and QAU-4, respectively.
  • IGBT element QAU-2 and diode DAU-2 are connected in series between neutral point voltage terminal 1c and AC terminal 1a. Specifically, the collector of IGBT element QAU-2 is connected to neutral point voltage terminal 1c, and its emitter is connected to the anode of diode DAU-2. The cathode of the diode DAU-2 is connected to the AC terminal 1a.
  • IGBT element QAU-3 and diode DAU-3 are connected in series between neutral point voltage terminal 1c and AC terminal 1a. Specifically, the emitter of IGBT element QAU-3 is connected to neutral point voltage terminal 1c, and its collector is connected to the cathode of diode DAU-3. The anode of the diode DAU-3 is connected to the AC terminal 1a.
  • the IGBT elements QAV-1 and QAV-4 are connected in series between the positive voltage terminal 1p and the negative voltage terminal 1n.
  • Diodes DAV-1 and DAV-4 are connected in antiparallel to IGBT elements QAV-1 and QAV-4, respectively.
  • IGBT element QAV-2 and diode DAV-2 are connected in series between neutral point voltage terminal 1c and AC terminal 1b. Specifically, the collector of IGBT element QAV-2 is connected to neutral point voltage terminal 1c, and its emitter is connected to the anode of diode DAV-2. The cathode of the diode DAV-2 is connected to the AC terminal 1b.
  • IGBT element QAV-3 and diode DAV-3 are connected in series between neutral point voltage terminal 1c and AC terminal 1b. Specifically, the emitter of IGBT element QAV-3 is connected to neutral point voltage terminal 1c, and its collector is connected to the cathode of diode DAV-3. The anode of the diode DAV-3 is connected to the AC terminal 1b.
  • the U-phase arm (third circuit) of the single-phase three-level inverter INV-B includes IGBT elements QBU-1 to QBU-4 and diodes DBU-1 to DBU-4.
  • V-phase arm (fourth circuit) of single-phase three-level inverter INV-B includes IGBT elements QBV-1 to QBV-4 and diodes DBV-1 to DBV-4.
  • IGBT elements QBU-1 and QBU-4 are connected in series between a positive voltage terminal 2p and a negative voltage terminal 2n.
  • Diodes DBU-1 and DBU-4 are connected in antiparallel to IGBT elements QBU-1 and QBU-4, respectively.
  • IGBT element QBU-2 and diode DBU-2 are connected in series between neutral point voltage terminal 2c and AC terminal 2a. Specifically, the collector of IGBT element QBU-2 is connected to neutral point voltage terminal 2c, and its emitter is connected to the anode of diode DBU-2. The cathode of the diode DBU-2 is connected to the AC terminal 2a.
  • IGBT element QBU-3 and diode DBU-3 are connected in series between neutral point voltage terminal 2c and AC terminal 2a. Specifically, the emitter of IGBT element QBU-3 is connected to neutral point voltage terminal 2c, and its collector is connected to the cathode of diode DBU-3. The anode of the diode DBU-3 is connected to the AC terminal 2a.
  • IGBT elements QBV-1 and QBV-4 are connected in series between a positive voltage terminal 2p and a negative voltage terminal 2n.
  • Diodes DBV-1 and DBV-4 are connected in antiparallel to IGBT elements QBV-1 and QBV-4, respectively.
  • IGBT element QBV-2 and diode DBV-2 are connected in series between neutral point voltage terminal 2c and AC terminal 2b. Specifically, the collector of IGBT element QBV-2 is connected to neutral point voltage terminal 2c, and its emitter is connected to the anode of diode DBV-2. The cathode of the diode DBV-2 is connected to the AC terminal 2b.
  • IGBT element QBV-3 and diode DBV-3 are connected in series between neutral point voltage terminal 2c and AC terminal 2b. Specifically, the emitter of IGBT element QBV-3 is connected to neutral point voltage terminal 2c, and its collector is connected to the cathode of diode DBV-3. The anode of the diode DBV-3 is connected to the AC terminal 2b.
  • FIG. 3 shows the relationship between U-phase voltage VAU, V-phase voltage VAV and AC voltage VA of single-phase three-level inverter INV-A, U-phase voltage VBU, V-phase voltage VBV and AC of single-phase three-level inverter INV-B. It is a wave form diagram which shows the relationship of the voltage VB.
  • both the U-phase voltage VAU and the V-phase voltage VAV have three values of ⁇ EdA / 2, 0 with respect to the neutral point that is the connection point of the capacitors C1 and C2. Can do.
  • reference numerals AU and AV are collectively denoted as “Ax”.
  • the AC terminals 1a and 1b are collectively referred to as “AC terminal 1”.
  • the output voltage VAx is + EdA / 2 become.
  • the output voltage VAx Becomes 0.
  • both the U-phase voltage VBU and the V-phase voltage VBV are relative to the neutral point that is the connection point of the capacitors C3 and C4.
  • ⁇ EdB / 2, 0 three values of ⁇ EdB / 2, 0 can be taken.
  • the symbols BU and BV are collectively denoted as “Bx” in order to generally describe the U-phase IGBT element and diode and the V-phase IGBT element and diode of the single-phase three-level inverter INV-B.
  • the AC terminals 2a and 2b are collectively referred to as “AC terminal 2”.
  • the output voltage VBx Becomes 0.
  • VBU-VBV line voltage that is the difference between the U-phase voltage VBU and the V-phase voltage VBV is output. That is, the AC voltage VB takes five values of ⁇ EdB, ⁇ EdB / 2, 0.
  • the pulse width of the U-phase voltage VAU and the pulse width of the V-phase voltage VAV are the same pulse width ⁇ A, and the phase difference between the U-phase voltage VAU and the V-phase voltage VAV is ⁇ A. Further, the pulse width of the U-phase voltage VBU and the pulse width of the V-phase voltage VBV are set to the same pulse width ⁇ B, and the phase difference between the U-phase voltage VBU and the V-phase voltage VBV is set to ⁇ B. Further, ⁇ is a phase difference between the AC voltage VA and the AC voltage VB.
  • the U-phase voltage VU and the V-phase voltage VV can be expressed by the following equations (1) and (2) by expanding the voltage series of the U-phase voltage VU and the V-phase voltage VV shown in FIG. it can.
  • AC voltage V is the difference (line voltage) between U-phase voltage VU and V-phase voltage VV, and is given by the following equation (3).
  • the amplitude of the nth order harmonic component is Vn
  • the amplitude Vn is given by the following equation (5).
  • the amplitude Vn of the n-order harmonic component is determined by the U-phase voltage VU and the pulse width ⁇ of the V-phase voltage VV and the phase difference ⁇ between the U-phase voltage VU and the V-phase voltage VV.
  • the amplitude Vn of the nth-order harmonic component has two degrees of freedom (pulse width ⁇ and phase difference ⁇ ).
  • either one of the pulse width ⁇ and the phase difference ⁇ is set so that the amplitude Vn of the nth harmonic component of the AC voltage becomes zero. Thereby, the nth-order harmonic component can be suppressed.
  • a control method (first control method) is employed in which the phase difference ⁇ is set so that the amplitude Vn of the n-th harmonic component of the AC voltage becomes zero.
  • a control method (second control method) for setting the pulse width ⁇ so that the amplitude Vn of the nth-order harmonic component of the AC voltage becomes 0 will be described in a second embodiment to be described later.
  • the DC voltage EdA and the DC voltage EdB are adjusted according to the level of the DC voltage EdA so that the effective value of the fundamental wave component of the AC voltage VA matches the effective value of the fundamental wave component of the AC voltage B.
  • the pulse widths ⁇ A and ⁇ B are controlled.
  • FIG. 4 is a functional block diagram of the control device 4 shown in FIG. However, FIG. 4 shows a control configuration in the case where DC power is supplied from the DC circuit 5 to the DC circuit 6.
  • the voltage detectors VS1 and VS2 and the voltage detectors VS3 and VS4 are respectively replaced by a switching circuit, for example, and the current detector IS2 and the current detector are replaced. IS1 is replaced.
  • control device 4 includes adders 10 and 11, pulse width control unit 12, harmonic control unit 13, voltage command unit 14, subtractors 15 and 17, and voltage control unit 16. And a current control unit 18 and a control signal generation unit 19.
  • the control device 4 controls the operation of the single-phase three-level inverters INV-A and INV-B by executing the following four steps (1) to (4).
  • phase difference ⁇ The bidirectionally insulated DC / DC converter 1 provides a phase difference ⁇ between the AC voltage VA and the AC voltage VB, so that the DC circuit 5 and the single-phase three-level inverter INV-A. , INV-B can supply power to the DC circuit 6. Alternatively, power can be supplied from the DC circuit 6 to the DC circuit 5 via the single-phase three-level inverters INV-B and INV-A.
  • the principle will be described.
  • FIG. 5 shows a vector diagram of an AC fundamental wave voltage when power is transmitted from the single-phase three-level inverter INV-A to the single-phase three-level inverter INV-B.
  • the fundamental wave component of the AC voltage VA of the single-phase three-level inverter INV-A is the AC fundamental wave voltage Va
  • the fundamental wave component of the AC voltage VB of the single-phase three-level inverter INV-B is the AC fundamental wave voltage Vb. It is said.
  • the AC fundamental wave voltage Va is set as a lead
  • the AC fundamental wave voltage Vb is set as a delay.
  • the phase difference between Va and Vb is ⁇ .
  • ⁇ V is the voltage difference between Va and Vb.
  • i is a current that flows due to a voltage ⁇ V that is the difference between Va and Vb.
  • the current i can be expressed by the following equation (6).
  • ⁇ is a power factor angle.
  • L is the sum of the leakage inductance of the insulated transformer 3 and the reactors L1 and L2.
  • the power supply between the DC circuit 5 and the DC circuit 6 can be controlled by controlling the phase difference ⁇ .
  • the voltage command unit 14 generates the target voltage EdB * of the DC voltage EdB.
  • the voltage control unit 16 generates a current command value IdB * based on the deviation obtained by the subtracter 15.
  • the current control unit 18 generates a phase difference ⁇ based on the deviation obtained by the subtracter 17.
  • FIGS. 6A to 6C show vector diagrams of AC fundamental wave voltages when power is transmitted from the single-phase three-level inverter INV-A to the single-phase three-level inverter INV-B.
  • ⁇ V is a voltage difference between Va and Vb.
  • i is a current that flows due to a voltage ⁇ V that is the difference between Va and Vb.
  • FIG. 6A shows the relationship between AC fundamental wave voltages Va and Vb when DC voltage EdA is higher than DC voltage EdB (EdA> EdB).
  • EdA DC voltage
  • EdB DC voltage
  • the power factor of the current i deteriorates in the clockwise direction with respect to both Va and Vb. Therefore, it can be said that the power factor is bad.
  • the power factor of the current i is as good as cos ( ⁇ / 2) for both Va and Vb. Therefore, it can be said that the power factor is good.
  • FIG. 6C shows the relationship between the AC fundamental wave voltages Va and Vb when the DC voltage EdA is lower than the DC voltage EdB (EdA ⁇ EdB).
  • the power factor of the current i deteriorates counterclockwise with respect to both Va and Vb. Therefore, it can be said that the power factor is bad.
  • the power factor is deteriorated when EdA> EdB (FIG. 6A) or EdA ⁇ EdB (FIG. 6C).
  • the effective value of the AC fundamental wave voltage Va is equal to the effective value of the AC fundamental wave voltage Vb.
  • the pulse widths ⁇ A and ⁇ B are controlled so that the effective value of the AC fundamental wave voltage Va is equal to the effective value of the AC fundamental wave voltage Vb.
  • the pulse width ⁇ of the AC voltage corresponding to the lower DC voltage of the two DC voltages EdA and EdB is fixed to ⁇
  • the pulse width ⁇ of the AC voltage corresponding to the higher DC voltage is set to ⁇ .
  • the adder 10 adds the voltage across the capacitor C1 detected by the voltage detector VS1 and the voltage across the capacitor C2 detected by the voltage detector VS2, and adds the positive voltage terminal 1p.
  • the DC voltage EdA between the negative voltage terminal 1n is output.
  • the adder 11 adds the voltage at both ends of the capacitor C3 detected by the voltage detector VS3 and the voltage at both ends of the capacitor C4 detected by the voltage detector VS4, and adds the voltage between the positive voltage terminal 2p and the negative voltage terminal 2n.
  • a DC voltage EdB is output.
  • the control signal generator 19 is generated by the phase differences ⁇ A and ⁇ B set by the harmonic controller 13, the phase difference ⁇ generated by the current controller 18, and the pulse width controller 12. Based on the pulse widths ⁇ A and ⁇ B, the control signal for the single-phase three-level inverter INV-A and the control signal for the single-phase three-level inverter INV-B are generated.
  • the single-phase three-level inverter INV-A is advanced, and the single-phase three-level inverter INV-B is delayed. That is, electric power is supplied from the single-phase three-level inverter INV-A to the single-phase three-level inverter INV-2.
  • FIG. 7 is a time chart showing a method of generating a control signal for the single-phase three-level inverter INV-A according to the first embodiment.
  • the control signal generator 19 generates a sawtooth wave signal STU having a frequency twice that of the AC fundamental wave voltage Va.
  • the sawtooth wave signal STU has an amplitude between 0 and ⁇ , and the period of the sawtooth wave signal STU is ⁇ .
  • the control signal generation unit 19 subsequently generates two reference signals (a1) and (a2), each of which is compared with the sawtooth wave signal STU.
  • the first reference signal (a1) is used to determine the rise and fall of the first rectangular wave QAU-1 (a1) of the IGBT element QAU-1 of the single-phase three-level inverter INV-A.
  • the first reference signal (a1) is given by the following equation (13).
  • the first reference signal (a1) and the sawtooth signal STU intersect each other.
  • the first rectangular wave QAU-1 (a1) rises from the L level to the H level.
  • the first rectangular wave QAU-1 (a1) falls from the H level to the L level when the sawtooth wave signal STU and the first reference signal (a1) intersect in the even-numbered cycle.
  • the second reference signal (a2) is used to determine the rise and fall of the second rectangular wave QAU-1 (a2) of the IGBT element QAU-1 of the single-phase three-level inverter INV-A.
  • the second reference signal (a2) is given by the following equation (14).
  • the second reference signal (a2) and the sawtooth signal STU intersect each other.
  • the second rectangular wave QAU-1 (a2) rises from the L level to the H level.
  • the second rectangular wave QAU-1 (a2) falls from the H level to the L level when the sawtooth wave signal STU and the second reference signal (a2) intersect in the even-numbered cycle.
  • the control signal generation unit 19 calculates the logical product (AND) of the first rectangular wave QAU-1 (a1) and the second rectangular wave QAU-1 (a2), thereby controlling the IGBT element QAU-1. Generate a signal.
  • the control signal generator 19 also calculates a logical product of the inverted signal (reverse phase signal) of the first rectangular wave QAU-1 (a1) and the second rectangular wave QAU-1 (a2), and The logical product of one rectangular wave QAU-1 (a1) and the inverted signal of the second rectangular wave QAU-1 (a2) is calculated. Then, a control signal for the IGBT elements QAU-2 and 3 is generated by calculating a logical sum (OR) of these two logical products.
  • the control signal generator 19 further calculates the logical product of the inverted signal of the first rectangular wave QAU-1 (a1) and the inverted signal of the second rectangular wave QAU-1 (a2), thereby obtaining an IGBT element.
  • a control signal for QAU-4 is generated.
  • the control signal generation unit 19 generates a sawtooth wave signal STV obtained by delaying the phase of the sawtooth wave signal STU by ⁇ / 3.
  • the sawtooth wave signal STV has an amplitude between 0 and ⁇ , and the period of the sawtooth wave signal STV is ⁇ .
  • the first reference signal (a1) is used to determine the rise and fall of the third rectangular wave QAV-1 (a1) of the IGBT element QAV-1 of the single-phase three-level inverter INV-A.
  • the first reference signal (a1) and the sawtooth wave signal STV intersect each other.
  • the third rectangular wave QAV-1 (a1) falls from the H level to the L level when the sawtooth wave signal STV and the first reference signal (a1) intersect in the odd-numbered cycle.
  • the third rectangular wave QAV-1 (a1) rises from the L level to the H level when the sawtooth wave signal STV and the first reference signal (a1) intersect in the even-numbered cycle.
  • the second reference signal (a2) is used to determine the rise and fall of the fourth rectangular wave QAV-1 (a2) of the IGBT element QAV-1 of the single-phase three-level inverter INV-A.
  • the second reference signal (a2) and the sawtooth wave signal STV intersect each other.
  • the fourth rectangular wave QAV-1 (a2) falls from the H level to the L level when the sawtooth wave signal STV and the second reference signal (a2) intersect in the odd-numbered cycle.
  • the fourth rectangular wave QAV-1 (a2) rises from the L level to the H level when the sawtooth wave signal STV and the second reference signal (a2) intersect in the even-numbered cycle.
  • the control signal generation unit 19 calculates the logical product of the inverted signal of the third rectangular wave QAV-1 (a1) and the inverted signal of the fourth rectangular wave QAV-1 (a2), so that the IGBT element QAV ⁇ 1 control signal is generated.
  • the control signal generation unit 19 also calculates a logical product of the third rectangular wave QAV-1 (a1) and the inverted signal of the fourth rectangular wave QAV-1 (a2), and the third rectangular wave QAV The logical product of the inverted signal of ⁇ 1 (a1) and the fourth rectangular wave QAV-1 (a2) is calculated. Then, a control signal for the IGBT elements QAV-2 and 3 is generated by calculating a logical sum of these two logical products.
  • the control signal generator 19 further calculates the control signal of the IGBT element QAV-4 by calculating the logical product of the third rectangular wave QAV-1 (a1) and the fourth rectangular wave QAV-1 (a2). Is generated.
  • FIG. 8 is a time chart showing a method for generating control signals of the single-phase three-level inverters INV-A and INV-B according to the first embodiment.
  • the method for generating the control signal of the single-phase three-level inverter INV-A is the same as that described with reference to FIG. Therefore, a method for generating a control signal for the single-phase three-level inverter INV-B will be described.
  • the control signal generator 19 generates two reference signals (b1) and (b2), each of which is compared with the sawtooth wave signal ST.
  • the third reference signal (b1) is used to determine the rise and fall of the first rectangular wave QBU-1 (b1) of the IGBT element QBU-1 of the single-phase three-level inverter INV-B.
  • the third reference signal (b1) is given by the following equation (15).
  • the third reference signal (b1) and the sawtooth wave signal ST intersect each other.
  • the first rectangular wave QBU-1 (b1) rises from the L level to the H level when the sawtooth wave signal ST and the third reference signal (b1) intersect in the odd-numbered cycle.
  • the first rectangular wave QBU-1 (b1) falls from the H level to the L level.
  • the fourth reference signal (b2) is used to determine the rise and fall of the second rectangular wave QBU-1 (b2) of the IGBT element QBU-1 of the single-phase three-level inverter INV-B.
  • the fourth reference signal (b2) is given by the following equation (16).
  • the fourth reference signal (b2) and the sawtooth wave signal ST cross each cycle.
  • the second rectangular wave QBU-1 (b2) rises from the L level to the H level when the sawtooth wave signal ST and the fourth reference signal (b2) intersect in the odd-numbered cycle.
  • the second rectangular wave QBU-1 (b2) falls from the H level to the L level when the sawtooth wave signal ST and the fourth reference signal (b2) intersect in the even-numbered cycle.
  • the control signal generator 19 generates a control signal for the IGBT element QBU-1 by calculating a logical product of the first rectangular wave QBU-1 (b1) and the second rectangular wave QBU-1 (b2). To do.
  • the control signal generator 19 also calculates the logical product of the inverted signal of the first rectangular wave QBU-1 (b1) and the second rectangular wave QBU-1 (b2), and also uses the first rectangular wave QBU. -1 (b1) and the logical product of the inverted signal of the second rectangular wave QBU-1 (b2) are calculated. Then, a control signal for the IGBT elements QBU-2 and 3 is generated by calculating a logical sum of these two logical products.
  • the control signal generator 19 further calculates the logical product of the inverted signal of the first rectangular wave QBU-1 (b1) and the inverted signal of the second rectangular wave QBU-1 (b2), thereby A control signal for QBU-4 is generated.
  • control signal generator 19 further includes a sawtooth wave signal STV obtained by delaying the phase of the sawtooth wave signal ST by ⁇ / 3, and third and fourth reference signals (b1) and (b2). To generate control signals for IGBT elements QBV-1 to QBV-4.
  • the effective values of the AC fundamental wave voltages Va and Vb are matched by narrowing the pulse width ⁇ of the AC voltage corresponding to the higher DC voltage of the DC voltages EdA and EdB.
  • the present invention is not limited to this, and the pulse width ⁇ of the AC voltage may be narrowed so that the difference between the effective values of the AC fundamental wave voltages Va and Vb is a predetermined value or less.
  • the pulse width ⁇ of the AC voltage may be narrowed so that the ratio between the effective value of the AC fundamental wave voltages Va and Vb and the effective value of Va or Vb is several percent or less.
  • the pulse width ⁇ may be set to 2 ⁇ / 3.
  • phase difference ⁇ A in accordance with the level of the DC voltage EdA and the DC voltage EdB so that the effective value of the AC fundamental wave voltage Va and the effective value of the AC fundamental wave voltage Vb coincide with each other.
  • FIG. 9 is a functional block diagram of the control device 4 shown in FIG. However, FIG. 9 shows a control configuration in the case where DC power is supplied from the DC circuit 5 to the DC circuit 6.
  • the voltage detectors VS1 and VS2 and the voltage detectors VS3 and VS4 are respectively replaced by, for example, a switching circuit, and the current detector IS2 and the current detector are replaced. IS1 is replaced.
  • control device 4 basically has the same configuration as control device 4 shown in FIG. 4, but instead of pulse width control unit 12 and harmonic control unit 13, a phase difference control unit 20 and the harmonic control part 21 are different.
  • the control device 4 controls the operations of the single-phase three-level inverters INV-A and INV-B by executing the above-described four steps (1) to (4).
  • Control of phase difference ⁇ The control device 4 controls the phase difference ⁇ by the same method as the control of the phase difference ⁇ described in the first embodiment.
  • phase differences ⁇ A and ⁇ B are controlled so that the effective value of AC fundamental wave voltage Va is equal to the effective value of AC fundamental wave voltage Vb.
  • the phase difference ⁇ of the AC voltage corresponding to the lower DC voltage of the two DC voltages EdA and EdB is fixed to ⁇
  • the phase difference ⁇ of the AC voltage corresponding to the higher DC voltage is set to ⁇ .
  • the adder 10 adds the voltage across the capacitor C1 detected by the voltage detector VS1 and the voltage across the capacitor C2 detected by the voltage detector VS2, and adds the positive voltage terminal 1p.
  • the DC voltage EdA between the negative voltage terminal 1n is output.
  • the adder 11 adds the voltage at both ends of the capacitor C3 detected by the voltage detector VS3 and the voltage at both ends of the capacitor C4 detected by the voltage detector VS4, and adds the voltage between the positive voltage terminal 2p and the negative voltage terminal 2n.
  • a DC voltage EdB is output.
  • the control signal generator 19 is generated by the pulse widths ⁇ A and ⁇ B set by the harmonic controller 21, the phase difference ⁇ generated by the current controller 18, and the phase difference controller 20. Based on the phase differences ⁇ A and ⁇ B, a control signal for the single-phase three-level inverter INV-A and a control signal for the single-phase three-level inverter INV-B are generated.
  • FIG. 10 is a time chart showing a method for generating control signals of the single-phase three-level inverters INV-A and INV-B according to the second embodiment.
  • the single-phase three-level inverter INV-A is advanced, and the single-phase three-level inverter INV-B is delayed. That is, electric power is supplied from the single-phase three-level inverter INV-A to the single-phase three-level inverter INV-2.
  • the control signal generator 19 generates a sawtooth wave signal STU and generates four reference signals (a1), (a2), (b1), and (b2), each of which is compared with the sawtooth wave signal STU.
  • the first reference signal (a1) is used to determine the rise and fall of the first rectangular wave QAU-1 (a1) of the IGBT element QAU-1 of the single-phase three-level inverter INV-A.
  • the first reference signal (a1) is given by the following equation (19).
  • the first reference signal (a1) and the sawtooth signal STU intersect each other.
  • the first rectangular wave QAU-1 (a1) rises from the L level to the H level when the sawtooth wave signal ST and the first reference signal (a1) intersect in the odd-numbered cycle.
  • the first rectangular wave QAU-1 (a1) falls from the H level to the L level when the sawtooth wave signal STU and the first reference signal (a1) intersect in the even-numbered cycle.
  • the second reference signal (a2) is used to determine the rise and fall of the second rectangular wave QAU-1 (a2) of the IGBT element QAU-1 of the single-phase three-level inverter INV-A.
  • the second reference signal (a2) is given by the following equation (20).
  • the second reference signal (a2) and the sawtooth signal STU intersect each other.
  • the second rectangular wave QAU-1 (a2) rises from the L level to the H level.
  • the second rectangular wave QAU-1 (a2) falls from the H level to the L level.
  • the control signal generator 19 generates a control signal for the IGBT element QAU-1 by calculating a logical product of the first rectangular wave QAU-1 (a1) and the second rectangular wave QAU-1 (a2). To do.
  • the control signal generator 19 also calculates a logical product of the inverted signal of the first rectangular wave QAU-1 (a1) and the second rectangular wave QAU-1 (a2), and also uses the first rectangular wave QAU. -1 (a1) and the inverted signal of the second rectangular wave QAU-1 (a2) are calculated. Then, a control signal for the IGBT elements QAU-2 and 3 is generated by calculating a logical sum of these two logical products.
  • the control signal generator 19 further calculates the logical product of the inverted signal of the first rectangular wave QAU-1 (a1) and the inverted signal of the second rectangular wave QAU-1 (a2), thereby obtaining an IGBT element.
  • a control signal for QAU-4 is generated.
  • control signal generator 19 further includes a sawtooth signal STV obtained by delaying the phase of the sawtooth signal STU by ( ⁇ A ⁇ ), and the first and second reference signals (a1) and (a2). And the control signals for the IGBT elements QAV-1 to QAV-4 are generated.
  • the third reference signal (b1) is used to determine the rise and fall of the first rectangular wave QBU-1 (b1) of the IGBT element QBU-1 of the single-phase three-level inverter INV-B.
  • the third reference signal (b1) is given by the following equation (21).
  • the third reference signal (b1) and the sawtooth signal STU intersect each other.
  • the first rectangular wave QBU-1 (b1) rises from the L level to the H level when the sawtooth wave signal ST and the third reference signal (b1) intersect in the odd-numbered cycle.
  • the first rectangular wave QBU-1 (b1) falls from the H level to the L level when the sawtooth wave signal STU and the third reference signal (b1) intersect in the even-numbered cycle.
  • the fourth reference signal (b2) is used to determine the rise and fall of the second rectangular wave QBU-1 (b2) of the IGBT element QBU-1 of the single-phase three-level inverter INV-B.
  • the fourth reference signal (b2) is given by the following equation (22).
  • the fourth reference signal (b2) and the sawtooth signal STU intersect each other.
  • the second rectangular wave QBU-1 (b2) rises from the L level to the H level.
  • the second rectangular wave QBU-1 (b2) falls from the H level to the L level when the sawtooth wave signal STU and the fourth reference signal (b2) intersect in the even-numbered cycle.
  • the control signal generator 19 generates a control signal for the IGBT element QBU-1 by calculating a logical product of the first rectangular wave QBU-1 (b1) and the second rectangular wave QBU-1 (b2). To do.
  • the control signal generator 19 also calculates the logical product of the inverted signal of the first rectangular wave QBU-1 (b1) and the second rectangular wave QBU-1 (b2), and also uses the first rectangular wave QBU. -1 (b1) and the logical product of the inverted signal of the second rectangular wave QBU-1 (b2) are calculated. Then, a control signal for the IGBT elements QBU-2 and 3 is generated by calculating a logical sum of these two logical products.
  • the control signal generator 19 further calculates the logical product of the inverted signal of the first rectangular wave QBU-1 (b1) and the inverted signal of the second rectangular wave QBU-1 (b2), thereby A control signal for QBU-4 is generated.
  • control signal generator 19 further compares the sawtooth wave signal STV with the third and fourth reference signals (b1) and (b2), so that the IGBT elements QBV-1 to QBV- 4 control signals are generated.
  • the effective values of the AC fundamental wave voltages Va and Vb are matched by narrowing the phase difference ⁇ of the AC voltage corresponding to the higher DC voltage of the DC voltages EdA and EdB.
  • the present invention is not limited to this, and the AC voltage phase difference ⁇ may be narrowed so that the difference between the effective values of the AC fundamental wave voltages Va and Vb is equal to or less than a predetermined value.
  • the phase difference ⁇ of the AC voltage may be narrowed so that the ratio between the effective value of the AC fundamental wave voltages Va and Vb and the effective value of Va or Vb is several percent or less.
  • FIG. 13 is a circuit diagram showing a configuration of a bidirectional insulated DC / DC converter according to a comparative example.
  • a bi-directional insulated DC / DC converter 100 according to a comparative example basically has the same configuration as bi-directional insulated DC / DC converter 1 shown in FIG. The difference is that INV1 and INV2 are constituted by two-level circuits.
  • the inverter (two-level inverter) INV1 configured by a two-level circuit includes a U-phase arm and a V-phase arm.
  • U-phase arm includes IGBT elements Q1, Q3 connected in series between positive voltage terminal 1p and negative voltage terminal 1n, and diodes D1, D3 connected in antiparallel to IGBT elements Q1, Q3, respectively.
  • An AC terminal 1a is connected to a connection point between IGBT elements Q1 and Q3.
  • V-phase arm includes IGBT elements Q2, Q4 connected in series between positive voltage terminal 1p and negative voltage terminal 1n, and diodes D2, D4 connected in antiparallel to IGBT elements Q2, Q4, respectively.
  • AC terminal 1b is connected to a connection point between IGBT elements Q2 and Q4.
  • 2 level inverter INV2 includes a U-phase arm and a V-phase arm.
  • U-phase arm includes IGBT elements Q11 and Q13 connected in series between positive voltage terminal 2p and negative voltage terminal 2n, and diodes D11 and D13 connected in antiparallel to IGBT elements Q11 and Q13, respectively.
  • An AC terminal 2a is connected to a connection point between IGBT elements Q11 and Q13.
  • V-phase arm includes IGBT elements Q12, Q14 connected in series between positive voltage terminal 2p and negative voltage terminal 2n, and diodes D12, D14 connected in antiparallel to IGBT elements Q12, Q14, respectively.
  • An AC terminal 2b is connected to a connection point between IGBT elements Q12 and Q14.
  • the capacitor C11 is connected between the terminals 1p and 1n of the inverter INV1, and smoothes and stabilizes the DC voltage EdA between the terminals 1p and 1n.
  • Capacitor C12 is connected between terminals 2p and 2n of inverter INV2, and smoothes and stabilizes DC voltage EdB between terminals 2p and 2n.
  • the two-level inverter INV1 is controlled by an output signal of a driver (not shown), converts the DC voltage EdA between the positive voltage terminal 1p and the negative voltage terminal 1n into an AC voltage VA, and outputs it between the AC terminals 1a and 1b.
  • the two-level inverter INV2 is controlled by an output signal of a driver (not shown), converts the DC voltage EdB between the positive voltage terminal 2p and the negative voltage terminal 2n into an AC voltage VB, and outputs it between the AC terminals 2a and 2b.
  • the AC voltage VA output between the AC terminals 1a and 1b is a rectangular wave AC voltage having a peak value EdA and a pulse width ⁇ A.
  • the AC voltage VB output between the AC terminals 2a and 2b is a rectangular wave AC voltage having a peak value EdB and a pulse width ⁇ B.
  • AC voltage V the AC voltages VA and VB are collectively referred to as “AC voltage V”
  • DC voltage Ed the DC voltages EdA and EdB
  • the pulse widths ⁇ A and ⁇ B are collectively referred to as “pulse width ⁇ ”.
  • the nth-order harmonic component vn is given by the following equation (24). It can be seen that the magnitude of the nth-order harmonic component is inversely proportional to its order.
  • the harmonic component represented by the equation (24) is generated, so that the harmonic component of the alternating current flowing between the two two-level inverters INV1 and INV2 is large. Become. The power loss caused by this harmonic component causes a reduction in conversion efficiency of the bidirectional insulated DC / DC converter 100.
  • the rated power of the two-level inverter is 100 [kW]
  • the switching frequency f is 10 [kHz]
  • the size of the reactor L is preferably about 1.59 to 4.77 ⁇ H because it is considered that about 10 to 30% of the rated reactor Lpu is appropriate.
  • L 1. 6 ⁇ H (10%).
  • the effective values of the fundamental wave component and the harmonic component of each of the AC voltage and AC current are as follows.
  • the magnitude of each order component when the magnitude of the fundamental wave component is 100% is also shown.
  • the fifth harmonic component has a low power loss ratio of about 3% with respect to the fundamental component. Therefore, when the fifth harmonic component is suppressed, it is estimated that the loss reduction effect is lower than when the third harmonic component is suppressed. According to this, since the ratio of the power loss decreases as the order of the harmonic component increases, it is considered that the loss reduction effect decreases. In other words, it is considered that the power loss can be most effectively reduced by suppressing the third harmonic component.
  • the two inverters included in the bidirectional insulated DC / DC converter 1 are constituted by single-phase three-level inverters, so that the output AC voltage of each inverter is converted to the U-phase. It can be controlled using two variables: a pulse width ⁇ of the voltage and the V-phase voltage, and a phase difference ⁇ between the U-phase voltage and the V-phase voltage. According to this, the amplitude of the nth-order harmonic component of the AC voltage can be made zero using either one of the pulse width ⁇ and the phase difference ⁇ . That is, by controlling one of the pulse width ⁇ and the phase difference ⁇ , the nth-order harmonic component can be suppressed.
  • the third-order harmonic component can be easily suppressed by setting the pulse width ⁇ or the phase difference ⁇ so that the amplitude of the third-order harmonic component becomes zero.
  • the effective value of the AC fundamental wave voltage of the two inverters can be matched by controlling the other of the pulse width ⁇ and the phase difference ⁇ . Therefore, even when the difference in DC voltage received by each inverter fluctuates greatly, power can be stably transferred between the two inverters.
  • the harmonic components can be suppressed by controlling the operations of the two single-phase three-level inverters, it is not necessary to install a series resonance circuit. Therefore, it is possible to prevent the apparatus from becoming large.
  • the increase in power loss due to the series resonant circuit can be suppressed, the conversion efficiency can be improved.
  • the three-level circuit constituting the U-phase arm and the V-phase arm may be configured as shown in FIG.
  • the three level circuit includes four IGBT elements and six diodes.
  • FIG. 13 representatively shows a three-level circuit constituting the U-phase arm of the single-phase three-level inverter INV-A.
  • the IGBT elements QAU-1 to QAU-4 are connected in series between the positive voltage terminal 1a and the negative voltage terminal 1b.
  • Diodes DAU-1 to DAU-4 are connected in antiparallel to IGBT elements QAU-1 to QAU-4, respectively.
  • the connection point of IGBT elements QAU-2 and QAU-3 is connected to AC terminal 1a.
  • the diode DAU-5 is connected between the connection point of the IGBT elements QAU-1 and QAU-2 and the neutral point voltage terminal 1c.
  • the diode DAU-6 is connected between the connection point of the IGBT elements QAU-3 and QAU-4 and the neutral point voltage terminal 1c.
  • the cathode of the diode DAU-5 is connected to the connection point of the IGBT elements QAU-1 and QAU-2, and the anode of the diode DAU-5 is connected to the neutral point voltage terminal 1c.
  • the anode of the diode DAU-6 is connected to the connection point of the IGBT elements QAU-3 and QAU-4, and the cathode of the diode DAU-6 is connected to the neutral point voltage terminal 1c.
  • the U-phase voltage VAU takes three values of ⁇ EdA / 2,0.
  • the V-phase voltage VAV also takes the three values ⁇ EdA / 2,0. Therefore, the AC voltage VA output between the AC terminal 1a and the AC terminal 1b of the single-phase three-level inverter INV-A has five values of ⁇ EdA, ⁇ EdA / 2, 0.
  • the voltage detectors VS1 and VS2 detect the DC voltage EdA between the terminals T1 and T2
  • the voltage detectors VS3 and VS4 detect the DC voltage EdB between the terminals T3 and T4.
  • the present invention is not limited to this, and the DC voltages EdA and EdB may be detected by other methods.
  • the output AC voltages VA and VB of the single-phase three-level inverters INV-A and INV-B are taken into the control device 4 through the signal transformer, the peak value of the acquired AC voltage is sampled, and the sampled peak value is calculated.
  • the DC voltages EdA and EdB may be detected indirectly.
  • two reactors L1 and L2 are provided (see FIG. 1), but one of the two reactors L1 and L2 may be removed.
  • the two reactors L1 and L2 may be removed.
  • a smart network according to Embodiment 3 of the present invention includes a bidirectional insulation type DC / DC converter 1 and two DC power systems 30 and 52.
  • the DC power system 30 includes a commercial AC power supply 40, a solar power generator 41, a wind power generator 42, a PWM converter 43, converters 44 and 45, a DC bus 46, charge / discharge control converters 47 and 48, and a LiPo battery 49. , An electric double layer capacitor 50, and a load 51.
  • the PWM converter 43 converts commercial AC power from the commercial AC power supply 40 into DC power of a predetermined DC voltage EdA (for example, 300 V) and supplies the DC power to the DC bus 46. Further, when the commercial AC power is insufficient, the PWM converter 43 converts the DC power from the DC bus 46 into AC power having a predetermined voltage at the commercial frequency and supplies the AC power to the commercial AC power supply 40.
  • EdA for example, 300 V
  • the solar power generator 41 converts light energy from the sun into direct current power.
  • the converter 44 converts the DC power generated by the solar power generator 41 into DC power having a predetermined DC voltage EdA and supplies the DC power to the DC bus 46.
  • the wind power generator 42 converts wind power into DC power.
  • the converter 45 converts the DC power generated by the wind power generator 42 into DC power of a predetermined DC voltage EdA and supplies it to the DC bus 46.
  • the charge / discharge control converter 47 extracts DC power from the DC bus 46 and stores the DC power in the LiPo battery 49, and the DC power in the DC power system 30. Is insufficient, the DC power is taken out from the LiPo battery 49 and supplied to the DC bus 46.
  • the charging / discharging control converter 48 extracts the DC power from the DC bus 46 and stores the DC power in the electric double layer capacitor 50.
  • the DC power is taken out from the electric double layer capacitor 50 and supplied to the DC bus 46.
  • the load 51 is a general house, an office, a factory facility, and the like, and is supplied with DC power from the DC bus 46.
  • DC power system 52 has a configuration similar to that of DC power system 30 and includes a DC bus 53 maintained at a predetermined DC voltage EdB (for example, 1000 V).
  • the bidirectional insulation type DC / DC converter 1 is the same as that described in the first and second embodiments, and exchanges DC power between the DC bus 46 and the DC bus 53.
  • DC bus 46 includes a DC positive bus and a DC negative bus connected to terminals T1 and T2, respectively.
  • DC bus 53 includes a DC positive bus and a DC negative bus connected to terminals T3 and T4, respectively.
  • the bi-directional insulation type DC / DC converter 1 includes each single-phase three-level inverter so that the amplitude of the n-th harmonic component of the output AC voltage of the two single-phase three-level inverters INV-A and INV-B becomes zero.
  • a phase difference ⁇ between the U-phase voltage and the V-phase voltage is set.
  • the U-phase voltage and the V-phase voltage in the single-phase three-level inverters INV-A and INV-B according to the level of the DC voltages EdA and EdB so that the effective values of the AC fundamental wave voltages Va and Vb match.
  • the pulse widths ⁇ A and ⁇ B are controlled.
  • the bi-directional insulation type DC / DC converter 1 is configured so that each single-phase three-phase three-phase inverters INV-A and INV-B have three-phase harmonic components so that the amplitude of the n-th harmonic component of the output AC voltage is zero.
  • the pulse width ⁇ of the U-phase voltage and V-phase voltage in the level inverter is set, so that the effective values of the AC fundamental wave voltages Va and Vb coincide with each other according to the levels of the DC voltages EdA and EdB.
  • the phase differences ⁇ A and ⁇ B between the U-phase voltage and the V-phase voltage in the inverters INV-A and INV-B are controlled.
  • the bidirectional insulation type DC / DC converter further sets the phase difference ⁇ of the AC voltages VA and VB according to the value and direction of the current to be passed.
  • the phase of the AC voltage VA is advanced from the AC voltage VB.
  • the phase of the AC voltage VB is advanced from the phase of the AC voltage VA.
  • this smart network also has the function of an uninterruptible power supply system.
  • the DC power systems 30, 52 can be obtained even when the DC voltages EdA, EdB of the DC power system fluctuate greatly. DC power can be exchanged stably between the two.
  • 1,100 Bidirectional insulation type DC / DC converter 1a, 1b, 2a, 2b AC terminal, 1p, 2p positive voltage terminal, 1n, 2n negative voltage terminal, 1c, 2c neutral point voltage terminal, 3 insulation type transformer 3a primary winding, 3b secondary winding, 4 control device, 5, 6 DC circuit, 10, 11 adder, 12 pulse width control unit, 13, 21 harmonic control unit, 14 voltage command unit, 15, 17 subtractor, 16 voltage control unit, 18 current control unit, 19 control signal generation unit, 20 phase difference control unit, 30, 52 DC power system, 40 commercial AC power supply, 41 solar power generator, 42 wind power generator, 43 PWM converter, 44, 45 converter, 46 DC bus, 47, 48 converter for charge / discharge control, 49 LiPo battery, 50 electric double layer capacitor, 51 load, I VA, INV-B single-phase three-level inverter, INV1, INV2, two-level inverter, DR1, DR2 driver, QAU-1 to QAU-4, QAV-1 to QAV-4, QBU-1 to QBU-4, QBV

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Abstract

双方向絶縁型ＤＣ／ＤＣコンバータ（１）は、第１の単相３レベルインバータ（ＩＮＶ－Ａ）と、第２の単相３レベルインバータ（ＩＮＶ－Ｂ）と、絶縁型変圧器（３）とを備える。第１の単相３レベルインバータ（ＩＮＶ－Ａ）は、第１の直流回路（５）から受ける第１の直流電圧に基づいて、出力端子（１ａ，１ｂ）間に交流電圧（ＶＡ）を生成する。第２の単相３レベルインバータ（ＩＮＶ－Ｂ）は、第２の直流回路（６）から受ける第２の直流電圧に基づいて、出力端子（２ａ，２ｂ）間に第２の交流電圧ＶＢを生成する。絶縁型変圧器（３）は、出力端子（１ａ，１ｂ）から第１の交流電圧（ＶＡ）を受ける１次巻線（３ａ）と、出力端子（２ａ，２ｂ）から第２の交流電圧（ＶＢ）を受ける２次巻線（３ｂ）とを含む。

Description

双方向絶縁型ＤＣ／ＤＣコンバータおよびスマートネットワーク
　この発明は、双方向絶縁型ＤＣ／ＤＣコンバータおよびそれを備えるスマートネットワークに関する。
　複数の直流電力系統を備えたスマートネットワークでは、直流電力が余剰した直流電力系統から直流電力が不足した直流電力系統に直流電力を供給する必要がある。また、直流電力系統では、直流電力が余剰するときと不足するときとがあるため、直流電圧が変動する。
　直流電圧の変動の影響を受けることなく、直流電力を安定的に供給するため、２つの直流電力系統の間に双方向絶縁型ＤＣ／ＤＣコンバータを設ける構成が提案されている。双方向絶縁型ＤＣ／ＤＣコンバータとしては、絶縁型変圧器によって結合された２つのインバータを備えたものがある（たとえば、非特許文献１および２参照）。
川畑良尚、他４名、「双方向絶縁形ＤＣ／ＤＣコンバータの新しい制御方式－変圧器の巻数比以上の出力電圧が可能な制御方式－」、ＪＩＰＥ－３９－１８、パワーエレクトロニクス学会誌ＶｏＬ．３９（２０１４．３） 中林編絹、他２名、「１次側／２次側位相シフト制御複合共振形ＺＶＳ－ＰＷＭ双方向ＤＣ－ＤＣコンバータ－電力制御原理とその実験評価－」、ＪＩＰＥ　３９－１６、パワーエレクトロニクス学会誌ＶｏＬ．３９（２０１４．３）
　非特許文献１および２に記載される双方向絶縁型ＤＣ／ＤＣコンバータは、２つのインバータの各々が２レベルインバータで構成されている。２レベルインバータは出力交流電圧に高調波成分を有するため、この高調波成分による出力交流電流の歪みが大きくなり、結果的に変換効率を低下させてしまうという問題がある。
　このような出力交流電流の高調波成分を抑制する対策として、非特許文献２には、絶縁型変圧器の１次巻線に対して直列に、リアクトルおよびコンデンサからなる直列共振回路を接続する技術が提案されている。
　上記技術によれば、本来定格値の２０～３０％程度しか要らないリアクトルを１２０～１３０％程度まで大きくし、かつ、そのうちの１００％のリアクトル値と共振するコンデンサによって、有効なリアクトル値を２０～３０％程度に収めている。
　しかしながら、非特許文献２に記載の技術によれば、リアクトルを大きくすることで高調波成分を低減することができるものの、装置の大型化を招くという課題が生じる。また、直列共振回路において損失が発生するため、変換効率の大きな改善が望めないという課題が生じる。
　この発明は、上記のような課題を解決するためになされたものであり、その目的は、小型な構成で、高調波成分を抑制することができる双方向絶縁型ＤＣ／ＤＣコンバータを提供することである。
　この発明のある局面によれば、双方向絶縁型ＤＣ／ＤＣコンバータは、第１および第２の直流回路間で直流電力の授受を行なう。双方向絶縁型ＤＣ／ＤＣコンバータは、第１の単相３レベルインバータと、第２の単相３レベルインバータと、絶縁型変圧器とを備える。第１の単相３レベルインバータは、第１の直流回路から受ける第１の直流電圧に基づいて、第１の出力端子および第２の出力端子の間に第１の交流電圧を生成する。第２の単相３レベルインバータは、第２の直流回路から受ける第２の直流電圧に基づいて、第３の出力端子および第４の出力端子の間に第２の交流電圧を生成する。絶縁型変圧器は、第１および第２の出力端子から第１の交流電圧を受ける１次巻線と、第３および第４の出力端子から第２の交流電圧を受ける２次巻線とを含む。
　この発明によれば、高調波成分を抑制することが可能な双方向絶縁型ＤＣ／ＤＣコンバータを、小型な構成で構築することができる。
この発明の実施の形態１による双方向絶縁型ＤＣ／ＤＣコンバータの全体構成図である。 図１に示した単相３レベルインバータの構成を詳細に説明する回路図である。 単相３レベルインバータのＵ相電圧、Ｖ相電圧および交流電圧の関係を示す波形図である。 図１に示した制御装置の機能ブロック図である。 単相３レベルインバータＩＮＶ－Ａから単相３レベルインバータＩＮＶ－Ｂへ電力を伝送するときの交流基本波電圧のベクトル図である。 単相３レベルインバータＩＮＶ－Ａから単相３レベルインバータＩＮＶ－Ｂへ電力を伝送するときの交流基本波電圧のベクトル図である。 単相３レベルインバータＩＮＶ－Ａから単相３レベルインバータＩＮＶ－Ｂへ電力を伝送するときの交流基本波電圧のベクトル図である。 単相３レベルインバータＩＮＶ－Ａから単相３レベルインバータＩＮＶ－Ｂへ電力を伝送するときの交流基本波電圧のベクトル図である。 実施の形態１による単相３レベルインバータＩＮＶ－Ａの制御信号の生成方法を示すタイムチャートである。 実施の形態１による単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの制御信号の生成方法を示すタイムチャートである。 図１に示した制御装置の機能ブロック図である。 実施の形態２による単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの制御信号の生成方法を示すタイムチャートである。 単相３レベルインバータに用いられる３レベル回路の変更例を示す図である。 実施の形態３によるスマートネットワークの構成を示すブロック図である。 比較例による双方向絶縁型ＤＣ／ＤＣコンバータの構成を示す回路図である。 比較例による双方向絶縁型ＤＣ／ＤＣコンバータの２レベルインバータで発生する電力損失を考察するための図である。
　以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
　［実施の形態１］
　（双方向絶縁型ＤＣ／ＤＣコンバータの構成）
　図１は、この発明の実施の形態１による双方向絶縁型ＤＣ／ＤＣコンバータの全体構成図である。
　図１を参照して、実施の形態に１による双方向絶縁型ＤＣ／ＤＣコンバータ１は、正電圧端子Ｔ１，Ｔ３、負電圧端子Ｔ２，Ｔ４、電流検出器ＩＳ１，ＩＳ２、電圧検出器ＶＳ１～ＶＳ４、コンデンサＣ１～Ｃ４、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂ、リアクトルＬ１，Ｌ２、絶縁型変圧器３、制御装置４、およびドライバＤＲ１，ＤＲ２を備える。
　端子Ｔ１，Ｔ２には直流回路５が接続され、端子Ｔ３，Ｔ４には直流回路６が接続される。たとえば、直流回路５は、直流電力を生成する直流電源と、直流電力によって駆動される負荷とを含む。直流回路６は、直流電力を蓄える電力貯蔵装置を含む。直流電源としては、太陽光発電機、風力発電機などがある。電力貯蔵装置としては、ＬｉＰｏ（リチウムポリマー）電池、電気二重層コンデンサなどがある。
　双方向絶縁型ＤＣ／ＤＣコンバータ１は、直流回路５で直流電力が余剰している場合は余剰分の直流電力を直流回路６に供給し、直流回路５で直流電力が不足している場合は直流回路６の直流電力を直流回路５に供給する。そのとき、双方向絶縁型ＤＣ／ＤＣコンバータ１は、直流回路５の直流電圧ＥｄＡと直流回路６の直流電圧ＥｄＢとの高低に関係なく、直流電力の授受を行なう。
　単相３レベルインバータＩＮＶ－Ａ（第１の単相３レベルインバータ）は、３つの直流端子（正電圧端子１ｐ、中性点電圧端子１ｃ、負電圧端子１ｎ）と、２つの交流端子１ａ，１ｂとを含む。単相３レベルインバータＩＮＶ－Ａの正電圧端子１ｐは、電流検出器ＩＳ１を介して正電圧端子Ｔ１に接続され、単相３レベルインバータＩＮＶ－Ａの負電圧端子１ｎは負電圧端子Ｔ２に接続される。
　コンデンサＣ１，Ｃ２は、単相３レベルインバータＩＮＶ－Ａの正電圧端子１ｐおよび負電圧端子１ｎの間に直列に接続され、端子１ｐ，１ｎ間の直流電圧ＥｄＡを平滑化および安定化させる。単相３レベルインバータＩＮＶ－Ａの中性点電圧端子１ｃは、コンデンサＣ１およびＣ２の接続点に接続される。単相３レベルインバータＩＮＶ－Ａは、ドライバＤＲ１の出力信号によって制御され、正電圧端子１ｐおよび負電圧端子１ｎ間の直流電圧ＥｄＡを交流電圧ＶＡに変換して交流端子１ａ，１ｂ間に出力する。
　単相３レベルインバータＩＮＶ－Ｂ（第２の単相３レベルインバータ）は、３つの直流端子（正電圧端子２ｐ、中性点電圧端子２ｃ、負電圧端子２ｎ）と、２つの交流端子２ａ，２ｂとを含む。単相３レベルインバータＩＮＶ－Ｂの正電圧端子２ｐは、電流検出器ＩＳ２を介して正電圧端子Ｔ３に接続され、単相３レベルインバータＩＮＶ－Ｂの負電圧端子２ｎは負電圧端子Ｔ４に接続される。
　コンデンサＣ３，Ｃ４は、単相３レベルインバータＩＮＶ－Ｂの正電圧端子２ｐおよび負電圧端子２ｎの間に直列に接続され、端子２ｐ，２ｎ間の直流電圧ＥｄＢを平滑化および安定化させる。単相３レベルインバータＩＮＶ－Ｂの中性点電圧端子２ｃは、コンデンサＣ３およびＣ４の接続点に接続される。単相３レベルインバータＩＮＶ－Ｂは、ドライバＤＲ２の出力信号によって制御され、正電圧端子２ｐおよび負電圧端子２ｎ間の直流電圧ＥｄＢを交流電圧ＶＢに変換して交流端子２ａ，２ｂ間に出力する。
　絶縁型変圧器３は、互いに絶縁された１次巻線３ａおよび２次巻線３ｂを含む。本願明細書では、説明の簡単化のため、１次巻線３ａの巻数と２次巻線３ｂの巻数と同じとする。１次巻線３ａの一方端子はリアクトルＬ１を介して単相３レベルインバータＩＮＶ－Ａの交流端子１ａに接続され、１次巻線３ａの他方端子は単相３レベルインバータＩＮＶ－Ａの交流端子１ｂに接続される。２次巻線３ｂの一方端子はリアクトルＬ２を介して単相３レベルインバータＩＮＶ－Ｂの交流端子２ａに接続され、２次巻線３ｂの他方端子は単相３レベルインバータＩＮＶ－Ｂの交流端子２ｂに接続される。
　電流検出器ＩＳ１は、単相３レベルインバータＩＮＶ－Ａおよび直流回路５の間に流れる直流電流を検出し、その検出値を制御装置４に出力する。電流検出器ＩＳ２は、単相３レベルインバータＩＮＶ－Ｂおよび直流回路６の間に流れる直流電流を検出し、その検出値を制御装置４に出力する。
　電圧検出器ＶＳ１は、コンデンサＣ１の両端の電圧（端子１ｐ，１ｃ間の直流電圧に相当）を検出し、その検出値を制御装置４に出力する。電圧検出器ＶＳ２は、コンデンサＣ２の両端の電圧（端子１ｃ，１ｎ間の直流電圧に相当）を検出し、その検出値を制御装置４に出力する。
　電圧検出器ＶＳ３は、コンデンサＣ３の両端の電圧（端子２ｐ，２ｃ間の直流電圧に相当）を検出し、その検出値を制御装置４に出力する。電圧検出器ＶＳ４は、コンデンサＣ４の両端の電圧（端子２ｃ，２ｎ間の直流電圧に相当）を検出し、その検出値を制御装置４に出力する。
　制御装置４は、たとえばマイクロコンピュータで構成され、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの動作を制御する。後に詳細に説明するが、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの各々は、半導体スイッチング素子を含む半導体スイッチにより構成される。なお本実施の形態１では、半導体スイッチング素子としてＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）が用いられる。また、本実施の形態１では、半導体スイッチング素子の制御方式としてＰＷＭ（Pulse　Width　Modulation）制御を適用することができる。制御装置４は、電圧検出器ＶＳ１～ＶＳ４および電流検出器ＩＳ１，ＩＳ２の出力信号を受けてＰＷＭ制御を実行することにより、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの制御信号を生成する。
　ドライバＤＲ１は、インバータＩＮＶ－Ａの制御信号を増幅してインバータＩＮＶ－Ａに供給する。ドライバＤＲ２は、インバータＩＮＶ－Ｂの制御信号を増幅してインバータＩＮＶ－Ｂに供給する。
　図２は、図１に示した単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの構成を詳細に説明する回路図である。
　図２を参照して、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの各々は、Ｕ相アームおよびＶ相アームとを含む。Ｕ相アームおよびＶ相アームはいずれも３レベル回路として構成され、４つのＩＧＢＴ素子と４つのダイオードとを含む。
　詳細には、単相３レベルインバータＩＮＶ－ＡのＵ相アーム（第１の回路）は、ＩＧＢＴ素子ＱＡＵ－１～ＱＡＵ－４とダイオードＤＡＵ－１～ＤＡＵ－４とを含む。単相３レベルインバータＩＮＶ－ＡのＶ相アーム（第２の回路）は、ＩＧＢＴ素子ＱＡＶ－１～ＱＡＶ－４とダイオードＤＡＶ－１～ＤＡＶ－４とを含む。
　ＩＧＢＴ素子ＱＡＵ－１，ＱＡＵ－４は正電圧端子１ｐおよび負電圧端子１ｎの間に直列に接続される。ダイオードＤＡＵ－１，ＤＡＵ－４はＩＧＢＴ素子ＱＡＵ－１，ＱＡＵ－４にそれぞれ逆並列に接続される。
　ＩＧＢＴ素子ＱＡＵ－２およびダイオードＤＡＵ－２は中性点電圧端子１ｃおよび交流端子１ａの間に直列に接続される。詳細には、ＩＧＢＴ素子ＱＡＵ－２のコレクタは中性点電圧端子１ｃに接続され、そのエミッタはダイオードＤＡＵ－２のアノードに接続される。ダイオードＤＡＵ－２のカソードは交流端子１ａに接続される。
　ＩＧＢＴ素子ＱＡＵ－３およびダイオードＤＡＵ－３は中性点電圧端子１ｃおよび交流端子１ａの間に直列に接続される。詳細には、ＩＧＢＴ素子ＱＡＵ－３のエミッタは中性点電圧端子１ｃに接続され、そのコレクタはダイオードＤＡＵ－３のカソードに接続される。ダイオードＤＡＵ－３のアノードは交流端子１ａに接続される。
　ＩＧＢＴ素子ＱＡＶ－１，ＱＡＶ－４は正電圧端子１ｐおよび負電圧端子１ｎの間に直列に接続される。ダイオードＤＡＶ－１，ＤＡＶ－４はＩＧＢＴ素子ＱＡＶ－１，ＱＡＶ－４にそれぞれ逆並列に接続される。
　ＩＧＢＴ素子ＱＡＶ－２およびダイオードＤＡＶ－２は中性点電圧端子１ｃおよび交流端子１ｂの間に直列に接続される。詳細には、ＩＧＢＴ素子ＱＡＶ－２のコレクタは中性点電圧端子１ｃに接続され、そのエミッタはダイオードＤＡＶ－２のアノードに接続される。ダイオードＤＡＶ－２のカソードは交流端子１ｂに接続される。
　ＩＧＢＴ素子ＱＡＶ－３およびダイオードＤＡＶ－３は中性点電圧端子１ｃおよび交流端子１ｂの間に直列に接続される。詳細には、ＩＧＢＴ素子ＱＡＶ－３のエミッタは中性点電圧端子１ｃに接続され、そのコレクタはダイオードＤＡＶ－３のカソードに接続される。ダイオードＤＡＶ－３のアノードは交流端子１ｂに接続される。
　単相３レベルインバータＩＮＶ－ＢのＵ相アーム（第３の回路）は、ＩＧＢＴ素子ＱＢＵ－１～ＱＢＵ－４とダイオードＤＢＵ－１～ＤＢＵ－４とを含む。単相３レベルインバータＩＮＶ－ＢのＶ相アーム（第４の回路）は、ＩＧＢＴ素子ＱＢＶ－１～ＱＢＶ－４とダイオードＤＢＶ－１～ＤＢＶ－４とを含む。
　ＩＧＢＴ素子ＱＢＵ－１，ＱＢＵ－４は正電圧端子２ｐおよび負電圧端子２ｎの間に直列に接続される。ダイオードＤＢＵ－１，ＤＢＵ－４はＩＧＢＴ素子ＱＢＵ－１，ＱＢＵ－４にそれぞれ逆並列に接続される。
　ＩＧＢＴ素子ＱＢＵ－２およびダイオードＤＢＵ－２は中性点電圧端子２ｃおよび交流端子２ａの間に直列に接続される。詳細には、ＩＧＢＴ素子ＱＢＵ－２のコレクタは中性点電圧端子２ｃに接続され、そのエミッタはダイオードＤＢＵ－２のアノードに接続される。ダイオードＤＢＵ－２のカソードは交流端子２ａに接続される。
　ＩＧＢＴ素子ＱＢＵ－３およびダイオードＤＢＵ－３は中性点電圧端子２ｃおよび交流端子２ａの間に直列に接続される。詳細には、ＩＧＢＴ素子ＱＢＵ－３のエミッタは中性点電圧端子２ｃに接続され、そのコレクタはダイオードＤＢＵ－３のカソードに接続される。ダイオードＤＢＵ－３のアノードは交流端子２ａに接続される。
　ＩＧＢＴ素子ＱＢＶ－１，ＱＢＶ－４は正電圧端子２ｐおよび負電圧端子２ｎの間に直列に接続される。ダイオードＤＢＶ－１，ＤＢＶ－４はＩＧＢＴ素子ＱＢＶ－１，ＱＢＶ－４にそれぞれ逆並列に接続される。
　ＩＧＢＴ素子ＱＢＶ－２およびダイオードＤＢＶ－２は中性点電圧端子２ｃおよび交流端子２ｂの間に直列に接続される。詳細には、ＩＧＢＴ素子ＱＢＶ－２のコレクタは中性点電圧端子２ｃに接続され、そのエミッタはダイオードＤＢＶ－２のアノードに接続される。ダイオードＤＢＶ－２のカソードは交流端子２ｂに接続される。
　ＩＧＢＴ素子ＱＢＶ－３およびダイオードＤＢＶ－３は中性点電圧端子２ｃおよび交流端子２ｂの間に直列に接続される。詳細には、ＩＧＢＴ素子ＱＢＶ－３のエミッタは中性点電圧端子２ｃに接続され、そのコレクタはダイオードＤＢＶ－３のカソードに接続される。ダイオードＤＢＶ－３のアノードは交流端子２ｂに接続される。
　（双方向絶縁型ＤＣ／ＤＣコンバータの動作）
　図３は、単相３レベルインバータＩＮＶ－ＡのＵ相電圧ＶＡＵ、Ｖ相電圧ＶＡＶおよび交流電圧ＶＡの関係と、単相３レベルインバータＩＮＶ－ＢのＵ相電圧ＶＢＵ、Ｖ相電圧ＶＢＶおよび交流電圧ＶＢの関係とを示す波形図である。
　まず、図３を用いて単相３レベルインバータＩＮＶ－Ａの動作について説明する。
　単相３レベルインバータＩＮＶ－Ａにおいて、Ｕ相電圧ＶＡＵおよびＶ相電圧ＶＡＶはいずれも、コンデンサＣ１，Ｃ２の接続点である中性点に対して±ＥｄＡ／２，０の３値をとることができる。以下では、単相３レベルインバータＩＮＶ－ＡのＵ相のＩＧＢＴ素子およびダイオードとＶ相のＩＧＢＴ素子およびダイオードとを総括的に説明するため符号ＡＵ，ＡＶをまとめて符号「Ａｘ」と示す。また、交流端子１ａ，１ｂをまとめて「交流端子１」と示す。
　ＩＧＢＴ素子ＱＡｘ－１がオンされ、ＩＧＢＴ素子ＱＡｘ－２，ＱＡｘ－３，ＱＡｘ－４がオフされる期間は、正電圧端子１ｐおよび交流端子１が接続されるため、出力電圧ＶＡｘは＋ＥｄＡ／２になる。
　また、ＩＧＢＴ素子ＱＡｘ－２，ＱＡｘ－３がオンされ、ＩＧＢＴ素子ＱＡｘ－１，ＱＡｘ－４がオフされる期間は、中性点電圧端子１ｃおよび交流端子１が接続されるため、出力電圧ＶＡｘは０になる。
　一方、ＩＧＢＴ素子ＱＡｘ－４がオンされ、ＩＧＢＴ素子ＱＡｘ－１，ＱＡｘ－２，ＱＡｘ－３がオフされる期間は、負電圧端子１ｎおよび交流端子１が接続されるため、出力電圧ＶＡｘは－ＥｄＡ／２になる。
　単相３レベルインバータＩＮＶ－Ａの交流端子１ａおよび交流端子１ｂの間には、Ｕ相電圧ＶＡＵとＶ相電圧ＶＡＶとの差である線間電圧（＝ＶＡＵ－ＶＡＶ）が出力される。すなわち、交流電圧ＶＡは、±ＥｄＡ，±ＥｄＡ／２，０の５値をとる。
　次に、単相３レベルインバータＩＮＶ－Ｂの動作について説明する。
　単相３レベルインバータＩＮＶ－Ｂにおいても、単相３レベルインバータＩＮＶ－Ａと同様に、Ｕ相電圧ＶＢＵおよびＶ相電圧ＶＢＶはいずれも、コンデンサＣ３，Ｃ４の接続点である中性点に対して±ＥｄＢ／２，０の３値をとることができる。以下では、単相３レベルインバータＩＮＶ－ＢのＵ相のＩＧＢＴ素子およびダイオードとＶ相のＩＧＢＴ素子およびダイオードとを総括的に説明するため符号ＢＵ，ＢＶをまとめて符号「Ｂｘ」と示す。また、交流端子２ａ，２ｂをまとめて「交流端子２」と示す。
　ＩＧＢＴ素子ＱＢｘ－１がオンされ、ＩＧＢＴ素子ＱＢｘ－２，ＱＢｘ－３，ＱＢｘ－４がオフされる期間は、正電圧端子２ｐおよび交流端子２が接続されるため、出力電圧ＶＢｘは＋ＥｄＢ／２になる。
　また、ＩＧＢＴ素子ＱＢｘ－２，ＱＢｘ－３がオンされ、ＩＧＢＴ素子ＱＢｘ－１，ＱＢｘ－４がオフされる期間は、中性点電圧端子２ｃおよび交流端子２が接続されるため、出力電圧ＶＢｘは０になる。
　一方、ＩＧＢＴ素子ＱＢｘ－４がオンされ、ＩＧＢＴ素子ＱＢｘ－１，ＱＢｘ－２，ＱＢｘ－３がオフされる期間は、負電圧端子２ｎおよび交流端子２が接続されるため、出力電圧ＶＢｘは－ＥｄＢ／２になる。
　単相３レベルインバータＩＮＶ－Ｂの交流端子２ａおよび交流端子２ｂの間には、Ｕ相電圧ＶＢＵとＶ相電圧ＶＢＶとの差である線間電圧（＝ＶＢＵ－ＶＢＶ）が出力される。すなわち、交流電圧ＶＢは、±ＥｄＢ，±ＥｄＢ／２，０の５値をとる。
　以下では、Ｕ相電圧ＶＡＵのパルス幅とＶ相電圧ＶＡＶのパルス幅とを同じパルス幅θＡとし、Ｕ相電圧ＶＡＵとＶ相電圧ＶＡＶとの位相差をφＡとする。また、Ｕ相電圧ＶＢＵのパルス幅とＶ相電圧ＶＢＶのパルス幅とを同じパルス幅θＢとし、Ｕ相電圧ＶＢＵとＶ相電圧ＶＢＶとの位相差をφＢとする。さらに、交流電圧ＶＡと交流電圧ＶＢとの位相差をγとする。
　（単相３レベルインバータの出力交流電圧のｎ次高調波成分）
　次に、各単相３レベルインバータから出力される交流電圧のｎ次高調波成分について説明する。
　以下では、図３に示される単相３レベルインバータＩＮＶ－Ａの電圧波形と、単相３レベルインバータＩＮＶ－Ｂの電圧波形とを総括的に説明するため、Ｕ相電圧ＶＡＵおよびＶＢＵを総括して「Ｕ相電圧ＶＵ」と示し、Ｖ相電圧ＶＡＶおよびＶＢＶを総括して「Ｖ相電圧ＶＶ」と示し、交流電圧ＶＡおよびＶＢを総括して「交流電圧Ｖ」と示す。また、直流電圧ＥｄＡおよびＥｄＢを総括して「直流電圧Ｅｄ」と示し、パルス幅θＡおよびθＢを総括して「パルス幅θ」と示し、位相差φＡおよびφＢを総括して「位相差φ」と示す。
　図３に示されるＵ相電圧ＶＵおよびＶ相電圧ＶＶの電圧波形をフーリエ級数展開することによって、Ｕ相電圧ＶＵおよびＶ相電圧ＶＶはそれぞれ、次式（１），（２）で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　交流電圧Ｖは、Ｕ相電圧ＶＵとＶ相電圧ＶＶとの差（線間電圧）であり、次式（３）で与えられる。
Figure JPOXMLDOC01-appb-M000002
　この式（３）に対して式（１），（２）を代入すると、交流電圧Ｖのｎ次高調波成分ｖｎは次式（４）で表される。
Figure JPOXMLDOC01-appb-M000003
　ｎ次高調波成分の振幅をＶｎとすると、振幅Ｖｎは次式（５）で与えられる。
Figure JPOXMLDOC01-appb-M000004
　式（５）からは、ｎ次高調波成分の振幅Ｖｎは、Ｕ相電圧ＶＵおよびＶ相電圧ＶＶのパルス幅θと、Ｕ相電圧ＶＵとＶ相電圧ＶＶとの位相差φとで決まることが分かる。言い換えれば、ｎ次高調波成分の振幅Ｖｎは２つの自由度（パルス幅θ、位相差φ）を有していることが分かる。
　上記知見に基づき、本実施の形態１では、交流電圧のｎ次高調波成分の振幅Ｖｎが０となるように、パルス幅θおよび位相差φのいずれか一方を設定する。これにより、ｎ次高調波成分を抑制することができる。
　詳細には、第１の制御方式として、式（５）においてｓｉｎ（ｎφ／２）＝０を満たす位相差φを設定する。この方式によれば、ｎ次高調波成分の振幅Ｖｎが０となるため、ｎ次高調波成分が抑制される。あるいは、第２の制御方式として、式（５）においてｓｉｎ（ｎθ／２）＝０を満たすパルス幅θを設定する。本方式においても、ｎ次高調波成分の振幅Ｖｎが０となるため、ｎ次高調波成分が抑制される。
　本実施の形態１では、交流電圧のｎ次高調波成分の振幅Ｖｎが０となるように位相差φを設定する制御方式（第１の制御方式）を採用することとする。なお、交流電圧のｎ次高調波成分の振幅Ｖｎが０となるようにパルス幅θを設定する制御方式（第２の制御方式）については、後述する実施の形態２において説明する。
　本実施の形態１では、３次高調波成分を低減するために、３次高調波成分の振幅Ｖｎ（ｎ＝３）が０となるように、位相差φを設定する。具体的には、π＜φ＜２πと定義すると、ｓｉｎ（３φ／２）＝０を満たすためには、３φ／２＝２πであればよい。すなわち、３次高調波成分を低減するためには、位相差φを４π／３に設定すればよい。
　さらに、本実施の形態１では、交流電圧ＶＡの基本波成分の実効値と交流電圧Ｂの基本波成分の実効値とが一致するように、直流電圧ＥｄＡと直流電圧ＥｄＢとの高低に応じてパルス幅θＡ，θＢを制御する。
　以下、本実施の形態１による双方向絶縁型ＤＣ／ＤＣコンバータの制御構成について説明する。
　（双方向絶縁型ＤＣ／ＤＣコンバータの制御構成）
　図４は、図１に示した制御装置４の機能ブロック図である。ただし、図４では、直流回路５から直流回路６に直流電力を供給する場合の制御構成が示されている。なお、直流回路６から直流回路５に直流電力を供給する場合は、たとえば切換回路により、電圧検出器ＶＳ１，ＶＳ２と電圧検出器ＶＳ３，ＶＳ４とがそれぞれ置き換えられ、電流検出器ＩＳ２と電流検出器ＩＳ１とが置き換えられる。
　図４を参照して、制御装置４は、加算器１０，１１と、パルス幅制御部１２と、高調波制御部１３と、電圧指令部１４と、減算器１５，１７と、電圧制御部１６と、電流制御部１８と、制御信号生成部１９とを含む。制御装置４は、以下の４つの工程（１）～（４）を実行することにより、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの動作を制御する。
　（１）位相差γの制御
　双方向絶縁型ＤＣ／ＤＣコンバータ１は、交流電圧ＶＡと交流電圧ＶＢとの間に位相差γを設けることで、直流回路５から単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂを介して直流回路６に電力を供給することができる。あるいは、直流回路６から単相３レベルインバータＩＮＶ－Ｂ，ＩＮＶ－Ａを介して直流回路５に電力を供給することができる。以下、その原理について説明する。
　図５に、単相３レベルインバータＩＮＶ－Ａから単相３レベルインバータＩＮＶ－Ｂへ電力を伝送するときの交流基本波電圧のベクトル図を示す。
　図５では、単相３レベルインバータＩＮＶ－Ａの交流電圧ＶＡの基本波成分を交流基本波電圧Ｖａとし、単相３レベルインバータＩＮＶ－Ｂの交流電圧ＶＢの基本波成分を交流基本波電圧Ｖｂとしている。また、交流基本波電圧Ｖａを進みとし、交流基本波電圧Ｖｂを遅れとしている。ＶａとＶｂとの位相差はγである。
　図５において、ΔＶはＶａとＶｂとの差の電圧である。ｉはＶａとＶｂとの差の電圧ΔＶにより流れる電流である。電流ｉは次式（６）より表わすことができる。ρは力率角である。Ｌは絶縁型変圧器３の漏れインダクタンスおよびリアクトルＬ１，Ｌ２の和である。
Figure JPOXMLDOC01-appb-M000005
　図５のベクトル図において、線分ＡＢの長さは次式（７）で与えられる。
Figure JPOXMLDOC01-appb-M000006
　有効電力はＰ＝Ｖｂ・ｉｃｏｓρであるから、式（７）を用いて次式（８）となる。
Figure JPOXMLDOC01-appb-M000007
　したがって、有効電力は位相差γによって変化することから、位相差γを制御することで直流回路５および直流回路６の間の電力供給を制御することができる。
　図４に戻って、電圧指令部１４は、直流電圧ＥｄＢの目標電圧ＥｄＢ＊を生成する。減算器１５は、目標電圧ＥｄＢ＊と、加算器１１で求められた直流電圧ＥｄＢとの偏差（＝ＥｄＢ＊－ＥｄＢ）を求める。電圧制御部１６は、減算器１５で求められた偏差に基づいて電流指令値ＩｄＢ＊を生成する。
　減算器１７は、電圧制御部１６で生成された電流指令値ＩｄＢ＊と電流検出器ＩＳ２で検出された直流電流ＩｄＢとの偏差（＝ＩｄＢ＊－ＩｄＢ）を求める。電流制御部１８は、減算器１７で求められた偏差に基づいて位相差γを生成する。
　（２）位相差φの設定
　高調波制御部１３は、交流電圧ＶＡ，ＶＢのｎ次高調波成分の振幅が０となるように、位相差φＡ，φＢを設定する。たとえば、高調波制御部１３は、３次高調波成分を低減するため、３次高調波成分の振幅Ｖｎ（ｎ＝３）が０となるように、位相差φＡ，φＢを設定する。具体的には、高調波制御部１３は、式（５）においてｓｉｎ（３φ／２）＝０を満たすように、位相差φＡ，φＢの各々を４π／３に設定する（φＡ＝φＢ＝４π／３）。
　（３）パルス幅θＡ，θＢの制御
　上記（２）で説明したように、交流基本波電圧Ｖａおよび交流基本波電圧Ｖｂの位相差γを制御することにより、直流回路５および直流回路６の間の電力供給を制御することができる。
　図６Ａ～６Ｃに、単相３レベルインバータＩＮＶ－Ａから単相３レベルインバータＩＮＶ－Ｂへ電力を伝送するときの交流基本波電圧のベクトル図を示す。図６Ａ～６Ｃにおいて、ΔＶはＶａとＶｂとの差の電圧である。ｉはＶａとＶｂとの差の電圧ΔＶにより流れる電流である。
　交流基本波電圧Ｖａ，Ｖｂは、式（４）にｎ＝１を代入することより、次式（９），（１０）で与えられる。
Figure JPOXMLDOC01-appb-M000008
　本実施の形態１では、上記（２）により、位相差φＡと位相差φＢとが同じである（＝４π／３）。さらに、パルス幅θＡとパルス幅θＢとを同じとすると、交流基本波電圧Ｖａの実効値と交流基本波電圧Ｖｂの実効値との高低は、直流電圧ＥｄＡと直流電圧ＥｄＢとの高低で決まる。
　図６Ａは、直流電圧ＥｄＡが直流電圧ＥｄＢよりも高い場合（ＥｄＡ＞ＥｄＢ）の交流基本波電圧ＶａとＶｂとの関係を示している。この場合、電流ｉの力率はＶａ，Ｖｂの両者に対して時計回りの方向に悪くなる。したがって、力率が悪いといえる。
　図６Ｂは、直流電圧ＥｄＡと直流電圧ＥｄＢとが等しい場合（ＥｄＡ＝ＥｄＢ）の交流基本波電圧ＶａとＶｂとの関係を示している。この場合、電流ｉの力率はＶａ，Ｖｂの両者に対してｃｏｓ（γ／２）と良好である。したがって、力率が良いといえる。
　図６Ｃは、直流電圧ＥｄＡが直流電圧ＥｄＢよりも低い場合（ＥｄＡ＜ＥｄＢ）の交流基本波電圧ＶａとＶｂとの関係を示している。この場合、電流ｉの力率はＶａ，Ｖｂの両者に対して反時計回りの方向に悪くなる。したがって、力率が悪いといえる。
　以上により、パルス幅θＡ＝θＢとすると、ＥｄＡ＞ＥｄＢ（図６Ａ）またはＥｄＡ＜ＥｄＢ（図６Ｃ）の場合に力率が悪くなる。力率を良好にするためには、交流基本波電圧Ｖａの実効値と交流基本波電圧Ｖｂの実効値とが等しくなることが好ましい。
　そこで、本実施の形態１では、交流基本波電圧Ｖａの実効値と交流基本波電圧Ｖｂの実効値とが等しくなるように、パルス幅θＡ，θＢを制御する。具体的には、２つの直流電圧ＥｄＡ，ＥｄＢのうちの低い方の直流電圧に対応する交流電圧のパルス幅θをπに固定し、高い方の直流電圧に対応する交流電圧のパルス幅θを絞ることにより、交流基本波電圧Ｖａの実効値と交流基本波電圧Ｖｂの実効値とを一致させる。
　たとえば、ＥｄＡ＞ＥｄＢとなる場合には、式（９），（１０）において、パルス幅θＢ＝πとすることにより、Ｖａの実効値とＶｂの実効値とが一致するためのパルス幅θＡは次式（１１）で与えられる。
Figure JPOXMLDOC01-appb-M000009
　同様に、ＥｄＡ＜ＥｄＢとなる場合には、式（９），（１０）において、パルス幅θＡ＝πとすることにより、Ｖａの実効値とＶｂの実効値とが一致するためのパルス幅θＢは次式（１２）で与えられる。
Figure JPOXMLDOC01-appb-M000010
　図４に戻って、加算器１０は、電圧検出器ＶＳ１が検出したコンデンサＣ１の両端の電圧と、電圧検出器ＶＳ２が検出したコンデンサＣ２の両端の電圧とを加算して、正電圧端子１ｐと負電圧端子１ｎとの間の直流電圧ＥｄＡを出力する。
　加算器１１は、電圧検出器ＶＳ３が検出したコンデンサＣ３の両端の電圧と、電圧検出器ＶＳ４が検出したコンデンサＣ４の両端の電圧とを加算して、正電圧端子２ｐと負電圧端子２ｎとの間の直流電圧ＥｄＢを出力する。
　パルス幅制御部１２は、ｘ＝ＥｄＢ／ＥｄＡ、θＡ＝２ｓｉｎ－１（ｘ）よりパルス幅θＡを計算する。また、パルス幅制御部１２は、ｙ＝ＥｄＡ／ＥｄＢ、θＢ＝２ｓｉｎ－１（ｙ）よりパルス幅θＢを計算する。ただし、ｘ、ｙの各々が１以下になるようにリミッタを設ける。
　たとえば、ＥｄＡ＝１５０，ＥｄＢ＝１００である場合、ＥｄＢ／ＥｄＡ＝２／３，ＥｄＡ／ＥｄＢ＝３／２であるので、ｘ＝２／３，ｙ＝３／２となる。したがって、θＡ＝２ｓｉｎ－１（２／３），θＢ＝πとなる。
　また、ＥｄＡ＝１００，ＥｄＢ＝１５０である場合、ＥｄＢ／ＥｄＡ＝３／２、ＥｄＡ／ＥｄＢ＝２／３であるので、ｘ＝３／２，ｙ＝２／３となる。したがって、θＡ＝π，θＢ＝２ｓｉｎ－１（２／３）となる。
　（４）制御信号の生成
　制御信号生成部１９は、高調波制御部１３により設定された位相差φＡ，φＢ、電流制御部１８により生成された位相差γ、およびパルス幅制御部１２により生成されたパルス幅θＡ，θＢに基づいて、単相３レベルインバータＩＮＶ－Ａの制御信号と単相３レベルインバータＩＮＶ－Ｂの制御信号とを生成する。
　次に、図７および図８を用いて、各単相３レベルインバータの制御信号の生成方法について説明する。
　図７および図８では、単相３レベルインバータＩＮＶ－Ａを進みとし、単相３レベルインバータＩＮＶ－Ｂを遅れとしている。すなわち、単相３レベルインバータＩＮＶ－Ａから単相３レベルインバータＩＮＶ－２に電力が供給される。
　また、図７および図８では、直流電圧ＥｄＡが直流電圧ＥｄＢよりも高い場合を想定している（ＥｄＡ＞ＥｄＢ）。したがって、上述したパルス幅θＡ，θＢの制御では、パルス幅θＢをπに固定し、パルス幅θＡを絞ることにより、交流基本波電圧Ｖａの実効値と交流基本波電圧Ｖｂの実効値とを一致させる。
　図７は、実施の形態１による単相３レベルインバータＩＮＶ－Ａの制御信号の生成方法を示すタイムチャートである。
　制御信号生成部１９は、交流基本波電圧Ｖａの２倍の周波数を有するノコギリ波信号ＳＴＵを生成する。ノコギリ波信号ＳＴＵは０とπとの間で振幅するものとし、ノコギリ波信号ＳＴＵの周期をπとする。
　制御信号生成部１９は、続いて、各々がノコギリ波信号ＳＴＵと比較される、２つの参照信号（ａ１），（ａ２）を生成する。
　第１の参照信号（ａ１）は、単相３レベルインバータＩＮＶ－ＡのＩＧＢＴ素子ＱＡＵ－１の第１の矩形波ＱＡＵ－１（ａ１）の立上りおよび立下りを決めるために用いられる。第１の参照信号（ａ１）は次式（１３）で与えられる。
Figure JPOXMLDOC01-appb-M000011
　第１の参照信号（ａ１）とノコギリ波信号ＳＴＵとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴＵと第１の参照信号（ａ１）とが交差したときに第１の矩形波ＱＡＵ－１（ａ１）がＬレベルからＨレベルに立ち上がる。偶数番目の周期においてノコギリ波信号ＳＴＵと第１の参照信号（ａ１）とが交差したときに第１の矩形波ＱＡＵ－１（ａ１）がＨレベルからＬレベルに立ち下がる。
　第２の参照信号（ａ２）は、単相３レベルインバータＩＮＶ－ＡのＩＧＢＴ素子ＱＡＵ－１の第２の矩形波ＱＡＵ－１（ａ２）の立上りおよび立下りを決めるために用いられる。第２の参照信号（ａ２）は次式（１４）で与えられる。
Figure JPOXMLDOC01-appb-M000012
　第２の参照信号（ａ２）とノコギリ波信号ＳＴＵとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴＵと第２の参照信号（ａ２）とが交差したときに第２の矩形波ＱＡＵ－１（ａ２）がＬレベルからＨレベルに立ち上がる。偶数番目の周期においてノコギリ波信号ＳＴＵと第２の参照信号（ａ２）とが交差したときに第２の矩形波ＱＡＵ－１（ａ２）がＨレベルからＬレベルに立ち下がる。
　制御信号生成部１９は、第１の矩形波ＱＡＵ－１（ａ１）と第２の矩形波ＱＡＵ－１（ａ２）との論理積（ＡＮＤ）を演算することにより、ＩＧＢＴ素子ＱＡＵ－１の制御信号を生成する。
　制御信号生成部１９は、また、第１の矩形波ＱＡＵ－１（ａ１）の反転信号（逆相信号）と第２の矩形波ＱＡＵ－１（ａ２）との論理積を演算するとともに、第１の矩形波ＱＡＵ－１（ａ１）と第２の矩形波ＱＡＵ－１（ａ２）の反転信号との論理積を演算する。そして、これら２つの論理積の論理和（ＯＲ）を演算することにより、ＩＧＢＴ素子ＱＡＵ－２，３の制御信号を生成する。
　制御信号生成部１９は、さらに、第１の矩形波ＱＡＵ－１（ａ１）の反転信号と第２の矩形波ＱＡＵ－１（ａ２）の反転信号との論理積を演算することにより、ＩＧＢＴ素子ＱＡＵ－４の制御信号を生成する。
　次に、制御信号生成部１９は、ノコギリ波信号ＳＴＵをπ／３だけ位相を遅らせたノコギリ波信号ＳＴＶを生成する。ノコギリ波信号ＳＴＶは０とπとの間で振幅するものとし、ノコギリ波信号ＳＴＶの周期をπとする。なお、ノコギリ波信号ＳＴＵに対するノコギリ波信号ＳＴＶの位相差π／３は、３次高調波成分の振幅を０とするための位相差φ（＝４π／３）からπを引き算したものである。
　第１の参照信号（ａ１）は、単相３レベルインバータＩＮＶ－ＡのＩＧＢＴ素子ＱＡＶ－１の第３の矩形波ＱＡＶ－１（ａ１）の立上りおよび立下りを決めるために用いられる。第１の参照信号（ａ１）とノコギリ波信号ＳＴＶとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴＶと第１の参照信号（ａ１）とが交差したときに第３の矩形波ＱＡＶ－１（ａ１）がＨレベルからＬレベルに立ち下がる。偶数番目の周期においてノコギリ波信号ＳＴＶと第１の参照信号（ａ１）とが交差したときに第３の矩形波ＱＡＶ－１（ａ１）がＬレベルからＨレベルに立ち上がる。
　第２の参照信号（ａ２）は、単相３レベルインバータＩＮＶ－ＡのＩＧＢＴ素子ＱＡＶ－１の第４の矩形波ＱＡＶ－１（ａ２）の立上りおよび立下りを決めるために用いられる。第２の参照信号（ａ２）とノコギリ波信号ＳＴＶとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴＶと第２の参照信号（ａ２）とが交差したときに第４の矩形波ＱＡＶ－１（ａ２）がＨレベルからＬレベルに立ち下がる。偶数番目の周期においてノコギリ波信号ＳＴＶと第２の参照信号（ａ２）とが交差したときに第４の矩形波ＱＡＶ－１（ａ２）がＬレベルからＨレベルに立ち上がる。
　制御信号生成部１９は、第３の矩形波ＱＡＶ－１（ａ１）の反転信号と第４の矩形波ＱＡＶ－１（ａ２）の反転信号との論理積を演算することにより、ＩＧＢＴ素子ＱＡＶ－１の制御信号を生成する。
　制御信号生成部１９は、また、第３の矩形波ＱＡＶ－１（ａ１）と第４の矩形波ＱＡＶ－１（ａ２）の反転信号との論理積を演算するとともに、第３の矩形波ＱＡＶ－１（ａ１）の反転信号と第４の矩形波ＱＡＶ－１（ａ２）との論理積を演算する。そして、これら２つの論理積の論理和を演算することにより、ＩＧＢＴ素子ＱＡＶ－２，３の制御信号を生成する。
　制御信号生成部１９は、さらに、第３の矩形波ＱＡＶ－１（ａ１）と第４の矩形波ＱＡＶ－１（ａ２）との論理積を演算することにより、ＩＧＢＴ素子ＱＡＶ－４の制御信号を生成する。
　２つの参照信号（ａ１），（ａ２）において、π＋（ａ２）－（ａ１）＝θＡとなっている。これにより、図７に示されるように、Ｕ相電圧ＶＡＵおよびＶ相電圧ＶＡＶのパルス幅はいずれもθＡとなる。また、ノコギリ波信号ＳＴＶをノコギリ波信号ＳＴＵに対してπ／３だけ遅らせたことにより、Ｕ相電圧ＶＡＵとＶ相電圧ＶＡＶとの位相差φＡ＝４π／３となっている。
　図８は、実施の形態１による単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの制御信号の生成方法を示すタイムチャートである。単相３レベルインバータＩＮＶ－Ａの制御信号の生成方法は、図７で説明したものと同じである。したがって、単相３レベルインバータＩＮＶ－Ｂの制御信号の生成方法について説明する。
　制御信号生成部１９は、各々がノコギリ波信号ＳＴと比較される、２つの参照信号（ｂ１），（ｂ２）を生成する。
　第３の参照信号（ｂ１）は、単相３レベルインバータＩＮＶ－ＢのＩＧＢＴ素子ＱＢＵ－１の第１の矩形波ＱＢＵ－１（ｂ１）の立上りおよび立下りを決めるために用いられる。第３の参照信号（ｂ１）は次式（１５）で与えられる。
Figure JPOXMLDOC01-appb-M000013
　第３の参照信号（ｂ１）とノコギリ波信号ＳＴとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴと第３の参照信号（ｂ１）とが交差したときに第１の矩形波ＱＢＵ－１（ｂ１）がＬレベルからＨレベルに立ち上がる。偶数番目の周期においてノコギリ波信号ＳＴと第３の参照信号（ｂ１）とが交差したときに第１の矩形波ＱＢＵ－１（ｂ１）がＨレベルからＬレベルに立ち下がる。
　第４の参照信号（ｂ２）は、単相３レベルインバータＩＮＶ－ＢのＩＧＢＴ素子ＱＢＵ－１の第２の矩形波ＱＢＵ－１（ｂ２）の立上りおよび立下りを決めるために用いられる。第４の参照信号（ｂ２）は次式（１６）で与えられる。
Figure JPOXMLDOC01-appb-M000014
　なお、図８では、パルス幅θＢ＝πであるため、第３の参照信号（ｂ１）と第４の参照信号（ｂ２）とは等しくなっている。
　第４の参照信号（ｂ２）とノコギリ波信号ＳＴとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴと第４の参照信号（ｂ２）とが交差したときに第２の矩形波ＱＢＵ－１（ｂ２）がＬレベルからＨレベルに立ち上がる。偶数番目の周期においてノコギリ波信号ＳＴと第４の参照信号（ｂ２）とが交差したときに第２の矩形波ＱＢＵ－１（ｂ２）がＨレベルからＬレベルに立ち下がる。
　制御信号生成部１９は、第１の矩形波ＱＢＵ－１（ｂ１）と第２の矩形波ＱＢＵ－１（ｂ２）との論理積を演算することにより、ＩＧＢＴ素子ＱＢＵ－１の制御信号を生成する。制御信号生成部１９は、また、第１の矩形波ＱＢＵ－１（ｂ１）の反転信号と第２の矩形波ＱＢＵ－１（ｂ２）との論理積を演算するとともに、第１の矩形波ＱＢＵ－１（ｂ１）と第２の矩形波ＱＢＵ－１（ｂ２）の反転信号との論理積を演算する。そして、これら２つの論理積の論理和を演算することにより、ＩＧＢＴ素子ＱＢＵ－２，３の制御信号を生成する。制御信号生成部１９は、さらに、第１の矩形波ＱＢＵ－１（ｂ１）の反転信号と第２の矩形波ＱＢＵ－１（ｂ２）の反転信号との論理積を演算することにより、ＩＧＢＴ素子ＱＢＵ－４の制御信号を生成する。
　図示は省略するが、制御信号生成部１９は、さらに、ノコギリ波信号ＳＴをπ／３だけ位相を遅らせたノコギリ波信号ＳＴＶと、第３および第４の参照信号（ｂ１），（ｂ２）とを比較することにより、ＩＧＢＴ素子ＱＢＶ－１～ＱＢＶ－４の制御信号を生成する。
　２つの参照信号（ｂ１），（ｂ２）が等しいため、π＋（ｂ２）－（ｂ１）＝πとなっている。これにより、図８に示されるように、Ｕ相電圧ＶＢＵおよびＶ相電圧ＶＢＶのパルス幅はともにθＢ＝πとなる。また、ノコギリ波信号ＳＴＶをノコギリ波信号ＳＴに対してπ／３だけ遅らせたことにより、Ｕ相電圧ＶＢＵとＶ相電圧ＶＢＶとの位相差φＢ＝４π／３となっている。
　（実施の形態１の変更例）
　上記の実施の形態１では、直流電圧ＥｄＡ，ＥｄＢのうちの高い方の直流電圧に対応する交流電圧のパルス幅θを狭めることで、交流基本波電圧ＶａおよびＶｂの実効値を一致させることとしたが、これに限るものではなく、交流基本波電圧ＶａおよびＶｂの実効値の差が所定値以下になるように、交流電圧のパルス幅θを狭めるようにしてもよい。または、交流基本波電圧ＶａおよびＶｂの実効値の差と、ＶａまたはＶｂの実効値との比が数％以下になるように、交流電圧のパルス幅θを狭めてもよい。
　［実施の形態２］
　実施の形態２では、交流電圧のｎ次高調波成分の振幅Ｖｎが０となるように、パルス幅θを設定する制御方式について説明する。本方式では、たとえば、３次高調波成分を低減するために、３次高調波成分の振幅Ｖｎ（ｎ＝３）が０となるように、パルス幅θを設定する。具体的には、０＜θ＜πと定義すると、ｓｉｎ（３θ／２）＝０を満たすためには、３θ／２＝πであればよい。すなわち、３次高調波成分を低減するためには、パルス幅θを２π／３に設定すればよい。
　さらに、本実施の形態２では、交流基本波電圧Ｖａの実効値と交流基本波電圧Ｖｂの実効値とが一致するように、直流電圧ＥｄＡと直流電圧ＥｄＢとの高低に応じて位相差φＡ，φＢを制御する。
　以下、実施の形態２による双方向絶縁型ＤＣ／ＤＣコンバータの制御構成について説明する。
　（双方向絶縁型ＤＣ／ＤＣコンバータの制御構成）
　図９は、図１に示した制御装置４の機能ブロック図である。ただし、図９では、直流回路５から直流回路６に直流電力を供給する場合の制御構成が示されている。なお、直流回路６から直流回路５に直流電力を供給する場合は、たとえば切換回路により、電圧検出器ＶＳ１，ＶＳ２と電圧検出器ＶＳ３，ＶＳ４とがそれぞれ置き換えられ、電流検出器ＩＳ２と電流検出器ＩＳ１とが置き換えられる。
　図９を参照して、制御装置４は、基本的に図４に示した制御装置４と同様の構成を備えるが、パルス幅制御部１２および高調波制御部１３に代えて、位相差制御部２０および高調波制御部２１を含む点が異なっている。制御装置４は、上述した４つの工程（１）～（４）を実行することにより、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの動作を制御する。
　（１）位相差γの制御
　制御装置４は、実施の形態１で示した位相差γの制御と同様の方法によって位相差γを制御する。
　（２）パルス幅θの設定
　高調波制御部２１は、交流電圧ＶＡ，ＶＢのｎ次高調波成分の振幅が０となるように、パルス幅θＡ，θＢを設定する。たとえば、高調波制御部２１は、３次高調波成分を低減するために、３次高調波成分の振幅Ｖｎ（ｎ＝３）＝０となるように、パルス幅θＡ，θＢを設定する。具体的には、高調波制御部２１は、式（５）においてｓｉｎ（３θ／２）＝０を満たすように、パルス幅θＡ，θＢの各々を２π／３に設定する。
　（３）位相差φＡ，φＢの制御
　本実施の形態２では、交流基本波電圧Ｖａの実効値と交流基本波電圧Ｖｂの実効値とが等しくなるように、位相差φＡ，φＢを制御する。具体的には、２つの直流電圧ＥｄＡ，ＥｄＢのうちの低い方の直流電圧に対応する交流電圧の位相差φをπに固定し、高い方の直流電圧に対応する交流電圧の位相差φを絞ることにより、交流基本波電圧Ｖａの実効値と交流基本波電圧Ｖｂの実効値とを一致させる。
　たとえば、ＥｄＡ＞ＥｄＢとなる場合には、式（９），（１０）において、位相差φＢ＝πとすることにより、Ｖａの実効値とＶｂの実効値とが一致するための位相差φＡは次式（１７）で与えられる。
Figure JPOXMLDOC01-appb-M000015
　同様に、ＥｄＡ＜ＥｄＢとなる場合には、式（９），（１０）において、位相差φＡ＝πとすることにより、Ｖａの実効値とＶｂの実効値とが一致するための位相差φＢは次式（１８）で与えられる。
Figure JPOXMLDOC01-appb-M000016
　図１０に戻って、加算器１０は、電圧検出器ＶＳ１が検出したコンデンサＣ１の両端の電圧と、電圧検出器ＶＳ２が検出したコンデンサＣ２の両端の電圧とを加算して、正電圧端子１ｐと負電圧端子１ｎとの間の直流電圧ＥｄＡを出力する。
　加算器１１は、電圧検出器ＶＳ３が検出したコンデンサＣ３の両端の電圧と、電圧検出器ＶＳ４が検出したコンデンサＣ４の両端の電圧とを加算して、正電圧端子２ｐと負電圧端子２ｎとの間の直流電圧ＥｄＢを出力する。
　位相差制御部２０は、ｘ＝ＥｄＢ／ＥｄＡ、φＡ＝２ｓｉｎ－１（ｘ）より位相差φＡを計算する。また、位相差制御部２０は、ｙ＝ＥｄＡ／ＥｄＢ、φＢ＝２ｓｉｎ－１（ｙ）より位相差φＢを計算する。ただし、ｘ、ｙの各々が１以下になるようにリミッタを設ける。
　（４）制御信号の生成
　制御信号生成部１９は、高調波制御部２１により設定されたパルス幅θＡ，θＢ、電流制御部１８により生成された位相差γ、および位相差制御部２０により生成された位相差φＡ，φＢに基づいて、単相３レベルインバータＩＮＶ－Ａの制御信号と単相３レベルインバータＩＮＶ－Ｂの制御信号とを生成する。
　次に、図１０を用いて、各単相３レベルインバータの制御信号の生成方法について説明する。
　図１０は、実施の形態２による単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの制御信号の生成方法を示すタイムチャートである。図１０では、単相３レベルインバータＩＮＶ－Ａを進みとし、単相３レベルインバータＩＮＶ－Ｂを遅れとしている。すなわち、単相３レベルインバータＩＮＶ－Ａから単相３レベルインバータＩＮＶ－２に電力が供給される。
　また、図１０では、直流電圧ＥｄＡが直流電圧ＥｄＢよりも高い場合を想定している（ＥｄＡ＞ＥｄＢ）。したがって、上述した位相差φＡ，φＢの制御では、位相差φＢをπに固定し、位相差φＡを絞ることにより、交流基本波電圧Ｖａの実効値と交流基本波電圧Ｖｂの実効値とを一致させる。
　制御信号生成部１９は、ノコギリ波信号ＳＴＵを生成するとともに、各々がノコギリ波信号ＳＴＵと比較される、４つの参照信号（ａ１），（ａ２），（ｂ１），（ｂ２）を生成する。
　第１の参照信号（ａ１）は、単相３レベルインバータＩＮＶ－ＡのＩＧＢＴ素子ＱＡＵ－１の第１の矩形波ＱＡＵ－１（ａ１）の立上りおよび立下りを決めるために用いられる。第１の参照信号（ａ１）は次式（１９）で与えられる。
Figure JPOXMLDOC01-appb-M000017
　第１の参照信号（ａ１）とノコギリ波信号ＳＴＵとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴと第１の参照信号（ａ１）とが交差したときに第１の矩形波ＱＡＵ－１（ａ１）がＬレベルからＨレベルに立ち上がる。偶数番目の周期においてノコギリ波信号ＳＴＵと第１の参照信号（ａ１）とが交差したときに第１の矩形波ＱＡＵ－１（ａ１）がＨレベルからＬレベルに立ち下がる。
　第２の参照信号（ａ２）は、単相３レベルインバータＩＮＶ－ＡのＩＧＢＴ素子ＱＡＵ－１の第２の矩形波ＱＡＵ－１（ａ２）の立上りおよび立下りを決めるために用いられる。第２の参照信号（ａ２）は次式（２０）で与えられる。
Figure JPOXMLDOC01-appb-M000018
　第２の参照信号（ａ２）とノコギリ波信号ＳＴＵとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴＵと第２の参照信号（ａ２）とが交差したときに第２の矩形波ＱＡＵ－１（ａ２）がＬレベルからＨレベルに立ち上がる。偶数番目の周期においてノコギリ波信号ＳＴと第２の参照信号（ａ２）とが交差したときに第２の矩形波ＱＡＵ－１（ａ２）がＨレベルからＬレベルに立ち下がる。
　制御信号生成部１９は、第１の矩形波ＱＡＵ－１（ａ１）と第２の矩形波ＱＡＵ－１（ａ２）との論理積を演算することにより、ＩＧＢＴ素子ＱＡＵ－１の制御信号を生成する。
　制御信号生成部１９は、また、第１の矩形波ＱＡＵ－１（ａ１）の反転信号と第２の矩形波ＱＡＵ－１（ａ２）との論理積を演算するとともに、第１の矩形波ＱＡＵ－１（ａ１）と第２の矩形波ＱＡＵ－１（ａ２）の反転信号との論理積を演算する。そして、これら２つの論理積の論理和を演算することにより、ＩＧＢＴ素子ＱＡＵ－２，３の制御信号を生成する。
　制御信号生成部１９は、さらに、第１の矩形波ＱＡＵ－１（ａ１）の反転信号と第２の矩形波ＱＡＵ－１（ａ２）の反転信号との論理積を演算することにより、ＩＧＢＴ素子ＱＡＵ－４の制御信号を生成する。
　図示は省略するが、制御信号生成部１９は、さらに、ノコギリ波信号ＳＴＵを（φＡ－π）だけ位相を遅らせたノコギリ波信号ＳＴＶと第１および第２の参照信号（ａ１），（ａ２）とを比較することにより、ＩＧＢＴ素子ＱＡＶ－１～ＱＡＶ－４の制御信号を生成する。
　２つの参照信号（ａ１），（ａ２）において、π＋（ａ２）－（ａ１）＝θＡとなっている。これにより、図１０に示されるように、Ｕ相電圧ＶＡＵおよびＶ相電圧ＶＡＶのパルス幅はいずれもθＡ（＝２π／３）となる。また、ノコギリ波信号ＳＴＶをノコギリ波信号ＳＴＵに対してφＡ－πだけ遅らせたことにより、Ｕ相電圧ＶＡＵとＶ相電圧ＶＡＶとの位相差はφＡとなっている。
　第３の参照信号（ｂ１）は、単相３レベルインバータＩＮＶ－ＢのＩＧＢＴ素子ＱＢＵ－１の第１の矩形波ＱＢＵ－１（ｂ１）の立上りおよび立下りを決めるために用いられる。第３の参照信号（ｂ１）は次式（２１）で与えられる。
Figure JPOXMLDOC01-appb-M000019
　第３の参照信号（ｂ１）とノコギリ波信号ＳＴＵとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴと第３の参照信号（ｂ１）とが交差したときに第１の矩形波ＱＢＵ－１（ｂ１）がＬレベルからＨレベルに立ち上がる。偶数番目の周期においてノコギリ波信号ＳＴＵと第３の参照信号（ｂ１）とが交差したときに第１の矩形波ＱＢＵ－１（ｂ１）がＨレベルからＬレベルに立ち下がる。
　第４の参照信号（ｂ２）は、単相３レベルインバータＩＮＶ－ＢのＩＧＢＴ素子ＱＢＵ－１の第２の矩形波ＱＢＵ－１（ｂ２）の立上りおよび立下りを決めるために用いられる。第４の参照信号（ｂ２）は次式（２２）で与えられる。
Figure JPOXMLDOC01-appb-M000020
　第４の参照信号（ｂ２）とノコギリ波信号ＳＴＵとは各周期で交差する。奇数番目の周期においてノコギリ波信号ＳＴＵと第４の参照信号（ｂ２）とが交差したときに第２の矩形波ＱＢＵ－１（ｂ２）がＬレベルからＨレベルに立ち上がる。偶数番目の周期においてノコギリ波信号ＳＴＵと第４の参照信号（ｂ２）とが交差したときに第２の矩形波ＱＢＵ－１（ｂ２）がＨレベルからＬレベルに立ち下がる。
　制御信号生成部１９は、第１の矩形波ＱＢＵ－１（ｂ１）と第２の矩形波ＱＢＵ－１（ｂ２）との論理積を演算することにより、ＩＧＢＴ素子ＱＢＵ－１の制御信号を生成する。制御信号生成部１９は、また、第１の矩形波ＱＢＵ－１（ｂ１）の反転信号と第２の矩形波ＱＢＵ－１（ｂ２）との論理積を演算するとともに、第１の矩形波ＱＢＵ－１（ｂ１）と第２の矩形波ＱＢＵ－１（ｂ２）の反転信号との論理積を演算する。そして、これら２つの論理積の論理和を演算することにより、ＩＧＢＴ素子ＱＢＵ－２，３の制御信号を生成する。制御信号生成部１９は、さらに、第１の矩形波ＱＢＵ－１（ｂ１）の反転信号と第２の矩形波ＱＢＵ－１（ｂ２）の反転信号との論理積を演算することにより、ＩＧＢＴ素子ＱＢＵ－４の制御信号を生成する。
　図示は省略するが、制御信号生成部１９は、さらに、ノコギリ波信号ＳＴＶと第３および第４の参照信号（ｂ１），（ｂ２）とを比較することにより、ＩＧＢＴ素子ＱＢＶ－１～ＱＢＶ－４の制御信号を生成する。なお、図１１では、位相差φＢ＝πであるため、ノコギリ波信号ＳＴＵとノコギリ波信号ＳＴＶとの位相差はπ－π＝０（同位相）となる。
　２つの参照信号（ｂ１），（ｂ２）において、π＋（ｂ２）－（ｂ１）＝θＢとなっている。これにより、図１０に示されるように、Ｕ相電圧ＶＢＵおよびＶ相電圧ＶＢＶのパルス幅はいずれもθＢ（＝２π／３）となる。また、ノコギリ波信号ＳＴＵとノコギリ波信号ＳＴＶとを同位相としたことにより、Ｕ相電圧ＶＢＵとＶ相電圧ＶＢＶとの位相差φＢ＝πとなっている。
　（実施の形態２の変更例）
　上記の実施の形態２では、直流電圧ＥｄＡ，ＥｄＢのうちの高い方の直流電圧に対応する交流電圧の位相差φを狭めることで、交流基本波電圧ＶａおよびＶｂの実効値を一致させることとしたが、これに限るものではなく、交流基本波電圧ＶａおよびＶｂの実効値の差が所定値以下になるように、交流電圧の位相差φを狭めるようにしてもよい。または、交流基本波電圧ＶａおよびＶｂの実効値の差と、ＶａまたはＶｂの実効値との比が数％以下になるように、交流電圧の位相差φを狭めてもよい。
　［本実施の形態の作用効果］
　次に、本実施の形態に至った課題について説明しながら、本実施の形態の作用効果について説明する。
　図１３は、比較例による双方向絶縁型ＤＣ／ＤＣコンバータの構成を示す回路図である。図１３を参照して、比較例による双方向絶縁型ＤＣ／ＤＣコンバータ１００は、基本的に図２に示す双方向絶縁型ＤＣ／ＤＣコンバータ１と同様の構成を備えるが、２つの単相インバータＩＮＶ１，ＩＮＶ２が２レベル回路により構成される点が異なっている。
　２レベル回路により構成されたインバータ（２レベルインバータ）ＩＮＶ１は、Ｕ相アームとＶ相アームとを含む。Ｕ相アームは、正電圧端子１ｐおよび負電圧端子１ｎの間に直列に接続されるＩＧＢＴ素子Ｑ１，Ｑ３と、ＩＧＢＴ素子Ｑ１，Ｑ３にそれぞれ逆並列に接続されるダイオードＤ１，Ｄ３とを含む。ＩＧＢＴ素子Ｑ１およびＱ３の接続点には交流端子１ａが接続される。Ｖ相アームは、正電圧端子１ｐおよび負電圧端子１ｎの間に直列に接続されるＩＧＢＴ素子Ｑ２，Ｑ４と、ＩＧＢＴ素子Ｑ２，Ｑ４にそれぞれ逆並列に接続されるダイオードＤ２，Ｄ４とを含む。ＩＧＢＴ素子Ｑ２およびＱ４の接続点には交流端子１ｂが接続される。
　２レベルインバータＩＮＶ２は、Ｕ相アームとＶ相アームとを含む。Ｕ相アームは、正電圧端子２ｐおよび負電圧端子２ｎの間に直列に接続されるＩＧＢＴ素子Ｑ１１，Ｑ１３と、ＩＧＢＴ素子Ｑ１１，Ｑ１３にそれぞれ逆並列に接続されるダイオードＤ１１，Ｄ１３とを含む。ＩＧＢＴ素子Ｑ１１およびＱ１３の接続点には交流端子２ａが接続される。Ｖ相アームは、正電圧端子２ｐおよび負電圧端子２ｎの間に直列に接続されるＩＧＢＴ素子Ｑ１２，Ｑ１４と、ＩＧＢＴ素子Ｑ１２，Ｑ１４にそれぞれ逆並列に接続されるダイオードＤ１２，Ｄ１４とを含む。ＩＧＢＴ素子Ｑ１２およびＱ１４の接続点には交流端子２ｂが接続される。
　コンデンサＣ１１は、インバータＩＮＶ１の端子１ｐ，１ｎ間に接続され、端子１ｐ，１ｎ間の直流電圧ＥｄＡを平滑化および安定化させる。コンデンサＣ１２は、インバータＩＮＶ２の端子２ｐ，２ｎ間に接続され、端子２ｐ，２ｎ間の直流電圧ＥｄＢを平滑化および安定化させる。
　２レベルインバータＩＮＶ１は、図示しないドライバの出力信号によって制御され、正電圧端子１ｐおよび負電圧端子１ｎ間の直流電圧ＥｄＡを交流電圧ＶＡに変換して交流端子１ａ，１ｂ間に出力する。２レベルインバータＩＮＶ２は、図示しないドライバの出力信号によって制御され、正電圧端子２ｐおよび負電圧端子２ｎ間の直流電圧ＥｄＢを交流電圧ＶＢに変換して交流端子２ａ，２ｂ間に出力する。
　ここで、２レベルインバータＩＮＶ１において、交流端子１ａ，１ｂ間に出力される交流電圧ＶＡは、波高値ＥｄＡおよびパルス幅θＡを持つ矩形波の交流電圧となる。インバータＩＮＶ２において、交流端子２ａ，２ｂ間に出力される交流電圧ＶＢは、波高値ＥｄＢおよびパルス幅θＢを持つ矩形波の交流電圧となる。以下では、２レベルインバータＩＮＶ１，ＩＮＶ２の電圧波形を総括的に説明するため、交流電圧ＶＡおよびＶＢを総括して「交流電圧Ｖ」と示し、直流電圧ＥｄＡおよびＥｄＢを総括して「直流電圧Ｅｄ」と示し、パルス幅θＡおよびθＢを総括して「パルス幅θ」と示す。
　２レベルインバータの電圧波形をフーリエ変換展開すると、次式（２３）となり、多くの奇数次の高調波成分が含まれることが分かる。式（２３）によれば、ｎ次の高調波成分ｖｎは次式（２４）で与えられる。ｎ次の高調波成分の大きさはその次数に反比例することが分かる。
Figure JPOXMLDOC01-appb-M000021
　比較例による双方向絶縁型ＤＣ／ＤＣコンバータ１００においては、式（２４）で表される高調波成分が発生するため、２つの２レベルインバータＩＮＶ１，ＩＮＶ２間を流れる交流電流の高調波成分が大きくなる。この高調波成分によって生じる電力損失は、双方向絶縁型ＤＣ／ＤＣコンバータ１００の変換効率の低下を招く。
　ここで、図１４に示す回路において発生する電力損失について考察する。
　図１４に示す回路では、２レベルインバータの定格電力を１００［ｋＷ］とし、スイッチング周波数ｆを１０［ｋＨｚ］とし、直流電圧Ｅｄを１００［Ｖ］としている。よって、２レベルインバータの定格電流は１００［ｋＷ］／１００［Ｖ］＝１００［Ａ］となる。定格インピーダンスＺｐｕは１００［Ｖ］／１００［Ａ］＝１［Ω］となる。定格リアクトルＬｐｕは、Ｌｐｕ＝１／（２πｆ）より、１５．９［μＨ］となる。
　なお、リアクトルＬの大きさは、定格リアクトルＬｐｕの１０～３０％程度が適当と考えられるため、１．５９～４．７７μＨ程度であることが好ましい、以下では、簡単のため、Ｌ＝１．６μＨ（１０％）とする。
　２レベルインバータの電圧波形において、矩形波のパルス幅θ＝πとする。この場合、交流電圧および交流電流の各々の基本波成分および高調波成分の実効値は以下のようになる。なお、電流については、基本波成分の大きさを１００％としたときの各次数成分の大きさを合わせて示す。
基本波成分：
Ｖ１＝９０Ｖ，Ｉ１＝９０Ｖ／（１＋２πｆＬ）１／２＝８５．８Ａ（１００％）
３次高調波成分：
Ｖ３＝３０Ｖ，Ｉ３＝３０Ｖ／（１＋２π・３ｆＬ）１／２＝２６．３Ａ（３０．７％）５次高調波成分：
Ｖ５＝１８Ｖ，Ｉ５＝５０Ｖ／（１＋２π・５ｆＬ）１／２＝１２．９Ａ（１７．１％）
　次に、基本波成分および各次数成分の電力損失の割合を計算する。電力損失は抵抗×（電流）２である。以下では、抵抗を一定として各次数の電力損失の割合を計算する。
基本波成分のみ：１００％
基本波成分＋３次高調波成分：
（１００％）２＋（３０．６％）２＝１０９．４％
基本波成分＋５次高調波成分：
（１００％）２＋（１７．５％）２＝１０３．１％
基本波成分＋３次高調波成分＋５次高調波成分：
（１００％）２＋（３０．６％）２＋（１７．５％）２＝１１２．４％
　上記の計算結果において、３次高調波成分は基本波成分に対する電力損失の割合が約１０％と高くなっている。したがって、３次高調波成分を抑制することができれば、約１０％損失を低減できるものと見積もられる。
　一方、５次高調波成分は基本波成分に対する電力損失の割合が約３％と低い。そのため、５次高調波成分を抑制した場合、３次高調波成分を抑制した場合に比べて損失低減効果が低いことが見積もられる。これによれば、高調波成分の次数が高くなるほど電力損失の割合が小さくなるため、損失低減効果が低くなるものと考えられる。換言すれば、３次高調波成分を抑制することで、電力損失を最も効果的に低減することができるものと考えられる。
　なお、高調波成分を抑制する対策として、２レベルインバータＩＮＶ１と絶縁型変圧器３の１次巻線３ａとの間に、リアクトルおよびコンデンサからなる直列共振回路を接続する構成が提案されている（たとえば、非特許文献２参照）。しかしながら、当該構成では、直列共振回路のリアクトルが大きくなるために装置の大型化を招くという課題がある。また、直列共振回路で発生する電力損失に起因して変換効率の大きな改善が望めないという課題がある。
　これに対して、本実施の形態によれば、双方向絶縁型ＤＣ／ＤＣコンバータ１に含まれる２つのインバータを単相３レベルインバータで構成したことにより、各インバータの出力交流電圧を、Ｕ相電圧およびＶ相電圧のパルス幅θと、Ｕ相電圧とＶ相電圧との位相差φとの２つの変数を用いて制御することができる。これによれば、パルス幅θおよび位相差φのいずれか一方を用いて交流電圧のｎ次高調波成分の振幅を０にすることができる。すなわち、パルス幅θおよび位相差φの一方を制御することにより、ｎ次高調波成分を抑制することができる。上述のように、損失低減には３次高調波成分を抑制することが有効である。本実施の形態によれば、３次高調波成分の振幅が０となるように、パルス幅θまたは位相差φを設定することで、３次高調波成分を容易に抑制することができる。
　さらに、本実施の形態では、パルス幅θおよび位相差φの他方を制御することにより、２つのインバータの交流基本波電圧の実効値を一致させることができる。したがって、各インバータが受ける直流電圧の差が大きく変動する場合でも、２つのインバータ間で安定に電力を授受することができる。
　このように本実施の形態によれば、２つの単相３レベルインバータの動作を制御することで高調波成分を抑制することができるため、直列共振回路の設置が不要となる。したがって、装置が大型化することを防ぐことができる。また、直列共振回路に起因する電力損失の増加が抑えられるため、変換効率を向上させることができる。
　［本実施の形態の変更例］
　（１）単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂにおいて、Ｕ相アームおよびＶ相アームを構成する３レベル回路は、図１１に示すような構成であってもよい。３レベル回路は４つのＩＧＢＴ素子と、６つのダイオードとを含む。図１３には、単相３レベルインバータＩＮＶ－ＡのＵ相アームを構成する３レベル回路を代表して示す。
　ＩＧＢＴ素子ＱＡＵ－１～ＱＡＵ－４は正電圧端子１ａと負電圧端子１ｂとの間に直列に接続される。ダイオードＤＡＵ－１～ＤＡＵ－４は、ＩＧＢＴ素子ＱＡＵ－１～ＱＡＵ－４にそれぞれ逆並列に接続される。ＩＧＢＴ素子ＱＡＵ－２，ＱＡＵ－３の接続点は交流端子１ａに接続される。
　ダイオードＤＡＵ－５は、ＩＧＢＴ素子ＱＡＵ－１，ＱＡＵ－２の接続点と中性点電圧端子１ｃとの間に接続される。ダイオードＤＡＵ－６は、ＩＧＢＴ素子ＱＡＵ－３，ＱＡＵ－４の接続点と中性点電圧端子１ｃとの間に接続される。なお、ダイオードＤＡＵ－５のカソードはＩＧＢＴ素子ＱＡＵ－１，ＱＡＵ－２の接続点に接続され、ダイオードＤＡＵ－５のアノードは中性点電圧端子１ｃに接続される。ダイオードＤＡＵ－６のアノードはＩＧＢＴ素子ＱＡＵ－３，ＱＡＵ－４の接続点に接続され、ダイオードＤＡＵ－６のカソードは中性点電圧端子１ｃに接続される。
　ＩＧＢＴ素子ＱＡＵ－１，ＱＡＵ－２がオンされ、ＩＧＢＴ素子ＱＡＵ－３，ＱＡＵ－４がオフされる期間は、正電圧端子１ｐおよび交流端子１ａが接続されるため、出力電圧ＶＡＵは＋ＥｄＡ／２になる。
　また、ＩＧＢＴ素子ＱＡＵ－２，ＱＡＵ－３がオンされ、ＩＧＢＴ素子ＱＡＵ－１，ＱＡＵ－４がオフされる期間は、中性点電圧端子１ｃおよび交流端子１ａが接続されるため、出力電圧ＶＡＵは０になる。
　一方、ＩＧＢＴ素子ＱＡＵ－３，ＱＡＵ－４がオンされ、ＩＧＢＴ素子ＱＡＵ－１，ＱＡＵ－２がオフされる期間は、負電圧端子１ｎおよび交流端子１ａが接続されるため、出力電圧ＶＡＵは－ＥｄＡ／２になる。
　すなわち、Ｕ相電圧ＶＡＵは±ＥｄＡ／２，０の３値をとる。同様にしてＶ相電圧ＶＡＶも±ＥｄＡ／２，０の３値をとる。したがって、単相３レベルインバータＩＮＶ－Ａの交流端子１ａおよび交流端子１ｂの間に出力される交流電圧ＶＡは、±ＥｄＡ，±ＥｄＡ／２，０の５値をとる。
　（２）本実施の形態では、電圧検出器ＶＳ１，ＶＳ２によって端子Ｔ１，Ｔ２間の直流電圧ＥｄＡを検出し、電圧検出器ＶＳ３，ＶＳ４によって端子Ｔ３，Ｔ４間の直流電圧ＥｄＢを検出したが、これに限るものではなく、直流電圧ＥｄＡ，ＥｄＢを他の方法で検出してもよい。たとえば、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの出力交流電圧ＶＡ，ＶＢを信号変圧器を介して制御装置４に取り込み、取り込んだ交流電圧の波高値をサンプリングし、サンプリングした波高値から直流電圧ＥｄＡ，ＥｄＢを間接的に検出してもよい。
　（３）本実施の形態では、２つのリアクトルＬ１，Ｌ２を設けたが（図１参照）、２つのリアクトルＬ１，Ｌ２のうちの１つのリアクトルを除去してもよい。絶縁型変圧器３が漏れインダクタンスを有する場合は、２つのリアクトルＬ１，Ｌ２を除去してもよい。
　［実施の形態３］
　（スマートネットワークの構成）
　実施の形態３では、図１２を参照して、本実施の形態による双方向絶縁型ＤＣ／ＤＣコンバータを用いたスマートネットワークの構成について説明する。
　この発明の実施の形態３によるスマートネットワークは、双方向絶縁型ＤＣ／ＤＣコンバータ１と、２つの直流電力系統３０，５２とを備える。
　直流電力系統３０は、商用交流電源４０、太陽光発電機４１、風力発電機４２、ＰＷＭコンバータ４３、変換器４４，４５、直流母線４６、充電・放電制御用変換器４７，４８、ＬｉＰｏ電池４９、電気二重層コンデンサ５０、および負荷５１を含む。
　商用交流電源４０は、商用交流電力を生成する。ＰＷＭコンバータ４３は、商用交流電源４０からの商用交流電力を所定の直流電圧ＥｄＡ（たとえば３００Ｖ）の直流電力に変換して直流母線４６に供給する。また、ＰＷＭコンバータ４３は、商用交流電力が不足した場合には、直流母線４６からの直流電力を商用周波数で所定電圧の交流電力に変換して商用交流電源４０に供給する。
　太陽光発電機４１は、太陽からの光エネルギーを直流電力に変換する。変換器４４は、太陽光発電機４１で生成された直流電力を所定の直流電圧ＥｄＡの直流電力に変換して直流母線４６に供給する。風力発電機４２は、風力を直流電力に変換する。変換器４５は、風力発電機４２で生成された直流電力を所定の直流電圧ＥｄＡの直流電力に変換して直流母線４６に供給する。
　充電・放電制御用変換器４７は、直流電力系統３０において直流電力が余剰している場合は、直流母線４６から直流電力を取り出してＬｉＰｏ電池４９に直流電力を蓄え、直流電力系統３０において直流電力が不足している場合は、ＬｉＰｏ電池４９から直流電力を取り出して直流母線４６に供給する。
　充電・放電制御用変換器４８は、直流電力系統３０において直流電力が余剰している場合は、直流母線４６から直流電力を取り出して電気二重層コンデンサ５０に直流電力を蓄え、直流電力系統３０において直流電力が不足している場合は、電気二重層コンデンサ５０から直流電力を取り出して直流母線４６に供給する。
　負荷５１は、一般住宅、オフィス、工場設備などであり、直流母線４６から直流電力の供給を受ける。直流電力系統５２は、直流電力系統３０と同様の構成であり、所定の直流電圧ＥｄＢ（たとえば１０００Ｖ）に維持される直流母線５３を含む。
　双方向絶縁型ＤＣ／ＤＣコンバータ１は、実施の形態１，２で説明したものであり、直流母線４６と直流母線５３との間で直流電力の授受を行なう。直流母線４６は、それぞれ端子Ｔ１，Ｔ２に接続される直流正母線および直流負母線を含む。直流母線５３は、それぞれ端子Ｔ３，Ｔ４に接続される直流正母線および直流負母線を含む。
　双方向絶縁型ＤＣ／ＤＣコンバータ１は、２つの単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの出力交流電圧のｎ次高調波成分の振幅が０となるように、各単相３レベルインバータにおけるＵ相電圧とＶ相電圧との位相差φを設定する。また、交流基本波電圧Ｖａ，Ｖｂの実効値とが一致するように、直流電圧ＥｄＡおよびＥｄＢの高低に応じて、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－ＢにおけるＵ相電圧およびＶ相電圧のパルス幅θＡ，θＢを制御する。
　あるいは、双方向絶縁型ＤＣ／ＤＣコンバータ１は、２つの単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－Ｂの出力交流電圧のｎ次高調波成分の振幅が０となるように、各単相３レベルインバータにおけるＵ相電圧およびＶ相電圧のパルス幅θを設定し、交流基本波電圧Ｖａ，Ｖｂの実効値とが一致するように、直流電圧ＥｄＡおよびＥｄＢの高低に応じて、単相３レベルインバータＩＮＶ－Ａ，ＩＮＶ－ＢにおけるＵ相電圧とＶ相電圧との位相差φＡ，φＢを制御する。
　双方向絶縁型ＤＣ／ＤＣコンバータは、さらに、流したい電流の値および方向に応じて交流電圧ＶＡ，ＶＢの位相差γを設定する。直流電力系統３０から直流電力系統５２に直流電力を供給する場合は、交流電圧ＶＡの位相を交流電圧ＶＢよりも進ませる。一方、直流電力系統５２から直流電力系統３０に直流電力を供給する場合は、交流電圧ＶＢの位相を交流電圧ＶＡの位相よりも進ませる。
　たとえば、直流電力系統３０において商用交流電源が故障して直流電力が不足した場合は、直流電力系統５２から直流電力系統３０に直流電力が供給される。したがって、このスマートネットワークは無停電電源システムの機能をも有する。
　本実施の形態３では、双方向絶縁型ＤＣ／ＤＣコンバータ１で２つの直流電力系統を結合したことで、直流電力系統の直流電圧ＥｄＡ，ＥｄＢが大きく変動した場合でも、直流電力系統３０，５２間で直流電力を安定に授受することができる。
　今回開示された実施の形態は例示であって、上記内容のみに限定されるものではない。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
　１，１００　双方向絶縁型ＤＣ／ＤＣコンバータ、１ａ，１ｂ，２ａ，２ｂ　交流端子、１ｐ，２ｐ　正電圧端子、１ｎ，２ｎ　負電圧端子、１ｃ，２ｃ　中性点電圧端子、３　絶縁型変圧器、３ａ　１次巻線、３ｂ　２次巻線、４　制御装置、５，６　直流回路、１０，１１　加算器、１２　パルス幅制御部、１３，２１　高調波制御部、１４　電圧指令部、１５，１７　減算器、１６　電圧制御部、１８　電流制御部、１９　制御信号生成部、２０　位相差制御部、３０，５２　直流電力系統、４０　商用交流電源、４１　太陽光発電機、４２　風力発電機、４３　ＰＷＭコンバータ、４４，４５　変換器、４６　直流母線、４７，４８　充電・放電制御用変換器、４９　ＬｉＰｏ電池、５０　電気二重層コンデンサ、５１　負荷、ＩＮＶ－Ａ，ＩＮＶ－Ｂ　単相３レベルインバータ、ＩＮＶ１，ＩＮＶ２　２レベルインバータ、ＤＲ１，ＤＲ２　ドライバ、ＱＡＵ－１～ＱＡＵ－４，ＱＡＶ－１～ＱＡＶ－４，ＱＢＵ－１～ＱＢＵ－４，ＱＢＶ－１～ＱＢＶ－４，Ｑ１～Ｑ４，Ｑ１１～Ｑ１４　ＩＧＢＴ素子、ＤＡＵ－１～ＤＡＵ－４，ＤＡＶ－１～ＤＡＶ－４，ＤＢＵ－１～ＤＢＵ－４，ＤＢＶ－１～ＤＢＶ－４，Ｄ１～Ｄ４，Ｄ１１～Ｄ１４　ダイオード、Ｔ１，Ｔ３　正電圧端子、Ｔ２，Ｔ４　負電圧端子、ＩＳ１，ＩＳ２　電流検出器、ＶＳ１～ＶＳ４　電圧検出器、Ｃ１～Ｃ４，Ｃ１１，Ｃ１２　コンデンサ、Ｌ１，Ｌ２　リアクトル。

Claims (9)

  1. 　第１および第２の直流回路間で直流電力の授受を行なう双方向絶縁型ＤＣ／ＤＣコンバータであって、
    　前記第１の直流回路から受ける第１の直流電圧に基づいて、第１の出力端子および第２の出力端子の間に第１の交流電圧を生成する第１の単相３レベルインバータと、
    　前記第２の直流回路から受ける第２の直流電圧に基づいて、第３の出力端子および第４の出力端子の間に第２の交流電圧を生成する第２の単相３レベルインバータと、
    　前記第１および第２の出力端子から前記第１の交流電圧を受ける１次巻線と、前記第３および第４の出力端子から前記第２の交流電圧を受ける２次巻線とを含む絶縁型変圧器とを備える、双方向絶縁型ＤＣ／ＤＣコンバータ。
  2. 　前記第１の単相３レベルインバータは、
    　前記第１の直流回路と前記第１の出力端子との間に接続され、第１相の電圧を生成する第１の回路と、
    　前記第１の直流回路と前記第２の出力端子との間に接続され、第２相の電圧を生成する第２の回路とを含み、
    　前記第１相の電圧と前記第２相の電圧との差を前記第１の交流電圧として生成するように構成され、
    　前記第２の単相３レベルインバータは、
    　前記第２の直流回路と前記第３の出力端子との間に接続され、前記第１相の電圧を生成する第３の回路と、
    　前記第２の直流回路と前記第４の出力端子との間に接続され、前記第２相の電圧を生成する第４の回路とを含み、
    　前記第１相の電圧と前記第２相の電圧の差を前記第２の交流電圧として生成するように構成され、
    　前記双方向絶縁型ＤＣ／ＤＣコンバータは、前記第１および第２の単相３レベルインバータを制御する制御装置をさらに備え、
    　前記制御装置は、前記第１および第２の交流電圧の各々に含まれるｎ次高調波成分（ｎは３以上の奇数）の振幅が０となるように、前記第１相および前記第２相の電圧のパルス幅、および前記第１相および前記第２相の電圧の位相差のいずれか一方を設定する、請求項１に記載の双方向絶縁型ＤＣ／ＤＣコンバータ。
  3. 　前記第１および第２の単相３レベルインバータの各々において、前記第１相および前記第２相の電圧のパルス幅が互いに等しい場合、前記ｎ次高調波成分の振幅は下式（１）で与えられ、
    　Ｖｎ＝４Ｅ／ｎπ・ｓｉｎ（ｎθ／２）・ｓｉｎ（ｎφ／２）・・・（１）
    （式（１）中、Ｖｎは前記ｎ次高調波成分の振幅を表わし、Ｅは前記第１および第２の直流電圧を表わし、θは前記パルス幅を表わし、φは前記位相差を表わす。）
    　前記制御装置は、ｓｉｎ（ｎφ／２）＝０を満たすように、前記第１相および前記第２相の電圧の位相差を設定する、請求項２に記載の双方向絶縁型ＤＣ／ＤＣコンバータ。
  4. 　前記制御装置は、
    　前記第１の直流電圧が前記第２の直流電圧よりも高い場合は、前記第１および第２の交流電圧の基本波成分の実効値が一致するように、前記第１の単相３レベルインバータにおける前記第１相および前記第２相の電圧のパルス幅を狭め、
    　前記第２の直流電圧が前記第２の直流電圧よりも高い場合は、前記第１および第２の交流電圧の基本波成分の実効値が一致するように、前記第２の単相３レベルインバータにおける前記第１相および前記第２相の電圧のパルス幅を狭める、請求項３に記載の双方向絶縁型ＤＣ／ＤＣコンバータ。
  5. 　前記第１および第２の単相３レベルインバータの各々において、前記第１相および前記第２相の電圧のパルス幅が等しい場合、前記ｎ次高調波成分の振幅は下式（１）で与えられ、
    　Ｖｎ＝４Ｅ／ｎπ・ｓｉｎ（ｎθ／２）・ｓｉｎ（ｎφ／２）・・・（１）
    （式（１）中、Ｖｎは前記ｎ次高調波成分の振幅を表わし、Ｅは前記第１および第２の直流電圧を表わし、θは前記パルス幅を表わし、φは前記位相差を表わす。）
    　前記制御装置は、ｓｉｎ（ｎθ／２）＝０を満たすように前記第１相および前記第２相の電圧のパルス幅を設定する、請求項２に記載の双方向絶縁型ＤＣ／ＤＣコンバータ。
  6. 　前記制御装置は、
    　前記第１の直流電圧が前記第２の直流電圧よりも高い場合は、前記第１および第２の交流電圧の基本波成分の実効値が一致するように、前記第１の単相３レベルインバータにおける前記第１相および前記第２相の電圧の位相差を狭め、
    　前記第２の直流電圧が前記第２の直流電圧よりも高い場合は、前記第１および第２の交流電圧の基本波成分の実効値が一致するように、前記第２の単相３レベルインバータにおける前記第１相および前記第２相の電圧の位相差を狭める、請求項５に記載の双方向絶縁型ＤＣ／ＤＣコンバータ。
  7. 　前記制御装置はさらに、前記第１および第２の直流回路間で所望の直流電力が授受されるように、前記第１および第２の交流電圧の位相差を設定する、請求項２～６のいずれか１項に記載の双方向絶縁型ＤＣ／ＤＣコンバータ。
  8. 　請求項１～７のいずれか１項に記載の双方向絶縁型ＤＣ／ＤＣコンバータと、
    　前記第１および第２の直流回路とを備え、
    　前記第１および第２の直流回路は、それぞれ第１および第２の直流電力系統である、スマートネットワーク。
  9. 　前記第１および第２の直流電力系統の各々は、
    　前記第１または第２の単相３レベルインバータに接続される直流母線と、
    　前記直流母線に直流電力を供給する直流電源と、
    　前記直流母線からの直流電力によって駆動される負荷と、
    　前記直流母線からの直流電力を蓄える電力貯蔵装置とを含む、請求項８に記載のスマートネットワーク。
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