JP2021150513A - 半導体チップ及び半導体装置 - Google Patents

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Abstract

【課題】ワイヤボンディング部の省面積化を実現可能な半導体チップ及び半導体装置を提供する。【解決手段】半導体チップは、チップ本体と、第１電極と、第２電極と、第１導電部材を備える。前記第１電極は、前記チップ本体の上面に設けられる。前記第２電極は、前記チップ本体の上面に設けられ、前記第１電極から第１方向に離隔している。前記第２電極の前記第１方向における長さは、前記第１方向における前記第１電極の長さよりも長い。前記第１導電部材は、前記第１電極の上面に接する。【選択図】図２

Description

本発明の実施形態は、半導体チップ及び半導体装置に関する。
アナログ系の半導体チップは、扱う電流量が増大し、電極間を接続するワイヤについても広径化が求められている。しかしながら、電子部品においては同時に省面積化の要請もあるため、これらを共に実現する必要がある。
特開２００１−１５６１０７号公報
本発明の実施形態は、ワイヤボンディング部の省面積化を実現可能な半導体チップ及び半導体装置を提供する。
実施形態に係る半導体チップは、チップ本体と、第１電極と、第２電極と、第１導電部材を備える。前記第１電極は、前記チップ本体の上面に設けられる。前記第２電極は、前記チップ本体の上面に設けられ、前記第１電極から第１方向に離隔している。前記第２電極の前記第１方向における長さは、前記第１方向における前記第１電極の長さよりも長い。前記第１導電部材は、前記第１電極の上面に接する。
実施形態に係る半導体チップは、チップ本体と、第１電極と、第２電極と、第１導電部材と、第２導電部材を備える。前記第１電極は、前記チップ本体の上面に設けられる。前記第２電極は、前記チップ本体の上面に設けられ、前記第１電極から第１方向に離隔する。前記第１導電部材は、前記第１電極の上面に接する。前記第２導電部材は、前記第２電極の上面に接する。前記第２導電部材の上端の位置は、前記第１導電部材の上端の位置よりも低い。
実施形態に係る半導体装置は、前記半導体チップと、第１ワイヤと、第２ワイヤとを備える。前記第１ワイヤは、第１ボンディング部が前記第１導電部材に接する。前記第２ワイヤは、前記第２電極に接続される。
実施形態に係る半導体装置は、半導体チップと、第１ワイヤと、第２ワイヤとを備える。前記半導体チップは、チップ本体と、第１電極と、第２電極と、第１導電部材とを有する。前記第１電極は、前記チップ本体の上面に設けられる。前記第２電極は、前記チップ本体の上面に設けられ、前記第１電極から第１方向に離隔する。前記第１導電部材は、前記第１電極の上面に接する。前記第１ワイヤは、第１ボンディング部が前記第１導電部材に接する。前記第２ワイヤは、前記第２電極に接続される。前記第１方向における前記第１導電部材の長さは、前記第１方向における前記第１ボンディング部の長さよりも短い。
第１実施形態に係る半導体装置を示す平面図である。 第１実施形態に係る半導体チップを示す一部拡大斜視図である。 図２に示すＡ−Ａ'線による断面図である。 第１実施形態に係る半導体装置のボールボンディングを示す拡大図である。 比較例に係る半導体装置を示す断面図である。 第２実施形態に係る半導体装置を示す断面図である。
以下に、各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。さらに、本願明細書と各図において、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、本実施形態に係る半導体装置を示す平面図である。図２は、本実施形態に係る半導体チップを示す一部拡大斜視図である。図３は、図２に示すＡ−Ａ’線による断面図である。
図１、図２に示すように、本実施形態の半導体装置１０１は、例えばアナログ回路を構成する半導体チップ１と、外部接続用の配線が設けられたリードフレーム６と、これらを接続する複数の第１ワイヤ４１及び複数の第２ワイヤ４２と、を含む。半導体チップ１は、リードフレーム６上に固定されて配置されている。半導体チップ１は、チップ本体１１と、複数の第１電極２１と、複数の第２電極２２と、複数の導電部材３１と、を有する。チップ本体１１は、互いに対向する上面１１Ａ及び下面１１Ｂと、上面１１Ａ及び下面１１Ｂに接する４つの側面１１Ｃから成る略立方体形状である。
本明細書においては、説明の便宜上、半導体チップ１の厚み方向において、チップ本体１１の下面１１Ｂから上面１１Ａに向かう方向を「上」といい、上面１１Ａから下面１１Ｂに向かう方向を「下」という。
チップ本体１１は、例えばアナログ制御回路を内含する。第１電極２１、第２電極２２は、チップ本体１１の上面１１Ａにそれぞれ複数設けられている。第１電極２１及び第２電極２２は、上面１１Ａにおいて交互に配列されている。図２に示す例では、第１電極２１及び第２電極２２は、上面１１Ａの端縁に沿って２列に配列されている。第１電極２１、第２電極２２は、板形状を成し、チップ本体１１に内包されたアナログ制御回路にそれぞれ接続されている。第１電極２１の上面には、導電部材３１が配置されている。第２電極２２の上面には、導電部材３１は配置されていない。第１電極２１及び第２電極２２の配列方向において、上面に導電部材３１が設けられた第１電極２１の幅は、上面に導電部材３１が設けられていない第２電極２２の幅よりも小さい。
また、上面１１Ａには、第１電極２１及び第２電極２２を囲んだ保護膜（図示せず）が設けられている。保護膜は、上面が第１電極２１、第２電極２２の上面２１ａ、２２ａよりやや上に位置し、上面２１ａ、２２ａの端縁を覆い、それ以外の部分は覆っていない。保護膜は、例えばポリイミドを含んでいる。
第１ワイヤ４１は、第１電極２１とリードフレーム６の対応する電極を曲線状に繋いでいる。第２ワイヤ４２は、第２電極２２とリードフレーム６の対応する電極を曲線状に繋いでいる。第１ワイヤ４１の両端には、半導体チップ１の第１電極２１に接続された第１ボンディング部４１ａと、リードフレーム６に接続された第２ボンディング部がそれぞれ形成されている。第２ワイヤ４２の両側には、半導体チップ１の第１電極２１に接続された第１ボンディング部４２ａと、リードフレーム６に接続された第２ボンディング部がそれぞれ形成されている。第１ワイヤ４１の第１ボンディング部４１ａは、導電部材３１の上面に接合されて第１電極２１と接続されている。第２ワイヤ４２の第１ボンディング部４２ａは、第２電極２２の上面に接合されている。第１、第２ワイヤ４１、４２の第２ボンディング部は、リードフレーム６の各部に接続されている。このようにして、半導体チップ１の第１電極２１及び第２電極２２は、第１ワイヤ４１及び第２ワイヤ４２を介して、リードフレーム６に接続されている。
以下、本実施形態に係る半導体チップについて詳述する。
図３に示すように、第１電極２１と第２電極２２は、チップ本体１１の上面１１Ａにおいて隣り合って配置されている。本明細書においては、説明の便宜上、上面１１Ａにおいて第１電極２１と第２電極２２が並んだ方向のうちの一方向を「Ｘ方向」といい、上面１１ＡにおいてＸ方向に垂直な方向を「Ｙ方向」といい、半導体チップ１の厚み方向を「Ｚ方向」という。第１電極２１と第２電極２２は、Ｘ方向に互いに離隔し、Ｘ方向において交互にピッチＰ１で配置されている。
なお、Ｚ方向から見て、半導体チップ１の端縁はＸ方向及びＹ方向に延びている。Ｘ方向に延びる端縁に沿った領域では、第１電極２１と第２電極２２はＸ方向に沿って配列されており、Ｙ方向に延びる端縁に沿った領域では、第１電極２１と第２電極２２はＹ方向に沿って配列されている。本実施形態では、Ｘ方向に配列された第１電極２１及び第２電極２２について説明するが、Ｙ方向に配列された第１電極２１及び第２電極２２についても、同様である。
第１電極２１は、上面２１ａと上面２１ａから連続する４つの側面２１ｃの上側とを、チップ本体１１の上面１１Ａにおいて露出して設けられている。第２電極２２は、上面２２ａと上面２２ａに連続する４つの側面２２ｃの上側とを、チップ本体１１の上面１１Ａにおいて露出して設けられている。第１電極２１のＸ方向の長さＬ１は、第２電極２２のＸ方向の長さＬ２よりも小さい。第１電極２１のＹ方向の長さは、例えば、第２電極２２のＹ方向の長さに等しい。また、第１電極２１の上面２１ａと第２電極２２の上面２２ａは、上面１１Ａからの高さが同じである。第１電極２１及び第２電極２２は、例えばアルミニウムを含む。
Ｘ方向における第１電極２１と第２電極２２の距離は、電極間長さＥＤである。電極間長さＥＤは、相互の絶縁状態を維持するのに必要な最小絶縁長以上であればよい。以上により、第１電極２１と第２電極２２のピッチＰ１は、Ｌ１／２＋Ｌ２／２＋ＥＤとなる。
導電部材３１は、例えば円柱形状であり、その表面は、上面３１ａと、上面３１ａに対向する下面３１ｂと、上面３１ａ及び下面３１ｂに連続する側面３１ｃと、を含む。導電部材３１は、例えば金または銅を含み、使用する第１ワイヤ４１と同一の金属を含むことが好ましい。導電部材３１は、第１電極２１の上面２１ａ上に例えばめっき法によって形成されている。これにより、導電部材３１の下面３１ｂは、第１電極２１の上面２１ａに接し、導電部材３１は、第１電極２１と接続されている。
導電部材３１の直径、すなわち、円柱形状の直径をｄ１とする。この場合、導電部材３１は、Ｘ方向長さ及びＹ方向長さがｄ１となる。また、チップ本体１１の上面１１Ａを基準とした導電部材３１の上面３１ａの高さ、すなわち、Ｚ方向の長さをｈ１とする。高さｈ１は、上面１１Ａを基準とした第２電極２２の上面２２ａの高さＨＥよりも高い。Ｚ方向から見て、導電部材３１の下面３１ｂは、第１電極２１の上面２１ａ内に収まっている。したがって、直径ｄ１は、第１電極２１のＸ方向の長さＬ１以下であって第１電極２１のＹ方向の長さ以下である。なお、導電部材３１の形状は円柱形状には限定されず、Ｚ方向に延びた形状であればよく、例えば、角柱形状であってもよい。
本実施形態に係る半導体チップ１においては、導電部材３１が第１電極２１に設けられており、導電部材３１に第１ワイヤ４１の第１ボンディング部４１ａが接合される。これにより、第１ボンディング部４１ａは、第２ワイヤ４２の第１ボンディング部４２ａに対してＺ方向における位置がずれる。このため、Ｘ方向に張り出した第１ボンディング部４１ａ、４２ａ間の距離が長くなる。また、導電部材３１の直径ｄ１は、第１ワイヤ４１の直径Ｄ以上に設定すればよく、導電部材３１は、第１電極２１の上面２１ａに収まればよい。これにより、導電部材３１のＸ方向長さを、第１ワイヤ４１の直径Ｄ程度まで小さくすれば、第１電極２１のＸ方向長さＬ１を、第１ワイヤ４１の直径Ｄ程度まで小さくすることができる。これに対して、第２電極２２には、第２ワイヤ４２の第１ボンディング部４２ａが収まる程度の広さが必要である。よって、第１電極２１のＸ方向長さＬ１は、第２電極２２のＸ方向長さＬ２よりも小さくできる。また、導電部材３１を第１電極２１上に形成しているので、第１電極２１のＸ方向長さＬ１を第１ボンディング部４１ａの最大直径ＭＤ１より小さくすることができる。
以下、本実施形態に係る半導体装置について詳述する。
第１ワイヤ４１と第２ワイヤ４２は、金または銅を含む。直径Ｄは、例えば１８μｍ〜３０μｍであり、例えば導電部材３１の直径ｄ１以下である。第１ワイヤ４１の第１ボンディング部４１ａは、導電部材３１の上面３１ａにボールボンディングによって接合されている。第１ボンディング部４１ａの形状は、予め形成された例えば球状体の下面中央を上面３１ａに押しつけながら接合されることによって、ＸＹ面に沿って広がった形状となる。第１ボンディング部４１ａの直径は、Ｚ方向の略中央において、最大直径ＭＤ１となる。第１ボンディング部４１ａは、導電部材３１の上面３１ａよりも大きくなっている。最大直径ＭＤ１は、例えば、第１ワイヤ４１の直径Ｄの２倍以上２．５倍以下である。
第１ボンディング部４１ａの最大直径ＭＤ１の部分よりも下の部分である下部４１ａａは、導電部材３１の側面３１ｃの上部及び上面３１ａを覆っている。これにより、第１ワイヤ４１と導電部材３１は、十分な接触面積を確保して接続されている。本形状は、ボールボンディング条件によって変更できるので、この形状に限られない。例えば、下部４１ａａは、導電部材３１の上面３１ａが押し込まれることにより、上面３１ａを覆い、かつ、上面３１ａの端縁を超えた状態で接合されてもよい。また、下部４１ａａは、上面３１ａの端縁を超えて、側面３１ｃの上部にわずかに対面していてもよい。さらに、下部４１ａａは、上面３１ａ及び側面３１ｃの上部に沿って上方に僅かに凹んでいてもよい。
ボンディング後の第１ボンディング部４１ａのＺ方向の厚みｔ１は、例えば、１０μｍ以上２０μｍ以下である。下部４１ａａの上面１１Ａからの高さをＨ１とする。上述の如く、導電部材３１の上面３１ａの上面１１Ａからの高さは、ｈ１である。高さＨ１は、高さｈ１よりも下部４１ａａの中央が僅かに凹んだ分低くなっている。
第１ワイヤ４１の第２ボンディング部は、リードフレーム６の対応する部分に、例えばウエッジボンディングによって接合されている。
第２ワイヤ４２の第１ボンディング部４２ａは、第２電極２２の上面２２ａにボールボンディングによって接合されている。第１ボンディング部４２ａの形状は、予め形成された球状体を第２電極２２の上面２２ａに上から押しつけながら接合されることにより、ＸＹ面に平行に広がった形状である。第１ボンディング部４２ａは、第２電極２２の上面２２ａに収まって形成されている。下面４２ａａは、第２電極２２の上面２２ａに接した面である。このようにして、第２ワイヤ４２の第１ボンディング部４２ａは、第２電極２２と接続されている。
第１ボンディング部４２ａは、ＸＹ面において第２ワイヤ４２の最大直径ＭＤ２となる。最大直径ＭＤ２は、例えば、ワイヤ直径Ｄの２倍以上２．５倍以下である。また、最大直径ＭＤ２は、第２電極２２のＸ方向長さＬ２及び第２電極２２のＹ方向長さより小さい。ボンディング後の第１ボンディング部４２ａの上下方向の厚みｔ２は、１０μｍ以上２０μｍ以下である。
チップ本体１１の上面１１Ａを基準とした第１ボンディング部４２ａの上端の高さをＨ２とする。高さＨ２は、第１ワイヤ４１の第１ボンディング部４１ａの下部４１ａａの高さＨ１よりも低い。また、導電部材３１の上面３１ａの高さｈ１は、第２ワイヤ４２の第１ボンディング部４２ａの高さＨ２よりも高い。さらに、第１ワイヤ４１の第１ボンディング部４１ａと第２ワイヤの第１ボンディング部４２ａの距離であるボンディング間距離ＢＢ１は、相互の絶縁状態を維持するのに必要な最小絶縁長以上である。
第２ワイヤ部の第２ボンディング部は、リードフレーム６の対応する位置に、例えばウエッジボンディングによって接合されている。
以上により、最大直径ＭＤ１となる第１ボンディング部４１ａは、直径Ｄである第２ワイヤ４２とＸ方向に並んで配置され、第２ワイヤ４２の最大直径ＭＤ２となる第１ボンディング部４２ａは、Ｘ方向長さがｄ１となる導電部材３１とＸ方向に並んで配置されている。また、最大直径ＭＤ１、ＭＤ２となる第１ボンディング部４１ａ、４２ａ同士は、Ｘ方向及びＺ方向に離隔して形成されている。
以下、本実施形態に係る半導体装置１０１の製造方法について説明する。
半導体チップ１をリードフレーム６に載置して固定する。チップ本体１１の下面１１Ｂを下にしてリードフレーム６の所定箇所に載置する。半導体チップの複数の第１、第２電極２１、２２とリードフレーム６における対応する複数の部分を、それぞれワイヤボンディングによって接続する。
図４は、本実施形態に係る半導体装置のボールボンディングを示す拡大図である。第２電極２２に、第２ワイヤ４２を接合する。ワイヤボンディングには、中空部にボンディング前の第１、第２ワイヤ４１、４２を含むワイヤを通したキャピラリＣＰを使用する。キャピラリＣＰの先端から突出させた第２ワイヤ４２の先端に、例えば電気トーチから放電することによって第２ワイヤ４２の先端を溶融させて、球状体を形成する。球状体の直径は、例えば、第２ワイヤ４２の直径Ｄの約２倍である。第２ワイヤ４２の先端の球状体を、第２電極２２の上面２２ａに接触させて荷重と超音波を印加することによって第２ワイヤ４２の先端を第２電極２２の上面２２ａに接合する。これにより第２ワイヤ４２の第１ボンディング部４２ａが第２電極２２の上面２２ａに形成される。
キャピラリＣＰを引き上げながら第２ワイヤ４２を繰り出し、第２電極２２に対応するリードフレーム６の部分にキャピラリＣＰの先端から出た第２ワイヤ４２の一部分を接触させ、荷重と超音波を印加して接合し、クランパで第２ワイヤ４２を挟んだ状態でキャピラリＣＰを引き上げてテールカットする。これにより、第２ワイヤ４２を介して第２電極２２とリードフレーム６が接続される。
次に、導電部材３１に第１ワイヤ４１を接合する。キャピラリＣＰの先端から突出させた第１ワイヤ４１の先端にも、同様に球状体を形成する。この球状体を導電部材３１の上面３１ａに接触させて同様に接合し、第１ワイヤ４１の第１ボンディング部４１ａが導電部材３１の上面３１ａに接合される。次に、キャピラリＣＰから第１ワイヤ４１を繰り出して、リードフレーム６の対応する部分に接触させて接合し、同様にテールカットする。これにより、第１ワイヤ４１と導電部材３１を介して第１電極２１とリードフレーム６の対応する部分が接続される。
なお、本実施形態においては、第２ワイヤ４２を第２電極２２に接合した後、第１ワイヤ４１を導電部材３１に接合する例を説明したが、この順番は逆でもよい。但し、チップ本体１１の上面１１Ａを基準とすると、第２電極２２の上面２２ａは導電部材３１の上面３１ａよりも低いため、第１ワイヤ４１を導電部材に接合した後、第２ワイヤ４２を第２電極２２に接合すると、第２ワイヤ４２の接合時に、第１ワイヤ４１の第１ボンディング部４１ａが障害となり、作業性が低下する場合がある。これに対して、第２ワイヤ４２を第２電極２２に接合した後、第１ワイヤ４１を導電部材３１に接合すると、第１ワイヤ４１を導電部材３１にボンディングする際に、第２ワイヤ４２の第１ボンディング部４２ａが障害になりにくく、作業が容易である。また、本実施形態においては、ボールボンディングの作業性のために、導電部材３１のＸ方向長さとなる直径ｄ１を、第１ワイヤ４１及び第２ワイヤ４２の直径Ｄ以上としているが、これに限られない。導電部材３１のＸ方向長さとなる直径ｄ１は、ワイヤの直径Ｄ未満にしてもよい。
以下、本実施形態に係る効果について説明する。
本実施形態に係る半導体チップ１は、導電部材３１を第１電極２１の上面２１ａに設け、導電部材３１の上面３１ａをワイヤ接合面にしている。これにより、第１電極２１の少なくともＸ方向長さを第１ボンディング部４１ａよりも小さくすることで、第１、第２電極２１、２２のピッチＰ１も小さくし、省面積化することができる。また、導電部材３１の上面３１ａは、隣接する第２電極２２のワイヤ接合面である上面２２ａよりも高くして、隣接するＸ方向に張り出した第１ボンディング部４１ａ、４２ａの位置を上下方向にずらしてボンディング間距離ＢＢ１を長くすることができる。したがって、本実施形態によれば、半導体チップ１の絶縁性を維持しながらも省面積化することができる。
また、本実施形態に係る半導体装置１０１は、最大直径ＭＤ１となる第１ワイヤ４１の第１ボンディング部４１ａと第２ワイヤ４２の直径Ｄの部分を、Ｘ方向に並んで配置し、最大直径ＭＤ２となる第２ワイヤ４２の第１ボンディング部４２ａとＸ方向長さがｄ１となる導電部材３１を、Ｘ方向に並んで配置する。これにより、半導体チップ１及び半導体装置１０１のワイヤボンディング箇所の省面積化及び省容積化することができる。
また、本実施形態に係る半導体装置１０１は、ボールボンディング作業によって第１ボンディング部４１ａは、導電部材３１の上面３１ａを覆い、かつ、上面３１ａの端縁を超えた状態で接合することができる。これにより、第１ボンディング部４１ａと導電部材３１の接合強度が良好となる。また、第１ボンディング部４１ａの下部４１ａａが上面３１ａによって僅かに上方に凹ませた場合は、更に接合強度が良好となる。さらに、第１ボンディング部４１ａが、導電部材３１の側面３１ｃの上部まで覆った場合は、第１ボンディング部４１ａと導電部材３１との接触面積が増加するため、接合強度をさらに良好にすることができるとともに、接触抵抗を低減することができる。
また、本実施形態においては、導電部材３１の直径ｄ１を、第１ワイヤ４１の直径Ｄ以上であって直径Ｄに近い値に設定し、第１電極２１のＸ方向長さＬ１を、導電部材３１の直径ｄ１より大きくかつ直径ｄ１に近い値に設定している。これにより、第１ボンディング部４１ａを導電部材３１に押し付けるワイヤボンディング作業の安定性を確保しつつ、半導体装置１０１の省面積化を図ることができる。
次に、導電部材を使用しない比較例について説明する。
図５は、比較例に係る半導体装置を示す断面図である。本比較例に係る半導体チップ９においては、本比較例の第１電極２０１と第２電極２０２は、本実施形態の第２電極２２と同一の形状であり、Ｘ方向の長さはＬ２である。第１電極２０１と第２電極２０２は、チップ本体１１の上面１１ＡにおいてＸ方向にピッチＰＰで並んでいる。第１電極２０１と第２電極２０２間の電極間長さは、本実施形態と同様にＥＤである。
第１電極２０１は、上面２０１ａに第１ワイヤ４０１が接続され、第２電極２０２は、上面２０２ａに第２ワイヤ４０２が接続されている。第１ワイヤ４０１と第２ワイヤ４０２は、直径Ｄのワイヤを使用する。第１ワイヤ４０１は、第１電極２０１の上面２０１ａに直接ボールボンディングされ、第２ワイヤ４０２は、第２電極２０２の上面２０２ａに直接ボールボンディングされている。第１ワイヤ４０１の第１ボンディング部４０１ａの最大直径、及び、第２ワイヤ４０２の第１ボンディング部４０２ａの最大直径は、本実施形態の第２ワイヤ４２の第１ボンディング部４２ａと同様に、最大直径ＭＤ２である。よって、第１ボンディング部４０１ａのＺ方向における位置と、第１ボンディング部４０２ａのＺ方向の位置は同じである。このため、第１ボンディング部４０１ａと第１ボンディング部４０２ａの接触を回避するためには、第１電極２０１及び第２電極２０２のＸ方向における長さＬ２を、最大直径ＭＤ２より大きくする必要がある。この結果、半導体チップ９が大型化する。これに対し、本実施形態におけるＸ方向長さＬ１は、直径Ｄより大きくかつ直径Ｄに近似させた直径ｄ１より大きくすればよいので、Ｌ２に比して小さくできる。この結果、半導体チップ１を小型化できる。
また、比較例における第１電極２０１と第２電極２０２のピッチＰＰは、２×Ｌ２／２＋ＥＤとなり、本実施形態の第１電極２１と第２電極２２のピッチＰ１より大きい。
また、比較例においては、最大直径ＭＤ２となる第１、第２ワイヤ４０１、４０２の第１ボンディング部４０１ａ、４０２ａは、Ｘ方向に離隔し、第１、第２ワイヤ４０１、４０２の直径Ｄとなる部分同士がＸ方向に大きく離隔しているので、ワイヤボンディング箇所の占有面積及び占有容積が大きい。
さらに、比較例における第１ボンディング部４０１ａ、４０２ａは、第１電極２０１と第２電極２０２の上面２０１ａ、２０２ａに対して面で接合し、第１ボンディング部４０１ａ、４０２ａの下面４０１ａａ、４０２ａａは、平坦な面である。これに対し、本実施形態における第１ボンディング部４１ａは、下部４１ａａを導電部材３１の上面３１ａによって僅かに凹ませた場合は、省面積化しながらも、接合強度を強化し、接触抵抗を低減することができる。
（第２実施形態）
本実施形態は、第１の実施形態と比較して、第２電極上にも導電部材が設けられている点が異なっている。
図６は、第２実施形態に係る半導体装置を示す断面図である。図６に示すように、本実施形態に係る半導体チップ２は、第１導電部材３２と第２導電部材３３を含む。第１導電部材３２と第２導電部材３３の高さは、相互に異なっている。第１導電部材３２は、第１電極２１に接合され、第１ワイヤ４１がボンディングされている。第２導電部材３３は、第２電極２３に接合され、第２ワイヤ４３がボンディングされている。
本実施形態に係る半導体チップ２においては、第２電極２３上にも第２導電部材３３が設けられているため、第２電極２３のＸ方向の長さを第１電極２１と同様に短くすることができる。したがって、第２電極２３は、Ｘ方向の長さを第１電極２１と同様にＬ１にする。Ｘ方向に並んだ第１電極２１と第２電極２３の間の電極間長さは、第１実施形態と同じように絶縁性を担保するため、ＥＤとする。したがって、第１電極２１と第２電極２３のＸ方向のピッチＰ２は、Ｌ１＋ＥＤとなる。
第２導電部材３３は例えば円柱形状であり、その表面は上面３３ａと、上面３３ａに対向する下面３３ｂと、上面３３ａ及び下面３３ｂに接する側面３３ｃからなる。第２導電部材３３は、下面３３ｂを第２電極２３の上面２３ａに接している。これにより、第２導電部材３３は、第２電極２３と接続されている。
Ｚ方向から見て、第２導電部材３３の下面３３ｂは、第２電極２３の上面２３ａ内に収まっている。第２導電部材３３の直径は、例えば第１導電部材３２の直径と同じｄ１であり、第２導電部材３３は、Ｘ方向長さ及びＹ方向長さがｄ１となる。直径ｄ１は、第２電極２３のＸ方向長さＬ１以下であって第２電極２３のＹ方向長さ以下である。また、直径ｄ１は、使用する第２ワイヤ４３の直径Ｄ以上であることが好ましい。
第２導電部材３３の上面３３ａの高さ、すなわち、Ｚ方向における上面１１Ａと上面３３ａとの距離をｈ４とする。また、第１導電部材３２の上面３２ａの高さ、すなわち、Ｚ方向における上面１１Ａと上面３２ａとの距離をｈ３とする。高さｈ４は高さｈ３よりも低い。高さｈ３と高さｈ４との差は、後述する第２ワイヤ４３の第１ボンディング部４３ａの厚さｔ１と最小絶縁長の和以上である。厚さｔ１は、規格によって定められ、例えば１０μｍ以上である。
本実施形態に係る半導体チップ２は、第１電極２１に高さｈ３である第１導電部材３２を設け、第１導電部材３２に第１ワイヤ４１を接合し、第２電極２３に高さｈ４である第２導電部材３３を設け、第２導電部材３３に第２ワイヤ４３を接合している。これにより、第１ボンディング部４１ａと第１ボンディング部４３ａの距離をＺ方向に長くして、絶縁性を保っている。また、Ｘ方向においては、第１導電部材３２と第２導電部材３３の直径ｄ１を、第１ワイヤ４１と第２ワイヤ４３の直径Ｄに近い値まで小さくし、第１電極２１と第２電極２３のＸ方向長さＬ１を、直径ｄ１より長く、かつ、直径ｄ１に近い値にすることができる。
本実施形態に係る半導体装置１０２においては、第２ワイヤ４３の第１ボンディング部４３ａは、第２導電部材３３の上面３３ａにボールボンディングによって接合されている。第１、第２ワイヤ４１、４３の第１ボンディング部４１ａ、４３ａの形状は、第１実施形態の第１ワイヤ４１の第１ボンディング部４１ａと同一条件により接合されて形成される。よって、第１ボンディング部４１ａ、４３ａは、略中央において最大直径ＭＤ１を構成する。第２ワイヤ４３の第１ボンディング部４３ａと、Ｘ方向に隣接する第１導電部材３２の最短距離ＢＣは、最小絶縁長以上である。
第２ワイヤ４３の第１ボンディング部４３ａの上端の上面１１Ａからの高さＨ２は、第１ワイヤ４１の第１ボンディング部４１ａの下部４１ａａの上面１１Ａからの高さＨ１よりも低い。例えば、Ｈ１とＨ２の差は、最小絶縁長ＩＬ以上であることが好ましい。
第１ボンディング部４１ａ、４３ａの間の長さであるボンディング間距離ＢＢ２は、最小絶縁長以上の長さである。また、第１ボンディング部４１ａと第２ワイヤ４３との最短距離ＢＷは、最小絶縁長以上の長さである。また、第１ボンディング部４１ａ、４３ａの一部は、Ｚ方向から見て重なり合っている。
第１電極２１と第２電極２３は、同一の寸法に限らず、異なる寸法であってもよい。第１導電部材３２と第２導電部材３３の直径及び最大直径は、同一に限らず、異なる大きさであってもよい。
以下に、本実施形態に係る半導体装置１０２の製造方法について説明する。
初めに、第１実施形態と同様に、上面１１Ａからの高さが低い第２導電部材３３に第２ワイヤ４３を接合していき、上面１１Ａからの高さが高い第１導電部材３２に第１ワイヤ４１を接合していく。
以下に、本実施形態に係る効果について説明する。
本実施形態に係る半導体チップ２は、第２導電部材３３を第２電極２３の上面２３ａにも設け、第２導電部材３３の上面３３ａをワイヤ接合面にしている。これにより、第２電極２３についても、少なくともＸ方向長さを第１ボンディング部４３ａよりも小さくして、第１、第２電極２１、２３のピッチＰ２を更に小さくして省面積化することができる。また、隣接する第１ボンディング部４１ａ、４３ａの位置を上下方向にずらしてボンディング間距離ＢＢ１を長くすることができる。本実施形態によれば、半導体チップ２の絶縁性を維持しながらも更に省面積化することができる。
本実施形態に係る半導体装置１０２は、第１ワイヤ４１の第１ボンディング部４１ａと第２ワイヤ４３の直径Ｄの部分を、Ｘ方向に並んで配置し、第２ワイヤ４３の第１ボンディング部４３ａとＸ方向長さがｄ１である第１導電部材３２を、Ｘ方向に並んで配置するので、ワイヤボンディング箇所の省面積化及び省容積化をすることができるとともに、絶縁性を維持することができる。
本実施形態に係る半導体装置１０２は、上方から見て、第１ボンディング部４１ａ、４３ａの少なくとも一部は、互いに重なり合うように配置しているので、省面積化を図ることができる。
本実施形態における上記以外の構成、製造方法、及び、効果は、第１の実施形態と同様である。
本発明の実施形態によれば、ワイヤボンディング部の省面積化を実現可能な半導体チップ及び半導体装置を実現することができる。
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体チップに含まれる導電部材、ワイヤ、電極の形状、材質、配置の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、９…半導体チップ
６…リードフレーム
１１…チップ本体
１１Ａ…上面
１１Ｂ…下面
１１Ｃ…側面
２１…第１電極
２２、２３…第２電極
２１ａ、２２ａ、２３ａ…上面
２１ｃ、２２ｃ，２３ｃ…側面
３１…導電部材
３２…第１導電部材
３３…第２導電部材
３１ａ、３２ａ、３３ａ…上面
３１ｂ、３２ｂ、３３ｂ…下面
３１ｃ、３２ｃ、３３ｃ…側面
４１…第１ワイヤ
４２、４３…第２ワイヤ
４１ａ、４２ａ、４３ａ…第１ボンディング部
４１ａａ、４３ａａ…下部
４２ａａ…下面
１０１、１０２、１０９…半導体装置
２０１…第１電極
２０２…第２電極
２０１ａ、２０２ａ…上面
２０１ｃ、２０２ｃ…側面
４０１…第１ワイヤ
４０２…第２ワイヤ
４０１ａ、４０２ａ…第１ボンディング部
ＢＢ１、ＢＢ２、ＢＣ、ＢＷ…距離
ＣＰ…キャピラリ
Ｄ…ワイヤの直径
ｄ１…導電部材の直径
ＥＤ…電極間長さ
Ｈ１、Ｈ２、ＨＥ…高さ
ｈ１、ｈ３、ｈ４…高さ
Ｌ１、Ｌ２…長さ
ＭＤ１、ＭＤ２…最大直径
Ｐ１、Ｐ２、ＰＰ…ピッチ
ｔ１、ｔ２…厚さ

Claims (9)

  1. チップ本体と、
    前記チップ本体の上面に設けられた第１電極と、
    前記チップ本体の上面に設けられ、前記第１電極から第１方向に離隔し、前記第１方向における長さが前記第１方向における前記第１電極の長さよりも長い第２電極と、
    前記第１電極の上面に接した第１導電部材と、
    を備えた半導体チップ。
  2. 前記第１導電部材の上端の位置は、前記第２電極の上面の位置よりも高い請求項１記載の半導体チップ。
  3. チップ本体と、
    前記チップ本体の上面に設けられた第１電極と、
    前記チップ本体の上面に設けられ、前記第１電極から第１方向に離隔した第２電極と、
    前記第１電極の上面に接した第１導電部材と、
    前記第２電極の上面に接し、上端の位置が前記第１導電部材の上端の位置よりも低い第２導電部材と、
    を備えた半導体チップ。
  4. 前記第１方向における前記第１導電部材の長さは、前記第１方向における前記第１電極の長さよりも短い請求項１〜３のいずれか１つに記載の半導体チップ。
  5. 請求項１〜４のいずれか１つに記載の半導体チップと、
    第１ボンディング部が前記第１導電部材に接した第１ワイヤと、
    前記第２電極に接続された第２ワイヤと、
    を備えた半導体装置。
  6. チップ本体と、前記チップ本体の上面に設けられた第１電極と、前記チップ本体の上面に設けられ、前記第１電極から第１方向に離隔した第２電極と、前記第１電極の上面に接した第１導電部材と、を有する半導体チップと、
    第１ボンディング部が前記第１導電部材に接した第１ワイヤと、
    前記第２電極に接続された第２ワイヤと、
    を備え、
    前記第１方向における前記第１導電部材の長さは、前記第１方向における前記第１ボンディング部の長さよりも短い半導体装置。
  7. 前記第１導電部材の形状は柱状であり、
    前記第１ボンディング部は、前記第１導電部材の側面の上部及び上面を覆う請求項５または６に記載の半導体装置。
  8. 前記第１方向における前記第１電極の長さは、前記第１方向における前記第１ボンディング部の長さよりも短い請求項５〜７のいずれか１つに記載の半導体装置。
  9. 前記第１導電部材の前記第１方向の長さは、前記第１ワイヤの直径以上であり、前記第１電極の前記第１方向の長さよりも小さい請求項５〜８のいずれか１つに記載の半導体装置。
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Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595072A (ja) * 1991-10-02 1993-04-16 Seiko Epson Corp 半導体装置
JPH0595018A (ja) * 1991-10-02 1993-04-16 Seiko Epson Corp 半導体装置の製造方法
JPH09260413A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH1126490A (ja) * 1997-07-09 1999-01-29 Toshiba Corp 半導体装置
JP2001156107A (ja) * 1999-11-30 2001-06-08 Rohm Co Ltd Ｉｃチップ、およびこれの導体ワイヤ接続方法
JP2002043357A (ja) * 2000-07-26 2002-02-08 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2002184805A (ja) * 2000-12-15 2002-06-28 Oki Data Corp 半導体装置およびワイヤボンディング方法
US7868460B2 (en) * 2006-12-07 2011-01-11 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US20110221058A1 (en) * 2010-03-09 2011-09-15 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
US20110316132A1 (en) * 2010-06-24 2011-12-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertically Offset Bond on Trace Interconnect Structure on Leadframe
US20120043672A1 (en) * 2010-08-17 2012-02-23 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertically Offset Conductive Pillars Over First Substrate Aligned to Vertically Offset BOT Interconnect Sites Formed Over Second Substrate
US20130087909A1 (en) * 2011-10-10 2013-04-11 Texas Instruments Incorporated Semiconductor device having improved contact structure
JP2015141917A (ja) * 2014-01-27 2015-08-03 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ チップ実装構造体およびその製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0595072A (ja) * 1991-10-02 1993-04-16 Seiko Epson Corp 半導体装置
JPH0595018A (ja) * 1991-10-02 1993-04-16 Seiko Epson Corp 半導体装置の製造方法
JPH09260413A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH1126490A (ja) * 1997-07-09 1999-01-29 Toshiba Corp 半導体装置
JP2001156107A (ja) * 1999-11-30 2001-06-08 Rohm Co Ltd Ｉｃチップ、およびこれの導体ワイヤ接続方法
JP2002043357A (ja) * 2000-07-26 2002-02-08 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2002184805A (ja) * 2000-12-15 2002-06-28 Oki Data Corp 半導体装置およびワイヤボンディング方法
US7868460B2 (en) * 2006-12-07 2011-01-11 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US20110221058A1 (en) * 2010-03-09 2011-09-15 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces
US20110316132A1 (en) * 2010-06-24 2011-12-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertically Offset Bond on Trace Interconnect Structure on Leadframe
US20120043672A1 (en) * 2010-08-17 2012-02-23 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertically Offset Conductive Pillars Over First Substrate Aligned to Vertically Offset BOT Interconnect Sites Formed Over Second Substrate
US20130087909A1 (en) * 2011-10-10 2013-04-11 Texas Instruments Incorporated Semiconductor device having improved contact structure
JP2015141917A (ja) * 2014-01-27 2015-08-03 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ チップ実装構造体およびその製造方法

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