JP2021093676A - 半導体装置 - Google Patents

Abstract

【課題】絶縁を確保した上で、スイッチング素子のオン時における正電極及び負電極間の電圧異常検出が可能な半導体装置の簡易な構成を提供する。【解決手段】検出回路１１０は、駆動回路１５０によってオンオフされるスイッチング素子１０ａの正電極及び負電極の間にノードＮ１を介して直列接続された、電流源１２０及び抵抗素子１２１を有する。電圧比較器１３０は、入力された直流電圧Ｖｔと、第１のノードＮ１の電圧との比較結果を示す検出信号Ｓａｂを出力する。直流電圧Ｖｔ及び抵抗素子１２１の電気抵抗値Ｒ１は、正電極及び負電極の間の電極間電圧が予め定められた判定電圧よりも高いときに、第１のノードの電圧が直流電圧Ｖｔよりも高くなるように定められる。検出回路１１０及び電圧比較器１３０は、半導体装置１００Ａを構成する同一の集積回路上に搭載される。【選択図】図１

Description

本発明は半導体装置に関する。

インバータ等において、２個の半導体スイッチング素子（以下、単に「スイッチング素子」と称する）が、高電位ノード及び低電位ノードの間に中間電位ノードを介して接続される、所謂、アーム構成が用いられる。以下では、アーム構成において、高電位側に接続されたスイッチング素子をハイサイドのスイッチング素子とも称するとともに、低電位側に接続されたスイッチング素子をローサイドのスイッチング素子とも称する。

特開２０１９−４５３５号公報（以下、特許文献１）には、上記アーム構成において、ハイサイドのスイッチング素子の状態情報の検出回路を有する半導体装置が記載されている。特許文献１では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）で構成されたハイサイド及びローサイドのスイッチング素子の駆動回路が搭載された半導体チップ（ＩＣ：Integrated Circuit）の外部に設けられた回路素子を含む、検出回路及び信号伝達回路によって、ハイサイドのスイッチング素子の状態情報をモニタする構成が示される。

特許文献１では、検出回路は、ハイサイドのスイッチング素子の状態情報に応じた電圧を出力する。更に、信号伝達回路は、検出回路の出力に応じてオンオフする半導体チップ上に搭載された信号スイッチング素子と、半導体チップの外部で当該信号スイッチング素子に対して直列に接続されるダイオードとを含む。これにより、ローサイド及びハイサイドの間で求められる絶縁をダイオードによって確保した上で、検出回路の出力をモニタすることが可能となる。

特開２０１９−４５３５号公報

しかしながら、特許文献１の構成では、ＩＣの外部に接続されたダイオードによって、ハイサイド及びローサイドの間に求められる絶縁が確保されるため、ＩＣの搭載素子と、ＩＣ外の素子とによって、スイッチング素子の状態情報がモニタされる。この結果、部品点数の増加、及び、回路規模の増大が懸念される。

一方で、スイッチング素子では、過電流が生じると不飽和状態が発生して、オン状態であるのに、正電極及び負電極間の電圧が上昇する電圧異常が発生することが知られている。このため、スイッチング素子の継続的な過電流状態を回避するために、上記電圧異常の検出が有効であるが、この際には、特許文献１の様な回路構成の複雑化を避けて、簡易な回路構成による異常検出機能の実現が望まれる。

本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、絶縁を確保した上で、スイッチング素子のオン時における正電極及び負電極間の電圧異常検出が可能な半導体装置の簡易な構成を提供することである。

本発明のある局面では、半導体装置であって、半導体スイッチング素子の正電極及び負電極の間に接続された検出回路と、電圧比較器とを備える。前記検出回路は、電流源、及び、第１の電気抵抗値を有する第１の抵抗素子を含む。電流源及び第１の抵抗素子は、正電極及び前記負電極の間に、第１のノードを介して直列接続される。電圧比較器は、第２のノードに入力された直流電圧と、第１のノードの電圧との比較結果を出力する。直流電圧及び前記第１の電気抵抗値は、前記正電極及び前記負電極の間の電極間電圧が予め定められた判定電圧よりも高いときに、前記第１のノードの電圧が前記直流電圧よりも高くなるように定められる。検出回路及び前記電圧比較器は、同じ集積回路上に搭載される。

本発明によれば、電流源及び第１の抵抗素子によって検出回路を構成することにより、検出回路及び電圧比較器を同じ集積回路上に搭載できるので、検出回路内の電流源によって絶縁を確保した上で、半導体スイッチング素子のオン時における正電極及び負電極間の電圧異常を簡易な回路構成で検出可能な半導体装置を提供することができる。

実施の形態１に係る半導体装置の構成を説明する第１の回路図である。 実施の形態１に係る半導体装置の構成を説明する第２の回路図である。 図１に示された検出回路の電圧電流特性を示す概念図である。 実施の形態１に係る半導体装置の動作例を説明する第１の波形図である。 実施の形態１に係る半導体装置の動作例を説明する第２の波形図である。 実施の形態２に係る半導体装置の構成を説明する第１の回路図である。 実施の形態２に係る半導体装置の構成を説明する第２の回路図である。 実施の形態３に係る半導体装置の構成を説明する回路図である。 図８に示されたカレントミラー回路の構成例を説明する回路図である。 実施の形態４に係る半導体装置が備える保護回路の構成例を説明する回路図である。 実施の形態４に係る半導体装置の動作例を説明する第１の波形図である。 実施の形態４に係る半導体装置の動作例を説明する第２の波形図である。

以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
図１及び図２は、実施の形態１に係る半導体装置の構成を説明する回路図である。

図１を参照して、半導体装置１００Ａは、スイッチング素子１０ａの駆動ＩＣの機能を有する。半導体装置１００Ａによってオンオフされるスイッチング素子１０ａは、代表的にはＩＧＢＴで構成されて、中間電位ノード２３と、低電位ＧＮＤが供給される低電位ノード２２との間に接続される。即ち、スイッチング素子１０ａは、ローサイドのスイッチング素子に相当する。

図２を参照して、半導体装置１００Ａは、ハイサイドのスイッチング素子１０ｂの駆動ＩＣの機能を有する。半導体装置１００Ａによってオンオフされるスイッチング素子１０ｂは、代表的にはＩＧＢＴで構成されて、高電位Ｖｃｃが供給される高電位ノード２１と、図１と共通の中間電位ノード２３との間に接続される。即ち、スイッチング素子１０ｂは、ハイサイドのスイッチング素子に相当する。

図１及び図２から理解されるように、ハイサイドのスイッチング素子１０ａに対応して設けられる半導体装置１００Ａ（図１）と、ローサイドのスイッチング素子１０ｂに対応して設けられる半導体装置１００Ｂ（図２）との構成は同様であるので、まず、ローサイドの半導体装置１００Ａの構成について詳細に説明する。

再び図１を参照して、半導体装置１００Ａは、スイッチング素子１０ａの駆動回路１５０と、スイッチング素子１０ａのコレクタ−エミッタ間電圧（Ｖｃｅ）の検出回路１１０と、電圧比較器１３０とを備える。Ｖｃｅは、スイッチング素子の正電極及び負電極間の電圧に対応する。

駆動回路１５０は、スイッチング素子１０ａの制御信号ＳＩＮを受けて、ゲート信号ＳＯＵＴをスイッチング素子１０ａのゲート（制御電極）に出力する。例えば、２値信号である制御信号ＳＩＮのハイレベル（以下、「Ｈレベル」と表記する）期間には、ゲート信号ＳＯＵＴをＨレベルに設定することにより、スイッチング素子１０ａがオンされる。ゲート信号ＳＯＵＴのＨレベル電圧は、スイッチング素子１０ａに負電極（エミッタ）に対して、スイッチング素子１０ａを構成するＩＧＢＴの閾値電圧よりも高くなるように設定される。

一方で、制御信号ＳＩＮのローレベル（以下、「Ｌレベル」と表記する）期間には、ゲート信号ＳＯＵＴをＬレベルに設定することにより、スイッチング素子１０ａがオフされる。例えば、ゲート信号ＳＯＵＴのＬレベル電圧は、スイッチング素子１０ａに負電極（エミッタ）、即ち、低電位ＧＮＤと同等に設定される。

検出回路１１０は、直列接続された、電流源１２０及び抵抗素子１２１を有する。抵抗素子１２１は、可変抵抗素子で構成することが好ましい。例えば、デジタルトリミングによって電気抵抗値Ｒ１が調整できるように、抵抗素子１２１を構成することができる。

電流源１２０及び抵抗素子１２１は、中間電位ノード２３及び低電位ノード２２の間、即ち、スイッチング素子１０ａの正電極（コレクタ）及び負電極（エミッタ）の間に、ノードＮ１を介して直列接続される。

電圧比較器１３０は、＋側の入力端子の電圧Ｖ＋と、−側の入力端子の電圧Ｖ−との比較結果に応じて、検出信号Ｓａｂを出力する。検出信号Ｓａｂは、Ｖ＋＞Ｖ−のときＨレベルに設定される一方で、Ｖ＋≦Ｖ−のときＬレベルに設定される。

電圧比較器１３０の＋側の入力端子は、検出回路１１０のノードＮ１と接続される。即ち、電圧Ｖ＋は、ノードＮ１の電圧に相当する。一方で、電圧比較器１３０の−側の入力端子と、低電位ノード２２（スイッチング素子１０ａのエミッタ）との間には、直流電圧Ｖｔを出力する電圧源１３５が電気的に接続される。電圧源１３５は、直流電圧Ｖｔを可変に調整できるように構成されることが好ましい。ノードＮ１は「第１のノード」の一実施例に対応し、電圧比較器１３０の−側の出力端子は「第２のノード」の一実施例に対応する。又、スイッチング素子のＶｃｅは「電極間電圧」に対応し、検出回路１１０の抵抗素子１２１は「第１の抵抗素子」に対応する。

電流源１２０は、例えば、半導体装置１００Ａを構成するＩＣ上に形成された高耐圧を有するトランジスタをダイオード接続することによって構成することができる。図１の構成例では、電流源１２０は、中間電位ノード２３（スイッチング素子１０ａのコレクタ）とノードＮ１との間に接続される。抵抗素子１２１は、ノードＮ１及び低電位ノード（スイッチング素子１０ａのエミッタ）との間に接続される。抵抗素子１２１についても、半導体装置１００Ａを構成するＩＣ上に形成される。

電圧比較器１３０は、任意の回路構成を適用することが可能である。例えば、半導体装置１００Ａを構成するＩＣ上に形成された、トランジスタ及び抵抗素子等を用いて、電圧比較器１３０を構成することにより、電圧比較器１３０は、検出回路１１０と同様に、半導体装置１００Ａを構成するＩＣ上に搭載される。

一方で、電圧源１３５は半導体装置１００Ａ（ＩＣ）の外部に配置されてもよい。この場合には、電圧比較器１３０の−側の入力端子と電気的に接続された端子（図示せず）に対して、半導体装置１００Ａの外部から直流電圧Ｖｔが供給される。或いは、電圧源１３５として、半導体装置１００Ａ上のトランジスタ等を用いて、高電位Ｖｃｃを降圧した一定電圧を生成する回路を構成することも可能である。

上述の様に、オン状態のスイッチング素子（ＩＧＢＴ）が過電流状態に陥ると、オン状態であるにも関わらずＶｃｅが十分に下がりきらない不飽和状態となることが知られている。本実施の形態に係る半導体装置では、検出回路１１０及び電圧比較器１３０は、スイッチング素子１０ａ（ＩＧＢＴ）の不飽和状態を検出するように構成される。具体的には、制御信号ＳＩＮのＨレベル期間において、Ｖｃｅが判定電圧Ｖｔｈよりも高いときに、電圧比較器１３０が検出信号ＳａｂをＨレベルに設定すると、不飽和状態を検出することができる。判定電圧Ｖｔｈは、スイッチング素子１０ａの特性に照らして、不飽和状態の発生時におけるＶｃｅに対して、マージン分だけ低い電圧に設定される。一般的には、判定電圧Ｖｔｈは、１０（Ｖ）未満のレベルである。

図３には、検出回路１１０の電圧電流特性が示される。

図３を参照して、電流源１２０の出力電流Ｉａについて、スイッチング素子１０ａのＶｃｅが低い領域では、Ｉａ＝０である一方で、Ｖｃｅが高い領域では、飽和した一定値（Ｉａ＝Ｉ１）を示す。上述した判定電圧Ｖｔｈを含むＶｃｅ領域では、出力電流Ｉａは、電気抵抗値Ｒ１（抵抗素子１２１）の逆数に従った傾きに従い、Ｖｃｅに比例して変化する。

ここで、Ｖｃｅ＝Ｖｔｈであるときの電流源１２０の電圧及び電流をＶａ１及びＩａ１とすると、判定電圧Ｖｔｈと、電圧Ｖａ１及び電流Ｉａ１との間には、下記の式（１）に示す関係が成立する。

Ｖｔｈ＝Ｖａ１＋Ｒ１×Ｉａ１ …（１）
更に、直流電圧Ｖｔについて、式（１）での電流Ｉａ１を用いて、下記の式（２）となるように調整すると、Ｖｃｅ＞Ｖｔｈのときに、電圧比較器１３０の出力（検出信号Ｓａｂ）をＨレベルとすることができる。

Ｖｔ＝Ｒ１×Ｉａ１ …（２）
式（１），（２）より、判定電圧Ｖｔｈについて、下記の式（３）が成立する。

Ｖｔｈ＝Ｖａ１＋Ｖｔ …（３）
式（３）から、判定電圧Ｖｔｈは、抵抗素子１２１の電気抵抗値Ｒ１、及び、電圧源１３５からの直流電圧Ｖｔによって調整することができる。即ち、電圧異常の監視対象となるスイッチング素子１０ａの特性に合わせて、判定電圧Ｖｔｈを調整することが可能である。

図４及び図５には、実施の形態１に係る半導体装置の動作例が示される。図４には、スイッチング素子１０ａの正常動作時の波形例が示される。

図４を参照して、時刻ｔ０以前では、制御信号ＳＩＮがＬレベルに設定されているため、ローサイドのスイッチング素子１０ａはオフ状態である。このとき、通常はハイサイドのスイッチング素子１０ｂがオンしているので、Ｖｃｅ＝Ｖｃｃであるため、Ｖｃｅ＞Ｖｔｈである。検出回路１１０では、図３で説明した様に、Ｉａ＝Ｉ１である。又、電圧比較器１３０では、Ｖｃｅ＞Ｖｔｈに対応して、Ｖ＋＞Ｖ−となるので、スイッチング素子１０ａのオフ時には、検出信号ＳａｂはＨレベルである。

時刻ｔ０において、制御信号ＳＩＮがＬレベルからＨレベルに変化すると、スイッチング素子１０ａがターンオンする。具体的には、駆動回路１５０が出力するゲート信号ＳＯＵＴがＨレベルに変化するのに応じて、スイッチング素子１０ａのゲート電圧が上昇する。これにより、スイッチング素子１０ａでは、Ｖｃｅが低下するとともにコレクタ−エミッタ間電流が流れ始める。

スイッチング素子１０ａの正常なオン状態では、不飽和状態が発生することなく、Ｖｃｅはゼロ近傍の電圧まで低下して、正常なコレクタ−エミッタ間電流が発生する。即ち、Ｖｃｅは判定電圧Ｖｔｈよりも低下する。

このようなＶｃｅの低下に応じて、検出回路１１０では、電流源１２０の出力電流Ｉａ＝０となり、電圧比較器１３０では、Ｖ＋＜Ｖ−となる。この結果、検出信号ＳａｂはＬレベルに変化する。

時刻ｔ１において、制御信号ＳＩＮがＨレベルからＬレベルに変化すると、スイッチング素子１０ａはターンオフする。これにより、Ｖｃｅ、Ｉａ、Ｖ＋、及び、検出信号Ｓａｂは、時刻ｔ０以前の状態に戻る。このように、スイッチング素子１０ａの正常なオン状態では、制御信号ＳＩＮがＨレベルに変化すると、検出信号ＳａｂがＬレベルとなる。

一方で、図５には、スイッチング素子１０ａに不飽和状態が発生したときの動作例が示される。図５を参照して、図４と同様に、時刻ｔ０において、制御信号ＳＩＮがＬレベルからＨレベルに変化することにより、スイッチング素子１０ａがターンオンする。

しかしながら、図５では、スイッチング素子１０ａにおいて、コレクタ−エミッタ電流が過大（過電流状態）であることによる不飽和状態が発生するため、Ｖｃｅが図４のように低下しない異常が生じる。このような電圧異常により、Ｖｃｅ＞Ｖｔｈであるため、図３の特性に従った出力電流Ｉａに応じて、Ｖ＋＞Ｖ−が維持される。この結果、図４とは異なり、制御信号ＳＩＮがＨレベルに変化しても、検出信号ＳａｂがＨレベルに維持される。

従って、実施の形態１に係る半導体装置１００Ａでは、検出回路１１０及び電圧比較器１３０により発生される検出信号Ｓａｂに基づき、スイッチング素子１０ａのオン期間における不飽和状態の発生を検出することが可能である。

又、検出回路１１０は、スイッチング素子１０ａのオフ時において、高電位Ｖｃｃが伝達された状態の中間電位ノード２３と、低電位ノード２２との間の絶縁を、電流源１２０（例えば、ダイオード接続された高耐圧の電界効果トランジスタ）によって確保することができる。即ち、駆動回路１５０を含む半導体装置１００Ａを構成するＩＣ上に形成された素子（例えば、上記の高耐圧の電界効果トランジスタ）を用いて、特許文献１の様なＩＣの外付け素子を用いることなく、検出回路１１０の絶縁を確保することが可能となる。

再び図２を参照して、半導体装置１００Ａは、図１と同様の回路構成により、ハイサイドのスイッチング素子１０ｂに適用することが可能である。図２の回路構成は、図１での中間電位ノード２３を高電位ノード２１とし、低電位ノード２２を中間電位ノード２３としたものに相当する。

図２において、検出回路１１０は、高電位ノード２１及び中間電位ノード２３の間、即ち、スイッチング素子１０ｂのコレクタ及びエミッタ間に接続されることで、ハイサイドのスイッチング素子１０ｂのＶｃｅを検出することができる。即ち、電流源１２０の出力電流Ｉａは、スイッチング素子１０ｂのＶｃｅに対して、図３と同様の特性を有する。

電圧比較器１３０において、＋側の入力端子は、図１と同様に検出回路１１０のノードＮ１と接続される。一方で、電圧源１３５は、中間電位ノード２３と、電圧比較器１３０の−側の入力端子との間に電気的に接続される。上述の様に、電圧源１３５は、半導体装置１００Ａの外部から直流電圧Ｖｔを入力することも可能である。

図２に示された半導体装置１００Ａについても、スイッチング素子１０ｂのオンオフ制御のための制御信号ＳＩＮの変化に対して、図４及び図５で説明したように動作する。即ち、半導体装置１００Ａは、ローサイドのスイッチング素子１０ａ及びハイサイドのスイッチング素子１０ｂの両方に対して、同じ回路構成で適用することが可能である。

実施の形態２．
実施の形態２では不飽和状態を検出するための判定電圧を容易に調整するための回路構成を説明する。

図６は、実施の形態２に係る半導体装置の構成を説明する第１の回路図である。

図６を参照して、実施の形態２に係る半導体装置１００Ｂは、実施の形態１に係る半導体装置１００Ａと比較して、検出回路１１０の構成が異なる。具体的には、実施の形態２では、検出回路１１０は、図１の構成と比較して、中間電位ノード２３及びノードＮ１の間に、電流源１２０と直列接続される抵抗素子１２２を更に有する。抵抗素子１２２についても、トリミング等によって電気抵抗値Ｒ２を可変調整できることが好ましい。半導体装置１００Ｂのその他の部分の構成は、半導体装置１００Ａと同様である。抵抗素子１２２は「第２の抵抗素子」に対応する。

実施の形態２の検出回路１１０では、抵抗素子１２２（電気抵抗値Ｒ２）の追加により、上述の式（１）は、下記の式（４）に変形される。

Ｖｔｈ＝Ｖａ１＋（Ｒ１＋Ｒ２）×Ｉａ１ …（４）
又、実施の形態２においても、Ｖｃｅ＝Ｖｔｈであるときの電流源１２０の電流Ｉａ１を用いて、式（２）に示した様に、Ｖｔ＝Ｒ１×Ｉａ１とすると、判定電圧Ｖｔｈについて、下記の式（５）が成立する。

Ｖｔｈ＝Ｖａ１＋Ｖｔ・（Ｒ１＋Ｒ２）／Ｒ１ …（５）
実施の形態２では、式（５）で示された判定電圧Ｖｔｈに対して、Ｖｃｅ＞ＶｔｈのときにはＳａｂ＝Ｈレベルとなる一方で、Ｖｃｅ≦Ｖｔｈのときには、Ｓａｂ＝Ｌレベルとなる。式（５）から理解されるように、実施の形態２では、電圧源１３５の直流電圧Ｖｔ、並びに、抵抗素子１２１及び１２２の電気抵抗値Ｒ１及びＲ２によって、判定電圧Ｖｔｈを調整することが可能である。

実施の形態２に係る半導体装置１００Ｂの動作は、判定電圧Ｖｔｈの設定以外は、半導体装置１００Ａと同様である。このため、実施の形態２に係る半導体装置１００Ｂでは、実施の形態１に係る半導体装置１００Ａの効果に加えて、判定電圧Ｖｔｈの調整が容易となる。

図７には、実施の形態２に係る半導体装置１００Ｂをハイサイドのスイッチング素子１０ｂに適用したときの回路構成が示される。

図７を参照して、実施の形態２に係る半導体装置１００Ｂについても、図６と同様の回路構成により、ハイサイドのスイッチング素子１０ｂに適用することが可能である。図７の回路構成は、図６での中間電位ノード２３を高電位ノード２１とし、低電位ノード２２を中間電位ノード２３としたものに相当する。

図７においては、ハイサイドのスイッチング素子１０ｂのＶｃｅと、判定電圧Ｖｔｈとの比較によって、スイッチング素子１０ｂの不飽和状態を検出することが可能である。判定電圧Ｖｔｈは、図６と同様に、電圧源１３５の直流電圧Ｖｔ、並びに、抵抗素子１２１及び１２２の電気抵抗値Ｒ１及びＲ２によって調整することができる。

即ち、半導体装置１００Ｂについても、ローサイドのスイッチング素子１０ａ及びハイサイドのスイッチング素子１０ｂの両方に対して、同じ回路構成で適用することが可能である。尚、実施の形態２では、図６及び図７において、直列接続された電流源１２０及び抵抗素子１２２の接続順を入れ替えることも可能である。

実施の形態３．
実施の形態３では、検出回路１１０の電流源１２０の好ましい構成例を説明する。

図８は、実施の形態３に係る半導体装置の構成を説明する回路図である。

図８を参照して、実施の形態３に係る半導体装置１００Ｃは、実施の形態２に係る半導体装置１００Ｂの検出回路１１０に含まれる電流源１２０の構成例を示すものである。

具体的には、実施の形態３では、検出回路１１０の電流源１２０は、カレントミラー回路１２５及び１２６を含む。図８のその他の構成は、実施の形態２（図６）と同様であるので、詳細な説明は繰り返さない。即ち、半導体装置１００Ｃにおける検出信号Ｓａｂは、実施の形態２に係る半導体装置１００Ｂと同様に生成されるので、Ｖｃｅ＞Ｖｔｈの発生、即ち、スイッチング素子１０ａの不飽和状態の発生を、実施の形態２と同様に検出することができる。

更に、実施の形態３によれば、カレントミラー回路を用いて電流源１２０を構成することによって出力電流Ｉａが安定化するので、Ｖｃｅ＞Ｖｔｈの検出精度を高めることが可能となる。又、以下で説明する、カレントミラー回路１２５，１２６の構成素子（トランジスタ及び抵抗素子）についても、電圧比較器１３０及び駆動回路１５０と同様に、半導体装置１００Ｃを構成するＩＣ上に形成される。

図９には、図８に示されたカレントミラー回路１２５，１２６の好ましい構成例が示される。

図９を参照して、電流源１２０は、カレントミラー回路１２５を構成するトランジスタＴ１〜Ｔ３と、カレントミラー回路１２６を構成するトランジスタＴ４〜Ｔ６と、抵抗素子１２３とを有する。

カレントミラー回路１２５において、トランジスタＴ１は、中間電位ノード２３（スイッチング素子１０ａのコレクタ）及びノードＮ２の間に接続され、トランジスタＴ２は、中間電位ノード２３及びノードＮ３の間に接続される。トランジスタＴ３は、ノードＮ２及び抵抗素子１２１の間に接続される。トランジスタＴ１及びＴ２のゲートは、ノードＮ２と接続され、トランジスタＴ３のゲートは、ノードＮ３と接続される。

カレントミラー回路１２６において、トランジスタＴ４は、ノードＮ３及びノードＮ４の間に接続され、トランジスタＴ５は、ノードＮ４及び低電位ノード２２の間に接続される。トランジスタＴ５は、ノードＮ５及び低電位ノード２２（スイッチング素子１０ａのエミッタ）の間に接続される。トランジスタＴ５及びＴ６のゲートは、ノードＮ４と接続される。トランジスタＴ４のゲートは、抵抗素子１２３（電気抵抗値Ｒ３）を介して高電位ノード２１と接続されたノードＮ５と接続される。

図９の構成例では、カレントミラー回路１２５及び１２６がウィルソン型のカレンミラー回路によって構成されることで、電流源１２０の出力電流Ｉａの精度を向上することができる。この結果、判定電圧Ｖｔｈの設定精度が向上することで、Ｖｃｅ＞Ｖｔｈ、即ち、スイッチング素子の不飽和状態の検出精度を向上することができる。

図９の構成例では、トランジスタＴ３及びＴ４を高耐圧トランジスタで構成することにより、検出回路１１０の絶縁を確保することが可能である。

尚、図７に示された半導体装置１００Ｂにおいて、電流源１２０を図８及び図９で説明したように構成することも可能である。即ち、実施の形態３に係る半導体装置１００Ｃについても、ローサイドのスイッチング素子１０ａ及びハイサイドのスイッチング素子１０ｂの両方に対して、同じ回路構成で適用することが可能である。

又、実施の形態３に係る半導体装置は、又、実施の形態１（図１及び図２）の半導体装置１００Ａにおいて、電流源１２０を図８及び図９で説明したカレントミラー回路で構成とすることによって実現することも可能である。

実施の形態４．
実施の形態４では、実施の形態１〜３で説明した、スイッチング素子の不飽和状態の検出に応じた保護回路の適用について説明する。

図１０は、実施の形態４に係る半導体装置が備える保護回路１８０の構成例を説明する回路図である。実施の形態４に係る半導体装置は、実施の形態１〜３に係る半導体装置１００Ａ〜１００Ｃにおいて、制御信号ＳＩＮが保護回路１８０を経由して、駆動回路１５０へ入力される構成を有する。

図１０を参照して、保護回路１８０は、遅延回路１８１と、ＮＡＮＤゲート１８２と、ＡＮＤゲート１８３とを有する。

遅延回路１８１は、制御信号ＳＩＮに遅延時間Ｔｄを付与した遅延信号Ｓ１を出力する。ＮＡＮＤゲート１８２は、電圧比較器１３０が出力する検出信号Ｓａｂと、遅延信号Ｓ１とのＮＡＮＤ演算結果に従う、信号Ｓ２を出力する。遅延回路１８１は、例えば、直列接続された複数個（偶数個）のインバータ（ＮＯＴゲート）によって構成することができる。

ＡＮＤゲート１８３は、遅延回路１８１を通過していない制御信号ＳＩＮと、信号Ｓ２とのＡＮＤ演算結果に従い、駆動回路１５０へ入力される制御信号Ｓ３を生成する。駆動回路１５０は、制御信号Ｓ３に従って、ゲート信号ＳＯＵＴを生成する。

次に、図１１及び図１２を用いて、実施の形態４に係る半導体装置の動作例を説明する。図１１には、図４と同様に、正常動作時の波形例が示される。

図１１を参照して、図４と同様に時刻ｔ０において、制御信号ＳＩＮがＬレベルからＨレベルに変化すると、図４と同様に、Ｖｃｅ，Ｉａ，Ｖ＋、及び、検出信号Ｓａｂが変化する。上述のように、正常動作時には、Ｖｃｅの低下に応じて、検出信号Ｓａｂは、ＨレベルからＬレベルへ変化する。

遅延信号Ｓ１は、時刻ｔ０から遅延回路１８１によって付与された遅延時間Ｔｄが経過した時刻ｔｘにおいて、ＬレベルからＨレベルに変化する。遅延時間Ｔｄは、正常動作時において、ターンオンの開始（時刻ｔ０）から検出信号ＳａｂがＬレベルに変化するまでに要する回路動作時間よりも長くなるように予め定められる。

ＮＡＮＤゲート１８２が出力する信号Ｓ２は、時刻ｔ０〜ｔｘの間、遅延信号Ｓ１がＬレベルに止まることにより、Ｈレベルに維持される。更に、時刻ｔｘ〜ｔ１では、検出信号ＳａｂがＬレベルに設定されることにより、信号Ｓ２はＨレベルに維持される。

従って、正常動作時には、ＡＮＤゲート１８３に入力される信号Ｓ２は、常にＨレベルに維持される。従って、駆動回路１５０へ入力される制御信号Ｓ３は、制御信号ＳＩＮと同様の波形を有することになる。この結果、スイッチング素子１０ａ，１０ｂは、実施の形態４に係る半導体装置の駆動回路１５０からのゲート信号ＳＯＵＴによって、制御信号ＳＩＮに応じてオン及びオフされる。

一方で、図１２には、図５と同様に、スイッチング素子１０ａに不飽和状態が発生したときの動作例が示される。

図１２を参照して、図５及び図１１と同様に、時刻ｔ０において、制御信号ＳＩＮがＬレベルからＨレベルに変化する。又、遅延信号Ｓ１の波形は、図１１（正常動作時）と同様である。このため、信号Ｓ２は、遅延信号Ｓ１がＨレベルに変化する時刻ｔｘまでの間、Ｌレベルに維持される。

従って、少なくとも時刻ｔｘまでの間、駆動回路１５０に入力される制御信号Ｓ３は、制御信号ＳＩＮと同様であるので、図１１と同様にスイッチング素子１０ａ，１０ｂがターンオンする。

スイッチング素子１０ａ，１０ｂでの不飽和状態の発生時における、Ｖｃｅ、Ｉａ，Ｖ＋、及び、検出信号Ｓａｂの挙動は、図５と同様である。即ち、検出信号Ｓａｂは、制御信号ＳＩＮのＨレベル期間を通じて、Ｈレベルに維持される。

この結果、時刻ｔｘ以降では、ＮＡＮＤゲート１８２から出力される信号Ｓ２がＬレベルに変化する。これに応じて、ＡＮＤゲート１８３から出力される制御信号Ｓ３がＬレベルに設定されるのに応じて、スイッチング素子１０ａ，１０ｂは、不飽和状態の検出に応じて、強制遮断（オフ）される。これにより、スイッチング素子１０ａ，１０ｂを過電流から保護することができる。

このように、実施の形態４に係る半導体装置によれば、実施の形態１〜３の半導体装置の効果に加えて、不飽和状態の検出に応じてスイッチング素子を自動的に遮断する保護機能を実現することができる。

尚、保護回路１８０は、半導体装置１００Ａ〜１００Ｃを構成するＩＣ上に形成されたトランジスタを用いた論理回路、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路によって構成することが可能である。これにより、検出回路１１０、電圧比較器１３０、及び、駆動回路１５０と同一の集積回路上に、保護回路１８０を搭載することができる。或いは、保護回路１８０に相当する機能を半導体装置（ＩＣ）の外部に設けて、制御信号Ｓ３に相当する信号を、半導体装置の外部から駆動回路１５０へ入力することも可能である。

本実施の形態では、スイッチング素子１０ａ，１０ｂとしてＩＧＢＴを例示したが、アーム構成のハイサイド及びローサイドに用いられた、ＩＧＢＴ以外のスイッチング素子に対しても実施の形態１〜４に係る半導体装置を適用することにより、絶縁を確保した上で、オン時に正電極及び負電極の間に電圧が発生する異常を検知することが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１０ａ，１０ｂ スイッチング素子、２１ 高電位ノード、２２ 低電位ノード、２３ 中間電位ノード、１００Ａ〜１００Ｃ 半導体装置、１１０ 検出回路、１２０ 電流源、１２１〜１２３ 抵抗素子、１２５，１２６ カレントミラー回路、１３０ 電圧比較器、１３５ 電圧源、１５０ 駆動回路、１８０ 保護回路、１８１ 遅延回路、ＧＮＤ 低電位、ＩＣ 駆動、Ｉａ 出力電流（電流源）、Ｉａ１ 電流、ＳＩＮ 制御信号、ＳＯＵＴ ゲート信号、Ｓａｂ 検出信号、Ｔｄ 遅延時間、Ｖｃｃ 高電位、Ｖｔ 直流電圧、Ｖｔｈ 判定電圧。

Claims (7)

1. 半導体装置であって、
   半導体スイッチング素子の正電極及び負電極の間に接続された検出回路を備え、
   前記検出回路は、
   前記正電極及び前記負電極の間に第１のノードを介して直列接続された、電流源、及び、第１の電気抵抗値を有する第１の抵抗素子を含み、
   前記半導体装置は、
   第２のノードに入力された直流電圧と、前記第１のノードの電圧との比較結果を出力する電圧比較器を更に備え、
   前記直流電圧及び前記第１の電気抵抗値は、前記正電極及び前記負電極の間の電極間電圧が予め定められた判定電圧よりも高いときに、前記第１のノードの電圧が前記直流電圧よりも高くなるように定められ、
   前記検出回路及び前記電圧比較器は、同じ集積回路上に搭載される、半導体装置。
2. 前記検出回路は、
   前記正電極及び前記第１のノードの間に前記電流源と直列に接続された第２の抵抗素子を更に含み、
   前記第２の抵抗素子は、第２の電気抵抗値を有し、
   前記第１及び第２の電気抵抗値並びに前記直流電圧は、前記電極間電圧が前記判定電圧よりも高いときに、前記第１のノードの電圧が前記直流電圧よりも高くなるように定められる、請求項１記載の半導体装置。
3. 前記電流源は、ダイオード接続された電界効果トランジスタを有する、請求項１又は２に記載の半導体装置。
4. 前記電流源は、カレントミラー回路を構成する複数の電界効果トランジスタを有する、請求項１又は２に記載の半導体装置。
5. 前記半導体スイッチング素子の制御電極を駆動する駆動回路を更に備え、
   前記駆動回路は、前記検出回路及び前記電圧比較器と同一の前記集積回路上に搭載される、請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記半導体スイッチング素子のオンオフを制御するための第１の制御信号と、前記電圧比較器の出力信号とを受けて、前記駆動回路に対して第２の制御信号を出力する保護回路を更に備え、
   前記第２の制御信号は、前記第１の制御信号が前記半導体スイッチング素子のオフを指示する第１のレベルからオンを指示する第２のレベルに変化しても、前記電極間電圧が前記判定電圧よりも低下しないときには、前記半導体スイッチング素子のオフを前記駆動回路に指示するように生成される、請求項５記載の半導体装置。
7. 前記保護回路は、前記駆動回路と同一の前記集積回路上に搭載される、請求項６記載の半導体装置。
   

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