JP2021082807A - 半導体構造体、それを含むトランジスタ、及び該トランジスタの製造方法 - Google Patents

半導体構造体、それを含むトランジスタ、及び該トランジスタの製造方法 Download PDF

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永煥 朴
鍾燮 金
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鍾燮 金
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Abstract

【課題】半導体構造体、それを含むトランジスタ、及び該トランジスタの製造方法を提供する。【解決手段】半導体構造体は、基板と、基板と第１方向に離隔配置された１以上のマスク層と、基板とマスク層との間に配置された第１導電型の第１半導体領域と、マスク層上に配置された第２導電型の第２半導体領域と、第１半導体領域上に配置されたものであり、第１方向と異なる第２方向に沿ってＰＮ接合構造が形成されるように、第２半導体領域と接するように形成された第１導電型の第３半導体領域と、を含み、これにより、該半導体構造体は、垂直型パワー素子に適用され、耐電圧性能を高め、オン抵抗を低くすることができる。【選択図】図１

Description

本発明は、半導体構造体、それを含むトランジスタ、及び該トランジスタの製造方法に関する。
主電源を供給され、多数の素子に必要な電圧に変換したり分配したりする電力変換システムにおいて、電力スイッチング素子の役割が重要である。該電力スイッチング素子は、例えば、ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）のように、シリコン、ＧａＮ、ＳｉＣのような半導体材料を基盤とするトランジスタによっても具現される。そのような電力スイッチング素子は、高い降伏電圧（ｈｉｇｈ ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）を有することが要求され、オン抵抗の低減、高集積化、迅速なスイッチング特性を得るために、多くの研究が進められている。
現在、多くのメーカー及び学界で開発中である垂直型ＧａＮパワー素子（ｐｏｗｅｒ ｄｅｖｉｃｅ）は、垂直型チャネル（ｖｅｒｔｉｃａｌ ｃｈａｎｎｅｌ）、ドリフト領域（ｄｒｉｆｔ ｒｅｇｉｏｎ）を作るために、一般的に、ｎ型ドーピングされたＧａＮエピタキシャル層を使用する。その場合、素子が耐えることができる電圧を高くするためには、チャネル長が長くならなければならない。しかし、チャネルが長くなる場合、オン抵抗が大きくなる問題がある。また、チャネル長を長くするためには、ＧａＮエピタキシャル層を厚く形成しなければならないが、異種基板上に厚いＧａＮを成長させる場合、格子定数差により、反り、欠陥、破損などが発生し、同種のＧａＮ基板を使用する場合、価格が非常に高く、ウェーハサイズが小さく、量産性が低い。
本発明がなそうとする課題は、垂直型パワー素子に適用されうる半導体構造体を提供することである。
本発明がなそうとする課題は、また、前記半導体構造体を活用し、オン抵抗を低くし、耐電圧が改善される垂直型パワー素子を提供することである。
一類型によれば、基板と、前記基板と第１方向に離隔配置された１以上のマスク層と、前記基板と前記マスク層との間に配置された第１導電型の第１半導体領域と、前記マスク層上に配置された第２導電型の第２半導体領域と、前記第１半導体領域上に配置されたものであり、前記第１方向と異なる第２方向に沿ってＰＮ接合構造が形成されるように、前記第２半導体領域と接するように形成された前記第１導電型の第３半導体領域と、を含む半導体構造体が提供される。
前記第３半導体領域は、前記第１半導体領域において、前記マスク層が配置されていない表面から前記第１方向に延長され、前記マスク層の上部領域に延長された形状を有することができる。
前記第２半導体領域は、前記マスク層と接するようにも形成される。
前記マスク層は、半導体の成長を抑制する絶縁物質からもなる。
前記半導体構造体は、前記基板と前記第１半導体領域との間に配置され、前記第１半導体領域より高濃度にドーピングされた高濃度層をさらに含んでもよい。
前記第１半導体領域、前記第２半導体領域、前記第３半導体領域は、ＩＩＩ−Ｖ族化合物半導体を含み、ＩＩＩ族は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のうち少なくとも一つの元素を含み、Ｖ族は、窒素元素を含んでもよい。
前記第１半導体領域と前記第３半導体領域は、同じ組成の化合物半導体からもなる。
また、一類型によれば、ドレイン電極と、前記ドレイン電極と第１方向に離隔配置された１以上のマスク層と、前記ドレイン電極と前記マスク層との間に配置された第１導電型の第１ドリフト領域と、前記マスク層上に配置された第２導電型のチャネル領域と、前記第１ドリフト領域上に配置されたものであり、前記第１方向と異なる第２方向に沿ってＰＮ接合構造が形成されるように、前記チャネル領域と接するように形成された第２ドリフト領域と、前記チャネル領域上に配置されたソース電極と、前記第２ドリフト領域上に配置されたゲート電極と、を含むトランジスタが提供される。
前記チャネル領域は、前記第１ドリフト領域において、前記マスク層が配置されていない表面から前記第１方向に延長され、前記マスク層の上部領域に延長された形状でもある。
前記チャネル領域は、前記マスク層と接するようにも形成される。
前記マスク層は、半導体の成長を抑制する絶縁物質からもなる。
前記ドレイン電極と前記第１ドリフト領域との間に配置され、第１導電型のドーパントが高濃度にドーピングされたドレイン領域をさらに含んでもよい。
前記ドレイン領域は、前記第１ドリフト領域に直接接触するようにも形成される。
前記第１ドリフト領域、前記チャネル領域、前記第２ドリフト領域は、ＩＩＩ−Ｖ族化合物半導体を含み、ＩＩＩ族は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のうち少なくとも一つの元素を含み、Ｖ族は、窒素元素を含んでもよい。
前記ソース電極は、前記チャネル領域に直接接触するようにも形成される。
前記トランジスタは、前記チャネル領域と前記ソース電極との間に配置され、第１導電型のドーパントが高濃度にドーピングされたソース領域をさらに含んでもよい。
前記ソース電極は、一端の領域が前記ソース領域を貫通し、前記チャネル領域に直接接触する形状を有することができる。
前記ソース電極は、一端の領域が前記ソース領域を貫通し、前記チャネル領域の内部に延長された形状を有することができる。
前記ゲート電極は、前記チャネル領域と前記第２ドリフト領域とに隣接するように配置され、前記ゲート電極が、前記チャネル領域、前記第２ドリフト領域と絶縁されるように、前記ゲート電極を取り囲むゲート絶縁膜がさらに具備されてもよい。
前記トランジスタは、前記第２ドリフト領域と前記ソース電極との間に配置され、前記第２ドリフト領域をなす半導体物質と異なる組成の半導体物質からなり、前記第２ドリフト領域に二次元電子ガス（２ＤＥＧ）層を誘導する二次元電子ガス誘導層をさらに含んでもよい。
前記ソース電極は、一端の領域が前記二次元電子ガス誘導層を貫通し、前記チャネル領域と直接接触する形状を有することができる。
前記ソース電極は、一端の領域が前記二次元電子ガス誘導層を貫通し、前記チャネル領域の内部に延長された形状を有することができる。
前記第２ドリフト領域の厚みが前記第１ドリフト領域の厚みよりも厚い。
また、一類型によれば、基板上に、第１導電型の第１ドリフト領域を形成する段階と、前記第１ドリフト領域上に１以上のマスク層を形成する段階と、前記第１ドリフト領域において、前記マスク層で覆われていない表面から半導体を成長させ、第２ドリフト領域を形成する段階と、前記マスク層上に第２導電型のチャネル領域を形成する段階と、前記チャネル領域上にソース電極を形成する段階と、前記第２ドリフト領域上にゲート電極を形成する段階と、前記第１ドリフト領域下部にドレイン電極を形成する段階と、を含むトランジスタ製造方法が提供される。
前記製造方法は、前記基板上に前記第１ドリフト領域を形成する前、前記基板上に、前記第１導電型のドーパントが高濃度にドーピングされたドレイン領域を形成する段階をさらに含んでもよい。
前記第１ドリフト領域を形成する段階は、前記ドレイン領域を、前記第１ドリフト領域に直接接触させもする。
前記チャネル領域を形成する段階は、前記マスク層において、前記第１ドリフト領域で覆われていない表面全体が前記チャネル領域によっても覆われる。
前記ソース電極を形成する段階は、前記ソース電極を、前記チャネル領域に直接接触させもする。
前述のトランジスタは、水平方向のＰＮ接合構造を含む垂直型トランジスタであり、耐電圧を高めながらも、トランジスタのオン抵抗（Ｒｏｎ）を効果的に低くすることができる。
従って、前述のトランジスタは、多種の高電力パワー素子にも適用される。
一実施形態による半導体構造体の概略的な構造を示す断面図である。 一実施形態によるトランジスタの概略的な構造を示す断面図である。 図２のトランジスタが、オン（ＯＮ）になった状態における空乏領域の変化を示した図面である。 図２のトランジスタが、オフ（ＯＦＦ）になった状態における空乏領域の変化を示した図面である。 他の実施形態によるトランジスタの概略的な構造を示す断面図である。 さらに他の実施形態によるトランジスタの概略的な構造を示す断面図である。 一実施形態によるトランジスタを製造する方法について説明する図面である。 一実施形態によるトランジスタを製造する方法について説明する図面である。 一実施形態によるトランジスタを製造する方法について説明する図面である。 一実施形態によるトランジスタを製造する方法について説明する図面である。 一実施形態によるトランジスタを製造する方法について説明する図面である。 一実施形態によるトランジスタを製造する方法について説明する図面である。 一実施形態によるトランジスタを製造する方法について説明する図面である。 一実施形態によるトランジスタを製造する方法について説明する図面である。 一実施形態によるトランジスタを製造する方法について説明する図面である。 他の実施形態によるトランジスタを製造する方法について説明する図面である。 他の実施形態によるトランジスタを製造する方法について説明する図面である。 他の実施形態によるトランジスタを製造する方法について説明する図面である。 他の実施形態によるトランジスタを製造する方法について説明する図面である。 他の実施形態によるトランジスタを製造する方法について説明する図面である。 他の実施形態によるトランジスタを製造する方法について説明する図面である。 他の実施形態によるトランジスタの概略的な構造を示す断面図である。 他の実施形態によるトランジスタの概略的な構造を示す断面図である。 一実施形態による電子装置の概略的な構成を示す構成図である。
以下、添付図面を参照し、本実施形態について詳細に説明する。説明される実施形態は、ただ例示的なものに過ぎず、そのような実施形態から、多様な変形が可能である。以下の図面において、同一参照符号は、同一構成要素を指し、図面上において、各構成要素の大きさは、説明の明瞭さと便宜さとから誇張されている。
以下において、「上部」または「上」と記載されたところは、接触して真上にあるものだけではなく、非接触で上にあるものも含んでもよい。
第１、第２のような用語は、多様な構成要素についての説明にも使用されるが、１つの構成要素を他の構成要素から区別する目的のみに使用される。そのような用語は、構成要素の物質または構造が異なることを限定するものではない。
単数の表現は、文脈上明白に異なって意味しない限り、複数の表現を含む。また、ある部分がある構成要素を「含む」とするとき、それは、特別に反対となる記載がない限り、他の構成要素を除くものではなく、他の構成要素をさらに含んでもよいということを意味する。
また、明細書に記載された「…部」、「モジュール」のような用語は、少なくとも１つの機能や動作を処理する単位を意味し、それらは、ハードウェアまたはソフトウェアによって具現されるか、あるいはハードウェアとソフトウェアとの結合によっても具現される。
「前記」という用語、及びそれと類似した指示用語の使用は、単数及び複数のいずれにも該当するのである。
方法を構成する段階は、説明された順序通りに遂行されなければならないという明白な言及がなければ、適切な順序によっても遂行される。また、全ての例示的な用語（例えば、など）の使用は、単に技術的思想を詳細に説明するためのものであり、特許請求の範囲によって限定されない以上、そのような用語によって権利範囲が限定されるものではない。
図１は、一実施形態による半導体構造体の概略的な構造を示す断面図である。
図１を参照すれば、半導体構造体１００は、基板ＳＵＢ、基板ＳＵＢ上に形成された第１半導体領域１１、第１半導体領域１１上に配置された１以上のマスク層１３、マスク層１３上に形成された第２半導体領域１４、第１半導体領域１１上に形成された第３半導体領域１２を含む。また、基板ＳＵＢと第１半導体領域１１との間には、バッファ層５がさらに具備されてもよい。
基板ＳＵＢとしては、サファイア（Ａｌ２Ｏ３）基板、シリコン（Ｓｉ）基板、シリコンカーバイド（ＳｉＣ）基板、金属基板、ＧａＮ基板などが使用されてもよい。
バッファ層５は、基板ＳＵＢと、第１半導体領域１１をなす半導体物質との格子定数不一致、熱膨脹係数不一致などによる欠陥（ｄｅｆｅｃｔ）、亀裂、ストレスなどの発生を緩和させ、良好な品質に半導体層を具現するために導入するものである。
例えば、基板ＳＵＢがシリコン基板であり、第１半導体領域１１がＧａＮを含む場合、シリコン基板上に直接ＧａＮ薄膜を成長させれば、ＳｉとＧａＮとの熱膨脹係数差により、冷却中、窒化物半導体薄膜に熱引張り応力（ｔｈｅｒｍａｌ ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）が生成され、それにより、基板ＳＵＢに反りが発生し得る。また、熱引張り応力が臨界点を超えれば、クラックが発生することにもなる。また、格子定数差による欠陥が発生することにもなる。
バッファ層５は、単層に図示されているが、それに限定されるものではなく、複数層の構成を有することができる。バッファ層５の材質と構造は、基板ＳＵＢの材質、及び第１半導体領域１１に使用される半導体物質を考慮しても定められる。
第１半導体領域１１は、第１導電型のドーパントによってドーピングされた半導体層でもある。第１導電型は、ｎ型であり得る。第１半導体領域１１は、ＩＩＩ−Ｖ族化合物半導体を含んでもよい。第１半導体領域１１は、ＩＩＩ族元素であり、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のうち少なくとも１つの元素を採用し、Ｖ族は、窒素元素を採用する窒化物半導体を含んでもよい。第１半導体領域１１は、ｎ型のＧａＮを含んでもよい。
マスク層１３は、第１半導体領域１１上に形成される。マスク層１３は、半導体の成長を抑制する絶縁物質を含んでもよく、例えば、多種の酸化物、窒化物を含んでもよい。マスク層１３は、ＳｉＯ２またはＳｉＮｘを含んでもよい。
マスク層１３は、基板ＳＵＢから第１方向（Ｚ方向）に離隔配置され、第１半導体領域１１表面の一部を覆い、第１半導体領域１１上部に、第１方向と異なる第２方向に沿ってＰＮ接合構造を形成するために設けられる。第２方向は、Ｘ方向でもある。マスク層１３に覆われていない第１半導体領域１１の表面から半導体を成長させ、次に、マスク層１３上に半導体を成長させることにより、所定の所望構造の半導体構造を形成することができる。マスク層１３は、二つと図示されているが、それは例示的であり、１つ、または多様な複数個にも設定される。
第２半導体領域１４は、マスク層１３上に配置される。第２半導体領域１４は、第２導電型のドーパントによってドーピングされた半導体層でもある。第２導電型は、ｐ型であり得る。第２半導体領域１４は、ＩＩＩ−Ｖ族化合物半導体を含んでもよい。第２半導体領域１４は、ＩＩＩ族元素として、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のうち少なくとも１つの元素を採用し、Ｖ族は、窒素元素を採用する窒化物半導体を含んでもよい。第２半導体領域１４は、ｐ型のＧａＮを含んでもよい。
第３半導体領域１２は、第１半導体領域１１上に配置される。第３半導体領域１２は、第１半導体領域１１と同一に、第１導電型のドーパントによってドーピングされた半導体層でもある。第１導電型は、ｎ型であり得る。第３半導体領域１２は、第１半導体領域１１と同一組成の半導体を含んでもよい。第３半導体領域１２は、ＩＩＩ−Ｖ族化合物半導体を含んでもよい。第３半導体領域１２は、ＩＩＩ族元素として、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のうち少なくとも１つの元素を採用し、Ｖ族は、窒素元素を採用する窒化物半導体を含んでもよい。第３半導体領域１２は、ｎ型のＧａＮを含んでもよい。
第３半導体領域１２は、図示されているように、第１半導体領域１１において、マスク層１３が配置されていない表面から第１方向（Ｚ方向）に延長され、また、マスク層１３の上部領域にも延長された形状でもある。第１半導体領域１１において、マスク層１３が配置されていない表面から半導体を成長させるとき、成長方向である第１方向だけではなく、それと平行な第２方向にも成長が共になされるためである。それにより、マスク層１３において、その上部に斜めに境界面ＢＳが形成され、該境界面ＢＳがＰＮ接合面になる。ただし、図示された形状は、例示的であり、境界面ＢＳは、マスク層１３に対して、さらに緩やかであったり、さらに急であったりする傾斜をなし得る。
第３半導体領域１２の厚みｔ２は、第１半導体領域１１の厚みｔ１よりも厚い。そのような厚み設定は、半導体構造体１００が、例えば、垂直型トランジスタに採用されるとき、前述のＰＮ接合面による耐電圧上昇効果をより高めるためのものであり、それについては、図２、図３Ａ、図３Ｂを参照して後述する。
半導体構造体１００は、基板ＳＵＢと第１半導体領域１１との間に配置され、第１半導体領域１１より高濃度にドーピングされた高濃度層１０をさらに含んでもよい。高濃度層１０は、第１半導体領域１１と同一に、第１導電型のドーパントによってドーピングされた半導体を含んでもよい。高濃度層１０は、第１半導体領域１１と直接接触するようにも形成される。高濃度層１０は、ＧａＮを含んでもよい。
半導体構造体１００は、多様な電子素子にも活用される構造であり、図示された形状は、多様にも加工される。例えば、基板ＳＵＢが金属材質である場合、電極としても活用され、他の材質である場合、半導体構造体１００から基板ＳＵＢが除去され、高濃度層１０の下面に電極が形成されうる。また、第２半導体領域１４は、互いに離隔されたマスク層１３上に形成された半導体物質が上部で互いに合体された形状に図示されているが、それは、例示的であり、上部に具備されるゲート電極、ソース電極の形状によって多様な形状にも加工される。
以下、前述の構造を活用した多様な電子素子の実施形態について述べる。
図２は、一実施形態によるトランジスタの概略的な構造を示す断面図であり、図３Ａ及び図３Ｂは、図２のトランジスタが、それぞれオン（ＯＮ）及びオフ（ＯＦＦ）になった状態での空乏領域（ｄｅｐｌｅｔｉｏｎ ｒｅｇｉｏｎ）の変化を比較して示した図面である。
一実施形態によるトランジスタ１０１は、電界効果トランジスタであり、電力スイッチング素子として使用することができる高電力トランジスタ、特に、高電力ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）でもある。一実施形態によるトランジスタ１０１は、オン状態の抵抗（オン抵抗（Ｒｏｎ：ｏｎ−ｒｅｇｉｓｔａｎｃｅ））を低くしながらも、高電圧に耐えることができる耐電圧特性を有するようにするために、ソース電極Ｓとドレイン電極Ｄとが離隔された方向に垂直である方向に、ＰＮ接合構造が形成される構造を採用している。
以下、トランジスタ１０１の詳細な構造について述べる。
トランジスタ１０１は、ドレイン電極Ｄ、ドレイン電極Ｄと第１方向（Ｚ方向）に離隔配置された１以上のマスク層１３０、ドレイン電極Ｄとマスク層１３０との間に配置された第１導電型の第１ドリフト領域１２１、マスク層１３０上に配置された第２導電型のチャネル領域１４１、第１ドリフト領域１２１上に、チャネル領域１４１と接するように形成された第２ドリフト領域１２２、チャネル領域１４１上に配置されたソース電極Ｓ、及び第２ドリフト領域１２２上に配置されたゲート電極Ｇを含む。
また、ドレイン電極Ｄと第１ドリフト領域１２１との間に、第１導電型のドーパントが高濃度にドーピングされたドレイン領域１１０がさらに具備され、ソース電極Ｓとチャネル領域１４１との間に、第１導電型のドーパントが高濃度にドーピングされたソース領域１６０がさらに具備されてもよい。
第１ドリフト領域１２１は、第１導電型のドーパントによってドーピングされたＩＩＩ−Ｖ族化合物半導体を含んでもよい。第１ドリフト領域１２１は、例えば、ｎ（−）ＧａＮまたはｎ（−）ＡｌＧａＮを含んでもよい。ｎ型ドーパントとしては、例えば、シリコン（Ｓｉ）が使用されてもよい。
第１ドリフト領域１２１のドーピング濃度と厚みは、トランジスタ１０１のオン抵抗（Ｒｏｎ）と耐電圧性能とに主要因子になる。耐電圧性能を高めるために、第１ドリフト領域１２１が厚みを厚くし、ドーピング濃度を低くすることができる。しかし、第１ドリフト領域１２１を厚く製造することは、一般的に、異種基板上に窒化物半導体が形成される過程で発生する欠陥などによって限界がある。また、第１ドリフト領域１２１のドーピング濃度を低くすることは、オン抵抗を高くする結果になるので、オン抵抗及び耐電圧性能を考慮してドーピング濃度が設定されなければならない。
マスク層１３０は、第１ドリフト領域１２１上に形成される。マスク層１３０は、半導体の成長を抑制する絶縁物質を含んでもよく、例えば、多種の酸化物、窒化物を含んでもよい。マスク層１３０は、ＳｉＯ２またはＳｉＮｘを含んでもよい。
マスク層１３０は、基板ＳＵＢから第１方向（Ｚ方向）に離隔配置され、第１ドリフト領域１２１表面の一部を覆い、第１ドリフト領域１２１上部に、第１方向と異なる第２方向に沿ってＰＮ接合構造を形成するために設けられる。第２方向は、Ｘ方向でもある。マスク層１３０に覆われていない第１ドリフト領域１２１の表面から半導体を成長させ、次に、マスク層１３０上に半導体を成長させることにより、所定の所望構造の半導体構造を形成することができる。マスク層１３０は、二つと図示されているが、それは例示的であり、１つ、または多様な複数個にも設定される。
チャネル領域１４１は、マスク層１３０上に配置される。チャネル領域１４１は、第２導電型のドーパントによってドーピングされたＩＩＩ−Ｖ族化合物半導体を含んでもよい。チャネル領域１４１は、例えば、ｐ型ＧａＮを含んでもよい。または、チャネル領域１４１は、ｐ型のＡｌＧａＮ、ＢＡｌＧａＮ、ＢＡｌＩｎＧａＮ、ＩｎＧａＮまたはＢＩｎＧａＮを含んでもよい。ｐ型ドーパントとしては、例えば、Ｍｇが使用されてもよい。
第２ドリフト領域１２２は、第１ドリフト領域１２１上に配置される。第２ドリフト領域１２２は、第１ドリフト領域１２１と共にドリフト領域１２０を構成する。第２ドリフト領域１２２は、第１ドリフト領域１２１と同一に、第１導電型のドーパントによってドーピングされたＩＩＩ−Ｖ族化合物半導体を含んでもよい。第２ドリフト領域１２２は、第１ドリフト領域１２１と同一組成の半導体を含んでもよい。第２ドリフト領域１２２は、例えば、ｎ−ＧａＮを含んでもよい。
第２ドリフト領域１２２は、図示されているように、第１ドリフト領域１２１において、マスク層１３０が配置されていない表面から第１方向（Ｚ方向）に延長され、また、マスク層１３０の上部領域にも延長された形状でもある。第１ドリフト領域１２１において、マスク層１３０が配置されていない表面から半導体を成長させるとき、成長方向である第１方向だけではなく、それと平行な第２方向にも成長が共になされるためである。それにより、マスク層１３０において、その上部に斜めに境界面ＢＳが形成され、該境界面ＢＳがＰＮ接合面になる。ただし、図示された形状は、例示的であり、境界面ＢＳは、マスク層１３０に対して、さらに緩やかであったり、さらに急であったりする傾斜をなすこともできる。
そのように、チャネル領域１４１と第２ドリフト領域１２２は、マスク層１３０を活用した半導体成長により、Ｘ方向に、ＰＮ接合構造を形成している。そのような水平方向のＰＮ接合構造は、図３Ａ、図３Ｂに図示されているように、空乏領域１９０，１９５を形成し、耐電圧性能を向上させることができる。それについては、さらに後述する。
ソース電極Ｓは、チャネル領域１４１上に配置され、ソース電極Ｓは、チャネル領域１４１に直接接するようにも形成される。ソース電極Ｓは、一端の領域が前記ソース領域１６０を貫通し、前記チャネル領域１４１に直接接触する形状を有することができる。ソース電極Ｓは、図示されているように、一端の領域が前記ソース領域を貫通し、前記チャネル領域１４１の内部に延長された形状を有することができる。
ゲート電極Ｇは、第２ドリフト領域１２２上に、チャネル領域１４１と隣接するように配置される。また、ゲート電極Ｇが、チャネル領域１４１及び第２ドリフト領域１２２と絶縁されるように、ゲート電極Ｇを取り囲むゲート絶縁膜１８０が具備されてもよい。
チャネル領域１４１とソース電極Ｓとの間のソース領域１６０は、第１導電型のドーパントによってドーピングされた半導体を含んでもよい。ソース領域１６０は、チャネル領域１４１より高濃度にもドーピングされる。ソース領域１６０は、ｎ（＋）ＧａＮ、ｎ（＋）ＡｌＧａＮ、ｎ（＋）ＢＡｌＧａＮ、ｎ（＋）ＢＡｌＩｎＧａＮ、ｎ（＋）ＩｎＧａＮまたはｎ（＋）ＢＩｎＧａＮを含んでもよい。
ドレイン電極Ｄと第１ドリフト領域１２１との間のドレイン領域１１０は、第１導電型のドーパントによってドーピングされた半導体を含んでもよい。ドレイン領域１１０は、第１ドリフト領域１２１と直接接触するようにも形成される。ドレイン領域１１０は、第１ドリフト領域１２１より高濃度にもドーピングされる。ドレイン領域１１０は、ｎ（＋）ＧａＮまたはｎ（＋）ＡｌＧａＮを含んでもよい。
ゲート電極Ｇ、ドレイン電極Ｄ及びソース電極Ｓは、導電性材料からもなる。例えば、ゲート電極Ｇ、ドレイン電極Ｄ及びソース電極Ｓの材料は、金属、合金、導電性金属酸化物または導電性金属窒化物を含んでもよい。
ゲート電極Ｇは、第２ドリフト領域１２２の一部が外部に露出されるように、エッチングを介して、ソース領域１６０とチャネル領域１４１とを垂直に貫通してトレンチを形成し、トレンチの底面と内壁とにゲート絶縁膜１８０を形成した後、トレンチ内部に、導電性材料を充填することによっても形成される。従って、ゲート電極Ｇの両側面は、ソース領域１６０の側面、及びチャネル領域１４１の側面と対向するようにも配置される。また、ゲート絶縁膜１８０の下部表面は、第２ドリフト領域１２２と接触し、ゲート絶縁膜１８０の側面の一部も、第２ドリフト領域１２２と接触することができる。ゲート絶縁膜１８０は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、またはその他の高誘電率（ｈｉｇｈ−Ｋ）を有する多様な誘電体材料からもなる。
ゲート電極Ｇに電圧が印加されると、ソース領域１６０とドレイン領域１１０との間で電流が流れるようになるために、ドレイン領域１１０、第１ドリフト領域１２１、第２ドリフト領域１２２及びソース領域１６０は、電気的に同一極性を有するようにもドーピングされる。例えば、いずれもｎ型にもドーピングされる。そのうち、ドレイン領域１１０とソース領域１６０は、高濃度にもドーピングされる。ドレイン領域１１０とソース領域１６０は、ｎ（＋）にもドーピングされる。
第１ドリフト領域１２１、第２ドリフト領域１２２は、高電圧に耐えることができる耐電圧特性を有するようにするために、ｎ（＋）ドーピング濃度より低い低濃度ｎ（−）にもドーピングされる。ただし、前述のように、該領域のドーピング濃度を低くすることは、トランジスタのオン抵抗を低くすることになる点に留意しなければならない。
一実施形態によるトランジスタ１０１は、耐電圧特性を改善するための構造として、水平方向（Ｘ方向）、すなわち、ソース電極Ｓとドレイン電極Ｄとが離隔された方向（Ｚ方向）に垂直である方向に、チャネル領域１４１と第２ドリフト領域１２２とによるＰＮ接合構造を形成しており、該構造が耐電圧性能を改善する役割を行うために、第１ドリフト領域１２１、第２ドリフト領域１２２は、そのようなＰＮ接合構造がない場合に比べ、ｎ型ドーピング濃度を高くすることができる。
例えば、ドレイン領域１１０とソース領域１６０は、１０１９／ｃｍ３以上のドーピング濃度にもドーピングされ、第１ドリフト領域１２１、第２ドリフト領域１２２は、１０１５／ｃｍ３〜１０１８／ｃｍ３範囲のドーピング濃度にもドーピングされる。
一方、第２ドリフト領域１２２の厚みｔ２は、第１ドリフト領域１２１の厚みｔ１よりも厚い。ここで、第２ドリフト領域１２２の厚みｔ２は、マスク層１３０の上面から境界面ＢＳの最も上側端部までの距離を指している。第１ドリフト領域１２１と第２ドリフト領域１２２は、オン抵抗及び耐電圧性能に主要因子になる点において、前記厚み差の記述が、第２ドリフト領域１２２の厚みが厚いほど望ましいということを意味しない。第１ドリフト領域１２１、第２ドリフト領域１２２に対して設定された総厚内において、第２ドリフト領域１２２の厚みｔ２が占める比率が、第１ドリフト領域１２１の厚みｔ１の比率より高いということを意味する。第１ドリフト領域１２１の厚みｔ１は、マスク層１３０を形成し、マスク層１３０上にＰＮ接合構造を形成するのに適切な範囲内で最小化されうる。
本実施形態と異なり、水平方向のＰＮ接合構造が具備されていないトランジスタの場合、ドリフト領域のドーピング濃度は、一般的に、１０１７／ｃｍ３を超えないように設定されており、それは、オン抵抗を高くすることになる。
言い換えれば、本実施形態のトランジスタは、与えられたドリフト領域の厚み要件及び耐電圧要件について、ドリフト領域のドーピングを高くすることができる構造を採用しているので、オン抵抗を効果的に低くすることができる。
図３Ａ及び図３Ｂを参照し、トランジスタ１０１がそれぞれオン及びオフになった状態について述べる。
図３Ａは、トランジスタ１０１がターンオン（ｔｕｒｎ ｏｎ）になった状態であり、ゲート電極Ｇにターンオン電圧が印加された状態である。ソース電極Ｓ、チャネル領域１４１、第１ドリフト領域１２１、第２ドリフト領域１２２、ドレイン領域１１０、ドレイン電極Ｄへのチャネル経路が形成される。
ソース電極Ｓがチャネル領域１４１と直接接触する配置により、ソース電極Ｓからドレイン電極Ｄへのチャネル経路は、電荷キャリアがｐ型領域、ＰＮ接合、ｎ型領域を通るように形成されている。
図３Ｂは、トランジスタ１０１がターンオフ（ｔｕｒｎ ｏｆｆ）になった状態であり、すなわち、ゲート電極Ｇにターンオン電圧未満の電圧が印加された状態である。それにより、ドレイン電極Ｄの高電圧により、下部ｎ型のドリフト領域１２０の電圧が高くなることになれば、ＰＮ接合に逆方向電圧がかかることになる。このとき、図３Ａに表示された空乏領域１９０は、図３Ｂの空乏領域１９５のように広くなり、電荷キャリアが効果的にディプリーション（ｄｅｐｌｅｔｉｏｎ）される。そのような現象により、ドリフト領域１２０のドーピング濃度が高い場合にも、高電圧下で電流が効果的に抑制されうる。
また、空乏領域が形成される第２ドリフト領域１２２の厚みｔ２を、第１ドリフト領域１２１の厚みｔ１より厚くしており、高電圧下で電流が抑制される効果は、さらに向上されうる。
そのように、水平方向ＰＮ接合構造によって耐電圧を高くすることができ、耐電圧性能を低くせず、ドリフト領域１２０のドーピング濃度を高くすることができることになり、結果として、オン抵抗が低くなる。
前述のトランジスタ１０１の構造は、トレンチＭＯＳＦＥＴとも呼ばれる構造であり、耐電圧を高めてオン抵抗を低くする実施形態の概念は前記構造以外にも、多様な形態の垂直型トランジスタに適用されうる。例えば、ＨＥＭＴ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）、ＣＡＶＥＴ（ｃｕｒｒｅｎｔ−ａｐｅｒｔｕｒｅ ｖｅｒｔｉｃａｌ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉｓｔｏｒ）、Ｆｉｎ ＦＥＴ（ｆｉｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）のようなトランジスタにも適用される。
図４は、他の実施形態によるトランジスタの概略的な構造を示す断面図である。
本実施形態によるトランジスタ１０２は、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）として適用された例であり、二次元電子ガス（２ＤＥＧ）誘導層１６５が具備される点において、前述のトランジスタ１０１と主な違いがある。
トランジスタ１０２は、ドレイン電極Ｄ、ドレイン電極Ｄと第１方向（Ｚ方向）に離隔配置された１以上のマスク層１３０、ドレイン電極Ｄとマスク層１３０との間に配置された第１導電型の第１ドリフト領域１２１、マスク層１３０上に配置された第２導電型のチャネル領域１４２、第１半導体領域１１上にチャネル領域１４２と接するように形成された第２ドリフト領域１２２、チャネル領域１４２上に配置されたソース電極Ｓ、及び第２ドリフト領域１２２上に配置されたゲート電極Ｇを含む。また、ドレイン電極Ｄと第１ドリフト領域１２１との間に、第１導電型のドーパントが高濃度にドーピングされたドレイン領域１１０がさらに具備されてもよい。
第２ドリフト領域１２２上には、第２ドリフト領域１２２をなす半導体物質と異なる組成の半導体物質からなり、第２ドリフト領域１２２に、二次元電子ガス層２ＤＥＧを誘導する二次元電子ガス誘導層１６５が配置される。二次元電子ガス誘導層１６５は、第２ドリフト領域１２２に接触するようにも形成され、二次元電子ガス誘導層１６５上に、ソース電極Ｓとドレイン電極Ｄとが配置される。
ソース電極Ｓは、一端の領域が二次元電子ガス誘導層１６５を貫通し、チャネル領域１４２と直接接触することができる。図示されているように、ソース電極Ｓは、一端の領域が二次元電子ガス誘導層１６５を貫通し、チャネル領域１４２の内部に延長された形状を有することができる。
二次元電子ガス誘導層１６５は、第２ドリフト領域１２２上に形成され、第２ドリフト領域１２２内に、二次元電子ガス層２ＤＥＧを誘発することができる材質によって形成される。二次元電子ガス誘導層１６５は、ＩＩＩ−Ｖ族半導体を含んでもよい。例えば、二次元電子ガス誘導層１６５は、ＡｌＧａＮ、ＡｌＩｎＮなどを含んでもよい。そのようなＡｌＧａＮ、ＡｌＩｎＮなどは、第２ドリフト領域１２２より高い分極率を有するために、第２ドリフト領域１２２に、二次元電子ガス層２ＤＥＧを誘発することができる。第２ドリフト領域１２２がＧａＮ層である場合、二次元電子ガス誘導層１６５は、ＡｌＧａＮ層またはＡｌＩｎＮ層でもある。第２ドリフト領域１２２がＩｎＮ層である場合、二次元電子ガス誘導層１６５は、ＡｌＩｎＮ層でもある。二次元電子ガス誘導層１６５は、ｎ型不純物によってドーピングされた層でもある。二次元電子ガス誘導層１６５は、互いに異なる複数の物質層を含む多層構造を有することもできる。二次元電子ガス誘導層１６５の物質は、例示のところ以外にも、多様にも変化される。
二次元電子ガス誘導層１６５により、第２ドリフト領域１２２に形成される二次元電子ガス層２ＤＥＧは、高い電子濃度を有することができる。
図４のトランジスタ１０２は、チャネル領域１４２と第２ドリフト領域１２２とが水平方向のＰＮ接合構造を形成した概念が、パワー素子で使用されるＨＥＭＴの基本的な構造に適用されたものであり、該構造は、多様にも変形される。例えば、ゲート電極Ｇと二次元電子ガス誘導層１６５との間に、ゲート絶縁層１８０（図２１）及び／または空乏層１８２（図２２）がさらに具備されてもよい。また、ゲート電極Ｇが形成される二次元電子ガス誘導層１６５の部分を所定深さまでリセス（ｒｅｃｅｓｓ）し、リセス領域（図示せず）を形成した後、前記リセス領域にゲート電極Ｇが形成されてもよい。その場合、前記リセス領域に対応する二次元電子ガス層２ＤＥＧの特性が変化し、ＨＥＭＴの特性が調節されうる。それ以外にも、ソース電極Ｓ、ドレイン電極Ｄが垂直型に配置される範囲内において、多様な構造に変形が可能である。
図５は、さらに他の実施形態によるトランジスタの概略的な構造を示す断面図である。
本実施形態のトランジスタ１０４は、Ｆｉｎ ＦＥＴ（ｆｉｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）構造として適用された点において前述のトランジスタ１０１，１０２と違いがある。
トランジスタ１０４は、ドレイン電極Ｄ、ドレイン電極Ｄと第１方向（Ｚ方向）に離隔配置された１以上のマスク層１３０、ドレイン電極Ｄとマスク層１３０との間に配置された第１導電型の第１ドリフト領域１２１、マスク層１３０上に配置された第２導電型のチャネル領域１４４、第１ドリフト領域１２１上にチャネル領域１４４と接するように形成された第２ドリフト領域１２２、チャネル領域１４４上に配置されたソース電極Ｓ、及び第２ドリフト領域１２２上に配置されたゲート電極Ｇを含む。また、ドレイン電極Ｄと第１ドリフト領域１２１との間に、第１導電型のドーパントが高濃度にドーピングされたドレイン領域１１０がさらに具備され、ソース電極Ｓとチャネル領域１４４との間に、第１導電型のドーパントが高濃度にドーピングされたソース領域１６０がさらに具備されてもよい。
ソース電極Ｓは、チャネル領域１４４と直接接触するように形成され、また、図示されているように、ソース領域１６０を貫通し、チャネル領域１４４の内部に延長された形状を有することができる。ソース電極Ｓは、フィン（ｆｉｎ）状にゲート電極Ｇと相互に反復して配置される。
図６ないし図１４は、実施形態によるトランジスタを製造する方法について説明する図面である。
図６を参照すれば、基板ＳＵＢ上に、第１ドリフト領域１２１を形成する。第１ドリフト領域１２１を形成する前、高濃度のドレイン領域１１０を形成することができる。ドレイン領域１１０を形成するために、基板ＳＵＢ上に、まず、バッファ層１０５を形成することができる。第１ドリフト領域１２１は、ドレイン領域１１０と直接接触されるようにも形成される。
基板ＳＵＢとしては、サファイア（Ａｌ２Ｏ３）基板、シリコン（Ｓｉ）基板、シリコンカーバイド（ＳｉＣ）基板、金属基板、ＧａＮ基板などが使用されてもよい。基板ＳＵＢが金属材質である場合、ドレイン電極としても活用され、それ以外の場合、基板ＳＵＢを除去し、ドレイン領域１１０下部に、ドレイン電極が形成されうる。
バッファ層１０５は、基板ＳＵＢと、ドレイン領域１１０をなす半導体物質との格子定数不一致、熱膨脹係数不一致などによる欠陥、亀裂、ストレスなどの発生を緩和させ、良好な品質として半導体層を具現するために導入するものである。バッファ層１０５は、単層に図示されているが、それに限定されるものではなく、複層の構成を有することもできる。バッファ層１０５の材質と構造は、基板ＳＵＢの材質、及びドレイン領域１１０に使用される半導体物質を考慮しても定められる。
ドレイン領域１１０、第１ドリフト領域１２１は、第１導電型のドーパントによってドーピングされた半導体物質を含む。ドレイン領域１１０、第１ドリフト領域１２１は、ＩＩＩ−Ｖ族化合物半導体を含んでもよく、エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程によっても成長される。該エピタキシャル成長工程は、有機金属化学蒸着（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程、液相エピタキシー（ｌｉｑｕｉｄ ｐｈａｓｅ ｅｐｉｔａｘｙ）工程、水素化合物気相エピタキシー（ｈｙｄｒｉｄｅ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）工程、分子ビームエピタキシー（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）工程または有機金属気相エピタキシー（ｍｅｔａｌ ｏｒｇａｎｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ）成長工程を含んでもよい。第１導電型ドーパントとして、Ｓｉが使用されうる。
ドレイン領域１１０は、第１ドリフト領域１２１より高い濃度にもドーピングされる。ドレイン領域１１０は、１０１９／ｃｍ３以上のドーピング濃度にもドーピングされる。第１ドリフト領域１２１は、１０１５／ｃｍ３〜１０１８／ｃｍ３範囲のドーピング濃度にもドーピングされる。第１ドリフト領域１２１は、例えば、１０１７／ｃｍ３〜１０１８／ｃｍ３範囲にもドーピングされる。
図７を参照すれば、第１ドリフト領域１２１上に、マスク層１３０が形成される。マスク層１３０は、第１ドリフト領域１２１の表面一部を覆うように、１つ以上形成され得る。マスク層１３０は、半導体の成長を抑制する絶縁物質を含んでもよく、例えば、多種の酸化物、窒化物を含んでもよい。マスク層１３０は、ＳｉＯ２、ＳｉＮｘまたはＡｌ２Ｏ３を含んでもよい。マスク層１３０は、化学気相蒸着（ＣＶＤ）工程、物理気相蒸着（ＰＶＤ）工程または原子層蒸着（ＡＬＤ）工程によっても形成される。
次に、図８を参照すれば、第１ドリフト領域１２１において、マスク層１３０で覆われていない表面から半導体を成長させ、第２ドリフト領域１２２が形成される。第２ドリフト領域１２２は、第１ドリフト領域１２１上に配置される。第２ドリフト領域１２２は、第１ドリフト領域１２１と同一組成の半導体を含んでもよく、前述の多様なエピタキシャル成長法によっても成長される。
第２ドリフト領域１２２は、図示されているように、第１ドリフト領域１２１において、マスク層１３０が配置されていない表面から垂直成長され、またマスク層１３０の上部領域に向け、水平方向にも成長される。それにより、第２ドリフト領域１２２は、マスク層１３０において、その上部に斜めな境界面ＢＳを有する形状にもなる。該境界面ＢＳがＰＮ接合面にもなる。
図９を参照すれば、マスク層１３０上に、チャネル領域のためのチャネル物質層１４０が形成される。チャネル物質層１４０は、第２ドリフト領域１２２から半導体を成長させることによっても形成される。チャネル物質層１４０は、マスク層１３０において、第１ドリフト領域１２１で覆われていない表面全体を覆うようにも形成される。
チャネル物質層１４０は、第２導電型のドーパントによってドーピングされた半導体を含んでもよい。チャネル物質層１４０は、前述の多様なエピタキシャル成長法によっても形成される。第２導電型ドーパントとして、Ｍｇが使用されてもよい。
図１０を参照すれば、チャネル物質層１４０上に、ソース領域層１６１が形成される。ソース領域階１６１は、第１導電型のドーパントが高濃度にドーピングされた半導体を含んでもよい。ドーピング濃度は１０１９／ｃｍ３以上でもある。
図１１を参照すれば、ソース領域層１６１、チャネル物質層１４０を所定パターンにエッチングし、所定深さの複数のトレンチを形成し、ソース領域１６０、チャネル領域１４１を形成する。トレンチＨ１は、ゲート電極を形成するためのものであり、ソース領域１６０とチャネル領域１４１とを貫通し、第２ドリフト領域１２２表面が露出される程度の深さに形成される。トレンチＨ２は、ソース電極を形成するためのものであり、ソース領域１６０が貫通され、チャネル領域１４１表面が露出される程度の深さに形成される。トレンチＨ２の深さは、チャネル領域１４１内部において、所定深さまで形成されるが、それに限定されるものではなく、そこに形成されたソース電極がチャネル領域１４１に直接接触されうるほどの範囲にも形成される。
次に、図１２を参照すれば、トレンチＨ１の内面に、ゲート絶縁膜１８０が形成される。ゲート絶縁膜１８０は、ゲート電極が、チャネル領域１４１、ソース領域１６０と絶縁されるようにするためのものである。ゲート絶縁膜１８０は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、またはその他の高誘電率を有する多様な誘電体材料からもなる。マスク層１３０は、化学気相蒸着（ＣＶＤ）工程、物理気相蒸着（ＰＶＤ）工程または原子層蒸着（ＡＬＤ）工程によっても形成される。
図１３を参照すれば、トレンチＨ１、トレンチＨ２の内部に電極物質を塗布し、ソース電極Ｓ及びゲート電極Ｇを形成する。ソース電極Ｓ、ゲート電極Ｇは、金属、合金、導電性金属酸化物または導電性金属窒化物によっても形成される。
図１４を参照すれば、基板とバッファ層とが除去され、ドレイン領域１１０下面にドレイン電極Ｄが形成される。
基板とバッファ層との除去は、例えば、レーザリフトオフ（ｌａｓｅｒ ｌｉｆｔ−ｏｆｆ）法によっても遂行される。
前述の過程により、図２で例示されたようなトレンチＭＯＳＦＥＴ構造のトランジスタが製造されうる。
図１５ないし図２０は、他の実施形態によるトランジスタを製造する方法について説明する図面である。
本実施形態のトランジスタ製造方法は、例えば、図４のトランジスタを製造する方法にもなる。
図１５の構造は、図６ないし図９の段階によって製造された構造に対し、エッチング工程を追加しても得られる。すなわち、図９の構造において、チャネル物質層１４０上部をエッチングし、チャネル領域１４２を形成することができる。
次に、図１６を参照すれば、チャネル領域１４２上に、第２ドリフト領域１２２を追加して成長させ、チャネル領域１４２上部を覆うようにする。
図１７を参照すれば、第２ドリフト領域１２２上部に、二次元電子ガス誘導層１６５を形成する。
図１８を参照すれば、二次元電子ガス誘導層１６５及び第２ドリフト領域１２２を貫通するトレンチＨを形成する。トレンチＨは、ソース電極を形成するためのものであり、トレンチＨの深さは、図示されているように、チャネル領域１４２の内部の所定深さまでも延長される。ただし、それに限定されるものではなく、トレンチＨ内に形成されたソース電極が、チャネル領域１４２と直接接触することができる多様な深さにも形成される。
図１９を参照すれば、二次元電子ガス誘導層１６５上に、ソース電極Ｓ、ゲート電極Ｇを形成する。ソース電極Ｓは、二次元電子ガス誘導層１６５を貫通し、チャネル領域１４２と直接接触するようにも形成される。
図２０を参照すれば、基板とバッファ層とが除去され、ドレイン領域１１０の下面に、ドレイン電極Ｄが形成され、図４で例示された構造のトランジスタが製造される。
図２３は、一実施形態による電子装置の概略的な構成を示す構成図である。
図示されているように、電子装置２３００は、バス（ｂｕｓ）２３１０を介して互いに通信形式に連結されたプロセッサ（例えば、処理回路）２３２０及びメモリ２３３０を含む１以上の電子装置構成要素を含む。
処理回路２３２０は、論理回路を含むハードウェア、ソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェア組み合わせのような処理回路の１以上のインスタンス、またはそれらの組み合わせを含んでもよい。例えば、処理回路２３２０は、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ＡＰ（ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）、ＡＬＵ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）、ＧＰＵ（ｇｒａｐｈｉｃｓ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、デジタル信号処理器、マイクロコンピュータ、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）、ＳｏＣ（ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ）プログラマブルロジックユニット、マイクロプロセッサまたはＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）などを含んでもよいが、しそれらに制限されるものではない。メモリ２３３０は、非一時的コンピュータ可読保存装置、例えば、命令プログラムを保存するソリッドステートドライブ（ＳＳＤ）を含んでもよく、命令処理回路２３２０は、命令プログラムを実行し、電子装置２３００の機能を具現するようにも構成される。
一部例示的な実施形態において、電子装置２３００は、バス２３１０に結合された１以上の追加要素２３４０を含んでもよく、例えば、電源、光センサ、発光デバイス、それらの任意の組み合わせを含んでもよい。一部例示的な実施形態において、処理回路２３２０、メモリ２３３０、または１以上の追加要素２３４０のうち１以上は、図１の半導体構造体１００、または図２、図４〜図６、図２１、図２２で説明されたトランジスタ１０１，１０２，１０３，１０４，１０６，１０７を含んでもよい。従って、そのような処理回路２３２０、メモリ２３３０、または１以上の追加要素２３４０を含む電子装置２３００は、耐電圧を高めながらも、オン抵抗を効果的に低くすることができるパワー素子を具備することができ、向上された電気的特性、及び改善された性能、並びに／または信頼性を有することができる。
前述の半導体構造体、それを活用したトランジスタ、及び該トランジスタの製造方法は、図面に図示された実施形態を参照して説明されたが、それらは、例示的なものに過ぎず、当該分野で当業者であるならば、それらから、多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。前述の説明において、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするよりも、具体的な実施形態の例示として解釈されなければならない。従って、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められなければならない。
５，１０５ バッファ層
１０ 高濃度層
１１ 第１半導体領域
１２ 第３半導体領域
１３，１３０ マスク層
１４ 第２半導体領域
１０１，１０２，１０３ トランジスタ
１００ 半導体構造体
１１０ ドレイン領域
１２０ ドリフト領域
１２１ 第１ドリフト領域
１２２ 第２ドリフト領域
１４０ チャネル物質層
１４１，１４２，１４４ チャネル領域
１６０ ソース領域
１６５ 二次元電子ガス誘導層
１８０ ゲート絶縁膜
１９０，１９５ 空乏領域
Ｓ ソース電極
Ｄ ドレイン電極
Ｇ ゲート電極
ＳＵＢ 基板

Claims (28)

  1. 基板と、
    前記基板と第１方向に離隔配置された１以上のマスク層と、
    前記基板と前記マスク層との間に配置された第１導電型の第１半導体領域と、
    前記マスク層上に配置された第２導電型の第２半導体領域と、
    前記第１半導体領域上に配置されたものであり、前記第１方向と異なる第２方向に沿ってＰＮ接合構造が形成されるように、前記第２半導体領域と接するように形成された前記第１導電型の第３半導体領域と、を含む、半導体構造体。
  2. 前記第３半導体領域は、前記第１半導体領域において、前記マスク層が配置されていない表面から前記第１方向に延長され、前記マスク層の上部領域に延長された形状である、請求項１に記載の半導体構造体。
  3. 前記第２半導体領域は、前記マスク層と接するように形成される、請求項１または２に記載の半導体構造体。
  4. 前記マスク層は、半導体の成長を抑制する絶縁物質からなる、請求項１から３のいずれか一項に記載の半導体構造体。
  5. 前記基板と前記第１半導体領域との間に配置され、前記第１半導体領域より高濃度にドーピングされた高濃度層をさらに含む、請求項１から４のいずれか一項に記載の半導体構造体。
  6. 前記第１半導体領域、前記第２半導体領域、前記第３半導体領域は、ＩＩＩ−Ｖ族化合物半導体を含み、
    ＩＩＩ族は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のうち少なくとも１つの元素を含み、Ｖ族は、窒素元素を含む、請求項１から５のいずれか一項に記載の半導体構造体。
  7. 前記第１半導体領域と前記第３半導体領域は、同じ組成の化合物半導体からなる、請求項１から６のいずれか一項に記載の半導体構造体。
  8. ドレイン電極と、
    前記ドレイン電極と第１方向に離隔配置された１以上のマスク層と、
    前記ドレイン電極と前記マスク層との間に配置された第１導電型の第１ドリフト領域と、
    前記マスク層上に配置された第２導電型のチャネル領域と、
    前記第１ドリフト領域上に配置されたものであり、前記第１方向と異なる第２方向に沿ってＰＮ接合構造が形成されるように、前記チャネル領域と接するように形成された第２ドリフト領域と、
    前記チャネル領域上に配置されたソース電極と、
    前記第２ドリフト領域上に配置されたゲート電極と、を含む、トランジスタ。
  9. 前記チャネル領域は、前記第１ドリフト領域において、前記マスク層が配置されていない表面から前記第１方向に延長され、前記マスク層の上部領域に延長された形状である、請求項８に記載のトランジスタ。
  10. 前記チャネル領域は、前記マスク層と接するように形成される、請求項８または９に記載のトランジスタ。
  11. 前記マスク層は、半導体の成長を抑制する絶縁物質からなる、請求項８から１０のいずれか一項に記載のトランジスタ。
  12. 前記ドレイン電極と前記第１ドリフト領域との間に配置され、第１導電型のドーパントが高濃度にドーピングされたドレイン領域と、をさらに含む、請求項８から１１のいずれか一項に記載のトランジスタ。
  13. 前記ドレイン領域は、前記第１ドリフト領域に直接接触するように形成される、請求項１２に記載のトランジスタ。
  14. 前記第１ドリフト領域、前記チャネル領域、前記第２ドリフト領域は、ＩＩＩ−Ｖ族化合物半導体を含み、
    ＩＩＩ族は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）のうち少なくとも１つの元素を含み、Ｖ族は、窒素元素を含む、請求項８から１３のいずれか一項に記載のトランジスタ。
  15. 前記ソース電極は、前記チャネル領域に直接接触するように形成された、請求項８から１４のいずれか一項に記載のトランジスタ。
  16. 前記チャネル領域と前記ソース電極との間に配置され、第１導電型のドーパントが高濃度にドーピングされたソース領域をさらに含む、請求項８から１５のいずれか一項に記載のトランジスタ。
  17. 前記ソース電極は、一端の領域が前記ソース領域を貫通し、前記チャネル領域に直接接触する形状である、請求項１６に記載のトランジスタ。
  18. 前記ソース電極は、一端の領域が前記ソース領域を貫通し、前記チャネル領域の内部に延長された形状である、請求項１７に記載のトランジスタ。
  19. 前記ゲート電極は、前記チャネル領域と前記第２ドリフト領域とに隣接するように配置され、
    前記ゲート電極が、前記チャネル領域、前記第２ドリフト領域と絶縁されるように、前記ゲート電極を取り囲むゲート絶縁膜をさらに含む、請求項８から１８のいずれか一項に記載のトランジスタ。
  20. 前記第２ドリフト領域と前記ソース電極との間に配置され、前記第２ドリフト領域をなす半導体物質と異なる組成の半導体物質からなり、前記第２ドリフト領域に、二次元電子ガス層を誘導する二次元電子ガス誘導層をさらに含む、請求項８から１９のいずれか一項に記載のトランジスタ。
  21. 前記ソース電極は、一端の領域が前記二次元電子ガス誘導層を貫通し、前記チャネル領域と直接接触する形状である、請求項２０に記載のトランジスタ。
  22. 前記ソース電極は、一端の領域が前記二次元電子ガス誘導層を貫通し、前記チャネル領域の内部に延長された形状である、請求項２１に記載のトランジスタ。
  23. 前記第２ドリフト領域の厚みが前記第１ドリフト領域の厚みより厚い、請求項８から２２のいずれか一項に記載のトランジスタ。
  24. 基板上に、第１導電型の第１ドリフト領域を形成する段階と、
    前記第１ドリフト領域上に１以上のマスク層を形成する段階と、
    前記第１ドリフト領域において、前記マスク層で覆われていない表面から半導体を成長させ、第２ドリフト領域を形成する段階と、
    前記マスク層上に第２導電型のチャネル領域を形成する段階と、
    前記チャネル領域上にソース電極を形成する段階と、
    前記第２ドリフト領域上にゲート電極を形成する段階と、
    前記第１ドリフト領域下部にドレイン電極を形成する段階と、を含む、トランジスタ製造方法。
  25. 前記基板上に前記第１ドリフト領域を形成する前に、
    前記基板上に、前記第１導電型のドーパントが高濃度にドーピングされたドレイン領域を形成する段階をさらに含む、請求項２４に記載のトランジスタ製造方法。
  26. 前記第１ドリフト領域を形成する段階は、前記ドレイン領域が前記第１ドリフト領域と直接接触するようにする、請求項２５に記載のトランジスタ製造方法。
  27. 前記チャネル領域を形成する段階は、
    前記マスク層において、前記第１ドリフト領域で覆われていない表面全体を前記チャネル領域が覆うようにする、請求項２４から２６のいずれか一項に記載のトランジスタ製造方法。
  28. 前記ソース電極を形成する段階は、
    前記ソース電極が前記チャネル領域と直接接触するようにする、請求項２４から２７のいずれか一項に記載のトランジスタ製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210074871A (ko) 2019-12-12 2021-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11569375B2 (en) * 2020-04-17 2023-01-31 Hrl Laboratories, Llc Vertical diamond MOSFET and method of making the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075259A (en) * 1994-11-14 2000-06-13 North Carolina State University Power semiconductor devices that utilize buried insulating regions to achieve higher than parallel-plane breakdown voltages
US6995426B2 (en) 2001-12-27 2006-02-07 Kabushiki Kaisha Toshiba Semiconductor device having vertical metal insulator semiconductor transistors having plural spatially overlapping regions of different conductivity type
DE112006000522T5 (de) * 2005-03-03 2008-01-10 Fuji Electric Holdings Co., Ltd., Kawasaki Halbleiterbauelement und Verfahren zu dessen Herstellung
JP2007005764A (ja) 2005-05-27 2007-01-11 Toyota Motor Corp 半導体装置とその製造方法
JP5099116B2 (ja) * 2007-02-27 2012-12-12 富士通株式会社 化合物半導体装置とその製造方法
US8110835B2 (en) 2007-04-19 2012-02-07 Luminus Devices, Inc. Switching device integrated with light emitting device
JP4542178B2 (ja) 2008-07-15 2010-09-08 株式会社豊田中央研究所 半導体装置
KR101623960B1 (ko) 2009-06-04 2016-05-25 삼성전자주식회사 광전자 셔터, 이의 동작 방법 및 광전자 셔터를 채용한 광학 장치
JP5789967B2 (ja) 2010-12-03 2015-10-07 富士通株式会社 半導体装置及びその製造方法、電源装置
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
EP2721640A1 (en) 2011-06-20 2014-04-23 The Regents Of The University Of California Current aperture vertical electron transistors
US10312361B2 (en) * 2011-06-20 2019-06-04 The Regents Of The University Of California Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
JP5784441B2 (ja) * 2011-09-28 2015-09-24 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
US9153732B2 (en) 2012-02-23 2015-10-06 Nthdegree Technologies Worldwide Inc. Active LED module
KR102032437B1 (ko) 2012-02-28 2019-10-16 루미리즈 홀딩 비.브이. Ac led들을 위한 실리콘 기판들 상에서의 알루미늄 갈륨 나이트라이드/갈륨 나이트라이드 디바이스들을 갖는 갈륨 나이트라이드 led들의 집적
US8785975B2 (en) 2012-06-21 2014-07-22 Avogy, Inc. GAN vertical superjunction device structures and fabrication methods
EP2765611A3 (en) * 2013-02-12 2014-12-03 Seoul Semiconductor Co., Ltd. Vertical gallium nitride transistors and methods of fabricating the same
KR20150012020A (ko) 2013-07-24 2015-02-03 서울반도체 주식회사 수직형 갈륨나이트라이드 트랜지스터 및 그 제조방법
EP3005419A4 (en) * 2013-06-06 2017-03-15 United Silicon Carbide Inc. Trench shield connected jfet
EP2843708A1 (en) 2013-08-28 2015-03-04 Seoul Semiconductor Co., Ltd. Nitride-based transistors and methods of fabricating the same
JP7389543B2 (ja) 2018-04-02 2023-11-30 富士電機株式会社 窒化物半導体装置
US10201051B1 (en) 2018-04-10 2019-02-05 Nthdegree Technologies Worldwide Inc. Active LED module with LED and vertical MOS transistor formed on same substrate

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