JP2021076833A - 画素駆動回路を含んだ電界発光表示パネル - Google Patents

Abstract

【課題】高速駆動により応答速度を改善し且つ残像やクロストークを抑制する。
【解決手段】本発明による表示パネルは、サブ画素を初期化、サンプリング、プログラミング、発光の各期間で駆動する駆動回路を含み、同回路は発光素子、第１及び第２ノードに連結された第１キャパシタ、第２ノードと高電位が提供される配線に連結された第２キャパシタ、発光素子に電流を供給し第１ノードへの印加電圧により制御される駆動トランジスタ（Ｔｒ）、第１走査信号により制御されサンプリング期間にオンにされＴｒの時変特性を補償する第１切替回路、第２走査信号により制御されプログラミング期間にオンにされデータ電圧を第２ノードに印加する第２切替回路、エミッション信号により制御され初期化、発光の各期間にオンにされ高電位をＴｒに印加する制御回路を含む。サンプリング期間は１水平期間を超える期間であり、初期化、プログラミングの各期間は１水平期間である。
【選択図】図２ａ

Description

本明細書は画素駆動回路を含んだ電界発光表示パネルに関し、高解像度および高周波数駆動に効果的な電界発光表示パネルに関する。

情報化技術が発達するにつれて、使用者と情報との連結媒体である表示装置の市場が大きくなりつつある。使用者間に文字中心の情報の伝達を越えて多様な形態のコミュニケーションが活発である。情報の類型が変わるにつれて情報を表示する表示装置の性能も発展している。これに伴い、電界発光表示装置、液晶表示装置、および量子ドット表示装置などのような多様な形態の表示装置に対する需要が増加しており、情報の鮮明度を高めるために高解像度および高周波数駆動が可能な表示装置が活発に研究されている。

表示装置は複数のサブ画素を含む表示パネル、表示パネルを駆動させるための信号を供給する駆動回路、および表示パネルに電源を供給する電源供給部などが含まれる。駆動回路には表示パネルにゲート信号を供給するゲート駆動回路および表示パネルにデータ信号を供給するデータ駆動回路などが含まれる。

例えば、電界発光表示パネルはサブ画素にゲート信号およびデータ信号などが供給されると、選択されたサブ画素の発光素子が発光することになることによって映像を表示することができる。発光素子は有機物または無機物を基盤として実現され得る。

電界発光表示パネルはサブ画素内の発光素子から生成された光を基盤として映像を表示するので多様な長所を有しているが、サブ画素の発光を制御する画素駆動回路の正確度の向上が必要とされる。例えば、画素駆動回路に含まれたトランジスタのしきい電圧が時間の経過と共に変化する時変特性（または経時変化）を補償することによって、画素駆動回路の正確度を向上させることができる。

電界発光表示パネルの時変特性を補償するためには十分な補償時間が提供されなければならない。しかし、表示パネルの解像度および／または周波数の増加は、補償時間を短縮させ、結果として、画面のシミ、残像およびクロストーク（ｃｒｏｓｓ−ｔａｌｋ）等の画質不良を招く。

本明細書の発明者等は前述した問題点を認識して、高解像度および高周波数駆動で十分な補償時間を確保できる画素駆動回路を発明した。

本明細書の実施例に係る解決課題は、表示パネルの時変特性を補償するための十分な補償時間を確保して、画面のシミ、残像、およびクロストークなどの画質改善および高速駆動を通じて応答速度を改善した、画素駆動回路を含んだ電界発光表示パネルを提供することである。

本明細書の実施例に係る解決課題は、複数のトランジスタで構成された画素駆動回路の集積度を向上させ、トランジスタのタイプを多様化してゲート駆動回路を構成する回路をより簡略に構成することによって、ベゼル（ＢＺ）を減少させることができる、画素駆動回路を含んだ電界発光表示パネルを提供することである。

本明細書の課題は以上で言及した課題に制限されず、言及されていないさらに他の課題は下記の記載から当業者に明確に理解されるであろう。

本明細書の一実施例に係る電界発光表示パネルにおいて、第ｎ行に含まれた複数のサブ画素はそれぞれ初期化期間、サンプリング期間、プログラミング期間、および発光期間により駆動される画素駆動回路を含み、（ｎは自然数）画素駆動回路は発光素子、第１ノードおよび第２ノードに連結された第１キャパシタ、第２ノードおよび高電位電圧が提供される高電位電圧配線に連結された第２キャパシタ、発光素子に電流を供給し第１ノードに印加された電圧によって制御される駆動トランジスタ、第１スキャン信号によって制御されてサンプリング期間の間ターン−オンされて駆動トランジスタの時変特性を補償する第１スイッチング回路、第２スキャン信号によって制御されてプログラミング期間の間ターン−オンされてデータ電圧を前記第２ノードに印加する第２スイッチング回路、およびエミッション信号によって制御されて初期化期間および発光期間の間ターン−オンされて高電位電圧を駆動トランジスタに印加する発光制御回路を含む。この場合、サンプリング期間は１水平期間を超過する期間であり、初期化期間およびプログラミング期間は１水平期間である。これにより、１水平期間が減少した高解像度／高周波数表示パネルのサンプリング期間を十分に確保して、画素駆動回路の補償能力を向上させて表示パネルの画質を改善することができる。

本明細書の一実施例に係る電界発光表示装置において、第ｎ行に含まれた複数のサブ画素はそれぞれ初期化期間、サンプリング期間、プログラミング期間、および発光期間により駆動される画素駆動回路を含み、（ｎは自然数）画素駆動回路は発光素子、第１ノードおよび第２ノードに連結された第１キャパシタ、第２ノードおよび高電位電圧配線に連結された第２キャパシタ、発光素子に電流を供給し第１ノードに印加された電圧によって制御される駆動トランジスタ、第１エミッション信号によって制御されてサンプリング期間の間ターン−オンされて駆動トランジスタの時変特性を補償する第１スイッチング回路、スキャン信号によって制御されてプログラミング期間の間ターン−オンされてデータ電圧を第２ノードに印加する第２スイッチング回路、および第２エミッション信号によって制御されて初期化期間および発光期間の間ターン−オンされて高電位電圧を駆動トランジスタに印加する発光制御回路を含む。この場合、サンプリング期間は１水平期間を超過する期間であり、初期化期間およびプログラミング期間は１水平期間である。これにより、１水平期間が減少した高解像度／高周波数表示パネルのサンプリング期間を十分に確保して、画素駆動回路の補償能力を向上させて表示パネルの画質を改善することができる。

その他の実施例の具体的な事項は詳細な説明および図面に含まれている。

本明細書の実施例によると、駆動トランジスタのしきい電圧を補償する過程でデータ電圧が使われないように画素駆動回路を実現することによって、サンプリング期間を１水平期間以上確保することができる。

そして、本明細書の実施例によると、駆動トランジスタのゲートに印加される電圧を維持するためのキャパシタの領域の広さを大きくすることによって、画素駆動回路の補償性能を向上させることができる。

そして、本明細書の実施例によると、駆動トランジスタのゲート電圧を維持させるキャパシタに連結されたトランジスタをダブル−ゲート型トランジスタで実現することによって、漏洩電流を減少させることができる。また、ダブル−ゲート型トランジスタで実現された二つのトランジスタのうち、駆動トランジスタのゲートにさらに近く連結されたトランジスタのチャネル長を初期化電圧配線にさらに近く連結されたトランジスタのチャネル長より長くすることによって、漏洩電流を減少させることができる。

そして、本明細書の実施例によると、画素駆動回路は第３スイッチング回路を含むことによって、第ｎ以前行のサブ画素に印加される第２スキャン信号によってターン−オンされて高電位電圧をデータ電圧が印加されるノードに印加することによって、第３スイッチング回路は初期化期間の間高電位電圧配線と初期化電圧配線および低電位電圧電極が互いに短絡することを防止する。

以上の解決しようとする課題、課題の解決手段、発明の効果に記載された明細書の内容は請求項の必須の特徴を特定するものではないので、請求項の権利範囲は明細書の内容に記載された事項によって制限されない。

本明細書の一実施例に係る電界発光表示装置のブロック図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 図２ａに図示された画素駆動回路の駆動を段階別に示した図面。 図２ａに図示された画素駆動回路の駆動を段階別に示した図面。 図２ａに図示された画素駆動回路の駆動を段階別に示した図面。 図２ａに図示された画素駆動回路の駆動を段階別に示した図面。 図２ａに図示された画素駆動回路のレイアウト図。 図４の一部分に対する断面図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 図７ａに図示された画素駆動回路のレイアウト図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。 本明細書の一実施例に係る画素駆動回路およびゲート信号波形図。

本発明の利点および特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施例を参照すると明確となるであろう。しかし、本発明は以下で開示される実施例に限定されず、互いに異なる多様な形態で実現され得、ただし本実施例は本発明の開示を完全なものとし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇によって定義されるのみである。

本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数等は例示的なものであるため、本発明が図示された事項に限定されるものではない。明細書全体に亘って同一の参照符号は同一の構成要素を指し示す。また、本発明の説明において、関連した公知技術に対する具体的な説明が本発明の要旨を不要に曖昧にさせ得る恐れがあると判断される場合、その詳細な説明は省略する。本明細書上で言及された「含む」、「有する」、「からなる」等が使われる場合、「〜のみ」が使われない限り、他の部分が追加され得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り複数を含む場合を含む。

構成要素の解釈において、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。

位置関係に対する説明の場合、例えば、「〜上に」、「〜の上部に」、「〜の下部に」、「〜のそばに」等で両部分の位置関係が説明される場合、「すぐ」または「直接」が使われない限り両部分間に一つ以上の他の部分が位置してもよい。

時間関係に対する説明の場合、例えば、「〜後に」、「〜に引き続き」、「〜の次に」、「〜の前に」等で時間的な前後関係が説明される場合、「すぐ」または「直接」が使われない限り、連続的でない場合を含んでもよい。

本明細書の多様な実施例のそれぞれの特徴は、部分的にまたは全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動および駆動が可能であり、各実施例が互いに対して独立的に実施可能でもよく、連関関係で共に実施してもよい。

本明細書で表示パネルの基板上に形成される駆動回路とゲート駆動回路は、ＮタイプまたはＰタイプのトランジスタで実現され得る。例えば、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造のトランジスタで実現され得る。トランジスタはゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）、およびドレイン（ｄｒａｉｎ）を含んだ３電極素子である。ソースはキャリア（ｃａｒｒｉｅｒ）をトランジスタに供給する電極である。トランジスタ内でキャリアはソースからドレインに移動する。Ｎタイプトランジスタの場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるので、電子がソースからドレインに移動し、ソース電圧がドレイン電圧より低い電圧を有する。Ｎタイプトランジスタで電子がソースからドレインに移動するので、電流の方向はドレインからソース側である。Ｐタイプトランジスタの場合、キャリアが正孔（ｈｏｌｅ）であるので、正孔がソースからドレインに移動できるようにソース電圧がドレイン電圧より高い。Ｐタイプトランジスタの正孔がソースからドレイン側に移動するので、電流の方向はソースからドレイン側である。トランジスタのソースとドレインは固定されたものではなく、トランジスタのソースとドレインは印加電圧により変更され得る。

以下において、ゲートオン電圧（ｇａｔｅ ｏｎ ｖｏｌｔａｇｅ）はトランジスタがターン−オン（ｔｕｒｎ−ｏｎ）され得るゲート信号の電圧であり得る。ゲートオフ電圧（ｇａｔｅ ｏｆｆ ｖｏｌｔａｇｅ）はトランジスタがターン−オフ（ｔｕｒｎ−ｏｆｆ）され得る電圧であり得る。Ｐタイプトランジスタでターン−オン電圧はゲートロー電圧であり得、ターン−オフ電圧はゲートハイ電圧であり得る。Ｎタイプトランジスタでゲートオン電圧はゲートハイ電圧であり得、ゲートオフ電圧はゲートロー電圧であり得る。

以下、添付された図面を参照して本明細書の実施例に係る駆動回路およびこれを含んだ電界発光表示装置について説明する。

図１は、本明細書の一実施例に係る電界発光表示装置のブロック図である。

図１を参照すると、電界発光表示装置１００は表示パネル１０１を含み、表示パネル１０１に信号を提供するためのデータ駆動回路１０２、ゲート駆動回路１０８、およびタイミングコントローラー１１０を含む。

表示パネル１０１は映像が表示される表示領域ＤＡと映像が表示されない非表示領域ＮＤＡに区分され得る。表示領域ＤＡには映像を表示するための画素が配列される。画素のそれぞれは個別のカラーを実現するための複数のサブ画素を含むことができる。サブ画素のそれぞれはカラーの実現のために赤色サブ画素、緑色サブ画素、および青色サブ画素に分かれ得る。そして画素のそれぞれは白色サブ画素をさらに含んでもよい。

それぞれのサブ画素はコラムライン（ｃｏｌｕｍｎ ｌｉｎｅ、または列方向）に沿って配列されるデータ配線と連結され、ロウライン（ｒｏｗ ｌｉｎｅ、または行方向）に沿って配列されるゲート配線に連結される。同一のロウラインに沿って配置されたサブ画素は同一のゲート配線を共有し同時に駆動される。そして、第１ゲート配線に連結されたサブ画素を第１サブ画素と定義し、第ｎゲート配線に連結されたサブ画素を第ｎサブ画素と定義する時、第１サブ画素から第ｎサブ画素は順次駆動される。

サブ画素のそれぞれは発光素子ＥＬを発光させるための画素駆動回路を含み、画素駆動回路はデータ信号、ゲート信号、および電源信号の供給を受けて動作する。データ信号はデータ駆動回路１０２からデータ配線４ａを通じてサブ画素に提供され、ゲート信号はゲート駆動回路１０８からゲート配線２ａ、２ｂ、２ｃを通じてサブ画素に提供され、電源信号は電源の配線４ｂを通じてサブ画素に提供される。電源の配線４ｂは高電位電圧をサブ画素に供給する高電位電圧配線、低電位電圧をサブ画素に供給する低電位電圧電極、および初期化電圧をサブ画素に供給する初期化電圧配線を含むことができる。高電位電圧は低電位電圧および初期化電圧より高い電圧であり、初期化電圧は低電位電圧と同じであるか低い電圧である。ゲート配線２ａ、２ｂ、２ｃはスキャン信号が供給される多数のスキャンライン２ａ、２ｂと発光制御信号が供給される多数のエミッション信号ライン２ｃを含むことができる。

データ駆動回路１０２は、タイミングコントローラー１１０から受信された入力映像のデータを、タイミングコントローラー１１０の制御下でガンマー補償電圧に変換してデータ電圧を発生し、そのデータ電圧をデータ配線４ａに出力する。データ駆動回路１０２はＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）形態で表示パネル１０１上に形成されたり、表示パネル１０１にＣＯＦ（ｃｈｉｐ ｏｎ ｆｉｌｍ）形態で形成されてもよい。

ゲート駆動回路１０８はスキャン駆動回路１０３とエミッション駆動回路１０４を含む。スキャン駆動回路１０３はタイミングコントローラー１１０の制御下でスキャン信号をスキャンライン２ａ、２ｂに順次供給する。例えば、第ｎゲート配線（ｎは自然数）に印加される第ｎスキャン信号はｎデータ電圧に同期される。エミッション駆動回路１０４はタイミングコントローラー１１０の制御下でエミッション信号を発生する。エミッション駆動回路１０４はエミッション信号をエミッション配線２ｃに順次供給する。

ゲート駆動回路１０８はＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）形態で形成され得、表示パネル１０１に内蔵されたＧＩＰ（ｇａｔｅ ｉｎ ｐａｎｅｌ）の形態で形成されてもよい。ゲート駆動回路１０８は表示パネル１０１の左、右側にそれぞれ配置されてもよく、いずれか一側に配置されてもよい。

タイミングコントローラー１１０はホストシステムから入力映像のデジタルビデオデータと、デジタルビデオデータと同期されるタイミング信号を受信する。タイミング信号はデータイネーブル信号、垂直同期信号、水平同期信号、およびクロック信号が含まれ得る。ホストシステムはＴＶ（Ｔｅｌｅｖｉｓｉｏｎ）システム、セットトップボックス、ナビゲーションシステム、ＤＶＤプレーヤー、ブルーレイプレーヤー、個人用コンピュータ、ホームシアターシステム、モバイル情報機器であり得る。

タイミングコントローラー１１０は、ホストシステムから受信されたタイミング信号に基づいてデータ駆動回路１０２の動作タイミングを制御するためのデータタイミング制御信号、ゲート駆動回路１０８の動作タイミングを制御するためのゲートタイミング制御信号などを発生する。ゲートタイミング制御信号はスタートパルス、シフトクロックなどを含む。スタートパルスは、スキャン駆動回路１０３とエミッション駆動回路１０４のシフトレジスタのそれぞれにおいて最初の出力が発生するスタートタイミングを定義することができる。シフトレジスタはスタートパルスが入力される時に駆動し始めて最初のクロックタイミングに最初の出力信号を発生する。シフトクロックはシフトレジスタの出力シフトタイミングを制御する。

表示領域ＤＡにある列方向に羅列されたサブ画素のすべてが一度駆動される期間を１フレーム期間と言える。１フレーム期間はサブ画素に連結されたゲート配線それぞれにおいて、サブ画素にデータがアドレッシングされてサブ画素のそれぞれに入力映像のデータが記入されるスキャン期間と、スキャン期間の以降にエミッション信号によりサブ画素が点灯および消灯を繰り返す発光期間と、に分かれ得る。スキャン期間は駆動回路を初期化する期間、サンプリング期間、プログラミング期間に分けることができる。スキャン期間の間、駆動回路の初期化、駆動トランジスタのしきい電圧の補償およびデータ電圧の充電が行われ、発光期間の間発光動作が行われる。スキャン期間は約数水平期間に過ぎないため、１フレーム期間のほとんどは発光期間である。

表示パネル１０１の解像度が高くなるほど列方向に羅列されたサブ画素の数が多くなるため１水平期間（１Ｈ）が減少し、同一解像度の表示パネルで周波数が高くなるほど１水平期間（１Ｈ）が減少する。１水平期間（１Ｈ）の減少はスキャン期間を減少させるため、駆動トランジスタのしきい電圧を正確に補償するための時間が確保され難い。したがって、表示パネルの解像度および／または周波数が増加しても駆動トランジスタのしきい電圧を正確に補償できる画素駆動回路を以下で説明する。

図２ａおよび図２ｂは、本明細書の一実施例に係る画素駆動回路およびゲート信号波形図である。図２ａに図示された画素駆動回路は表示領域ＤＡの第ｎ行に配置された第ｎサブ画素について説明する。

図２ａを参照すると、発光素子ＥＬに駆動電流を供給するための画素駆動回路は複数のトランジスタおよび複数のキャパシタを含む。

本明細書の一実施例に係る画素駆動回路は駆動トランジスタＤＴ１のしきい電圧を画素駆動回路を通じて補償できる内部補償回路である。

画素駆動回路には高電位電圧Ｖｄｄ、低電位電圧Ｖｓｓ、初期化電圧Ｖｉｎｉの電源電圧が印加され、第１スキャン信号Ｓ１（ｎ）、第２スキャン信号Ｓ２（ｎ）、エミション信号ＥＭ（ｎ）、データ電圧Ｖｄａｔａの画素駆動信号が印加される。

スキャン信号Ｓ１（ｎ）、Ｓ２（ｎ）およびエミッション信号ＥＭ（ｎ）はそれぞれ一定時間、間隔によりオン−レベルパルスまたはオフ−レベルパルスを有する。本明細書の一実施例のトランジスタはＰＭＯＳトランジスタで実現された例であるので、トランジスタターン−オン電圧はゲートロー電圧（またはオン−レベルパルス）であり、トランジスタターン−オフ電圧はゲートハイ電圧（オフ−レベルパルス）である。

発光素子ＥＬはデータ電圧Ｖｄａｔａにより駆動トランジスタＤＴ１で調節される電流量で発光して、入力映像のデータ諧調に該当する輝度を表現する。発光素子ＥＬはアノード、カソード、およびアノードとカソード間に形成された有機化合物層を含むことができる。有機化合物層は発光層、正孔注入層、正孔輸送層、電子輸送層、および電子注入層を含むことができるが、これに限定されはしない。発光素子ＥＬのアノードは駆動トランジスタＤＴ１に連結され、発光素子ＥＬのカソードは低電位電圧Ｖｓｓが印加される低電位電圧電極に連結される。

駆動トランジスタＤＴ１はソース−ゲート間電圧Ｖｓｇにより発光素子ＥＬに流れる電流を調節する駆動素子である。駆動トランジスタＤＴ１は第１ノードＡに連結されたゲート、ソース、およびドレインを含む。

第１キャパシタＣｓｔは第１キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第１ノードＡと第２ノードＢに連結される。第２キャパシタＣｄｔは第２キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第２ノードＢと高電位電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路の第１スイッチング回路は、第１スキャン信号Ｓ１（ｎ）によりターン−オンされて駆動トランジスタＤＴ１のゲートおよび発光素子ＥＬのアノードを初期化し、駆動トランジスタＤＴ１のしきい電圧を補償する。第１スイッチング回路は第１１トランジスタＴ１１、第１２トランジスタＴ１２、および第１３トランジスタＴ１３を含む。

第１１トランジスタＴ１１は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを第１ノードＡに提供する。第１１トランジスタＴ１１は第１ノードＡと初期化電圧配線に連結される。第１１トランジスタＴ１１はダブル−ゲート型トランジスタで実現され得る。ダブル−ゲート型トランジスタは図２ａに図示された通り、二つのトランジスタＴ１１ａ、Ｔ１１ｂが同じ信号ＳＣ（ｎ）により制御されて直列に連結されたものである。第１１トランジスタＴ１１は第１キャパシタＣｓｔに連結されるため、ダブル−ゲート型トランジスタで実現されることによって漏洩電流を減少させることができる。また、二つのトランジスタのうち、第１ノードＡにさらに近く連結されたトランジスタＴ１１ａのチャネル長を初期化電圧配線にさらに近く連結されたトランジスタＴ１１ｂのチャネル長より長くすることによって、第１１トランジスタＴ１１の漏洩電流を減少させることができる。

第１２トランジスタＴ１２は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを駆動トランジスタＤＴ１のドレインおよび発光素子ＥＬのアノードに提供する。第１２トランジスタＴ１２は初期化電圧配線と駆動トランジスタＤＴ１のドレインおよび発光素子ＥＬのアノードに連結される。

第１３トランジスタＴ１３は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに提供する。第１３トランジスタＴ１３は第２ノードＢと駆動トランジスタＤＴ１のソースに連結される。第１３トランジスタＴ１３は他のトランジスタを通じて間接的に高電位電圧Ｖｄｄの提供を受けることができる。

本明細書の一実施例に係る画素駆動回路の第２スイッチング回路は、第２スキャン信号Ｓ２（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに印加することによって、データ電圧Ｖｄａｔａに該当する電流が駆動トランジスタＤＴ１から発生できるようにする。第２スイッチング回路は第１４トランジスタＴ１４を含む。

第１４トランジスタＴ１４は第２スキャン信号Ｓ２（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに提供する。第１４トランジスタＴ１４は第２ノードＢとデータ電圧配線に連結される。

第１スキャン信号Ｓ１（ｎ）および第２スキャン信号Ｓ２（ｎ）は、互いに異なるスキャン駆動回路を通じてそれぞれ第１スイッチング回路および第２スイッチング回路に提供される。

本明細書の一実施例に係る画素駆動回路の発光制御回路は、エミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ１に提供することによって、駆動トランジスタＤＴ１がターン−オンされて駆動電流Ｉ_ｏｌｅｄを発光素子ＥＬに提供する。発光制御回路はエミッショントランジスタＥＴ１を含む。

エミッショントランジスタＥＴ１はエミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ１に提供する。エミッショントランジスタＥＴ１は高電位電圧配線と駆動トランジスタＤＴ１のソースに連結される。

図２ｂを参照すると、第１スキャン信号Ｓ１（ｎ）に引き続きデータ電圧Ｖｄａｔａに同期される第２スキャン信号Ｓ２（ｎ）が第ｎサブ画素に供給される。サブ画素の駆動は初期化期間（Ｐ１）、サンプリング期間（Ｐ２）、プログラミング期間（Ｐ３）、および発光期間（Ｐ４）に区分され得る。初期化期間（Ｐ１）およびプログラミング期間（Ｐ３）はそれぞれ１水平期間（１Ｈ）を有し、サンプリング期間（Ｐ２）は３水平期間（３Ｈ）を有する。サンプリング期間（Ｐ２）は第１スキャン信号Ｓ１（ｎ）により調節され得る。第１スキャン信号Ｓ１（ｎ）は初期化期間（Ｐ１）およびサンプリング期間（Ｐ２）の間オン−レベルパルスであり、プログラミング期間（Ｐ３）および発光期間（Ｐ４）の間オフ−レベルパルスである。第２スキャン信号Ｓ２（ｎ）はプログラミング期間（Ｐ３）の間オン−レベルパルスであり、初期化期間（Ｐ１）、サンプリング期間（Ｐ２）、および発光期間（Ｐ４）の間オフ−レベルパルスである。エミッション信号ＥＭ（ｎ）は初期化期間（Ｐ１）および発光期間（Ｐ４）の間オン−レベルパルスであり、サンプリング期間（Ｐ２）およびプログラミング期間（Ｐ３）の間オフ−レベルパルスである。エミッション信号ＥＭ（ｎ）は第１スキャン信号Ｓ１（ｎ）および第２スキャン信号Ｓ２（ｎ）と重なる約４水平期間（４Ｈ）間オフ−レベルパルスである。

図３ａ〜図３ｄは図２ａに図示された画素駆動回路の駆動を段階別に示した図面である。各段階は図２ｂと結び付けて説明する。

図３ａは、初期化期間（Ｐ１）間画素駆動回路の動作を示したものである。初期化期間（Ｐ１）が開始される時、第１スキャン信号Ｓ１（ｎ）はオフ−レベルパルスからオン−レベルパルスに切り換えられ、初期化期間（Ｐ１）が終了する時にエミッション信号ＥＭ（ｎ）がオン−レベルパルスからオフ−レベルパルスに切り換えられる。初期化期間（Ｐ１）の間第１スイッチング回路Ｔ１１、Ｔ１２、Ｔ１３、駆動トランジスタＤＴ１、および発光制御回路ＥＴ１がターン−オンされて第１ノードＡと初期化電圧配線が導通され、アノードと初期化電圧配線が導通され、第２ノードＢと高電位電圧配線が導通される。この場合、駆動トランジスタＤＴ１のゲートは初期化電圧Ｖｉｎｉに放電されソースには高電位電圧Ｖｄｄが印加されて、駆動トランジスタＤＴ１のゲート−ソース電圧が駆動トランジスタＤＴ１のしきい電圧より低くなる。したがって、駆動トランジスタＤＴ１はターン−オンされる。しかし、初期化電圧Ｖｉｎｉは低電位電圧Ｖｓｓより低い電圧であるので発光素子ＥＬに電流が流れないため、発光素子ＥＬは発光しない。

図３ｂはサンプリング期間（Ｐ２）の間画素駆動回路の動作を示したものである。サンプリング期間（Ｐ２）が開始される時にエミッション信号ＥＭ（ｎ）はオフ−レベルパルスに切り換えられ、第１スキャン信号Ｓ１（ｎ）はオン−レベルパルスを維持する。サンプリング期間（Ｐ２）の間第１スイッチング回路Ｔ１１、Ｔ１２、Ｔ１３および駆動トランジスタＤＴ１はターン−オン状態を維持する。そして、発光制御回路ＥＴ１がターン−オフ状態に切り換えられるため、第２ノードＢの電圧は次第に低くなって初期化電圧Ｖｉｎｉと駆動トランジスタＤＴ１のしきい電圧の和に収束する。したがって、第２ノードＢには駆動トランジスタＤＴ１のしきい電圧値が保存される。この場合、駆動トランジスタＤＴ１のしきい電圧値を第２ノードＢに正確に保存するためには、サンプリング期間（Ｐ２）の間ターン−オンされたトランジスタを通じての電流の流れが十分に行われて駆動トランジスタＤＴ１が動作点の状態に収束するようにしなければならない。駆動トランジスタＤＴ１の動作点の状態とは、駆動トランジスタＤＴ１のゲート−ソース電圧が駆動トランジスタＤＴ１のしきい電圧と同じ状態を意味する。

本明細書の一実施例に係る画素駆動回路はサンプリング期間（Ｐ２）を３水平期間（３Ｈ）と開示したが、これに限定されはしない。駆動トランジスタＤＴ１のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａが使われないように画素駆動回路を実現することによって、サンプリング期間（Ｐ２）を１水平期間（１Ｈ）以上に確保することができる。データ電圧Ｖｄａｔａは１水平期間（１Ｈ）に一行のサブ画素に提供される信号である。

もし、駆動トランジスタＤＴ１のしきい電圧を補償するためにデータ電圧Ｖｄａｔａを使うのであれば、サンプリング期間（Ｐ２）は１水平期間（１Ｈ）であるかそれ以下にのみ設定することができる。この場合、サンプリング期間が十分に確保されないため画質不良が発生し得る。

したがって、本明細書の一実施例に係る画素駆動回路は、データ電圧Ｖｄａｔａを印加する回路が駆動トランジスタＤＴ１のしきい電圧を補償するための回路と分離して制御できるように別途の信号を使うことによって、サンプリング期間（Ｐ２）が１水平期間（１Ｈ）を超過できるように十分に確保して駆動トランジスタＤＴ１のしきい電圧を正確に補償することができる。また、表示パネル１０１の解像度および周波数が増加しても十分な補償時間を確保することができ、表示パネル１０１の解像度および周波数により能動的にサンプリング期間（Ｐ２）を調節することができる。

図３ｃは、プログラミング期間（Ｐ３）の間画素駆動回路の動作を示したものである。プログラミング期間（Ｐ３）が開始される時、第１スキャン信号Ｓ１（ｎ）はオン−レベルパルスからオフ−レベルパルスに切り換えられ、第２スキャン信号Ｓ２（ｎ）はオフ−レベルパルスからオン−レベルパルスに切り換えられる。プログラミング期間（Ｐ３）の間第２スイッチング回路Ｔ１４はターン−オンされてデータ電圧配線と第２ノードＢを導通させる。第１スイッチング回路Ｔ１１、Ｔ１２、Ｔ１３、駆動トランジスタＤＴ１、および発光制御回路ＥＴ１はターン−オフ状態である。この場合、第１ノードＡはフローティング状態であるため、第１キャパシタＣｓｔのカップリング効果で第２ノードＢの電圧変化が第１ノードＡに反映される。したがって、第２ノードＢにはデータ電圧Ｖｄａｔａが印加され、第１ノードＡにはデータ電圧Ｖｄａｔａと駆動トランジスタＤＴ１のしきい電圧の差が印加される。そして、第２キャパシタＣｄｔを形成する二つの電極にはそれぞれ高電位電圧Ｖｄｄとデータ電圧Ｖｄａｔａが印加される。第１キャパシタＣｓｔを高電位電圧配線に直接的に連結せずに第１キャパシタＣｓｔと高電位電圧配線の間に第２キャパシタＣｄｔを連結することによって、第２ノードＢにデータ電圧Ｖｄａｔａを印加することができる。

図３ｄは、発光期間（Ｐ４）の間駆動回路の動作を示したものである。発光期間（Ｐ４）が開始される時、第２スキャン信号Ｓ２（ｎ）はオン−レベルパルスからオフ−レベルパルスに切り換えられ、エミション信号ＥＭ（ｎ）はオフ−レベルパルスからオン−レベルパルスに切り換えられる。発光期間の間（Ｐ４）発光制御回路ＥＴ１がターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ１のソースと導通させ、駆動トランジスタＤＴ１はターン−オンされて駆動電流Ｉ_ｏｌｅｄを発光素子ＥＬに提供する。駆動電流Ｉ_ｏｌｅｄは式１に該当する。

式１において、Ｌは駆動トランジスタＤＴ１のチャネル長、Ｗは駆動トランジスタＤＴ１のチャネル幅、Ｃ_ｏｘは駆動トランジスタＤＴ１のゲートとアクティブの間の寄生容量、μ_ｐは駆動トランジスタＤＴ１の移動度である。式１を参照すると、駆動電流Ｉ_ｏｌｅｄで駆動トランジスタのしきい電圧値は除去されるので、駆動電流Ｉ_ｏｌｅｄは駆動トランジスタのしきい電圧に依存せず、しきい電圧の変化にも影響を受けない。

第１キャパシタＣｓｔは発光期間（Ｐ４）の間駆動トランジスタＤＴ１のゲートに一定の電圧を持続的に維持させることによって、駆動電流Ｉ_ｏｌｅｄを一定に発光素子ＥＬに提供できるようにする。

図４は図２ａに図示された画素駆動回路のレイアウト図であり、図５は図４の一部分に対する断面図である。

図４を参照すると、データ配線１４ａ、高電位電圧配線１４ｂ、および初期化電圧配線１５は列方向に配置され、第１スキャン配線１２ａ、第２スキャン配線１２ｂ、およびエミッション配線１２ｃは行方向に配置される。そして、アクティブ電極１１が第１スイッチング回路、第２スイッチング回路、駆動トランジスタ、および発光制御回路を構成するトランジスタのチャネルが形成されるべき所に互いに連結されて一体に形成される。

第１１トランジスタＴ１１および第１２トランジスタＴ１２は互いに隣接するように配置され、第１１トランジスタＴ１１および第１２トランジスタＴ１２それぞれの一電極は同じコンタクトホール（ソースコンタクトホールＣＨｓ）を通じて初期化電圧配線１５に連結される。ソースコンタクトホールＣＨｓは初期化電圧配線１５が分岐される必要がないように、初期化電圧配線１５と重なり得る。初期化電圧配線１５はデータ配線１４ａおよび高電位電圧配線１４ｂと異なる層に形成され、アノード電極と同じ材料で形成された場合が図示されているが、これに限定されず、データ配線１４ａおよび高電位電圧配線１４ｂと同一層に形成されてもよく、同じ材料で形成されてもよい。

駆動トランジスタＤＴ１のゲート１２は、ゲートコンタクトホールＣＨｇを通じて第１１トランジスタＴ１１の他電極１４ｄと連結される。第１１トランジスタＴ１１の他電極１４ｄと駆動トランジスタＤＴ１のゲート１２が互いにコンタクトするようにするために、第１キャパシタＣｓｔの第１３電極１３はゲートコンタクトホールＣＨｇを囲むようにホールＨｃを形成する。第１３電極１３に形成されたホールＨｃは、第１１トランジスタＴ１１の他電極１４ｄおよび駆動トランジスタＤＴ１のゲート１２と短絡しないようにすることができる。第１１トランジスタＴ１１の他電極１４ｄはデータ配線１４ａおよび高電位電圧配線１４ｂと同一層に形成され、同一材料であり得る。駆動トランジスタＤＴ１のソースは発光制御回路ＥＴ１を通じて高電位電圧配線１４ｂと連結される。図５を参照すると、駆動トランジスタＤＴ１のドレインはアノードコンタクトホールＣＨａを通じてアノード電極１５ａと連結される。駆動トランジスタＤＴ１のアクティブ電極１１のドレイン領域に連結されたドレイン電極は、アノードコンタクトホールＣＨａに形成された連結電極１４ｃを通じてアノード電極１５ａに連結される。初期化電圧配線１５がアノード電極と同一材料で形成された場合、アノード電極１５ａは初期化電圧配線１５と同一層に互いに離隔して形成される。この場合、初期化電圧配線１５はアノードコンタクトホールＣＨａと短絡しないようにアノードコンタクトホールＣｈａを迂回するように形成され得る。アノード電極１５ａは初期化電圧配線１５と重ならず、サブ画素別に分離されて形成される。そして、連結電極１４ｃはデータ配線１４ａおよび高電位電圧配線１４ｂと同一層に形成され、同一材料であり得る。

第１キャパシタＣｓｔは第１３電極１３および第１２電極１２を含み、第１３電極１３は第１キャパシタＣｓｔの一電極としての役割をする。第１２電極１２は第１３電極１３の下部に位置し、第１３電極１３と重なって第１キャパシタンスを形成し、駆動トランジスタＤＴ１のゲートである。第１３電極１３は第１２電極１２より大きく形成して第１２電極１２と重なり得るようにする。図５は第１キャパシタＣｓｔとアクティブ電極１１が重なった領域の断面を例にして図示したものであって、これに限定されず、第１キャパシタンスが形成される領域にはアクティブ電極１１と重なっていない領域も含まれ得る。

第２キャパシタＣｄｔは第２１電極および第２２電極を含む。第２１電極は第１キャパシタＣｓｔの第１３電極１３が延びて高電位電圧配線１４ｂと重なる部分であり、第２２電極は第２１電極と重なる高電位電圧配線１４ｂの一部分である。第２１電極および第２２電極が互いに重なる領域で第２キャパシタンスが形成される。第１キャパシタＣｓｔと第２キャパシタＣｄｔは互いに重ならずに同じ電極１３を共有し、同じ電極１３の互いに異なる領域でキャパシタンスを形成する。

１フレームのほとんどの期間の間、第１キャパシタＣｓｔは駆動トランジスタＤＴ１のゲートの電圧を一定に維持できる程度のキャパシタンスを有する。キックバック（ｋｉｃｋｂａｃｋ）の影響を減少させて補償性能を向上させるために、第１キャパシタＣｓｔのキャパシタンスは第２キャパシタＣｓｔのキャパシタンスより大きい。キャパシタンスはキャパシタの電極の面積に比例するため、第１キャパシタＣｓｔの領域の広さは第２キャパシタＣｄｔの領域の広さより大きい。具体的には、データ電圧Ｖｄａｔａが駆動トランジスタＤＴ１のゲートに伝えられる効率を向上させるために、第１キャパシタＣｓｔの領域の広さは第２キャパシタＣｄｔの領域の広さの二倍以上である。例えば、第１キャパシタＣｓｔの領域の広さが第２キャパシタＣｄｔの領域の広さより二倍とならない場合、データ電圧Ｖｄａｔａが５Ｖであれば駆動トランジスタＤＴ１のゲートには２．５Ｖしか印加されないため、ブラック画面の実現が難しくなる。駆動キャパシタの領域の広さはキャパシタンスを形成する二つの電極の重なった領域を意味する。

図５を参照すると、基板５０上にアクティブ電極１１、駆動トランジスタＤＴ１のゲート電極でありながら第１キャパシタＣｓｔの第１２電極１２、第１キャパシタＣｓｔの第１３電極１３でありながら第２キャパシタＣｄｔの第２１電極、高電位電圧配線１４ｂが順に積層される。それぞれの電極の間には絶縁層５１、５２、５３、５４が形成されてコンタクトホールを除いた領域でそれぞれの電極を絶縁させる。絶縁層５１、５２、５３は主にシリコン系列の無機物質で形成され得、電源の配線を覆う絶縁層５４はポリアクリルまたはポリイミド系列の無機物質で形成されて、基板５０上に形成された電極による基板の段差を緩和させることができる。

以上で説明されたレイアウトおよび断面に対する特徴は、以下で説明される他の実施例にも同様に適用され得る。

図６ａおよび図６ｂは、本明細書の一実施例に係る画素駆動回路およびゲート信号波形図である。図６ａに図示された画素駆動回路は、表示領域ＤＡの第ｎ行に配置された第ｎサブ画素について説明する。図６ａの画素駆動回路は第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）により制御される第３スイッチング回路が追加された回路であるので、図２ａの説明と重複する部分は省略したり簡略にし得る。

本明細書の一実施例に係る画素駆動回路は、駆動トランジスタＤＴ２のしきい電圧を画素駆動回路を通じて補償できる内部補償回路である。

画素駆動回路には高電位電圧Ｖｄｄ、低電位電圧Ｖｓｓ、初期化電圧Ｖｉｎｉの電源電圧が印加され、第１スキャン信号Ｓ１（ｎ）、第２スキャン信号Ｓ２（ｎ）、第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）、エミション信号ＥＭ（ｎ）、データ電圧Ｖｄａｔａの画素駆動信号が印加される。

本明細書の一実施例のトランジスタはＰＭＯＳトランジスタで実現された例である。

発光素子ＥＬはデータ電圧Ｖｄａｔａにより駆動トランジスタＤＴ２で調節される電流量で発光して、入力映像のデータ諧調に該当する輝度を表現する。発光素子ＥＬのアノードは駆動トランジスタＤＴ２に連結され、発光素子ＥＬのカソードは低電位電圧Ｖｓｓが印加される低電位電圧電極に連結される。

駆動トランジスタＤＴ２はゲート−ソース間の電圧Ｖｇｓにより発光素子ＥＬに流れる電流を調節する駆動素子である。駆動トランジスタＤＴ２は第１ノードＡに連結されたゲート、ソース、およびドレインを含む。

第１キャパシタＣｓｔは第１キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第１ノードＡと第２ノードＢに連結される。第２キャパシタＣｄｔは第２キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第２ノードＢと高電位電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路の第１スイッチング回路は、第１スキャン信号Ｓ１（ｎ）によりターン−オンされて駆動トランジスタＤＴ２のゲートおよび発光素子ＥＬのアノードを初期化し、駆動トランジスタＤＴ１のしきい電圧を補償する。第１スイッチング回路は第２１トランジスタＴ２１、第２２トランジスタＴ２２、および第２３トランジスタＴ２３を含む。以前の実施例と同様に駆動トランジスタＤＴ１のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａが使われないようにするために、第１スイッチング回路は画素駆動回路にデータ電圧Ｖｄａｔａを印加させるためのトランジスタを含まない。

第２１トランジスタＴ２１は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを第１ノードＡに提供する。第２１トランジスタＴ２１は第１ノードＡと初期化電圧配線に連結される。第１キャパシタＣｓｔに連結される第２１トランジスタＴ２１は、ダブル−ゲート型トランジスタで実現されることによって漏洩電流を減少させることができる。また、ダブル−ゲート型トランジスタを構成する二つのトランジスタのうち、第１ノードＡにさらに近く連結されたトランジスタのチャネル長を初期化電圧配線にさらに近く連結されたトランジスタのチャネル長より長くすることによって、第２１トランジスタＴ２１の漏洩電流を減少させることができる。

第２２トランジスタＴ２２は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを発光素子ＥＬのアノードに提供する。第２２トランジスタＴ２２は初期化電圧配線と発光素子ＥＬのアノードに連結される。

第２３トランジスタＴ２３は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに提供する。第２３トランジスタＴ２３は第２ノードＢと駆動トランジスタＤＴ２のソースに連結される。第２３トランジスタＴ２３は他のトランジスタを通じて間接的に高電位電圧Ｖｄｄの提供を受けることができる。

本明細書の一実施例に係る画素駆動回路の第２スイッチング回路は、第２スキャン信号Ｓ２（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに印加することによって、データ電圧Ｖｄａｔａに該当する電流が駆動トランジスタＤＴ２から発生できるようにする。第２スイッチング回路は第２４トランジスタＴ２４を含む。

第２４トランジスタＴ２４は第２スキャン信号Ｓ２（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに提供する。第２４トランジスタＴ２４は第２ノードＢとデータ電圧配線に連結される。

第１スキャン信号Ｓ１（ｎ）および第２スキャン信号Ｓ２（ｎ）は、互いに異なるスキャン駆動回路を通じてそれぞれ第１スイッチング回路および第２スイッチング回路に信号を提供する。

本明細書の一実施例に係る画素駆動回路は、第３スイッチング回路を含むことによって、第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに印加する。第３スイッチング回路は初期化期間の間高電位電圧配線と初期化電圧配線および低電位電圧電極が互いに短絡することを防止する。第３スイッチング回路は第２５トランジスタＴ２５を含む。

第２５トランジスタＴ２５は第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに提供する。第２５トランジスタＴ２５は第２ノードＢと高電位電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路の発光制御回路は、エミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ２に提供することによって、駆動トランジスタＤＴ２がターン−オンされて駆動電流Ｉ_ｏｌｅｄを発光素子ＥＬに提供する。発光制御回路はエミッショントランジスタＥＴ２を含む。

エミッショントランジスタＥＴ２はエミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ２に提供する。エミッショントランジスタＥＴ２は高電位電圧配線と駆動トランジスタＤＴ２の一電極に連結される。

図６ｂを参照すると、第１スキャン信号Ｓ１（ｎ）に先だって第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）が第ｎサブ画素に供給され、第１スキャン信号Ｓ１（ｎ）に引き続きデータ電圧Ｖｄａｔａに同期される第２スキャン信号Ｓ２（ｎ）が第ｎサブ画素に供給される。サブ画素の駆動は初期化期間（Ｐ１）、サンプリング期間（Ｐ２）、プログラミング期間（Ｐ３）、および発光期間（Ｐ４）に区分され得る。

初期化期間（Ｐ１）は１水平期間（１Ｈ）であり、初期化期間（Ｐ１）の間第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）およびエミッション信号ＥＭ（ｎ）はオン−レベルパルスである。第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）により第２５トランジスタＴ２５がターン−オンされて高電位電圧Ｖｄｄが第２ノードＢに印加される。そして、エミション信号ＥＭ（ｎ）によりエミッショントランジスタＥＴ２がターン−オンされて高電位電圧Ｖｄｄが駆動トランジスタＤＴ２のソースに印加される。初期化期間（Ｐ１）の間第２ノードＢおよび駆動トランジスタＤＴ２のソースは高電位電圧Ｖｄｄにセッティングされる。

サンプリング期間（Ｐ２）は３水平期間（３Ｈ）を有するように図示したが、これに限定されはしない。サンプリング期間（Ｐ２）は第１スキャン信号Ｓ１（ｎ）により調節され得る。サンプリング期間（Ｐ２）の間第１スキャン信号Ｓ１（ｎ）はオン−レベルパルスであり、エミション信号ＥＭ（ｎ）はオフ−レベルパルスである。サンプリング期間（Ｐ２）の間ターン−オンされた第１スイッチング回路Ｔ２１、Ｔ２２、Ｔ２３は、駆動トランジスタＤＴ２のゲートおよび発光素子ＥＬのアノードを初期化電圧Ｖｉｎｉに放電させ、駆動トランジスタＤＴ２をターン−オンさせて駆動トランジスタＤＴ２のしきい電圧を感知する。

本明細書の一実施例に係る駆動回路はサンプリング期間（Ｐ２）を３水平期間（３Ｈ）にしたが、これに限定されはしない。駆動トランジスタＤＴ２のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａは使われないように画素駆動回路を実現することによって、サンプリング期間（Ｐ２）を１水平期間（１Ｈ）以上に確保することができる。

本明細書の一実施例に係る画素駆動回路は、データ電圧Ｖｄａｔａを印加する回路を、駆動トランジスタＤＴ２のしきい電圧を補償するための回路と分離して制御できるように別途の信号を使うことによって、サンプリング期間（Ｐ２）が１水平期間（１Ｈ）を超過できるように十分に確保して駆動トランジスタＤＴ２のしきい電圧を正確に補償することができる。また、表示パネル１０１の解像度および周波数が増加しても十分な補償時間を確保することができ、表示パネル１０１の解像度および周波数によりサンプリング期間（Ｐ２）を調節することができる。

プログラミング期間（Ｐ３）は１水平期間（１Ｈ）であり、プログラミング期間（Ｐ３）の間第２スキャン信号Ｓ２（ｎ）はオン−レベルパルスである。第１スイッチング回路Ｔ２１、Ｔ２２、Ｔ２３、駆動トランジスタＤＴ２、および発光制御回路ＥＴ２はターン−オフ状態である。第２スキャン信号Ｓ２（ｎ）により第２４トランジスタＴ２４がターン−オンされてデータ電圧Ｖｄａｔａが第２ノードＢに印加され、第１ノードＡは第１キャパシタＣｓｔのカップリング効果でデータ電圧Ｖｄａｔａと駆動トランジスタＤＴ２のしきい電圧の差が印加される。そして、第２キャパシタＣｄｔを形成する二つの電極にはそれぞれ高電位電圧Ｖｄｄとデータ電圧Ｖｄａｔａが印加される。第１キャパシタＣｓｔを高電位電圧配線に直接的に連結せずに第１キャパシタＣｓｔと高電位電圧配線の間に第２キャパシタＣｄｔを連結することによって、第２ノードＢにデータ電圧Ｖｄａｔａを印加することができる。

発光期間（Ｐ４）の間エミッション信号ＥＭ（ｎ）はオン−レベルパルスであり、第２スキャン信号Ｓ２（ｎ）はオフ−レベルパルスに切り換えられる。エミッション信号ＥＭ（ｎ）は第１スキャン信号Ｓ１（ｎ）および第２スキャン信号Ｓ２（ｎ）と重なる約４水平期間（４Ｈ）間オフ−レベルパルスを維持する。

発光期間の間（Ｐ４）発光制御回路ＥＴ２がターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ２のソースと導通させ、駆動トランジスタＤＴ２はターン−オンされて駆動電流Ｉ_ｏｌｅｄを発光素子ＥＬに提供する。駆動電流Ｉ_ｏｌｅｄは式１に該当する。式１を参照すると、駆動電流Ｉ_ｏｌｅｄで駆動トランジスタのしきい電圧値は除去されるので、駆動電流Ｉ_ｏｌｅｄは駆動トランジスタのしきい電圧に依存せず、しきい電圧の変化にも影響を受けない。

第１キャパシタＣｓｔは発光期間（Ｐ４）の間駆動トランジスタＤＴ２のゲートに一定の電圧を持続的に維持させることによって駆動電流Ｉ_ｏｌｅｄを一定に発光素子ＥＬに提供できるようにする。

図７ａおよび図７ｂは，本明細書の一実施例に係る画素駆動回路およびゲート信号波形図である。図７ａに図示された駆動回路は表示領域ＤＡの第ｎ行に配置された第ｎサブ画素について説明する。図７ａの駆動回路は図２ａの駆動回路にエミッショントランジスタＥＴ３２が追加された回路であるので、図２ａの説明と重複する部分は省略したり簡略にし得る。

本明細書の一実施例に係る駆動回路は駆動トランジスタＤＴ３のしきい電圧を駆動回路を通じて補償できる内部補償回路である。

駆動回路には高電位電圧Ｖｄｄ、低電位電圧Ｖｓｓ、初期化電圧Ｖｉｎｉの電源電圧が印加され、第１スキャン信号Ｓ１（ｎ）、第２スキャン信号Ｓ２（ｎ）、エミション信号ＥＭ（ｎ）、データ電圧Ｖｄａｔａの画素駆動信号が印加される。

本明細書の一実施例のトランジスタはＰＭＯＳトランジスタで実現された例である。

発光素子ＥＬはデータ電圧Ｖｄａｔａにより駆動トランジスタＤＴ３で調節される電流量で発光して、入力映像のデータ諧調に該当する輝度を表現する。発光素子ＥＬのアノードは発光制御回路に連結され、発光素子ＥＬのカソードは低電位電圧Ｖｓｓが印加される低電位電圧電極に連結される。

駆動トランジスタＤＴ３はゲート−ソース間の電圧Ｖｇｓにより発光素子ＥＬに流れる電流を調節する駆動素子である。駆動トランジスタＤＴ３は第１ノードＡに連結されたゲート、ソース、およびドレインを含む。

第１キャパシタＣｓｔは第１キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第１ノードＡと第２ノードＢに連結される。第２キャパシタＣｄｔは第２キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第２ノードＢと高電位電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路の第１スイッチング回路は、第１スキャン信号Ｓ１（ｎ）によりターン−オンされて駆動トランジスタＤＴ３のゲートおよびドレインを初期化し、駆動トランジスタＤＴ３のしきい電圧を補償する。第１スイッチング回路は第３１トランジスタＴ３１、第３２トランジスタＴ３２、および第３３トランジスタＴ３３を含む。以前の実施例と同様に駆動トランジスタＤＴ３のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａが使われないようにするために、第１スイッチング回路は画素駆動回路にデータ電圧Ｖｄａｔａを印加させるためのトランジスタを含まない。

第３１トランジスタＴ３１は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを第１ノードＡに提供する。第３１トランジスタＴ３１は第１ノードＡと初期化電圧配線に連結される。第１キャパシタＣｓｔに連結される第３１トランジスタＴ３１は、ダブル−ゲート型トランジスタで実現されることによって漏洩電流を減少させることができる。また、ダブル−ゲート型トランジスタを構成する二つのトランジスタのうち、第１ノードＡにさらに近く連結されたトランジスタのチャネル長を初期化電圧配線にさらに近く連結されたトランジスタのチャネル長より長くすることによって、第３１トランジスタＴ３１の漏洩電流を減少させることができる。

第３２トランジスタＴ３２は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを駆動トランジスタＤＴ３のドレインに提供する。第３２トランジスタＴ３２は初期化電圧配線と駆動トランジスタＤＴ３のドレインに連結される。

第３３トランジスタＴ３３は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに提供する。第３３トランジスタＴ３３は第２ノードＢと駆動トランジスタＤＴ３のソースに連結される。第３３トランジスタＴ３３は他のトランジスタを通じて間接的に高電位電圧Ｖｄｄの提供を受けることができる。

本明細書の一実施例に係る駆動回路の第２スイッチング回路は、第２スキャン信号Ｓ２（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに印加することによって、データ電圧Ｖｄａｔａに該当する電流が駆動トランジスタＤＴ１から発生できるようにする。第２スイッチング回路は第３４トランジスタＴ３４を含む。

第３４トランジスタＴ３４は第２スキャン信号Ｓ２（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに提供する。第３４トランジスタＴ３４は第２ノードＢとデータ電圧配線に連結される。

第１スキャン信号Ｓ１（ｎ）および第２スキャン信号Ｓ２（ｎ）は、互いに異なるスキャン駆動回路を通じてそれぞれ第１スイッチング回路および第２スイッチング回路に信号を提供する。

本明細書の一実施例に係る駆動回路の発光制御回路は、エミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ３に提供することによって駆動トランジスタＤＴ３をターン−オンさせて駆動電流Ｉ_ｏｌｅｄを発生させ、駆動トランジスタＤＴ３と発光素子ＥＬの間に電流パスを形成する。発光制御回路は第１エミッショントランジスタＥＴ３１および第２エミッショントランジスタＥＴ３２を含む。

第１エミッショントランジスタＥＴ３１はエミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ３に提供する。第１エミッショントランジスタＥＴ３１は高電位電圧配線と駆動トランジスタＤＴ３のソースに連結される。

第２エミッショントランジスタＥＴ３２はエミッション信号ＥＭ（ｎ）によりターン−オンされて駆動トランジスタＤＴ３で発生した駆動電流を発光素子ＥＬのアノードに提供する。第２エミッショントランジスタＥＴ３２が追加されると第１エミッショントランジスタＥＴ３１のみがある構造対比抵抗が増加するため、初期化期間で発光素子ＥＬに流れることができる電流をさらに減少させることができる。これに伴い、ブラック画面がさらに暗くなるため、表示パネルの明暗比を向上させることができる。また、初期化期間に発光素子ＥＬのアノードを初期化電圧に放電させる。

図７ｂを参照すると、第１スキャン信号Ｓ１（ｎ）に引き続きデータ電圧Ｖｄａｔａに同期される第２スキャン信号Ｓ２（ｎ）が第ｎサブ画素に供給される。サブ画素の駆動は初期化期間（Ｐ１）、サンプリング期間（Ｐ２）、プログラミング期間（Ｐ３）、および発光期間（Ｐ４）に区分され得る。

初期化期間（Ｐ１）は１水平期間（１Ｈ）であり、初期化期間（Ｐ１）の間第１スキャン信号Ｓ１（ｎ）およびエミッション信号ＥＭ（ｎ）はオン−レベルパルスである。したがって、第１スイッチング回路Ｔ３１、Ｔ３２、Ｔ３３、駆動トランジスタＤＴ３、および発光制御回路ＥＴ３１、ＥＴ３２がターン−オンされて第１ノードＡと初期化電圧配線が導通され、アノードと初期化電圧配線が導通され、第２ノードＢと高電位電圧配線が導通される。

サンプリング期間（Ｐ２）の間第１スキャン信号Ｓ１（ｎ）はオン−レベルパルスであり、エミション信号ＥＭ（ｎ）はオフ−レベルパルスである。サンプリング期間（Ｐ２）の間ターン−オンされた第１スイッチング回路Ｔ３１、Ｔ３２、Ｔ３３および駆動トランジスタＤＴ３により駆動トランジスタＤＴ３のしきい電圧を感知する。

本明細書の一実施例に係る画素駆動回路は、サンプリング期間（Ｐ２）を３水平期間（３Ｈ）にしたが、これに限定されない。駆動トランジスタＤＴ３のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａは使われないように画素駆動回路を実現することによって、サンプリング期間（Ｐ２）を１水平期間（１Ｈ）以上に確保することができる。

本明細書の一実施例に係る画素駆動回路は、データ電圧Ｖｄａｔａを印加する回路を、駆動トランジスタＤＴ３のしきい電圧を補償するための回路と分離して制御できるように別途の信号を使うことによって、サンプリング期間（Ｐ２）が１水平期間（１Ｈ）を超過できるように十分に確保して駆動トランジスタＤＴ３のしきい電圧を正確に補償することができる。また、表示パネル１０１の解像度および周波数が増加しても十分な補償時間を確保することができ、表示パネル１０１の解像度および周波数によりサンプリング期間（Ｐ２）を調節することができる。

プログラミング期間（Ｐ３）の間第２スイッチング回路Ｔ３４はターン−オンされてデータ電圧配線と第２ノードＢを導通させる。第１スイッチング回路Ｔ３１、Ｔ３２、Ｔ３３、駆動トランジスタＤＴ１、および発光制御回路ＥＴ３１、ＥＴ３２はターン−オフ状態である。この場合、第２ノードＢにはデータ電圧Ｖｄａｔａが印加され、第１キャパシタＣｓｔのカップリング効果で第１ノードＡはデータ電圧Ｖｄａｔａと駆動トランジスタＤＴ３のしきい電圧の差が印加される。そして、第２キャパシタＣｄｔを形成する二つの電極にはそれぞれ高電位電圧Ｖｄｄとデータ電圧Ｖｄａｔａが印加される。第１キャパシタＣｓｔを高電位電圧配線に直接的に連結せずに第１キャパシタＣｓｔと高電位電圧配線の間に第２キャパシタＣｄｔを連結することによって、第２ノードＢにデータ電圧Ｖｄａｔａを印加することができる。

発光期間の間（Ｐ４）発光制御回路ＥＴ３１、ＥＴ３２がターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ３のソースと導通させ、駆動トランジスタＤＴ３はターン−オンされて駆動電流Ｉ_ｏｌｅｄを発光素子ＥＬに提供する。駆動電流Ｉ_ｏｌｅｄは式１に該当する。式１を参照すると、駆動電流Ｉ_ｏｌｅｄで駆動トランジスタのしきい電圧値は除去されるので、駆動電流Ｉ_ｏｌｅｄは駆動トランジスタのしきい電圧に依存せず、しきい電圧の変化にも影響を受けない。

第１キャパシタＣｓｔは発光期間（Ｐ４）の間駆動トランジスタＤＴ３のゲートに一定の電圧を持続的に維持させることによって駆動電流Ｉ_ｏｌｅｄを一定に発光素子ＥＬに提供できるようにする。

図８は、図７ａに図示された画素駆動回路のレイアウト図である。

図８を参照すると、データ配線２４ａ、高電位電圧配線２４ｂ、および初期化電圧配線２４ｃは列方向に配置され、第１スキャン配線２２ａ、第２スキャン配線２２ｂ、およびエミッション配線２２ｃは行方向に配置される。そして、アクティブ電極２１は第１スイッチング回路、第２スイッチング回路、駆動トランジスタ、および発光制御回路を構成するトランジスタのチャネルが形成されるべき所に互いに連結されて一体に形成される。

第３１トランジスタＴ３１および第３２トランジスタＴ３２は互いに隣接するように配置され、第３１トランジスタＴ３１および第３２トランジスタＴ３２それぞれの一電極は同じコンタクトホール（ソースコンタクトホールＣＨｓ）を通じて初期化電圧配線２４ｃに連結される。ソースコンタクトホールＣＨｓは初期化電圧配線２４ｃが分岐される必要がないように初期化電圧配線２４ｃと重なる。初期化電圧配線２４ｃはデータ配線２４ａおよび高電位電圧配線２４ｂと同一層に同じ材料で形成される。

駆動トランジスタＤＴ３のソースは第１発光制御回路ＥＴ３１を通じて高電位電圧配線２４ｂと連結され、駆動トランジスタＤＴ３のドレインはアノードコンタクトホールＣＨａを通じてアノード電極と連結される。そして、駆動トランジスタＤＴ３のゲート２２はゲートコンタクトホールＣＨｇを通じて第３１トランジスタＴ３１の他電極２４ｄと連結される。第３１トランジスタＴ３１の他電極２４ｄと駆動トランジスタＤＴ３のゲート２２が互いにコンタクトするようにするために、第１キャパシタＣｓｔの第２３電極２３はゲートコンタクトホールＣＨｇを囲むようにホールＨｃを形成する。第２３電極２３に形成されたホールＨｃは第３１トランジスタＴ３１の他電極２４ｄおよび駆動トランジスタＤＴ３のゲート２２と短絡しないようにすることができる。

第１キャパシタＣｓｔは第２３電極２３および第２２電極２２を含み、第２３電極２３は第１キャパシタＣｓｔの一電極としての役割をする。第２２電極２２は第２３電極２３の下部に位置し、第２３電極２３と重なって第１キャパシタンスを形成し、駆動トランジスタＤＴ３のゲートとしての役割をする。第２３電極２３は第２２電極２２より大きく形成して第２２電極２２と重なり得るようにする。

第２キャパシタＣｄｔは第２５電極および第２６電極を含む。第２５電極は第１キャパシタＣｓｔの第２３電極２３が延びて高電位電圧配線２４ｂと重なる部分であり、第２６電極は第２５電極と重なる高電位電圧配線２４ｂの一部分である。第２５電極および第２６電極が互いに重なる領域で第２キャパシタンスが形成される。第２キャパシタンスを増加させるために、第１キャパシタＣｓｔの第２２電極２２と重ならないように第２６電極の領域を拡張させることによって補償性能を向上させて表示パネルの高輝度を実現することができる。第２６電極の領域は高電位電圧配線２４ｂの一部を突出させることによって拡張させることができる。第１キャパシタＣｓｔと第２キャパシタＣｄｔは互いに重複せず、同じ電極２３を共有し、同じ電極２３の互いに異なる領域でキャパシタンスを形成する。

図９ａおよび図９ｂは、本明細書の一実施例に係る画素駆動回路およびゲート信号波形図である。図９ａに図示された画素駆動回路は表示領域ＤＡの第ｎ行に配置された第ｎサブ画素について説明する。図９ａの駆動回路は図６ａおよび図７ａの構成要素がすべて含まれた回路であるので、図６ａおよび図７ａの説明と重複する部分は省略したり簡略にし得る。

本明細書の一実施例に係る画素駆動回路は、駆動トランジスタＤＴ４のしきい電圧を画素駆動回路を通じて補償できる内部補償回路である。

駆動回路には高電位電圧Ｖｄｄ、低電位電圧Ｖｓｓ、初期化電圧Ｖｉｎｉの電源電圧が印加され、第１スキャン信号Ｓ１（ｎ）、第２スキャン信号Ｓ２（ｎ）、第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）、エミション信号ＥＭ（ｎ）、データ電圧Ｖｄａｔａの画素駆動信号が印加される。

本明細書の一実施例のトランジスタはＰＭＯＳトランジスタで実現された例である。

発光素子ＥＬはデータ電圧Ｖｄａｔａにより駆動トランジスタＤＴ４で調節される電流量で発光して、入力映像のデータ諧調に該当する輝度を表現する。発光素子ＥＬのアノードは発光制御回路に連結され、発光素子ＥＬのカソードは低電位電圧Ｖｓｓが印加される低電位電圧電極に連結される。

駆動トランジスタＤＴ４はゲート−ソース間の電圧Ｖｇｓにより発光素子ＥＬに流れる電流を調節する駆動素子である。駆動トランジスタＤＴ４は第１ノードＡに連結されたゲート、ソース、およびドレインを含む。

第１キャパシタＣｓｔは第１キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第１ノードＡと第２ノードＢに連結される。第２キャパシタＣｄｔは第２キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第２ノードＢと高電位電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路の第１スイッチング回路は、第１スキャン信号Ｓ１（ｎ）によりターン−オンされて駆動トランジスタＤＴ４のゲートおよびドレインを初期化し、駆動トランジスタＤＴ４のしきい電圧を補償する。第１スイッチング回路は第４１トランジスタＴ４１、第４２トランジスタＴ４２、および第４３トランジスタＴ４３を含む。以前の実施例と同様に駆動トランジスタＤＴ４のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａが使われないため、第１スイッチング回路は画素駆動回路にデータ電圧Ｖｄａｔａを印加させるためのトランジスタを含まない。

第４１トランジスタＴ４１は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを第１ノードＡに提供する。第４１トランジスタＴ４１は第１ノードＡと初期化電圧配線に連結される。第１キャパシタＣｓｔに連結される第４１トランジスタＴ４１は、ダブル−ゲート型トランジスタで実現されることによって漏洩電流を減少させることができる。また、ダブル−ゲート型トランジスタを構成する二つのトランジスタのうち、第１ノードＡにさらに近く連結されたトランジスタのチャネル長を初期化電圧配線にさらに近く連結されたトランジスタのチャネル長より長くすることによって、第４１トランジスタＴ４１の漏洩電流を減少させることができる。

第４２トランジスタＴ４２は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを駆動トランジスタＤＴ４のドレインに提供する。第４２トランジスタＴ４２は初期化電圧配線と駆動トランジスタＤＴ４のドレインに連結される。

第４３トランジスタＴ４３は第１スキャン信号Ｓ１（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに提供する。第４３トランジスタＴ４３は第２ノードＢと駆動トランジスタＤＴ４の一電極に連結される。第４３トランジスタＴ４３は他のトランジスタを通じて間接的に高電位電圧Ｖｄｄの提供を受けることができる。

本明細書の一実施例に係る画素駆動回路の第２スイッチング回路は、第２スキャン信号Ｓ２（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに印加することによって、データ電圧Ｖｄａｔａに該当する電流が駆動トランジスタＤＴ４から発生できるようにする。第２スイッチング回路は第４４トランジスタＴ４４を含む。

第４４トランジスタＴ４４は第２スキャン信号Ｓ２（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに提供する。第４４トランジスタＴ４４は第２ノードＢとデータ電圧配線に連結される。

第１スキャン信号Ｓ１（ｎ）および第２スキャン信号Ｓ２（ｎ）は、互いに異なるスキャン駆動回路を通じてそれぞれ第１スイッチング回路および第２スイッチング回路に信号を提供する。

本明細書の一実施例に係る駆動回路は、第３スイッチング回路を含むことによって第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに印加する。第３スイッチング回路は初期化期間の間高電位電圧配線と初期化電圧配線および低電位電圧電極が互いに短絡することを防止する。第３スイッチング回路は第４５トランジスタＴ４５を含む。

第４５トランジスタＴ４５は第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに提供する。第４５トランジスタＴ４５は第２ノードＢと高電位電圧配線に連結される。

本明細書の一実施例に係る駆動回路の発光制御回路は、エミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ４に提供することによって駆動トランジスタＤＴ４をターン−オンさせて駆動電流Ｉ_ｏｌｅｄを発生させ、駆動トランジスタＤＴ４と発光素子ＥＬの間に電流パスを形成する。発光制御回路は第１エミッショントランジスタＥＴ４１および第２エミッショントランジスタＥＴ４２を含む。

第１エミッショントランジスタＥＴ４１はエミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ４に提供する。第１エミッショントランジスタＥＴ４１は高電位電圧配線と駆動トランジスタＤＴ４のソースに連結される。

第２エミッショントランジスタＥＴ４２はエミッション信号ＥＭ（ｎ）によりターン−オンされて駆動トランジスタＤＴ４で発生した駆動電流を発光素子ＥＬのアノードに提供する。第２エミッショントランジスタＥＴ４２が追加されると第１エミッショントランジスタＥＴ４１のみがある構造対比抵抗が増加するため、初期化期間で発光素子ＥＬに流れることができる電流をさらに減少させることができる。これに伴い、ブラック画面がさらに暗くなるため、表示パネルの明暗比を向上させることができる。また、初期化期間に発光素子ＥＬのアノードを初期化電圧に放電させる。

図９ｂを参照すると、第１スキャン信号Ｓ１（ｎ）に先だって第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）が第ｎサブ画素に供給され、第１スキャン信号Ｓ１（ｎ）に引き続きデータ電圧Ｖｄａｔａに同期される第２スキャン信号Ｓ２（ｎ）が第ｎサブ画素に供給される。サブ画素の駆動は初期化期間（Ｐ１）、サンプリング期間（Ｐ２）、プログラミング期間（Ｐ３）、および発光期間（Ｐ４）に区分され得る。

初期化期間（Ｐ１）は１水平期間（１Ｈ）であり、初期化期間（Ｐ１）の間第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）およびエミッション信号ＥＭ（ｎ）はオン−レベルパルスである。第（ｎ−４）サブ画素に印加される第２スキャン信号Ｓ２（ｎ−４）により第４５トランジスタＴ４５がターン−オンされて高電位電圧Ｖｄｄが第２ノードＢに印加される。そして、エミション信号ＥＭ（ｎ）により第１エミッショントランジスタＥＴ４１がターン−オンされて高電位電圧Ｖｄｄが駆動トランジスタＤＴ４のソースに印加される。初期化期間（Ｐ１）の間第２ノードＢおよび駆動トランジスタＤＴ４のソースは高電位電圧Ｖｄｄにセッティングされる。

サンプリング期間（Ｐ２）は３水平期間（３Ｈ）を有するように図示したが、これに限定されはしない。サンプリング期間（Ｐ２）は第１スキャン信号Ｓ１（ｎ）により調節され得る。サンプリング期間（Ｐ２）の間第１スキャン信号Ｓ１（ｎ）がオン−レベルパルスで維持され、エミション信号ＥＭ（ｎ）はオフ−レベルパルスに切り換えられる。サンプリング期間（Ｐ２）の間ターン−オンされた第１スイッチング回路Ｔ４１、Ｔ４２、Ｔ４３は駆動トランジスタＤＴ４のゲートおよびドレインを初期化電圧Ｖｉｎｉに放電させ、駆動トランジスタＤＴ４をターン−オンさせて駆動トランジスタＤＴ４のしきい電圧を感知する。この場合、第１ノードＡは初期化電圧Ｖｉｎｉであり、第２ノードＢは初期化電圧Ｖｉｎｉと駆動トランジスタＤＴ４のしきい電圧の和である。したがって、第２ノードＢには駆動トランジスタＤＴ４のしきい電圧値が保存される。

本明細書の一実施例に係る駆動回路はサンプリング期間（Ｐ２）を３水平期間（３Ｈ）にしたが、これに限定されない。駆動トランジスタＤＴ４のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａは使われないように駆動回路を実現することによって、サンプリング期間（Ｐ２）を１水平期間（１Ｈ）以上に確保することができる。

本明細書の一実施例に係る画素駆動回路は、データ電圧Ｖｄａｔａを印加する回路を、駆動トランジスタＤＴ４のしきい電圧を補償するための回路と分離して制御できるように別途の信号を使うことによって、サンプリング期間（Ｐ２）が１水平期間（１Ｈ）を超過できるように十分に確保して駆動トランジスタＤＴ４のしきい電圧を正確に補償することができる。また、表示パネル１０１の解像度および周波数が増加しても十分な補償時間を確保することができ、表示パネル１０１の解像度および周波数によりサンプリング期間（Ｐ２）を調節することができる。

プログラミング期間（Ｐ３）は１水平期間（１Ｈ）であり、プログラミング期間（Ｐ３）の間第２スキャン信号Ｓ２（ｎ）はオン−レベルパルスである。第１スイッチング回路Ｔ４１、Ｔ４２、Ｔ４３、駆動トランジスタＤＴ４、および発光制御回路ＥＴ４１、ＥＴ４２はターン−オフ状態である。第２スキャン信号Ｓ２（ｎ）により第４４トランジスタＴ４４がターン−オンされてデータ電圧Ｖｄａｔａが第２ノードＢに印加され、第１ノードＡは第１キャパシタＣｓｔのカップリング効果でデータ電圧Ｖｄａｔａと駆動トランジスタＤＴ４のしきい電圧の差が印加される。そして、第２キャパシタＣｄｔを形成する二つの電極にはそれぞれ高電位電圧Ｖｄｄとデータ電圧Ｖｄａｔａが印加される。第１キャパシタＣｓｔを高電位電圧配線に直接的に連結せずに第１キャパシタＣｓｔと高電位電圧配線の間に第２キャパシタＣｄｔを連結することによって、第２ノードＢにデータ電圧Ｖｄａｔａを印加することができる。

発光期間（Ｐ４）の間エミッション信号ＥＭ（ｎ）はオン−レベルパルスであり、第２スキャン信号Ｓ２（ｎ）はオフ−レベルパルスに切り換えられる。エミッション信号ＥＭ（ｎ）は第１スキャン信号Ｓ１（ｎ）および第２スキャン信号Ｓ２（ｎ）と重なる約４水平期間（４Ｈ）間オフ−レベルパルスを維持する。

発光期間の間（Ｐ４）発光制御回路ＥＴ４１、ＥＴ４２がターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ４のソースと導通させ、駆動トランジスタＤＴ４はターン−オンされて駆動電流Ｉ_ｏｌｅｄを発光素子ＥＬに提供する。駆動電流Ｉ_ｏｌｅｄは式１に該当する。式１を参照すると、駆動電流Ｉ_ｏｌｅｄで駆動トランジスタのしきい電圧値は除去されるので、駆動電流Ｉ_ｏｌｅｄは駆動トランジスタのしきい電圧に依存せず、しきい電圧の変化にも影響を受けない。

第１キャパシタＣｓｔは発光期間（Ｐ４）の間駆動トランジスタＤＴ４のゲートに一定の電圧を持続的に維持させることによって駆動電流Ｉ_ｏｌｅｄを一定に発光素子ＥＬに提供できるようにする。

図１０ａおよび図１０ｂは、本明細書の一実施例に係る画素駆動回路およびゲート信号波形図である。図１０ａに図示された画素駆動回路は表示領域ＤＡの第ｎ行に配置された第ｎサブ画素について説明する。図１０ａの画素駆動回路は図７ａの画素駆動回路で一部のトランジスタがＮＭＯＳで実現された回路であるので、図７ａの説明と重複する部分は省略したり簡略にし得る。

本明細書の一実施例に係る画素駆動回路は、駆動トランジスタＤＴ５のしきい電圧を、画素駆動回路を通じて補償できる内部補償回路である。

画素駆動回路には高電位電圧Ｖｄｄ、低電位電圧Ｖｓｓ、初期化電圧Ｖｉｎｉの電源電圧が印加され、スキャン信号Ｓ（ｎ）、第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）、エミション信号ＥＭ（ｎ）、データ電圧Ｖｄａｔａの画素駆動信号が印加される。

本明細書の一実施例のトランジスタはＮＭＯＳおよびＰＭＯＳトランジスタで実現された例であって、ＮＭＯＳトランジスタのターン−オン電圧はゲートハイ電圧であり、ＮＭＯＳトランジスタのターン−オフ電圧はゲートロー電圧であり、ＰＭＯＳトランジスタのターン−オン電圧はゲートロー電圧であり、ＰＭＯＳトランジスタのターン−オフ電圧はゲートハイ電圧である。

発光素子ＥＬはデータ電圧Ｖｄａｔａにより駆動トランジスタＤＴ５で調節される電流量で発光して、入力映像のデータ諧調に該当する輝度を表現する。発光素子ＥＬのアノードは発光制御回路に連結され、発光素子ＥＬのカソードは低電位電圧Ｖｓｓが印加される低電位電圧電極に連結される。

駆動トランジスタＤＴ５はゲート−ソース間の電圧Ｖｇｓにより発光素子ＥＬに流れる電流を調節する駆動素子である。駆動トランジスタＤＴ５はＰＭＯＳトランジスタで実現されて第１ノードＡに連結されたゲート、ソース、およびドレインを含む。

第１キャパシタＣｓｔは第１キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第１ノードＡと第２ノードＢに連結される。第２キャパシタＣｄｔは第２キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第２ノードＢと高電位電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路の第１スイッチング回路は、第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）によりターン−オンされて駆動トランジスタＤＴ５のゲートおよびドレインを初期化し、駆動トランジスタＤＴ５のしきい電圧を補償する。第１スイッチング回路はＮＭＯＳトランジスタで実現された第５１トランジスタＴ５１、第５２トランジスタＴ５２、および第５３トランジスタＴ５３を含む。以前の実施例と同様に駆動トランジスタＤＴ５のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａが使われないようにするために、第１スイッチング回路は画素駆動回路にデータ電圧Ｖｄａｔａを印加させるためのトランジスタを含まない。

第５１トランジスタＴ５１は第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）によりターン−オンされて初期化電圧Ｖｉｎｉを第１ノードＡに提供する。第５１トランジスタＴ５１は第１ノードＡと初期化電圧配線に連結される。第１キャパシタＣｓｔに連結される第５１トランジスタＴ５１は、ダブル−ゲート型トランジスタで実現されることによって漏洩電流を減少させることができる。また、ダブル−ゲート型トランジスタを構成する二つのトランジスタのうち、第１ノードＡにさらに近く連結されたトランジスタのチャネル長を初期化電圧配線にさらに近く連結されたトランジスタのチャネル長より長くすることによって、第５１トランジスタＴ５１の漏洩電流を減少させることができる。

第５２トランジスタＴ５２は第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）によりターン−オンされて初期化電圧Ｖｉｎｉを駆動トランジスタＤＴ５のドレインに提供する。第５２トランジスタＴ５２は初期化電圧配線と駆動トランジスタＤＴ５のドレインに連結される。

第５３トランジスタＴ５３は第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに提供する。第５３トランジスタＴ５３は第２ノードＢと駆動トランジスタＤＴ５のソースに連結される。第５３トランジスタＴ５３は他のトランジスタを通じて間接的に高電位電圧Ｖｄｄの提供を受けることができる。

本明細書の一実施例に係る画素駆動回路の第２スイッチング回路は、スキャン信号Ｓ（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに印加することによって、データ電圧Ｖｄａｔａに該当する電流が駆動トランジスタＤＴ５から発生できるようにする。第２スイッチング回路はＮＭＯＳトランジスタで実現された第５４トランジスタＴ５４を含む。

第５４トランジスタＴ５４はスキャン信号Ｓ（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに提供する。第５４トランジスタＴ５４は第２ノードＢとデータ電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路の発光制御回路は、エミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ５に提供することによって駆動トランジスタＤＴ５をターン−オンさせて駆動電流Ｉ_ｏｌｅｄを発生させ、駆動トランジスタＤＴ５と発光素子ＥＬの間に電流パスを形成する。発光制御回路はＰＭＯＳトランジスタで実現された第１エミッショントランジスタＥＴ５１および第２エミッショントランジスタＥＴ５２を含む。

第１エミッショントランジスタＥＴ５１はエミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ５に提供する。第１エミッショントランジスタＥＴ５１は高電位電圧配線と駆動トランジスタＤＴ５のソースに連結される。

第２エミッショントランジスタＥＴ５２はエミッション信号ＥＭ（ｎ）によりターン−オンされて駆動トランジスタＤＴ５で発生した駆動電流を発光素子ＥＬのアノードに提供する。第２エミッショントランジスタＥＴ５２が追加されると第１エミッショントランジスタＥＴ５１のみがある構造対比抵抗が増加するため、初期化期間で発光素子ＥＬに流れることができる電流をさらに減少させることができる。これに伴い、ブラック画面がさらに暗くなるため、表示パネルの明暗比を向上させることができる。また、初期化期間に発光素子ＥＬのアノードを初期化電圧に放電させる。

図１１ａに図示された駆動回路のように、第２エミッショントランジスタＥＴ５２は省略され得る。図１１ｂは図１１ａの駆動回路のゲート信号波形図であって、第２エミッショントランジスタＥＴ５２が省略されても図１０ｂと同じゲート信号波形で動作することができる。

図１０ｂを参照すると、第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）に引き続きデータ電圧Ｖｄａｔａに同期されるスキャン信号Ｓ（ｎ）が第ｎサブ画素に供給される。サブ画素の駆動は初期化期間（Ｐ１）、サンプリング期間（Ｐ２）、プログラミング期間（Ｐ３）、および発光期間（Ｐ４）に区分され得る。

初期化期間（Ｐ１）およびプログラミング期間（Ｐ３）はそれぞれ１水平期間（１Ｈ）を有し、サンプリング期間（Ｐ２）は３水平期間（３Ｈ）を有する。サンプリング期間（Ｐ２）は第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）により制御されて水平期間を調節することができる。第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）は初期化期間（Ｐ１）およびサンプリング期間（Ｐ２）の間オン−レベルパルスであり、プログラミング期間（Ｐ３）および発光期間（Ｐ４）の間オフ−レベルパルスである。スキャン信号Ｓ（ｎ）はプログラミング期間（Ｐ３）の間オン−レベルパルスであり、初期化期間（Ｐ１）、サンプリング期間（Ｐ２）、および発光期間（Ｐ４）の間オフ−レベルパルスである。エミッション信号ＥＭ（ｎ）は初期化期間（Ｐ１）および発光期間（Ｐ４）の間オン−レベルパルスであり、サンプリング期間（Ｐ２）およびプログラミング期間（Ｐ３）の間オフ−レベルパルスである。エミッション信号ＥＭ（ｎ）は第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）およびスキャン信号Ｓ（ｎ）と重なる約４水平期間（４Ｈ）間オフ−レベルパルスを維持する。

この場合、第１スイッチング回路に印加される第（ｎ−１）サブ画素に印加されるエミッション信号ＥＭ（ｎ−１）のオン−レベルパルスはゲートハイ電圧であり、オフ−レベルパルスはゲートロー電圧である。第２スイッチング回路に印加されるスキャン信号Ｓ（ｎ）のオン−レベルパルスはゲートハイ電圧であり、オフ−レベルパルスはゲートロー電圧である。発光制御回路に印加されるエミッション信号ＥＭ（ｎ）のオン−レベルパルスはゲートロー電圧であり、オフ−レベルパルスはゲートハイ電圧である。

初期化期間（Ｐ１）の間第１スイッチング回路Ｔ５１、Ｔ５２、Ｔ５３、駆動トランジスタＤＴ５、および発光制御回路ＥＴ５１、ＥＴ５２がターン−オンされて第１ノードＡと初期化電圧配線が導通され、アノードと初期化電圧配線が導通され、第２ノードＢと高電位電圧配線が導通される。

サンプリング期間（Ｐ２）の間第１スイッチング回路Ｔ５１、Ｔ５２、Ｔ５３および駆動トランジスタＤＴ５はターン−オン状態である。そして、発光制御回路ＥＴ５１、ＥＴ５２がターン−オフ状態であるので、第２ノードＢの電圧は次第に低くなって初期化電圧Ｖｉｎｉと駆動トランジスタＤＴ５のしきい電圧の和に至る。したがって、第２ノードＢには駆動トランジスタＤＴ５のしきい電圧値が保存される。

本明細書の一実施例に係る駆動回路はサンプリング期間（Ｐ２）を３水平期間（３Ｈ）にしたが、これに限定されはしない。駆動トランジスタＤＴ５のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａは使われないように画素駆動回路を実現することによって、サンプリング期間（Ｐ２）を１水平期間（１Ｈ）以上に確保することができる。

本明細書の一実施例に係る画素駆動回路にデータ電圧Ｖｄａｔａを印加する回路を、駆動トランジスタＤＴ５のしきい電圧を補償するための回路と分離して制御できるように別途の信号を使うことによって、サンプリング期間（Ｐ２）が１水平期間（１Ｈ）を超過できるように十分に確保して駆動トランジスタＤＴ５のしきい電圧を正確に補償することができる。また、表示パネル１０１の解像度および周波数が増加しても十分な補償時間を確保することができ、表示パネル１０１の解像度および周波数によりサンプリング期間（Ｐ２）を調節することができる。

プログラミング期間（Ｐ３）の間第２スイッチング回路Ｔ５４はターン−オンされてデータ電圧配線と第２ノードＢを導通させる。第１スイッチング回路Ｔ５１、Ｔ５２、Ｔ５３、駆動トランジスタＤＴ５、および発光制御回路ＥＴ５１、ＥＴ５２はターン−オフ状態である。この場合、第２ノードＢにはデータ電圧Ｖｄａｔａが印加され、第１キャパシタＣｓｔのカップリング効果で第１ノードＡはデータ電圧Ｖｄａｔａと駆動トランジスタＤＴ５のしきい電圧の差が印加される。そして、第２キャパシタＣｄｔを形成する二つの電極にはそれぞれ高電位電圧Ｖｄｄとデータ電圧Ｖｄａｔａが印加される。第１キャパシタＣｓｔを高電位電圧配線に直接的に連結せずに第１キャパシタＣｓｔと高電位電圧配線の間に第２キャパシタＣｄｔを連結することによって、第２ノードＢにデータ電圧Ｖｄａｔａを印加することができる。

発光期間の間（Ｐ４）発光制御回路ＥＴ５１、ＥＴ５２がターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ５のソースと導通させ、駆動トランジスタＤＴ５はターン−オンされて駆動電流Ｉ_ｏｌｅｄを発光素子ＥＬに提供する。駆動電流Ｉ_ｏｌｅｄは式１に該当する。式１を参照すると、駆動電流Ｉ_ｏｌｅｄで駆動トランジスタのしきい電圧値は除去されるので、駆動電流Ｉ_ｏｌｅｄは駆動トランジスタのしきい電圧に依存せず、しきい電圧の変化にも影響を受けない。

第１キャパシタＣｓｔは発光期間（Ｐ４）の間駆動トランジスタＤＴ５のゲートに一定の電圧を持続的に維持させることによって駆動電流Ｉ_ｏｌｅｄを一定に発光素子ＥＬに提供できるようにする。

図１２ａおよび図１２ｂは、本明細書の一実施例に係る画素駆動回路およびゲート信号波形図である。図１２ａに図示された画素駆動回路は表示領域ＤＡの第ｎ行に配置された第ｎサブ画素について説明する。図１２ａの画素駆動回路は図９ａの画素駆動回路で一部のトランジスタがＮＭＯＳで実現された回路であるので、図９ａの説明と重複する部分は省略したり簡略にし得る。

本明細書の一実施例に係る画素駆動回路は、駆動トランジスタＤＴ７のしきい電圧を、画素駆動回路を通じて補償できる内部補償回路である。

画素駆動回路には高電位電圧Ｖｄｄ、低電位電圧Ｖｓｓ、初期化電圧Ｖｉｎｉの電源電圧が印加され、スキャン信号Ｓ（ｎ）、第（ｎ−１）サブ画素に印加されるスキャン信号Ｓ（ｎ−４）、エミション信号ＥＭ（ｎ）、データ電圧Ｖｄａｔａの画素駆動信号が印加される。

スキャン信号Ｓ（ｎ）、Ｓ（ｎ−４）およびエミッション信号ＥＭ（ｎ）はそれぞれ一定時間、間隔によりゲートロー電圧またはゲートハイ電圧を有する。本明細書の一実施例のトランジスタはＮＭＯＳおよびＰＭＯＳトランジスタで実現された例である。

発光素子ＥＬはデータ電圧Ｖｄａｔａにより駆動トランジスタＤＴ７で調節される電流量で発光して、入力映像のデータ諧調に該当する輝度を表現する。発光素子ＥＬのアノードは発光制御回路に連結され、発光素子ＥＬのカソードは低電位電圧Ｖｓｓが印加される低電位電圧電極に連結される。

駆動トランジスタＤＴ７はゲート−ソース間の電圧Ｖｇｓにより発光素子ＥＬに流れる電流を調節する駆動素子である。駆動トランジスタＤＴ５はＰＭＯＳトランジスタで実現されて第１ノードＡに連結されたゲート、ソース、およびドレインを含む。

第１キャパシタＣｓｔは第１キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第１ノードＡと第２ノードＢに連結される。第２キャパシタＣｄｔは第２キャパシタンスを形成するための二つの電極を含み、二つの電極はそれぞれ第２ノードＢと高電位電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路の第１スイッチング回路は、エミッション信号ＥＭ（ｎ）によりターン−オンされて駆動トランジスタＤＴ７のゲートおよびドレインを初期化し、駆動トランジスタＤＴ７のしきい電圧を補償する。第１スイッチング回路はＮＭＯＳトランジスタで実現された第７１トランジスタＴ７１、第７２トランジスタＴ７２、および第７３トランジスタＴ７３を含む。以前の実施例と同様に駆動トランジスタＤＴ１のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａが使われないようにするために、第１スイッチング回路は画素駆動回路にデータ電圧Ｖｄａｔａを印加させるためのトランジスタを含まない。

第７１トランジスタＴ７１はエミッション信号ＥＭ（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを第１ノードＡに提供する。第７１トランジスタＴ７１は第１ノードＡと初期化電圧配線に連結される。第１キャパシタＣｓｔに連結される第７１トランジスタＴ７１は、ダブル−ゲート型トランジスタで実現されることによって漏洩電流を減少させることができる。また、ダブル−ゲート型トランジスタを構成する二つのトランジスタのうち、第１ノードＡにさらに近く連結されたトランジスタのチャネル長を初期化電圧配線にさらに近く連結されたトランジスタのチャネル長より長くすることによって、第７１トランジスタＴ７１の漏洩電流を減少させることができる。

第７２トランジスタＴ７２はエミッション信号ＥＭ（ｎ）によりターン−オンされて初期化電圧Ｖｉｎｉを発光素子ＥＬのアノードに提供する。第７２トランジスタＴ７２は初期化電圧配線と駆動トランジスタＤＴ７のドレインに連結される。

第７３トランジスタＴ７３はエミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに提供する。第７３トランジスタＴ７３は第２ノードＢと駆動トランジスタＤＴ７のソースに連結される。第７３トランジスタＴ７３は他のトランジスタを通じて間接的に高電位電圧Ｖｄｄの提供を受けることができる。

本明細書の一実施例に係る画素駆動回路の第２スイッチング回路は、スキャン信号Ｓ（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに印加することによって、データ電圧Ｖｄａｔａに該当する電流が駆動トランジスタＤＴ７から発生できるようにする。第２スイッチング回路はＮＭＯＳトランジスタで実現された第７４トランジスタＴ７４を含む。

第７４トランジスタＴ７４はスキャン信号Ｓ（ｎ）によりターン−オンされてデータ電圧Ｖｄａｔａを第２ノードＢに提供する。第７４トランジスタＴ７４は第２ノードＢとデータ電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路は、第３スイッチング回路を含むことによって第（ｎ−４）サブ画素に印加されるスキャン信号Ｓ（ｎ−４）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに印加する。第３スイッチング回路は初期化期間の間高電位電圧配線と初期化電圧配線および低電位電圧電極が互いに短絡することを防止する。第３スイッチング回路はＮＭＯＳで実現された第７５トランジスタＴ７５を含む。

第７５トランジスタＴ７５は第（ｎ−４）サブ画素に印加されるスキャン信号Ｓ（ｎ−４）によりターン−オンされて高電位電圧Ｖｄｄを第２ノードＢに提供する。第７５トランジスタＴ７５は第２ノードＢと高電位電圧配線に連結される。

本明細書の一実施例に係る画素駆動回路の発光制御回路は、エミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ７に提供することによって駆動トランジスタＤＴ７をターン−オンさせて駆動電流Ｉ_ｏｌｅｄを発生させ、駆動トランジスタＤＴ７と発光素子ＥＬの間に電流パスを形成する。発光制御回路はＰＭＯＳトランジスタで実現された第１エミッショントランジスタＥＴ７１、第２エミッショントランジスタＥＴ７２を含む。

第１エミッショントランジスタＥＴ７１はエミッション信号ＥＭ（ｎ）によりターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ７に提供する。エミッショントランジスタＥＴ７１は高電位電圧配線と駆動トランジスタＤＴ７のソースに連結される。

第２エミッショントランジスタＥＴ７２はエミッション信号ＥＭ（ｎ）によりターン−オンされて駆動トランジスタＤＴ７で発生した駆動電流を発光素子ＥＬのアノードに提供する。第２エミッショントランジスタＥＴ７２が追加されると第１エミッショントランジスタＥＴ７１のみがある構造対比抵抗が増加するため、初期化期間で発光素子ＥＬに流れることができる電流をさらに減少させることができる。これに伴い、ブラック画面がさらに暗くなるため、表示パネルの明暗比を向上させることができる。また、初期化期間に発光素子ＥＬのアノードを初期化電圧に放電させる。

図１３ａに図示された画素駆動回路のように、第２エミッショントランジスタＥＴ７２は省略され得る。図１３ｂは図１３ａの駆動回路のゲート信号波形図であって、第２エミッショントランジスタＥＴ７２が省略されても図１２ｂと同じゲート信号波形で動作することができる。

図１２ｂを参照すると、サブ画素の駆動は初期化期間（Ｐ１）、サンプリング期間（Ｐ２）、プログラミング期間（Ｐ３）、および発光期間（Ｐ４）に区分され得る。初期化期間（Ｐ１）およびプログラミング期間（Ｐ３）はそれぞれ１水平期間（１Ｈ）を有し、サンプリング期間（Ｐ２）は３水平期間（３Ｈ）を有する。サンプリング期間（Ｐ２）はエミッション信号ＥＭ（ｎ）により制御されて水平期間を調節することができる。第（ｎ−４）サブ画素に印加されるスキャン信号Ｓ（ｎ−４）は初期化期間（Ｐ１）間オン−レベルパルスで維持され、その他の期間の間オフ−レベルパルスを維持する。エミッション信号ＥＭ（ｎ）はサンプリング期間（Ｐ２）の間ゲートハイ電圧で維持され、その他の期間の間ゲートロー電圧で維持される。スキャン信号Ｓ（ｎ）はプログラミング期間（Ｐ３）の間オン−レベルパルスで維持され、その他の期間の間オフ−レベルパルスで維持される。

この場合、エミション信号ＥＭ（ｎ）のゲートハイ電圧は第１スイッチング回路に印加される場合、オン−レベルパルスで発光制御回路に印加される場合、オフ−レベルパルスである。第２スイッチング回路に印加されるスキャン信号Ｓ（ｎ）のオン−レベルパルスはゲートハイ電圧であり、オフ−レベルパルスはゲートロー電圧である。第（ｎ−４）サブ画素に印加されるスキャン信号Ｓ（ｎ−４）のオン−レベルパルスはゲートハイ電圧であり、オフ−レベルパルスはゲートロー電圧である。

初期化期間（Ｐ１）の間、第（ｎ−４）サブ画素に印加されるスキャン信号Ｓ（ｎ−４）はゲートハイ電圧であるので第３スイッチング回路がターン−オンされ、エミション信号ＥＭ（ｎ）はゲートロー電圧であるので発光制御回路がターン−オンされる。第（ｎ−４）サブ画素に印加されるスキャン信号Ｓ（ｎ−４）により第７５トランジスタＴ７５がターン−オンされて高電位電圧Ｖｄｄが第２ノードＢに印加される。そして、エミション信号ＥＭ（ｎ）によりエミッショントランジスタＥＴ７１、ＥＴ７２がターン−オンされて高電位電圧Ｖｄｄが駆動トランジスタＤＴ７のソースに印加される。初期化期間（Ｐ１）の間第２ノードＢおよび駆動トランジスタＤＴ７のソースは高電位電圧Ｖｄｄにセッティングされる。

この場合、エミション信号ＥＭ（ｎ）により制御される回路は第１スイッチング回路および発光制御回路である。第１スイッチング回路はＮＭＯＳトランジスタで実現され、発光制御回路はＰＭＯＳトランジスタで実現されるので、第１スイッチング回路がターン−オンされる時に発光制御回路はターン−オフされ、第１スイッチング回路がターン−オフされ時に発光制御回路はターン−オンされる。したがって、一つのゲート駆動回路を通じて第１スイッチング回路と発光制御回路を制御することができるため、ゲート駆動回路の大きさを減少させることができる。

サンプリング期間（Ｐ２）は３水平期間（３Ｈ）を有するように図示したが、これに限定されはしない。サンプリング期間（Ｐ２）はエミッション信号ＥＭ（ｎ）により調節され得、サンプリング期間（Ｐ２）の間ゲートハイ電圧で維持される。サンプリング期間（Ｐ２）の間ターン−オンされた第１スイッチング回路Ｔ７１、Ｔ７２、Ｔ７３は駆動トランジスタＤＴ７のゲートおよびドレインを初期化電圧Ｖｉｎｉに放電させ、駆動トランジスタＤＴ７をターン−オンさせて駆動トランジスタＤＴ７のしきい電圧を感知する。この場合、第１ノードＡは初期化電圧Ｖｉｎｉであり、第２ノードＢは初期化電圧Ｖｉｎｉと駆動トランジスタＤＴ７のしきい電圧の和である。したがって、第２ノードＢには駆動トランジスタＤＴ７のしきい電圧値が保存される。

本明細書の一実施例に係る画素駆動回路は、サンプリング期間（Ｐ２）を３水平期間（３Ｈ）にしたが、これに限定されない。駆動トランジスタＤＴ７のしきい電圧を補償する過程でデータ電圧Ｖｄａｔａは使われないように画素駆動回路を実現することによって、サンプリング期間（Ｐ２）を１水平期間（１Ｈ）以上に確保することができる。

本明細書の一実施例に係る画素駆動回路にデータ電圧Ｖｄａｔａの印加の有無を制御する回路を駆動トランジスタＤＴ７のしきい電圧を補償するための回路と分離して制御できるように別途の信号を使うことによって、サンプリング期間（Ｐ２）が１水平期間（１Ｈ）を超過できるように十分に確保して駆動トランジスタＤＴ７のしきい電圧を正確に補償することができる。また、表示パネル１０１の解像度および周波数が増加しても十分な補償時間を確保することができ、表示パネル１０１の解像度および周波数によりサンプリング期間（Ｐ２）を調節することができる。

プログラミング期間（Ｐ３）は１水平期間（１Ｈ）であり、プログラミング期間（Ｐ３）の間第２スキャン信号Ｓ２（ｎ）はオン−レベルパルスである。第１スイッチング回路Ｔ７１、Ｔ７２、Ｔ７３、駆動トランジスタＤＴ７、および発光制御回路ＥＴ７１、ＥＴ７２はターン−オフ状態である。スキャン信号Ｓ（ｎ）により第７４トランジスタＴ７４がターン−オンされてデータ電圧Ｖｄａｔａが第２ノードＢに印加され、第１ノードＡは第１キャパシタＣｓｔのカップリング効果でデータ電圧Ｖｄａｔａと駆動トランジスタＤＴ７のしきい電圧の差が印加される。そして、第２キャパシタＣｄｔを形成する二つの電極にはそれぞれ高電位電圧Ｖｄｄとデータ電圧Ｖｄａｔａが印加される。第１キャパシタＣｓｔを高電位電圧配線に直接的に連結せずに第１キャパシタＣｓｔと高電位電圧配線の間に第２キャパシタＣｄｔを連結することによって、第２ノードＢにデータ電圧Ｖｄａｔａを印加することができる。

発光期間（Ｐ４）の間エミッション信号ＥＭ（ｎ）はゲートロー電圧を維持する。発光期間の間（Ｐ４）発光制御回路ＥＴ７１、ＥＴ７２がターン−オンされて高電位電圧Ｖｄｄを駆動トランジスタＤＴ７のソースと導通させ、駆動トランジスタＤＴ７はターン−オンされて駆動電流Ｉ_ｏｌｅｄを発光素子ＥＬに提供する。駆動電流Ｉ_ｏｌｅｄは式１に該当する。式１を参照すると、駆動電流Ｉ_ｏｌｅｄで駆動トランジスタのしきい電圧値は除去されるので、駆動電流Ｉ_ｏｌｅｄは駆動トランジスタのしきい電圧に依存せず、しきい電圧の変化にも影響を受けない。

第１キャパシタＣｓｔは発光期間（Ｐ４）の間駆動トランジスタＤＴ７のゲートに一定の電圧を持続的に維持させることによって駆動電流Ｉ_ｏｌｅｄを一定に発光素子ＥＬに提供できるようにする。

本明細書の実施例に係る画素駆動回路を含んだ電界発光表示パネルは次のように説明され得る。

本明細書の一実施例に係る電界発光表示パネルにおいて、第ｎ行に含まれた複数のサブ画素はそれぞれ初期化期間、サンプリング期間、プログラミング期間、および発光期間により駆動される画素駆動回路を含み、（ｎは自然数）画素駆動回路は発光素子、第１ノードおよび第２ノードに連結された第１キャパシタ、第２ノードおよび高電位電圧が提供される高電位電圧配線に連結された第２キャパシタ、発光素子に電流を供給し第１ノードに印加された電圧によって制御される駆動トランジスタ、第１スキャン信号によって制御されてサンプリング期間の間ターン−オンされて駆動トランジスタの時変特性を補償する第１スイッチング回路、第２スキャン信号によって制御されてプログラミング期間の間ターン−オンされてデータ電圧を前記第２ノードに印加する第２スイッチング回路、およびエミッション信号によって制御されて初期化期間および発光期間の間ターン−オンされて高電位電圧を駆動トランジスタに印加する発光制御回路を含む。この場合、サンプリング期間は１水平期間を超過する期間であり、初期化期間およびプログラミング期間は１水平期間である。これにより、１水平期間が減少した高解像度／高周波数表示パネルのサンプリング期間を十分に確保して、画素駆動回路の補償能力を向上させて表示パネルの画質を改善することができる。

本発明の他の特徴によると、第１スキャン信号および第２スキャン信号は互いに異なるスキャン駆動回路から出力され得る。

本発明の他の特徴によると、第１キャパシタの領域の広さは第２キャパシタの領域の広さの二倍であり得る。

本発明の他の特徴によると、第１スイッチング回路は初期化期間にもターン−オンされて駆動トランジスタのゲートを初期化電圧に放電させ、第２ノードに高電位電圧を印加することができる。

本発明の他の特徴によると、高電位電圧配線と第２ノードに連結された第３スイッチング回路をさらに含むことができ、第３スイッチング回路は第（ｎ−４）行に提供される第２スキャン信号によって制御されて初期化期間の間ターン−オンされ得る。

本発明の他の特徴によると、第１スイッチング回路は第１ノードと初期化電圧配線に連結された第１トランジスタ、初期化電圧配線と駆動トランジスタのドレインに連結された第２トランジスタ、および第２ノードと駆動トランジスタのソースに連結された第３トランジスタを含むことができる。そして、第１トランジスタはダブル−ゲート型トランジスタで実現された二つのトランジスタを含むことができ、二つのトランジスタのうち第１ノードに連結されたトランジスタのチャネル長は初期化電圧配線に連結されたトランジスタのチャネル長より長くてもよい。

本発明の他の特徴によると、発光制御回路はエミッション信号によってターン−オンされて高電位電圧配線と駆動トランジスタのソースに連結された第１エミッショントランジスタ、およびエミッション信号によってターン−オンされて駆動トランジスタのドレインと発光素子のアノードに連結された第２エミッショントランジスタを含むことができる。

本発明の他の特徴によると、サンプリング期間は電界発光表示パネルの解像度により可変され得る。

本明細書の一実施例に係る電界発光表示装置において、第ｎ行に含まれた複数のサブ画素はそれぞれ初期化期間、サンプリング期間、プログラミング期間、および発光期間により駆動される画素駆動回路を含み、（ｎは自然数）画素駆動回路は発光素子、第１ノードおよび第２ノードに連結された第１キャパシタ、第２ノードおよび高電位電圧配線に連結された第２キャパシタ、発光素子に電流を供給し第１ノードに印加された電圧によって制御される駆動トランジスタ、第１エミッション信号によって制御されてサンプリング期間の間ターン−オンされて駆動トランジスタの時変特性を補償する第１スイッチング回路、スキャン信号によって制御されてプログラミング期間の間ターン−オンされてデータ電圧を第２ノードに印加する第２スイッチング回路、および第２エミッション信号によって制御されて初期化期間および発光期間の間ターン−オンされて高電位電圧を駆動トランジスタに印加する発光制御回路を含む。この場合、サンプリング期間は１水平期間を超過する期間であり、初期化期間およびプログラミング期間は１水平期間である。これにより、１水平期間が減少した高解像度／高周波数表示パネルのサンプリング期間を十分に確保して、画素駆動回路の補償能力を向上させて表示パネルの画質を改善することができる。

本発明の他の特徴によると、第１キャパシタの領域の広さは第２キャパシタの領域の広さの二倍であり得る。

本発明の他の特徴によると、第１スイッチング回路はＮＭＯＳトランジスタであり、発光制御回路はＰＭＯＳトランジスタであり得る。

本発明の他の特徴によると、第１エミッション信号は第（ｎ−１）行に提供されるエミッション信号であり得る。そして、第１スイッチング回路は初期化期間にもターン−オンされて駆動トランジスタのゲートを初期化電圧に放電させて第２ノードに高電位電圧を印加することができる。

本発明の他の特徴によると、第１エミッション信号および第２エミッション信号は第ｎ行に提供される互いに同一のエミッション信号であり得る。そして、高電位電圧が提供される高電位電圧配線と第２ノードに連結された第３スイッチング回路をさらに含むことができる。そして、第３スイッチング回路は初期化期間の間ターン−オンされ得、第（ｎ−４）行に提供される第２スキャン信号によってターン−オンおよびターン−オフが制御され得る。

本発明の他の特徴によると、第１スイッチング回路は第１ノードと初期化電圧配線に連結された第１トランジスタ、初期化電圧配線と駆動トランジスタのドレインに連結された第２トランジスタ、および第２ノードと駆動トランジスタのソースに連結された第３トランジスタを含むことができる。

本発明の他の特徴によると、発光制御回路はエミッション信号によってターン−オンされて高電位電圧配線と駆動トランジスタのソースに連結された第１エミッショントランジスタ、およびエミッション信号によってターン−オンされて駆動トランジスタのドレインと発光素子のアノードに連結された第２エミッショントランジスタを含むことができる。

以上添付された図面を参照して本発明の実施例をさらに詳細に説明したが、本発明は必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を逸脱しない範囲内で多様に変形実施され得る。したがって、本発明に開示された実施例は本発明の技術思想を限定するためのものではなく説明するためのものであって、このような実施例によって本発明の技術思想の範囲が限定されるものではない。したがって、以上で説明された実施例はすべての面において例示的なものであって、限定的ではないものと理解されるべきである。本発明の保護範囲は特許請求の範囲によって解釈されるべきであり、それと同等な範囲内にあるすべての技術思想は本発明の権利範囲に含まれるものと解釈されるべきである。

２ａ、２ｂ、２ｃ：ゲート配線
４ａ：データ配線
４ｂ：電源の配線
１００：表示装置
１０１：表示パネル
１０２：データ駆動回路
１０３：スキャン駆動回路
１０４：エミッション駆動回路
１０８：ゲート駆動回路
１１０：タイミングコントローラー

Claims (20)

1. 第ｎ行に含まれた複数のサブ画素はそれぞれ初期化期間、サンプリング期間、プログラミング期間、および発光期間により駆動される画素駆動回路を含み、（ｎは自然数）
   前記画素駆動回路は
   発光素子；
   第１ノードおよび第２ノードに連結された第１キャパシタ；
   前記第２ノードおよび高電位電圧が提供される高電位電圧配線に連結された第２キャパシタ；
   前記発光素子に電流を供給し前記第１ノードに印加された電圧によって制御される駆動トランジスタ；
   第１スキャン信号によって制御されて前記サンプリング期間の間ターン−オンされて前記駆動トランジスタの時変特性を補償する第１スイッチング回路；
   第２スキャン信号によって制御されて前記プログラミング期間の間ターン−オンされてデータ電圧を前記第２ノードに印加する第２スイッチング回路；および
   エミッション信号によって制御されて前記初期化期間および前記発光期間の間ターン−オンされて前記高電位電圧を前記駆動トランジスタに印加する発光制御回路を含み、
   前記サンプリング期間は１水平期間を超過する期間であり、前記初期化期間および前記プログラミング期間は１水平期間である、電界発光表示パネル。
2. 前記第１スキャン信号および前記第２スキャン信号は互いに異なるスキャン駆動回路から出力される、請求項１に記載の電界発光表示パネル。
3. 前記第１キャパシタの領域の広さは前記第２キャパシタの領域の広さの二倍である、請求項１に記載の電界発光表示パネル。
4. 前記第１スイッチング回路は前記初期化期間にもターン−オンされて前記駆動トランジスタのゲートを初期化電圧に放電させ、前記第２ノードに前記高電位電圧を印加する、請求項１に記載の電界発光表示パネル。
5. 前記高電位電圧配線と前記第２ノードに連結された第３スイッチング回路をさらに含み、
   前記第３スイッチング回路は第（ｎ−４）行に提供される第２スキャン信号によって制御されて前記初期化期間の間ターン−オンされる、請求項１に記載の電界発光表示パネル。
6. 前記第１スイッチング回路は
   前記第１ノードと初期化電圧配線に連結された第１トランジスタ；
   前記初期化電圧配線と前記駆動トランジスタのドレインに連結された第２トランジスタ；および
   前記第２ノードと前記駆動トランジスタのソースに連結された第３トランジスタを含む、請求項１に記載の電界発光表示パネル。
7. 前記第１トランジスタはダブル−ゲート型トランジスタで実現された二つのトランジスタを含み、
   前記二つのトランジスタのうち、前記第１ノードに連結されたトランジスタのチャネル長は前記初期化電圧配線に連結されたトランジスタのチャネル長より長い、請求項６に記載の電界発光表示パネル。
8. 前記発光制御回路は
   前記エミッション信号によってターン−オンされて前記高電位電圧配線と前記駆動トランジスタのソースに連結された第１エミッショントランジスタ；および
   前記エミッション信号によってターン−オンされて前記駆動トランジスタのドレインと前記発光素子のアノードに連結された第２エミッショントランジスタを含む、請求項１に記載の電界発光表示パネル。
9. 前記サンプリング期間は前記電界発光表示パネルの解像度により可変可能な、請求項１に記載の電界発光表示パネル。
10. 第ｎ行に含まれた複数のサブ画素はそれぞれ初期化期間、サンプリング期間、プログラミング期間、および発光期間により駆動される画素駆動回路を含み、（ｎは自然数）
    前記画素駆動回路は
    発光素子；
    第１ノードおよび第２ノードに連結された第１キャパシタ；
    前記第２ノードおよび高電位電圧配線に連結された第２キャパシタ；
    前記発光素子に電流を供給し前記第１ノードに印加された電圧によって制御される駆動トランジスタ；
    第１エミッション信号によって制御されて前記サンプリング期間の間ターン−オンされて前記駆動トランジスタの時変特性を補償する第１スイッチング回路；
    スキャン信号によって制御されて前記プログラミング期間の間ターン−オンされてデータ電圧を前記第２ノードに印加する第２スイッチング回路；および
    第２エミッション信号によって制御されて前記初期化期間および前記発光期間の間ターン−オンされて高電位電圧を前記駆動トランジスタに印加する発光制御回路を含み、
    前記サンプリング期間は１水平期間を超過する期間であり、前記初期化期間および前記プログラミング期間は１水平期間である、電界発光表示パネル。
11. 前記第１キャパシタの領域の広さは前記第２キャパシタの領域の広さの二倍である、請求項１０に記載の電界発光表示パネル。
12. 前記第１スイッチング回路はＮＭＯＳトランジスタであり、前記発光制御回路はＰＭＯＳトランジスタである、請求項１０に記載の電界発光表示パネル。
13. 前記第１エミッション信号は第（ｎ−１）行に提供されるエミッション信号である、請求項１０に記載の電界発光表示パネル。
14. 前記第１スイッチング回路は前記初期化期間にもターン−オンされて前記駆動トランジスタのゲートを初期化電圧に放電させ、前記第２ノードに前記高電位電圧を印加する、請求項１３に記載の電界発光表示パネル。
15. 前記第１エミッション信号および前記第２エミッション信号は第ｎ行に提供される互いに同一のエミッション信号である、請求項１０に記載の電界発光表示パネル。
16. 前記高電位電圧が提供される高電位電圧配線と前記第２ノードに連結された第３スイッチング回路をさらに含む、請求項１５に記載の電界発光表示パネル。
17. 前記第３スイッチング回路は前記初期化期間の間ターン−オンされる、請求項１６に記載の電界発光表示パネル。
18. 前記第３スイッチング回路は第（ｎ−４）行に提供される第２スキャン信号によってターン−オンおよびターン−オフが制御される、請求項１６に記載の電界発光表示パネル。
19. 前記第１スイッチング回路は
    前記第１ノードと初期化電圧配線に連結された第１トランジスタ；
    前記初期化電圧配線と前記駆動トランジスタのドレインに連結された第２トランジスタ；および
    前記第２ノードと前記駆動トランジスタのソースに連結された第３トランジスタを含む、請求項１０に記載の電界発光表示パネル。
20. 前記発光制御回路は
    前記エミッション信号によってターン−オンされて前記高電位電圧配線と前記駆動トランジスタのソースに連結された第１エミッショントランジスタ；および
    前記エミッション信号によってターン−オンされて前記駆動トランジスタのドレインと前記発光素子のアノードに連結された第２エミッショントランジスタを含む、請求項１０に記載の電界発光表示パネル。

Images