CN114627804B - 像素电路及显示面板 - Google Patents

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Abstract

本申请公开了一种像素电路及显示面板，该像素电路包括发光模块和驱动模块，驱动模块包括并联的至少两个驱动单元，通过于驱动模块中配置并联的至少两个驱动单元，每一驱动单元均可以对应配置一发光电流，这些发光电流之和可以实现发光模块的多种发光亮度，进而提高或者增加了可显示灰阶数。

Description

像素电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。
背景技术
当今社会科技迅猛发展，手机、电脑和电视等电子产品广泛应用于生活中的各个方面。其中，液晶显示面板和OLED(Organic Light-Emitting Diode，有机发光半导体)显示面板等电子显示屏被广泛采用，采用Mini-LED背光的液晶显示面板、OLED显示面板及Mini-LED/Micro-LED直显面板均采用电流驱动型像素电路。
随着消费者对显示效果需求的不断提高，需要显示的颜色种类也随之增多，这就需要对应提高显示的灰阶数。
发明内容
本申请提供一种像素电路及显示面板，以缓解可显示灰阶数较少的技术问题。
第一方面，本申请提供一种像素电路，其包括发光模块和驱动模块，发光模块串联于电源正信号、电源负信号之间；驱动模块与发光模块串联，驱动模块包括并联的至少两个驱动单元；每个驱动单元接入对应的数据信号，且根据第一控制信号的脉冲开始时间与第二控制信号的脉冲开始时间之间的间隔时间控制发光模块的发光时间。
在其中一些实施方式中，每个驱动单元根据第一控制信号写入数据信号，并根据第一控制信号的脉冲开始时间确定发光时间的开始时刻；且每个驱动单元根据第二控制信号的脉冲开始时间确定发光时间的结束时刻。
在其中一些实施方式中，至少两个驱动单元包括第一驱动单元和第二驱动单元，第一驱动单元包括第一驱动晶体管，第一驱动单元根据第一控制信号写入第一数据信号；第二驱动单元包括第二驱动晶体管，第二驱动单元根据第一控制信号写入第二数据信号；第一数据信号的脉冲幅值与第二数据信号的脉冲幅值不同，且第一驱动晶体管的尺寸与第二驱动晶体管的尺寸不同。
在其中一些实施方式中，第一驱动晶体管或者第二驱动晶体管中的一个的尺寸与第一驱动晶体管或者第二驱动晶体管中的另一个的尺寸之比的范围为大于或者等于1.8且小于或者等于2.2。
在其中一些实施方式中，第一驱动晶体管或者第二驱动晶体管中的一个的尺寸与第一驱动晶体管或者第二驱动晶体管中的另一个的尺寸之比的范围为大于或者等于2.7且小于或者等于3.3。
在其中一些实施方式中，第一驱动晶体管或者第二驱动晶体管中的一个的尺寸与第一驱动晶体管或者第二驱动晶体管中的另一个的尺寸之比的范围为大于或者等于3.6且小于或者等于4.4。
在其中一些实施方式中，至少两个驱动单元包括第一驱动单元、第二驱动单元以及第三驱动单元，第一驱动单元包括第一驱动晶体管，第一驱动单元根据第一控制信号写入第一数据信号；第二驱动单元包括第二驱动晶体管，第二驱动单元根据第一控制信号写入第二数据信号；第三驱动单元包括第三驱动晶体管，第三驱动单元根据第一控制信号写入第三数据信号；第一数据信号的脉冲幅值、第二数据信号的脉冲幅值以及第三数据信号的脉冲幅值均不相同，且第一驱动晶体管的尺寸、第二驱动晶体管的尺寸以及第三驱动晶体管的尺寸均不相同。
在其中一些实施方式中，第一驱动晶体管的尺寸与第二驱动晶体管的尺寸之比的范围为大于或者等于1.8且小于或者等于2.2；且第二驱动晶体管的尺寸与第三驱动晶体管的尺寸之比的范围为大于或者等于1.8且小于或者等于2.2。
在其中一些实施方式中，每个驱动单元包括驱动晶体管、充电晶体管、放电晶体管以及存储电容，驱动晶体管的源极/漏极中的一个与发光模块的一端电性连接，驱动晶体管的源极/漏极中的另一个接入电源负信号；或者，驱动晶体管的源极/漏极中的一个接入电源正信号，驱动晶体管的源极/漏极中的另一个与发光模块的另一端电性连接；充电晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接，充电晶体管的源极/漏极中的另一个接入对应的数据信号，充电晶体管的栅极接入第一控制信号；放电晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接，放电晶体管的源极/漏极中的另一个接入初始信号，放电晶体管的栅极接入第二控制信号；存储电容的一端与驱动晶体管的栅极电性连接，存储电容的另一端与驱动晶体管的源极/漏极中的另一个电性连接。
在其中一些实施方式中，发光模块包括串联的至少两个发光器件，至少两个发光器件串联于电源正信号与电源负信号之间。
第二方面，本申请提供一种显示面板，其包括上述至少一实施方式中的像素电路，显示面板为自发光型显示面板。
本申请提供的像素电路及显示面板，通过于驱动模块中配置并联的至少两个驱动单元，每一驱动单元均可以对应配置一发光电流，这些发光电流之和可以实现发光模块的多种发光亮度，进而提高或者增加了可显示灰阶数；同时，可以通过调整间隔时间进而改变发光时间，也能够调整发光模块的发光亮度，与各驱动单元配置的发光电流进行组合和，能够进一步提高或者增加可显示灰阶数。
又，本申请提供的像素电路及显示面板，也可以通过缩短发光时间、增加数据信号的脉冲幅值来提高与发光电流对应的控制电压，进而可以改善或者避免在低灰阶情况且较低的控制电压下，驱动模块对发光电流控制不精确甚至失控的情况发生。
又，本申请提供的像素电路及显示面板，通过第一控制信号的脉冲开始时间与第二控制信号的脉冲开始时间之间的间隔时间控制发光模块的发光时间，与传统技术方案中通过一个脉冲信号控制发光时间相比，可以降低第一控制信号和/或第二控制信号的频率，进而能够减少第一控制信号和/或第二控制信号的电位变化频率，不仅降低了功耗，而且也能够减少生成第一控制信号和/或第二控制信号的电路或者芯片的设计难度、负载量以及成本。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请实施例提供的像素电路的一种结构示意图。
图2为本申请实施例提供的像素电路的另一种结构示意图。
图3为图1或者图2所示像素电路的时序示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
有鉴于上述提及的可显示灰阶数较少的技术问题，本实施例提供了一种像素电路，请参阅图1至图3，如图1或者图2所示，该像素电路包括发光模块 200和驱动模块100，发光模块200串联于电源正信号VDD、电源负信号VSS 之间；驱动模块100与发光模块200串联，驱动模块100包括并联的至少两个驱动单元；每个驱动单元接入对应的数据信号，且根据第一控制信号的脉冲开始时间与第二控制信号的脉冲开始时间之间的间隔时间控制发光模块200的发光时间。
可以理解的是，本实施例提供的像素电路，通过于驱动模块100中配置并联的至少两个驱动单元，每一驱动单元均可以对应配置一发光电流，这些发光电流之和可以实现发光模块200的多种发光亮度，进而提高或者增加了可显示灰阶数；同时，可以通过调整间隔时间进而改变发光时间，也能够调整发光模块200的发光亮度，与各驱动单元配置的发光电流进行组合和，能够进一步提高或者增加可显示灰阶数。
又，本实施例提供的像素电路，也可以通过缩短发光时间、增加数据信号的脉冲幅值来提高与发光电流对应的控制电压，进而可以改善或者避免在低灰阶情况且较低的控制电压下，驱动模块100对发光电流控制不精确甚至失控的情况发生。
又，本实施例提供的像素电路，通过第一控制信号的脉冲开始时间与第二控制信号的脉冲开始时间之间的间隔时间控制发光模块200的发光时间，与传统技术方案中通过一个脉冲信号控制发光时间相比，可以降低第一控制信号和/ 或第二控制信号的频率，进而能够减少第一控制信号和/或第二控制信号的电位变化频率，不仅降低了功耗，而且也能够减少生成第一控制信号和/或第二控制信号的电路或者芯片的设计难度、负载量以及成本。
其中，需要进行说明的是，在本实施例中，各驱动单元接入的数据信号可以但不限于相同，也可以是各驱动单元接入的数据信号的频率相同而脉冲幅值不同。可以理解的是，各驱动单元接入脉冲幅值不同的数据信号，可以调整流经对应驱动单元的发光电流，进而改变流经发光模块200的发光电流，以实现发光模块200的对应显示灰阶。
在其中一个实施例中，每个驱动单元根据第一控制信号写入数据信号，并根据第一控制信号的脉冲开始时间确定发光时间的开始时刻；且每个驱动单元根据第二控制信号的脉冲开始时间确定发光时间的结束时刻。
需要进行说明的是，本实施中的脉冲开始时间为正脉冲的上升沿或者负脉冲的下降沿。每个发光时间可以为一个时间段，该时间段具有起止时间即开始时刻和结束时刻。
可以理解的是，上述实施例中的间隔时间可以为每帧中发光时间的开始时刻至发光时间的结束时刻之间的时间所构成。又，本实施通过第一控制信号、第二控制信号而非同一控制信号来控制发光模块200的发光时间，能够降低第一控制信号、第二控制信号的频率。
其中，第一控制信号可以但不限于为第N-1级扫描信号SCAN-1，第二控制信号可以但不限于为第N级扫描信号SCAN，第N-1级扫描信号SCAN-1、第N级扫描信号SCAN可以分别由两个栅极驱动电路生成。第一控制信号也可以为第N级扫描信号SCAN，第二控制信号也可以为第N+1级扫描信号，第N 级扫描信号SCAN、第N+1级扫描信号可以但不限于分别由两个栅极驱动电路生成，也可以由同一栅极驱动电路生成。
在其中一个实施例中，如图1所示，至少两个驱动单元包括第一驱动单元 110和第二驱动单元120，第一驱动单元110包括第一驱动晶体管T3A，第一驱动单元110根据第一控制信号写入第一数据信号DATA1；第二驱动单元120 包括第二驱动晶体管T3B，第二驱动单元120根据第一控制信号写入第二数据信号DATA2；第一数据信号DATA1的脉冲幅值与第二数据信号DATA2的脉冲幅值不同，且第一驱动晶体管T3A的尺寸与第二驱动晶体管T3B的尺寸不同。
需要进行说明的是，在本实施例中，驱动晶体管的尺寸与流经该驱动晶体管的电流成正比，即随着驱动晶体管的尺寸越大，流经该驱动晶体管的电流也越大，对应地，也会提高流经发光模块200的发光电流。
在其中一个实施例中，第一驱动晶体管T3A或者第二驱动晶体管T3B中的一个的尺寸与第一驱动晶体管T3A或者第二驱动晶体管T3B中的另一个的尺寸之比的范围为大于或者等于1.8且小于或者等于2.2，具体可以为2:1。
需要进行说明的是，本实施例中对对应驱动晶体管之间的尺寸之比作出了进一步的限制，但是由于在实际工艺制造过程中，各驱动晶体管的尺寸会存在或多或少的误差，因此，在本申请各实施例中的尺寸之比可以但不限于必须等于对应的比值，也可以为约等于对应的比值。其中，约等于可以允许10％的波动范围，例如，第一驱动晶体管T3A或者第二驱动晶体管T3B中的一个的尺寸与第一驱动晶体管T3A或者第二驱动晶体管T3B中的另一个的尺寸之比为 2:1，则第一驱动晶体管T3A或者第二驱动晶体管T3B中的一个的尺寸与第一驱动晶体管T3A或者第二驱动晶体管T3B中的另一个的尺寸之比的范围可以为大于或者等于1.8且小于或者等于2.2。可以理解的是，该波动范围越小，对应的比值与对应驱动晶体管的实际尺寸越接近。
具体地，每个驱动晶体管的尺寸允许的误差范围可以为5％，例如，100微米的驱动晶体管的尺寸允许5微米的误差，200微米的驱动晶体管的尺寸允许 10微米的误差。
当驱动晶体管的栅极电位确定时，驱动晶体管的开态电流与该驱动晶体管的尺寸(TFT Size)正相关，因此，在图1示中，IA：IB≈T3A：T3B(实际情况下会略有波动，可适当对TFT Size做一些调整)，而IZ＝IA+IB。假设在尺寸上T3A＝2T3B，即当DATA1＝DATA2＝Vopen(这里定义Vopen为开态时对应驱动晶体管的栅极电位)时，IA＝2IB＝2Iopen，IZ＝3Iopen；当DATA1＝Vopen 而DATA2＝Vclose时(定义Vclose为关态时对应驱动晶体管的栅极电位)，IA＝2Iopen，IB≈0，IZ＝IA+IB＝2Iopen；当DATA1＝Vclose而DATA2＝Vopen时， IA≈0，IB＝Iopen，IZ＝Iopen；当DATA1＝DATA2＝Vclose时，IA＝IB≈0，IZ≈0。上述情况我们整理至如下的表1，可以看出根据DATA1、DATA2的不同状态组合，IZ共有4种输出状态，且这4种输出状态理论上呈线性分布，每种输出状态可以对应一种显示灰阶，其对应关系可表示为二进制至十进制的转换。
表1：
在其中一个实施例中，第一驱动晶体管T3A或者第二驱动晶体管T3B中的一个的尺寸与第一驱动晶体管T3A或者第二驱动晶体管T3B中的另一个的尺寸之比的范围为大于或者等于2.7且小于或者等于3.3，具体还可以3:1。
可以理解的是，在上述实施例中，各对应数据信号的电位仅有Vopen和 Vclose两种状态，如加入Vhalf驱动状态(在对应驱动晶体管的栅极电位为Vhalf 时，流经该驱动晶体管的电流等于该驱动晶体管的栅极电位为Vopen时的一半)。在此基础上，调整T3A：T3B＝3:1，引入Vhalf后，每个数据信号相当于有了0、1、2三种状态，可输出0～8共9种线性状态。其对应关系可表示为三进制至十进制的转换。同理，可通过增加驱动单元的数量，增加三进制的位数，以达到更多的输出状态。
具体地，该9种线性状态具体如下的表2所示，可以理解的是，每种线性状态均可以对应一种显示灰阶。
表2：
在其中一个实施例中，第一驱动晶体管T3A或者第二驱动晶体管T3B中的一个的尺寸与第一驱动晶体管T3A或者第二驱动晶体管T3B中的另一个的尺寸之比的范围为大于或者等于3.6且小于或者等于4.4，具体可以为4:1。
可以理解的是，如果进一步增加对应数据信号处于中间态的驱动电压，如 Vmid1、Vmid2(IVclose:IVmid2:IVmid1:IVopen＝0:1:2:3)，其中，IVclose为对应驱动晶体管的栅极电位为Vclose时流经该驱动晶体管的电流，IVmid2为对应驱动晶体管的栅极电位为Vmid2时流经该驱动晶体管的电流，IVmid1为对应驱动晶体管的栅极电位为Vmid1时流经该驱动晶体管的电流，IVopen为对应驱动晶体管的栅极电位为Vopen时流经该驱动晶体管的电流。此种情况可以转换为如下表3所示的四进制至十进制的转换。理论上，对应数据信号处于中间态的驱动电压增加的越多，则流经发光模块200的发光电流的输出状态即可显示灰阶数也越多。但实际工作中，数据信号的驱动电压过小时，无法达到对应驱动晶体管的阈值电压，达不到电流区分的效果；当驱动电压过大时，进入饱和区，电流区分效果也不明显。因此，处于中间态的驱动电压在使用中不会设置太多种。同时，引入中间态的驱动电压进行直流电压调光与增加驱动单元的数量不冲突，二者可以相互结合以达到更大数量的发光电流，以进一步增加可显示灰阶数。
表3：
在其中一个实施例中，如图2所示，至少两个驱动单元包括第一驱动单元 110、第二驱动单元120以及第三驱动单元130，第一驱动单元110包括第一驱动晶体管T3A，第一驱动单元110根据第一控制信号写入第一数据信号 DATA1；第二驱动单元120包括第二驱动晶体管T3B，第二驱动单元120根据第一控制信号写入第二数据信号DATA2；第三驱动单元130包括第三驱动晶体管T3C，第三驱动单元130根据第一控制信号写入第三数据信号DATA3；第一数据信号DATA1的脉冲幅值、第二数据信号DATA2的脉冲幅值以及第三数据信号DATA3的脉冲幅值均不相同，且第一驱动晶体管T3A的尺寸、第二驱动晶体管T3B的尺寸以及第三驱动晶体管T3C的尺寸均不相同。
可以理解的是，在本实施例中进一步增加了驱动单元的数量，对应地，也增加了第三驱动晶体管T3C，其可以进一步丰富流经发光模块200的发光电流的种类，进而能够进一步提高可显示灰阶数。
在其中一个实施例中，第一驱动晶体管T3A、第二驱动晶体管T3B以及第三驱动晶体管T3C中的一个的尺寸、第一驱动晶体管T3A、第二驱动晶体管 T3B以及第三驱动晶体管T3C中的另一个的尺寸、第一驱动晶体管T3A、第二驱动晶体管T3B以及第三驱动晶体管T3C中的再一个的尺寸之比为4:2:1。
例如，第一驱动晶体管T3A的尺寸与第二驱动晶体管T3B的尺寸之比的范围为大于或者等于1.8且小于或者等于2.2；且第二驱动晶体管T3B的尺寸与第三驱动晶体管T3C的尺寸之比的范围为大于或者等于1.8且小于或者等于 2.2。
可以理解的是，本实施例可以根据如下表4所示的DATA1、DATA2、 DATA3的不同状态组合，IZ共有8种输出状态，且这8种输出状态理论上呈线性分布，每种输出状态可以对应一种显示灰阶，其对应关系可表示为二进制至十进制的转换。
表4：
在其中一个实施例中，每个驱动单元包括驱动晶体管、充电晶体管、放电晶体管以及存储电容，驱动晶体管的源极/漏极中的一个与发光模块200的一端电性连接，驱动晶体管的源极/漏极中的另一个接入电源负信号VSS；或者，驱动晶体管的源极/漏极中的一个接入电源正信号VDD，驱动晶体管的源极/漏极中的另一个与发光模块200的另一端电性连接；充电晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接，充电晶体管的源极/漏极中的另一个接入对应的数据信号，充电晶体管的栅极接入第一控制信号；放电晶体管的源极/漏极中的一个与驱动晶体管的栅极电性连接，放电晶体管的源极/漏极中的另一个接入初始信号VI，放电晶体管的栅极接入第二控制信号；存储电容的一端与驱动晶体管的栅极电性连接，存储电容的另一端与驱动晶体管的源极/漏极中的另一个电性连接。
例如，如图1或者图2所示，第一驱动单元110可以包括第一驱动晶体管 T3A、第一充电晶体管T11、第一放电晶体管T21以及第一存储电容CA，第一驱动晶体管T3A的源极/漏极中的一个与发光模块200的一端电性连接，第一驱动晶体管T3A的源极/漏极中的另一个接入电源负信号VSS；或者，第一驱动晶体管T3A的源极/漏极中的一个接入电源正信号VDD，第一驱动晶体管 T3A的源极/漏极中的另一个与发光模块200的另一端电性连接。第一充电晶体管T11的源极/漏极中的一个与第一驱动晶体管T3A的栅极电性连接，第一充电晶体管T11的源极/漏极中的另一个接入第一数据信号DATA1，第一充电晶体管T11的栅极接入第一控制信号；第一放电晶体管T21的源极/漏极中的一个与第一驱动晶体管T3A的栅极电性连接，第一放电晶体管T21的源极/漏极中的另一个接入初始信号VI，第一放电晶体管T21的栅极接入第二控制信号；第一存储电容CA的一端与第一驱动晶体管T3A的栅极电性连接，第一存储电容 CA的另一端与第一驱动晶体管T3A的源极/漏极中的另一个电性连接。
如图1或者图2所示，第二驱动单元120可以包括第二驱动晶体管T3B、第二充电晶体管T12、第二放电晶体管T22以及第二存储电容CB，第二驱动晶体管T3B的源极/漏极中的一个与发光模块200的一端电性连接，第二驱动晶体管T3B的源极/漏极中的另一个接入电源负信号VSS；或者，第二驱动晶体管 T3B的源极/漏极中的一个接入电源正信号VDD，第二驱动晶体管T3B的源极/ 漏极中的另一个与发光模块200的另一端电性连接。第二充电晶体管T12的源极/漏极中的一个与第二驱动晶体管T3B的栅极电性连接，第二充电晶体管T12的源极/漏极中的另一个接入第二数据信号DATA2，第二充电晶体管T12的栅极接入第二控制信号；第二放电晶体管T22的源极/漏极中的一个与第二驱动晶体管T3B的栅极电性连接，第二放电晶体管T22的源极/漏极中的另一个接入初始信号VI，第二放电晶体管T22的栅极接入第二控制信号；第二存储电容CB的一端与第二驱动晶体管T3B的栅极电性连接，第二存储电容CB的另一端与第二驱动晶体管T3B的源极/漏极中的另一个电性连接。
如图3所示，第三驱动单元130可以包括第三驱动晶体管T3C、第三充电晶体管T13、第三放电晶体管T23以及第三存储电容CC，第三驱动晶体管T3C 的源极/漏极中的一个与发光模块200的一端电性连接，第三驱动晶体管T3C 的源极/漏极中的另一个接入电源负信号VSS；或者，第三驱动晶体管T3C的源极/漏极中的一个接入电源正信号VDD，第三驱动晶体管T3C的源极/漏极中的另一个与发光模块200的另一端电性连接。第三充电晶体管T13的源极/漏极中的一个与第三驱动晶体管T3C的栅极电性连接，第三充电晶体管T13的源极 /漏极中的另一个接入第三数据信号DATA3，第三充电晶体管T13的栅极接入第三控制信号；第三放电晶体管T23的源极/漏极中的一个与第三驱动晶体管 T3C的栅极电性连接，第三放电晶体管T23的源极/漏极中的另一个接入初始信号VI，第三放电晶体管T23的栅极接入第三控制信号；第三存储电容CC的一端与第三驱动晶体管T3C的栅极电性连接，第三存储电容CC的另一端与第三驱动晶体管T3C的源极/漏极中的另一个电性连接。
在其中一个实施例中，发光模块200包括串联的至少两个发光器件，例如第一发光器件D1、第二发光器件D2、第三发光器件D3以及第四发光器件D4，至少两个发光器件串联于电源正信号VDD与电源负信号VSS之间。
需要进行说明的是，本实施例中的发光器件可以但不限于为有机发光二极管，也可以为次毫米发光光二极管、微发光二极管以及量子点发光二极管中的一个。
其中，在同样功率的情况下，单个发光器件的话，电源正信号VDD的电位较低，流过传输电源正信号VDD的布线的电流较高，对该布线的等效线径要求高；而多个发光器件进行串联，可以设置电源正信号VDD的电位为较高的电位，这样可以降低流过传输电源正信号VDD的布线的电流，进而可以降低该些布线的要求。
上述像素电路的工作过程如图3所示，第N-1级扫描信号SCAN-1的脉冲持续时间t1中，对应的充电晶体管打开或者导通以写入对应的数据信号DATA，第N级扫描信号SCAN的上升沿到来时，对对应的驱动晶体管的栅极进行放电以关闭或者截止该驱动晶体管。其中，第N-1级扫描信号SCAN-1的上升沿至第N级扫描信号SCAN的上升沿的间隔时间即为t2，其为最小子场显示时间。数据信号DATA可以为第一数据信号DATA1、第二数据信号DATA2以及第三数据信号DATA3中的至少一个。
在其中一个实施例中，本实施例提供一种显示面板，该显示面板包括上述至少一实施例中的像素电路，显示面板为自发光型显示面板，自发光型显示面板例如可以为OLED显示面板、Mini-LED显示面板、Micro-LED显示面板以及QLED显示面板中的任一个。
可以理解的是，本实施例提供的显示面板，通过于驱动模块100中配置并联的至少两个驱动单元，每一驱动单元均可以对应配置一发光电流，这些发光电流之和可以实现发光模块200的多种发光亮度，进而提高或者增加了可显示灰阶数；同时，可以通过调整间隔时间进而改变发光时间，也能够调整发光模块200的发光亮度，与各驱动单元配置的发光电流进行组合和，能够进一步提高或者增加可显示灰阶数。
又，本实施例提供的显示面板，也可以通过缩短发光时间、增加数据信号的脉冲幅值来提高与发光电流对应的控制电压，进而可以改善或者避免在低灰阶情况且较低的控制电压下，驱动模块100对发光电流控制不精确甚至失控的情况发生。
又，本实施例提供的显示面板，通过第一控制信号的脉冲开始时间与第二控制信号的脉冲开始时间之间的间隔时间控制发光模块200的发光时间，与传统技术方案中通过一个脉冲信号控制发光时间相比，可以降低第一控制信号和/ 或第二控制信号的频率，进而能够减少第一控制信号和/或第二控制信号的电位变化频率，不仅降低了功耗，而且也能够减少生成第一控制信号和/或第二控制信号的电路或者芯片的设计难度、负载量以及成本。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种像素电路，其特征在于，包括：
发光模块，所述发光模块串联于电源正信号、电源负信号之间；和
驱动模块，所述驱动模块与所述发光模块串联，所述驱动模块包括并联的至少两个驱动单元；每个所述驱动单元接入对应的数据信号，且根据第一控制信号的脉冲开始时间与第二控制信号的脉冲开始时间之间的间隔时间控制所述发光模块的发光时间；
其中，每个所述驱动单元包括：
驱动晶体管，所述驱动晶体管的源极/漏极中的一个与所述发光模块的一端电性连接，所述驱动晶体管的源极/漏极中的另一个接入所述电源负信号；或者，所述驱动晶体管的源极/漏极中的一个接入所述电源正信号，所述驱动晶体管的源极/漏极中的另一个与所述发光模块的另一端电性连接；
充电晶体管，所述充电晶体管的源极/漏极中的一个与所述驱动晶体管的栅极电性连接，所述充电晶体管的源极/漏极中的另一个接入所述对应的数据信号，所述充电晶体管的栅极接入所述第一控制信号；
放电晶体管，所述放电晶体管的源极/漏极中的一个与所述驱动晶体管的栅极电性连接，所述放电晶体管的源极/漏极中的另一个接入初始信号，所述放电晶体管的栅极接入所述第二控制信号；以及
存储电容，所述存储电容的一端与所述驱动晶体管的栅极电性连接，所述存储电容的另一端与所述驱动晶体管的源极/漏极中的另一个电性连接。
2.根据权利要求1所述的像素电路，其特征在于，每个所述驱动单元根据所述第一控制信号写入所述数据信号，并根据所述第一控制信号的脉冲开始时间确定所述发光时间的开始时刻；且每个所述驱动单元根据所述第二控制信号的脉冲开始时间确定所述发光时间的结束时刻。
3.根据权利要求1所述的像素电路，其特征在于，所述至少两个驱动单元包括第一驱动单元和第二驱动单元，所述第一驱动单元包括第一驱动晶体管，所述第一驱动单元根据所述第一控制信号写入第一数据信号；所述第二驱动单元包括第二驱动晶体管，所述第二驱动单元根据所述第一控制信号写入第二数据信号；所述第一数据信号的脉冲幅值与所述第二数据信号的脉冲幅值不同，且所述第一驱动晶体管的尺寸与所述第二驱动晶体管的尺寸不同。
4.根据权利要求3所述的像素电路，其特征在于，所述第一驱动晶体管或者所述第二驱动晶体管中的一个的尺寸与所述第一驱动晶体管或者所述第二驱动晶体管中的另一个的尺寸之比的范围为大于或者等于1.8且小于或者等于2.2。
5.根据权利要求3所述的像素电路，其特征在于，所述第一驱动晶体管或者所述第二驱动晶体管中的一个的尺寸与所述第一驱动晶体管或者所述第二驱动晶体管中的另一个的尺寸之比的范围为大于或者等于2.7且小于或者等于3.3。
6.根据权利要求3所述的像素电路，其特征在于，所述第一驱动晶体管或者所述第二驱动晶体管中的一个的尺寸与所述第一驱动晶体管或者所述第二驱动晶体管中的另一个的尺寸之比的范围为大于或者等于3.6且小于或者等于4.4。
7.根据权利要求1所述的像素电路，其特征在于，所述至少两个驱动单元包括第一驱动单元、第二驱动单元以及第三驱动单元，所述第一驱动单元包括第一驱动晶体管，所述第一驱动单元根据所述第一控制信号写入第一数据信号；所述第二驱动单元包括第二驱动晶体管，所述第二驱动单元根据所述第一控制信号写入第二数据信号；所述第三驱动单元包括第三驱动晶体管，所述第三驱动单元根据所述第一控制信号写入第三数据信号；所述第一数据信号的脉冲幅值、所述第二数据信号的脉冲幅值以及所述第三数据信号的脉冲幅值均不相同，且所述第一驱动晶体管的尺寸、所述第二驱动晶体管的尺寸以及所述第三驱动晶体管的尺寸均不相同。
8.根据权利要求7所述的像素电路，其特征在于，所述第一驱动晶体管的尺寸与所述第二驱动晶体管的尺寸之比的范围为大于或者等于1.8且小于或者等于2.2；且所述第二驱动晶体管的尺寸与所述第三驱动晶体管的尺寸之比的范围为大于或者等于1.8且小于或者等于2.2。
9.根据权利要求1-7任一项所述的像素电路，其特征在于，所述发光模块包括串联的至少两个发光器件，所述至少两个发光器件串联于所述电源正信号与所述电源负信号之间。
10.一种显示面板，其特征在于，包括如权利要求1至9任一项所述的像素电路，所述显示面板为自发光型显示面板。
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