TWI544266B - 畫素電路 - Google Patents

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TWI544266B
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Description

畫素電路
本發明是有關於一種畫素電路，尤其是有關於一種應用於液晶顯示裝置的畫素電路。
目前之顯示裝置為了有更佳的顯示效果，紛紛提高顯示裝置的解析度以及畫面更新率，然由為了具有較高的畫面更新率，顯示裝置中的畫素單元開啟充電的時間縮短、充電頻率變高，而由於畫素單元之液晶電容在充電時所感受到之電場頻率高過特定頻率時，液晶電容之電容值會因為介電係數變小而減少，當液晶電容關閉回到穩態時，液晶電容所感受到之電場頻率降低，因此液晶電容之電容值會增加，而此時液晶電容會因為電荷守恆定理而導致液晶電容之電壓下降，進而造成顯示亮度損失。在習知的顯示裝置中常以儲存電容來補償液晶電容的亮度損失，然在操作頻率極高的藍相液晶(Blue Phase LC)顯示裝置、鐵電液晶(Ferroelectric LC)顯示裝置等顯示裝置中，為了有效補償液晶電容，其儲存電容需具有較大的儲存電荷量，進而需要佔據顯示裝置較大的硬體面積以及成本。
為了解決上述之缺憾，本發明提出一種畫素電路 實施例，其包括液晶電容、第一儲存電容、驅動單元、補償單元以及重置單元。液晶電容具有一第一端以及一第二端，液晶電容之第二端與一共通電壓電性耦接；第一儲存電容具有一第一端以及一第二端，第一儲存電容之第二端與一第一低電壓準位電性耦接；驅動單元與液晶電容之第一端電性耦接，驅動單元係用以根據一驅動單元控制訊號決定是否使液晶電容儲存一顯示電位；補償單元與驅動單元電性耦接，係用以根據一第一控制訊號決定是否補償驅動單元控制訊號；重置單元與驅動單元、補償單元以及第一儲存電容電性耦接，係用以根據一第二控制訊號決定是否重置驅動單元控制訊號以及液晶電容之第一端之電壓準位。
在本發明的其他實施例中，驅動單元更包括第一電晶體，第一電晶體具有一第一端、一第二端以及一控制端，第一電晶體之第一端係用以接收一電位訊號，第一電晶體之控制端與第一儲存電容之第一端電性耦接，用以接收驅動單元控制訊號，第一電晶體之第二端與液晶電容之第一端電性耦接。
在本發明的其他實施例中，該補償單元更包括第二電晶體以及第三電晶體。第二電晶體具有一第一端、一第二端以及一控制端，第二電晶體之第二端及控制端電性耦接第一儲存電容之第一端，第三電晶體具有一第一端、一第二端以及一控制端，第三電晶體之第一端接收一顯示資料訊號，第三電晶體之控制端接收第一控制訊號，第三電晶體之第二端與第二電晶體之第一端電性耦接，第一控制訊號為一第n級閘極控制訊號。
在本發明的其他實施例中，重置單元更包括第四電晶體，其具有一第一端、一第二端以及一控制端，第四電晶體之第一端係用以接收一第一高電壓準位，第四電晶體之 控制端係用以接收第二控制訊號，第四電晶體之第二端與第一儲存電容之第一端電性耦接，第二控制訊號為一第n-1級閘極控制訊號。
在本發明上述之實施例中，第三電晶體用以於一第一時段關閉，第四電晶體用以於第一時段開啟，以重置驅動單元控制訊號為第一高電壓準位，第一電晶體用以於第一時段開啟，以透過一第二低電壓準位的電位訊號，重置液晶電容之第一端為第二低電壓準位；第四電晶體用以於一第二時段關閉，第三電晶體及第二電晶體用以於一第二時段開啟，以使第一儲存電容的第一端的電壓由第一高電壓準位根據顯示顯示資料訊號的準位充/放電；電位訊號用以於一第三時段提供一第二高電壓準位，第一電晶體用以於第三時段根據第一儲存電容的電位控制液晶電容的第一端的電位。
在本發明的另一實施例中，畫素電路更包括一顯示資料訊號輸入單元，與重置單元電性耦接，是用以根據一第n級閘極控制訊號決定是否輸出一顯示資料訊號。
在本發明的另一實施例中，該驅動單元包括第一電晶體，其具有一第一端、一第二端以及一控制端，第一電晶體之第一端與重置單元以及補償單元電性耦接，第一電晶體之控制端係用以接收驅動單元控制訊號並與補償單元電性耦接，第一電晶體之第二端與液晶電容之第一端電性耦接。
在本發明的另一實施例中，該重置單元更包括第二電晶體、第三電晶體以及第四電晶體，第二電晶體具有一第一端、一第二端以及一控制端，第二電晶體之第一端與一第一高電壓準位電性耦接，第二電晶體之控制端用以接收第二控制訊號，第二電晶體之第二端與第一電晶體之第一端以及補償單元電性耦接，第三電晶體具有一第一端、一第二端以及一控制端，第三電晶體之第一端與顯示資料訊號輸入單 元以及第一儲存電容之第一端電性耦接，第三電晶體之控制端用以接收第一控制訊號，第三電晶體之第二端與第一低電壓準位電性耦接，第四電晶體具有一第一端、一第二端以及一控制端，第四電晶體之第一端與液晶電容之第一端電性耦接，第四電晶體之控制端用以接收第一控制訊號，第四電晶體之第二端與第一低電壓準位電性耦接。
在本發明的另一實施例中，補償單元更包括第五電晶體，其具有一第一端、一第二端以及一控制端，第五電晶體之第一端與第一電晶體之第一端以及第二電晶體之第二端電性耦接，第五電晶體之第二端與第一電晶體之控制端以及顯示資料訊號輸入單元電性耦接，第五電晶體之控制端用以接收第一控制訊號。
在本發明的另一實施例中，顯示資料訊號輸入單元包括第六電晶體以及第二儲存電容，第六電晶體，其具有一第一端、一第二端以及一控制端，第六電晶體之第一端用以接收顯示資料訊號，第六電晶體之第二端與第三電晶體之第一端以及第一儲存電容之第一端電性耦接，第六電晶體之控制端用以接收第n級閘極控制訊號，第二儲存電容具有一第一端以及一第二端，第二儲存電容之第一端與第六電晶體之第二端電性耦接，第二儲存電容之第二端與第五電晶體之第二端電性耦接。
在本發明之上述的另一實施例中，第六電晶體用以於一第一時段關閉，第三電晶體以及第四電晶體用以於第一時段開啟，以重置液晶電容之第一端以及第一儲存電容之一儲存電位為第一低電壓準位，第二電晶體與第五電晶體於第一時段開啟，以重置驅動單元控制訊號為一第二高電壓準位；第二電晶體以及第六電晶體用以於一第二時段關閉，第三電晶體、第四電晶體以及第五電晶體用以於一第二時段開 啟，以使驅動單元控制訊號由第二高電壓準位放電至一補償電壓準位；第六電晶體用以於一第三時段開啟，第二電晶體、第三電晶體、第四電晶體、以及第五電晶體用以於第三時段關閉，以使第二儲存電容的第一端的電壓由第一低電壓準位根據顯示資料訊號的準位充/放電，驅動單元控制訊號之電位由補償電壓準位根據顯示資料訊號的準位充/放電；第三電晶體、第四電晶體、第五電晶體以及第六電晶體用以於一第四時段關閉，第二電晶體用以於第四時段開啟，以使第一電晶體用以於第四時段根據驅動單元控制訊號之電位使液晶電容儲存顯示電壓準位。
綜以上所述，由於本發明之液晶電容並非直接根據當級之閘極控制訊號充電，因此不會因為高畫面更新率而導致液晶電容需操作於高頻率下，顯示裝置進而不需高容量之儲存電容來輔助液晶電容維持穩定的電壓值，有效減少硬體面積以及製造成本的消耗。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例並配合所附圖式做詳細說明如下。
10‧‧‧顯示裝置
11‧‧‧時序控制器
12‧‧‧資料驅動器
13‧‧‧閘極驅動器
14‧‧‧畫素
121‧‧‧資料線
131‧‧‧閘極線
21‧‧‧驅動單元
22‧‧‧顯示資料訊號輸入單元
31‧‧‧驅動單元
32‧‧‧重置單元
33‧‧‧補償單元
41‧‧‧驅動單元
42‧‧‧重置單元
43‧‧‧補償單元
44‧‧‧顯示資料訊號輸入單元
T21、T22、T31、T32、T33、T34、T41、T42、T43、T44、T45、T46‧‧‧電晶體
T1、T11、T2、T3、T4‧‧‧時段
S1、S2‧‧‧控制訊號
G[n]‧‧‧第n級閘極控制訊號
G[n-1]‧‧‧第n-1級閘極控制訊號
DATA‧‧‧顯示資料訊號
CLC‧‧‧液晶電容
CST‧‧‧儲存電容
CST1‧‧‧第一儲存電容
CST2‧‧‧第二儲存電容
VDD‧‧‧第一高電壓準位
VG‧‧‧驅動單元控制訊號
VS[n]‧‧‧第n級電位訊號
GND‧‧‧第一低電壓準位
VCOM‧‧‧共通電壓
VDATA‧‧‧顯示電壓準位
圖1為顯示裝置之實施例示意圖。
圖2A為本發明之畫素電路實施例一示意圖。
圖2B為本發明之畫素電路實施例一時序示意圖。
圖3A為本發明之畫素電路實施例二示意圖。
圖3B為本發明之畫素電路實施例二時序示意圖。
圖4A為本發明之畫素電路實施例三示意圖。
圖4B為本發明之畫素電路實施例三時序示意圖。
圖5為本發明之畫素電路操作方法步驟示意圖。
請參閱圖1，圖1為顯示裝置10之實施例，顯示裝置10包括時序控制器11、資料驅動器12以及閘極驅動器13，資料驅動器12透過多個資料線121與多個畫素14電性耦接，閘極驅動器13透過多個閘極線131與多個畫素14電性耦接，其中，顯示裝置10是用以透過時序控制器11將多個顯示資料訊號DATA傳送給資料驅動器12，時序控制器11並控制閘極驅動器13在正確的時間輸出閘極控制訊號，以驅動電性耦接之多個畫素14，被驅動的多個畫素14可藉由多個資料線121接收多個顯示資料訊號DATA。
請參閱圖2A，圖2A為本發明之畫素電路實施例一示意圖，畫素14包括驅動單元21、顯示資料訊號輸入單元22、第一儲存電容CST1、液晶電容CLC以及儲存電容CST。顯示資料訊號輸入單元22包括電晶體T21，其具有第一端、第二端以及控制端，電晶體T21之第一端係用以與資料線121電性耦接以接收顯示資料訊號DATA，電晶體T21之控制端與閘極線131電性耦接，係用以接收第n級閘極控制訊號G[n]，電晶體T21是用以根據第n級閘極控制訊號G[n]決定是否將顯示資料訊號DATA傳送至電晶體T21之第二端。第一儲存電容CST1具有第一端以及第二端，第一儲存電容CST1之第一端與電晶體T21之第二端電性耦接，第一儲存電容CST1之第二端與第一低電壓準位GND電性耦接，當顯示資料訊號DATA傳送至電晶體T21之第二端時，第一儲存電容CST1用以儲存顯示資料訊號DATA之電壓值。驅動單元21包括電晶 體T22，電晶體T22為源極隨耦器(Source Follower)之架構，電晶體T22具有第一端、第二端以及控制端，電晶體T22之第一端係用以接收第n級電位訊號VS[n]，電晶體T22之控制端與第一儲存電容CST1之第一端電性耦接，係用以接收一驅動單元控制訊號VG，其中，驅動單元控制訊號VG為第一儲存電容CST1第一端之電壓值。液晶電容CLC具有第一端以及第二端，液晶電容CLC之第一端與電晶體T22之第二端電性耦接，液晶電容CLC之第二端則與共通電壓VCOM電性耦接。儲存電容CST具有第一端以及第二端，儲存電容CST之第一端與電晶體T22之第二端電性耦接，儲存電容CST之第二端與共通電壓VCOM電性耦接，儲存電容CST是用以在液晶電容CLC不再藉由電晶體T22進行充電之穩態時補償液晶電容CLC流失之電壓。
請參閱圖2B，圖2B包括了第n級閘極控制訊號G[n]、第n級電位訊號VS[n]以及顯示資料訊號DATA之時序圖，以下將配合圖2A以及圖2B來說明畫素電路實施例一之運作方法。
在圖2B中的時段T1中的時段T11，第n級閘極控制訊號G[n]為工作電壓準位，此工作電壓準位可以為邏輯高電壓準位，因此電晶體T21為開啟，又同時間顯示資料訊號DATA為具有用以顯示的顯示電壓準位VDATA，因此在時段T11第一儲存電容CST1會因為電晶體T21開啟而儲存顯示資料訊號DATA的顯示電壓準位VDATA。此外，第n級電位訊號VS[n]為一低電壓準位，例如為低於第一低電壓準位GND之低電壓準位，透過電晶體T22可將液晶電容CLC第一端之電壓重置為第n級電位訊號VS[n]之低電壓準位。接著在時段T2，第n級閘極控制訊號G[n]為低電壓準位，例如邏輯低電壓準位，第n級電位訊號VS[n]則為大於驅動單元控制訊號VG電 壓值之高電壓準位，電晶體21此時因為第n級閘極控制訊號G[n]而關閉，而由於第n級電位訊號VS[n]為高電壓準位，電晶體T22操作於飽和區，因此電晶體T22控制端之電壓值也就是驅動單元控制訊號VG將液晶電容CLC以及儲存電容CST第一端之電壓充至顯示電壓準位VDATA減去電晶體T22臨界電壓VthT22之電壓值，也就是VDATA-VthT22之電壓值，畫素14即可根據VDATA-VthT22之電壓值來顯示顯示資料訊號DATA。
在本實施例中，由於藉由第一儲存電容CST1來儲存顯示資料訊號DATA，因此第n級閘極控制訊號G[n]禁能後，仍能透過電晶體T22持續對液晶電容CLC充/放電，液晶電容CLC不會直接受到第n級閘極控制訊號G[n]的影響，可有效減少液晶電容CLC因為電場頻率過高而發生電容值減少的情況。
接著請參閱圖3A，圖3A為本發明之畫素電路實施例二，在本實施例中，畫素14包括了液晶電容CLC、第一儲存電容CST1、儲存電容CST、驅動單元31、重置單元32以及補償單元33，其中，液晶電容CLC具有第一端以及第二端，液晶電容CLC之第二端與共通電壓VCOM電性耦接，第一儲存電容CST1具有第一端以及第二端，第一儲存電容CST1之第二端與第一低電壓準位GND電性耦接，儲存電容CST具有第一端以及第二端，儲存電容CST之第一端與液晶電容CLC之第一端電性耦接，儲存電容CST之第二端與共通電壓VCOM電性耦接，儲存電容CST是用以在液晶電容CLC不再藉由電晶體T31進行充電之穩態時補償液晶電容CLC流失之電壓。
驅動單元31包括電晶體T31，電晶體T31為源極隨耦器(Source Follower)之架構，電晶體T31具有第一端、第二端以及控制端，電晶體T31之第一端係用以接收第n級電位訊號VS[n]，電晶體T31之控制端與第一儲存電容CST1 之第一端電性耦接，電晶體T31之控制端係用以接收驅動單元控制訊號VG，其中，驅動單元控制訊號VG為第一儲存電容CST1第一端之電壓值，而電晶體T31之第二端與液晶電容CLC之第一端電性耦接，驅動單元31是用以根據驅動單元控制訊號VG決定是否對液晶電容CLC充電。重置單元32包括電晶體T32，電晶體T32具有第一端、第二端以及控制端，電晶體T32之第一端係用以接收第一高電壓準位VDD，電晶體T32之控制端係用與圖1之閘極線131電性耦接以接收第n-1級閘極控制訊號G[n-1]，電晶體T32之第二端與第一儲存電容CST1之第一端電性耦接。補償單元33包括電晶體T33以及電晶體T34，電晶體T33具有第一端、第二端以及控制端，電晶體T33之第二端以及控制端與電晶體T32之第二端以及第一儲存電容CST1之第一端電性耦接，電晶體T34具有第一端、第二端以及控制端，電晶體T34之第一端與圖1之資料線121電性耦接以接收顯示資料訊號DATA，電晶體T34之控制端與圖1之閘極線131電性耦接以接收第n級閘極控制訊號G[n]，電晶體T34之第二端與電晶體T33之第一端電性耦接。
請參閱圖3B，圖3B包括了第n-1級閘極控制訊號G[n-1]、第n級閘極控制訊號G[n]、第n級電位訊號VS[n]以及顯示資料訊號DATA之時序圖，以下並配合圖3A以及圖3B來說明畫素電路實施例二之運作方法。
首先在圖3B中的時段T1，第n-1級閘極控制訊號G[n-1]為工作電壓準位，此工作電壓準位可以為邏輯高電壓準位，第n級閘極控制訊號G[n]為低電壓準位，可以為邏輯低電壓準位，第n級電位訊號VS[n]為一低電壓準位，例如為低於第一低電壓準位GND之低電壓準位，因此此時電晶體T32為開啟，電晶體T34為關閉，而由於電晶體T32為開啟， 因此第一儲存電容CST1之第一端的電壓值被充至第一高電壓VDD的電壓值，也就是驅動單元控制訊號VG在時段T1被電晶體T32提升至第一高電壓VDD的電壓值，液晶電容CLC以及儲存電容CST之第一端則被第n級電位訊號VS[n]重置為第n級電位訊號VS[n]之低電壓準位。接著在時段T2時，第n-1級閘極控制訊號G[n-1]為低電壓準位，第n級閘極控制訊號G[n]為高電壓準位，第n級電位訊號VS[n]為低電壓準位，顯示資料訊號DATA為具有用以顯示的顯示電壓準位VDATA，因此電晶體T32為關閉，電晶體T34為開啟，而由於第一高電壓VDD的電壓值大於顯示電壓準位VDATA，因此電流由電晶體T32之第二端往電晶體T34的方向流動，驅動單元控制訊號VG之電壓值因此而由第一高電壓VDD的電壓值被下拉至顯示電壓準位VDATA加上電晶體T33臨界電壓VthT33的電壓值，也就是VG=VDATA+VthT33。在時段T3，第n-1級閘極控制訊號G[n-1]為低電壓準位，第n級閘極控制訊號G[n]為低電壓準位，第n級電位訊號VS[n]為高電壓準位，此時由於驅動單元控制訊號VG之電壓值為VDATA+VthT33，又第n級電位訊號VS[n]為大於驅動單元控制訊號VG電壓值之高電壓準位，因此電晶體T31此時操作於飽和區且其臨界電壓為VthT31，因此液晶電容CLC之第一端被充至VDATA+VthT33-VthT31之電壓值。
在本實施例中，由於藉由第一儲存電容CST1來儲存顯示資料訊號DATA，因此液晶電容CLC不會直接受到第n級閘極控制訊號G[n]的影響，可有效減少液晶電容CLC因為電場頻率過高而發生電容值減少的情況。此外，在本實施例中，當電晶體T31之臨界電壓VthT31與電晶體T33之臨界電壓VthT33相同或相近時，也就是電晶體T31與電晶體T33具有相同的元件特性時，液晶電容CLC儲存之電壓值為顯示電壓準位VDATA，畫素14更可直接以液晶電容CLC所儲存之顯 示電壓準位VDATA正確顯示欲顯示之資料，可降低因為畫素14中的元件特性不同而導致顯示資料訊號DATA亮度衰退等情況發生。
接著請參閱圖4A，圖4A為本發明之畫素電路實施例三，在本實施例中，畫素14包括了液晶電容CLC、第一儲存電容CST1、儲存電容CST、驅動單元41、重置單元42、補償單元43以及顯示資料訊號輸入單元44，其中，液晶電容CLC具有第一端以及第二端，液晶電容CLC之第二端與共通電壓VCOM電性耦接，第一儲存電容CST1具有第一端以及第二端，第一儲存電容CST1之第二端與第一低電壓準位GND電性耦接，儲存電容CST具有第一端以及一第二端，儲存電容CST之第一端與液晶電容CLC之第一端電性耦接，儲存電容CST之第二端與共通電壓VCOM電性耦接，儲存電容CST是用以在液晶電容CLC不再藉由電晶體T41進行充電之穩態時補償液晶電容CLC流失之電壓。
驅動單元41包括了電晶體T41，電晶體T41為源極隨耦器(Source Follower)之架構，電晶體T41具有第一端、第二端以及控制端，電晶體T41之第一端與重置單元42以及補償單元43電性耦接，電晶體T41之控制端係用以接收驅動單元控制訊號VG並與補償單元43電性耦接，電晶體T41之第二端與液晶電容CLC之第一端電性耦接。
重置單元42包括電晶體T42、電晶體T43以及電晶體T44，電晶體T42具有第一端、第二端以及控制端，電晶體T42之第一端與第一高電壓準位VDD電性耦接，電晶體T42之控制端接收控制訊號S1，電晶體T42之第二端與電晶體T41之第一端以及補償單元43電性耦接，電晶體T43具有第一端、第二端以及控制端，電晶體T43之第一端與顯示資料訊號輸入單元44以及第一儲存電容CST1之第一端電性耦 接，電晶體T43之控制端接收控制訊號S2，電晶體T43之第二端與第一儲存電容CST1之第二端以及第一低電壓準位GND電性耦接，電晶體T44具有第一端、第二端以及控制端，電晶體T44之第一端與液晶電容CLC之第一端電性耦接，電晶體T44之控制端接收控制訊號S2，電晶體T44之第二端與第一儲存電容CST1之第二端以及第一低電壓準位GND電性耦接。
補償單元43包括電晶體T45，其具有第一端、第二端以及控制端，電晶體T45之第一端與電晶體T41之第一端以及電晶體T42之第二端電性耦接，電晶體T45之第二端與電晶體T41之控制端以及顯示資料訊號輸入單元44電性耦接，電晶體T45之控制端是用以接收控制訊號S2。
顯示資料訊號輸入單元44包括電晶體T46以及第二儲存電容CST2，電晶體T46具有第一端、第二端以及控制端，電晶體T46之第一端與圖1之資料線121電性耦接以接收顯示資料訊號DATA，電晶體T46之第二端與電晶體T43之第一端以及第一儲存電容CST1之第一端電性耦接，電晶體T46之控制端是用以與圖1之閘極線131電性耦接以接收第n級閘極控制訊號G[n]，第二儲存電容CST2具有第一端以及第二端，第二儲存電容CST2電性耦接於第一儲存電容CST1與電晶體T45之間，第二儲存電容CST2之第一端與電晶體T46之第二端電性耦接，第二儲存電容CST2之第二端與電晶體T45之第二端電性耦接，第二儲存電容CST2之第二端的電壓值並為前述之驅動單元控制訊號VG之電壓值。
請參閱圖4B，圖4B包括了第n級閘極控制訊號G[n]、控制訊號S1、控制訊號S2以及顯示資料訊號DATA之時序圖，以下並配合圖4A以及圖4B來說明畫素電路實施例三之運作方法。
首先在圖4B時段T1中，控制訊號S1以及控制訊號S2為高電壓準位，此高電壓準位可以為邏輯高電壓準位，第n級閘極控制訊號G[n]為低電壓準位，此低電壓準位可以為邏輯低電壓準位，因此電晶體T42、電晶體T43、電晶體T44以及電晶體T45為開啟，電晶體T46為關閉，電晶體T42之第二端因為電晶體T42為開啟而為第一高電壓準位VDD之電壓值，電晶體T45為開啟而將驅動單元控制訊號VG重置為略低於第一高電壓準位VDD之第二高電壓準位VGH，此外，因為電晶體T43以及電晶體T44為開啟，因此第一儲存電容CST1之第一端、第二儲存電容CST2之第一端、儲存電容CST之第一端以及液晶電容CLC之第一端被重置為第一低電壓準位GND。接著在時段T2，控制訊號S1為低電壓準位，此低電壓準位可以為邏輯低電壓準位，控制訊號S2為高電壓準位，第n級閘極控制訊號G[n]為低電壓準位，電晶體T42以及電晶體T46為關閉，電晶體T43、電晶體T44以及電晶體T45為開啟，驅動單元控制訊號VG的電壓值經由電晶體T45、電晶體T41以及電晶體T44而由第二高電壓準位VGH放電為一補償電壓準位，即電晶體T41的臨界電壓VthT41的電壓值，此外，電晶體T43以及電晶體T44仍為開啟，因此第一儲存電容CST1之第一端、第二儲存電容CST2之第一端、儲存電容CST之第一端以及液晶電容CLC之第一端依舊被重置為第一低電壓準位GND。在時段T3時，第一控制訊號S1為低電壓準位，第二控制訊號S2為低電壓準位，第n級閘極控制訊號G[n]為高電壓準位，此高電壓準位可以為邏輯高電壓準位，顯示資料訊號DATA為具有用以顯示的顯示電壓準位VDATA，電晶體T46為開啟，電晶體T42、電晶體T43、電晶體T44、電晶體T45為關閉，此時第一儲存電容CST1之第一端之電壓值因為電晶體T46開啟而為顯示電壓準位VDATA，而第二儲存 電容CST2之第二端之電壓準位因為第二儲存電容CST2耦合而由臨界電壓VthT41提升為VthT41+VDATA之電壓值，也就是驅動單元控制訊號VG的電壓值提升為VthT41+VDATA。接著在時間T4時，第一控制訊號S1為高電壓準位，第二控制訊號S2為低電壓準位，第n級閘極控制訊號G[n]為低電壓準位，電晶體T42開啟，電晶體T43、電晶體T44、電晶體T45以及電晶體T46為關閉，因此電晶體T41第一端的電壓值為大於驅動單元控制訊號VG的第一高電壓準位VDD，因此電晶體T41操作於飽和區，使驅動單元控制訊號VG對液晶電容CLC充電，而由於驅動單元控制訊號VG在時段T3已補償為VthT41+VDATA之電壓值，因此驅動單元控制訊號VG經由電晶體T41對液晶電容CLC充電時，電晶體T41本身臨界電壓VthT41的壓降使液晶電容CLC之第一端充為VthT41+VDATA-VthT41之電壓值，即顯示電壓準位VDATA之電壓值。
在本實施例中，由於藉由第一儲存電容CST1來儲存顯示資料訊號DATA，因此液晶電容CLC不會直接受到第n級閘極控制訊號G[n]的影響，可有效減少液晶電容CLC因為電場頻率過高而發生電容值減少的情況，此外，在本實施例中，更可不考慮其他元件之特性而直接補償電晶體T41之臨界電壓VthT41，使畫素14可直接以液晶電容CLC所儲存之顯示電壓準位VDATA正確顯示欲顯示之資料，降低因為畫素14中的元件特性不同而導致顯示資料訊號DATA亮度衰退或不一致等情況發生。
根據上述之內容，本發明更可匯整出畫素電路操作方法，請參考圖5，其步驟包括：利用重置單元使液晶電容CLC重置為低電壓準位(步驟501)；接著利用補償單元補償驅動單元控制訊號VG(步驟502)；使第一儲存電容儲存一儲存電位，儲存電位並與上述之顯示資料訊號相關聯(步驟503)； 利用驅動單元控制訊號VG使液晶電容CLC儲存顯示電位，該顯示電位與該顯示資料訊號相關聯(步驟504)。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技術者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾，因此本發明之保護範圍當視後付之申請專利範圍所界定者為準。
41‧‧‧驅動單元
42‧‧‧重置單元
43‧‧‧補償單元
44‧‧‧顯示資料訊號輸入單元
T41、T42、T43、T44、T45、T46‧‧‧電晶體
S1、S2‧‧‧控制訊號
G[n]‧‧‧第n級閘極控制訊號
DATA‧‧‧顯示資料訊號
CLC‧‧‧液晶電容
CST‧‧‧儲存電容
CST1‧‧‧第一儲存電容
CST2‧‧‧第二儲存電容
VDD‧‧‧第一高電壓準位
VG‧‧‧驅動單元控制訊號
GND‧‧‧第一低電壓準位
VCOM‧‧‧共通電壓

Claims (11)

  1. 一種畫素電路，其包括：一液晶電容，其具有一第一端以及一第二端，該液晶電容之該第二端與一共通電壓電性耦接；一第一儲存電容，其具有一第一端以及一第二端，該第一儲存電容之該第二端與一第一低電壓準位電性耦接；一驅動單元，包括一第一電晶體，其具有一控制端，該第一電晶體之該控制端與該第一儲存電容之該第一端電性耦接，用以接收該第一儲存電容之該第一端的電壓，該第一電晶體之一端與該液晶電容之該第一端電性耦接，該驅動單元係用以根據一驅動單元控制訊號控制該液晶電容儲存的一顯示電位；一補償單元，與該驅動單元電性耦接，用以根據一第一控制訊號補償該驅動單元控制訊號；以及一重置單元，電性耦接該驅動單元、該補償單元以及該第一儲存電容，用以根據一第二控制訊號重置該驅動單元控制訊號以及該液晶電容之該第一端之電壓準位。
  2. 如請求項1所述之畫素電路，其中，該第一電晶體具有一第一端、一第二端以及該控制端，該第一電晶體之該第一端係用以接收一電位訊號，該第一電晶體之該控制端用以接收該驅動單元控制訊號，該第一電晶體之該第二端與該液晶電容之該第一端電性耦接。
  3. 如請求項2所述之畫素電路，該補償單元更包括： 一第二電晶體，其具有一第一端、一第二端以及一控制端，該第二電晶體之該第二端及該控制端電性耦接該第一儲存電容之該第一端；以及一第三電晶體，其具有一第一端、一第二端以及一控制端，該第三電晶體之該第一端接收一顯示資料訊號，該第三電晶體之該控制端接收該第一控制訊號，該第三電晶體之該第二端與該第二電晶體之該第一端電性耦接，該第一控制訊號為一第n級閘極控制訊號。
  4. 如請求項3所述之畫素電路，該重置單元更包括：一第四電晶體，其具有一第一端、一第二端以及一控制端，該第四電晶體之該第一端係用以接收一第一高電壓準位，該第四電晶體之該控制端係用以接收該第二控制訊號，該第四電晶體之該第二端與該第一儲存電容之該第一端電性耦接，該第二控制訊號為一第n-1級閘極控制訊號。
  5. 如請求項4所述之畫素電路，該第三電晶體用以於一第一時段關閉，該第四電晶體用以於該第一時段開啟，以重置該驅動單元控制訊號為該第一高電壓準位，該第一電晶體用以於該第一時段開啟，以透過一第二低電壓準位的該電位訊號，重置該液晶電容之該第一端為該第二低電壓準位；該第四電晶體用以於一第二時段關閉，該第三電晶體及該第二電晶體用以於該第二時段開啟，以使該第一儲存電容的該第一端的電壓由該第一高電壓準位根據該顯示顯示資料訊號的準位充/放電；該電位訊號用以於一第三時段提供一 第二高電壓準位，該第一電晶體用以於該第三時段根據該第一儲存電容的電位控制該液晶電容的該第一端的電位。
  6. 一種畫素電路，其包括：一液晶電容，其具有一第一端以及一第二端，該液晶電容之該第二端與一共通電壓電性耦接；一第一儲存電容，其具有一第一端以及一第二端，該第一儲存電容之該第二端與一第一低電壓準位電性耦接；一驅動單元，與該液晶電容之該第一端電性耦接，該驅動單元係用以根據一驅動單元控制訊號控制該液晶電容儲存的一顯示電位；一補償單元，與該驅動單元電性耦接，用以根據一第一控制訊號補償該驅動單元控制訊號；一重置單元，電性耦接該驅動單元、該補償單元以及該第一儲存電容，用以根據一第二控制訊號重置該驅動單元控制訊號以及該液晶電容之該第一端之電壓準位；以及一顯示資料訊號輸入單元，與該重置單元電性耦接，用以根據一第n級閘極控制訊號決定是否輸出一顯示資料訊號。
  7. 如請求項6所述之畫素電路，該驅動單元包括：一第一電晶體，其具有一第一端、一第二端以及一控制端，該第一電晶體之該第一端與該重置單元以及該補償單元電性耦接，該第一電晶體之該控制端係用以接收該驅動單元控制訊號並與該補償單元電性耦 接，該第一電晶體之該第二端與該液晶電容之該第一端電性耦接。
  8. 如請求項7所述之畫素電路，該重置單元更包括：一第二電晶體，其具有一第一端、一第二端以及一控制端，該第二電晶體之該第一端與一第一高電壓準位電性耦接，該第二電晶體之該控制端用以接收該第二控制訊號，該第二電晶體之該第二端與該第一電晶體之該第一端以及該補償單元電性耦接；一第三電晶體，其具有一第一端、一第二端以及一控制端，該第三電晶體之該第一端與該顯示資料訊號輸入單元以及該第一儲存電容之該第一端電性耦接，該第三電晶體之該控制端用以接收該第一控制訊號，該第三電晶體之該第二端與該第一低電壓準位電性耦接；以及一第四電晶體，其具有一第一端、一第二端以及一控制端，該第四電晶體之該第一端與該液晶電容之該第一端電性耦接，該第四電晶體之該控制端用以接收該第一控制訊號，該第四電晶體之該第二端與該第一低電壓準位電性耦接。
  9. 如請求項8所述之畫素電路，該補償單元更包括：一第五電晶體，其具有一第一端、一第二端以及一控制端，該第五電晶體之該第一端與該第一電晶體之該第一端以及該第二電晶體之該第二端電性耦接，該第五電晶體之該第二端與該第一電晶體之該控制端以及該顯示資料訊號輸入單元電性耦接，該第五電晶體之該控制端用以接收該第一控制訊號。
  10. 如請求項9所述之畫素電路，其中該顯示資料訊號輸入單元包括：一第六電晶體，其具有一第一端、一第二端以及一控制端，該第六電晶體之該第一端用以接收該顯示資料訊號，該第六電晶體之該第二端與第三電晶體之該第一端以及該第一儲存電容之該第一端電性耦接，該第六電晶體之該控制端用以接收該第n級閘極控制訊號；以及一第二儲存電容，其具有一第一端以及一第二端，該第二儲存電容之該第一端與該第六電晶體之該第二端電性耦接，該第二儲存電容之該第二端與該第五電晶體之該第二端電性耦接。
  11. 如請求項10所述之畫素電路，該第六電晶體用以於一第一時段關閉，該第三電晶體以及該第四電晶體用以於該第一時段開啟，以重置該液晶電容之該第一端以及該第一儲存電容之一儲存電位為該第一低電壓準位，該第二電晶體與該第五電晶體於該第一時段開啟，以重置該驅動單元控制訊號為一第二高電壓準位；該第二電晶體以及該第六電晶體用以於一第二時段關閉，該第三電晶體、該第四電晶體以及該第五電晶體用以於該第二時段開啟，以使該驅動單元控制訊號由該第二高電壓準位放電至一補償電壓準位；該第六電晶體用以於一第三時段開啟，該第二電晶體、該第三電晶體、該第四電晶體、以及該第五電晶體用以於該第三時段關閉，以使該第二儲存電容的該第一端的電壓由該第一低電壓準位根據該顯示資料訊號的 準位充/放電，該驅動單元控制訊號之電位由該補償電壓準位根據該顯示資料訊號的準位充/放電；該第三電晶體、該第四電晶體、該第五電晶體以及該第六電晶體用以於一第四時段關閉，該第二電晶體用以於該第四時段開啟，以使該第一電晶體用以於該第四時段根據該驅動單元控制訊號之電位使該液晶電容儲存該顯示電壓準位。
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