KR20230142020A - 발광 표시 장치 - Google Patents

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Abstract

본 개시는 발광 다이오드; 상기 발광 다이오드로 전달하는 출력 전류를 생성하며, 게이트 전극, 제1 전극 및 제2 전극을 포함하는 구동 트랜지스터; 게이트 전극, 제1 전극 및 제2 전극을 포함하는 제2 트랜지스터; 게이트 전극, 제1 전극 및 제2 전극을 포함하는 제3 트랜지스터; 제1 전극 및 제2 전극을 포함하는 유지 커패시터; 및 제1 전극 및 제2 전극을 포함하는 홀드 커패시터를 포함하며, 상기 제2 트랜지스터의 제2 전극은 상기 제3 트랜지스터의 상기 제1 전극과 연결되며, 상기 제3 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극 또는 상기 제2 전극과 연결되어 있는 발광 표시 장치에 대한 것이다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 새로운 회로 구조를 가지는 화소를 포함하는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치와 같은 표시 장치는 플렉서블 기판을 사용하여 표시 장치가 휘거나 접힐 수 있는 구조를 가질 수 있다.
이러한 유기 발광 표시 장치에 사용되는 화소의 구조는 다양한 방향으로 개발되고 있다.
실시예들은 새로운 회로 구조를 가지는 화소를 포함하는 발광 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 발광 다이오드; 상기 발광 다이오드로 전달하는 출력 전류를 생성하며, 게이트 전극, 제1 전극 및 제2 전극을 포함하며, p형 트랜지스터인 구동 트랜지스터; 게이트 전극, 제1 전극 및 제2 전극을 포함하며, p형 트랜지스터인 제2 트랜지스터; 게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제3 트랜지스터; 제1 전극 및 제2 전극을 포함하는 유지 커패시터; 및 제1 전극 및 제2 전극을 포함하는 홀드 커패시터를 포함하며, 상기 제3 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극과 연결되며, 상기 제2 트랜지스터의 상기 제1 전극은 데이터 전압을 전달받으며, 상기 제2 트랜지스터의 상기 제2 전극은 상기 제3 트랜지스터의 상기 제1 전극, 상기 유지 커패시터의 상기 제1 전극, 상기 홀드 커패시터의 상기 제2 전극과 연결되어 있다.
게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제4 트랜지스터; 및 게이트 전극, 제1 전극 및 제2 전극을 포함하며, p형 트랜지스터인 제5 트랜지스터를 더 포함하며, 상기 제4 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 게이트 전극, 상기 유지 커패시터의 상기 제2 전극과 연결되어 있으며, 상기 제5 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극 및 상기 제3 트랜지스터의 상기 제2 전극과 연결될 수 있다.
게이트 전극, 제1 전극 및 제2 전극을 포함하며, p형 트랜지스터인 제6 트랜지스터를 더 포함하며, 상기 제6 트랜지스터의 상기 제1 전극은 상기 구동 트랜지스터의 상기 제2 전극과 연결될 수 있다.
게이트 전극, 제1 전극 및 제2 전극을 포함하는 제7 트랜지스터를 더 포함하며, 상기 제7 트랜지스터의 상기 제2 전극은 상기 발광 다이오드의 일 전극과 연결될 수 있다.
게이트 전극, 제1 전극 및 제2 전극을 포함하는 제8 트랜지스터를 더 포함하며, 상기 제8 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극 및 상기 제3 트랜지스터의 상기 제2 전극과 연결될 수 있다.
게이트 전극, 제1 전극 및 제2 전극을 포함하는 제9 트랜지스터를 더 포함하며, 상기 제9 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제2 전극과 연결될 수 있다.
상기 구동 트랜지스터는 추가 게이트 전극을 더 포함하며, 상기 구동 트랜지스터의 상기 추가 게이트 전극은 상기 구동 트랜지스터의 상기 제1 전극과 연결될 수 있다.
일 실시예에 따른 발광 표시 장치는 발광 다이오드; 상기 발광 다이오드로 전달하는 출력 전류를 생성하며, 게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 구동 트랜지스터; 게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제2 트랜지스터; 게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제3 트랜지스터; 제1 전극 및 제2 전극을 포함하는 유지 커패시터; 및 제1 전극 및 제2 전극을 포함하는 홀드 커패시터를 포함하며, 상기 제3 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제2 전극과 연결되며, 상기 제2 트랜지스터의 상기 제1 전극은 데이터 전압을 전달받으며, 상기 제2 트랜지스터의 상기 제2 전극은 상기 제3 트랜지스터의 상기 제1 전극, 상기 유지 커패시터의 상기 제1 전극, 상기 홀드 커패시터의 상기 제2 전극과 연결된다.
게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제4 트랜지스터를 더 포함하며, 상기 제4 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 게이트 전극, 상기 유지 커패시터의 상기 제2 전극과 연결될 수 있다.
게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제5 트랜지스터; 및 게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제6 트랜지스터를 더 포함하며, 상기 제5 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있으며, 상기 제6 트랜지스터의 상기 제1 전극은 상기 구동 트랜지스터의 상기 제2 전극 및 상기 제3 트랜지스터의 상기 제2 전극과 연결될 수 있다.
게이트 전극, 제1 전극 및 제2 전극을 포함하는 제7 트랜지스터를 더 포함하며, 상기 제7 트랜지스터의 상기 제2 전극은 상기 발광 다이오드의 일 전극과 연결될 수 있다.
게이트 전극, 제1 전극 및 제2 전극을 포함하는 제8 트랜지스터를 더 포함하며, 상기 제8 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극과 연결될 수 있다.
게이트 전극, 제1 전극 및 제2 전극을 포함하는 제9 트랜지스터를 더 포함하며, 상기 제9 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제2 전극 및 상기 제3 트랜지스터의 상기 제2 전극과 연결될 수 있다.
상기 구동 트랜지스터는 추가 게이트 전극을 더 포함하며, 상기 구동 트랜지스터의 상기 추가 게이트 전극은 상기 구동 트랜지스터의 상기 제2 전극과 연결될 수 있다.
일 실시예에 따른 발광 표시 장치는 기판; 상기 기판 위에 위치하며, 구동 트랜지스터의 반도체를 포함하는 제1 부분 및 상기 제1 부분과 떨어져 위치하며, 제2 트랜지스터의 반도체를 포함하는 제2 부분을 포함하는 제1 반도체층; 상기 제1 반도체층 위에 위치하는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 위치하며, 상기 구동 트랜지스터의 게이트 전극, 및 상기 제2 트랜지스터의 게이트 전극을 포함하는 제1 게이트 도전층; 상기 제1 게이트 도전층 위에 위치하는 제2 게이트 절연막; 상기 제2 게이트 절연막 위에 위치하며, 상기 구동 트랜지스터의 상기 게이트 전극과 중첩하는 제1 유지 전극, 및 확장부를 포함하는 구동 전압선을 포함하는 제2 게이트 도전층; 상기 제2 게이트 도전층 위에 위치하는 제1 층간 절연막; 상기 제1 층간 절연막 위에 위치하며, 제3 트랜지스터의 반도체 및 상기 구동 전압선의 상기 확장부와 중첩하는 홀드 커패시터의 제2 전극을 포함하는 제2 반도체층; 상기 제2 반도체층 위에 위치하는 제3 게이트 절연막; 상기 제3 게이트 절연막 위에 위치하며, 상기 제3 트랜지스터의 게이트 전극을 포함하는 제3 게이트 도전층; 상기 제3 게이트 도전층 위에 위치하는 제2 층간 절연막; 및 상기 제2 층간 절연막 위에 위치하며, 제1 노드 연결 부재 및 반도체층 연결 부재를 포함하는 제1 데이터 도전층을 포함하며, 상기 제1 반도체층의 제1 부분의 일단과 상기 제2 반도체층의 일단은 상기 반도체층 연결 부재로 연결되어 있으며, 상기 제2 반도체층의 타단과 상기 제1 반도체층의 제2 부분의 일단은 상기 제1 노드 연결 부재로 연결된다.
상기 제1 노드 연결 부재는 상기 제1 유지 전극 및 상기 홀드 커패시터의 상기 제2 전극과도 연결될 수 있다.
상기 제2 반도체층은 제4 트랜지스터의 반도체를 더 포함하고, 상기 제3 게이트 도전층은 상기 제4 트랜지스터의 게이트 전극을 더 포함하며, 상기 제1 유지 전극은 오프닝을 가지며, 상기 제1 유지 전극의 상기 오프닝을 통하여 상기 구동 트랜지스터의 상기 게이트 전극이 상기 제4 트랜지스터의 상기 반도체와 연결될 수 있다.
상기 제1 반도체층의 상기 제1 부분은 제5 트랜지스터의 반도체, 및 제6 트랜지스터의 반도체를 더 포함하며, 상기 제1 게이트 도전층은 상기 제5 트랜지스터의 게이트 전극, 및 상기 제6 트랜지스터의 게이트 전극을 더 포함하고, 상기 제1 데이터 도전층은 구동 전압 연결 부재를 더 포함하며, 상기 홀드 커패시터의 상기 제2 전극은 오프닝을 가지며, 상기 홀드 커패시터의 상기 제2 전극의 상기 오프닝을 통하여 상기 구동 전압선의 상기 확장부가 상기 제5 트랜지스터의 상기 반도체와 상기 구동 전압 연결 부재를 통하여 연결될 수 있다.
상기 제2 반도체층은 제7 트랜지스터의 반도체를 더 포함하고, 상기 제3 게이트 도전층은 상기 제7 트랜지스터의 게이트 전극을 더 포함하며, 상기 제7 트랜지스터의 상기 반도체는 상기 제6 트랜지스터의 상기 반도체와 연결될 수 있다.
상기 제1 데이터 도전층 위에 위치하는 제1 유기막; 및 상기 제1 유기막 위에 위치하며, 세로 구동 전압선 및 데이터선을 포함하는 제2 데이터 도전층을 더 포함하며, 상기 세로 구동 전압선은 상기 구동 전압 연결 부재와 연결되어 있으며, 상기 데이터선은 상기 제2 트랜지스터의 상기 반도체와 연결될 수 있다.
실시예들에 따르면, 새로운 방식으로 보상하고 동작하는 화소를 포함하는 발광 표시 장치를 제공할 수 있다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 2는 도 1의 화소에 인가되는 신호를 보여주는 파형도이다.
도 3 내지 도 9는 일 실시예에 따른 발광 표시 장치의 제조 순서에 따른 각 층의 평면도이다.
도 10은 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 11은 도 1의 화소에 인가되는 또 다른 신호를 보여주는 파형도이다.
도 12는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 13은 도 12의 화소에 인가되는 신호를 보여주는 파형도이다.
도 14는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 15는 도 14의 화소에 인가되는 신호를 보여주는 파형도이다.
도 16은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 17은 도 16의 화소에 인가되는 신호를 보여주는 파형도이다.
도 18은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 19는 도 18의 화소에 인가되는 신호를 보여주는 파형도이다.
도 20 및 도 21은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 22은 도 21의 화소에 인가되는 신호를 보여주는 파형도이다.
도 23은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 24는 도 23의 화소에 인가되는 신호를 보여주는 파형도이다.
도 25는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 26은 도 25의 화소에 인가되는 신호를 보여주는 파형도이다.
도 27은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 28은 도 27의 화소에 인가되는 신호를 보여주는 파형도이다.
도 29는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 30은 도 29의 화소에 인가되는 신호를 보여주는 파형도이다.
도 31 및 도 32는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
또한, 명세서 전체에서, 배선, 층, 막, 영역, 판, 구성 요소 등의 부분이 "제1 방향 또는 제2 방향으로 연장된다"라고 할 때, 이는 해당 방향으로 곧게 뻗은 직선 형상만을 의미하는 것이 아니고, 제1 방향 또는 제2 방향을 따라 전반적으로 연장되는 구조로, 일 부분에서 꺾이거나, 지그재그 구조를 가지거나, 곡선 구조를 포함하면서 연장되는 구조도 포함한다.
또한, 명세서에서 설명된 표시 장치, 표시 패널 등이 포함된 전자 기기(예를 들면, 휴대폰, TV, 모니터, 노트북 컴퓨터, 등)나 명세서에서 설명된 제조 방법에 의하여 제조된 표시 장치, 표시 패널 등이 포함된 전자 기기도 본 명세서의 권리 범위에서 배제되지 않는다.
먼저, 도 1을 통하여 n형 트랜지스터 및 p형 트랜지스터를 포함하는 일 실시예(제1 실시예)에 따른 화소의 회로 구조를 살펴본다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 1에 따른 하나의 화소는 여러 배선(127, 128, 151, 152, 153, 155, 156, 171, 172)들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(storage capacitor; Cst), 홀드 커패시터(hold capacitor; Chold) 그리고 발광 다이오드(LED)를 포함한다. 여기서, 발광 다이오드(LED)를 제외한 트랜지스터 및 커패시터는 화소 회로부를 구성하여 하나의 화소는 화소 회로부와 발광 다이오드를 포함할 수 있다. 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 n형 트랜지스터와 p형 트랜지스터로 구분될 수 있다. 본 실시예에서 p형 트랜지스터는 다결정 반도체를 포함하는 다결정 반도체 트랜지스터로 형성되어 있으며, n형 트랜지스터는 산화물 반도체를 포함하는 산화물 반도체 트랜지스터로 형성될 수 있다. p형 트랜지스터는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)이며, n형 트랜지스터는 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제7 트랜지스터(T7)일 수 있다. 여기서, n형 트랜지스터는 게이트 전극의 전압이 상대적으로 고전압이 인가될 때 턴 온되는 트랜지스터이며, p형 트랜지스터는 게이트 전극의 전압이 상대적으로 저전압이 인가될 때 턴 온되는 트랜지스터일 수 있다.
하나의 화소(PX)에는 복수의 배선(127, 128, 151, 152, 153, 155, 156, 171, 172)이 연결되어 있다. 복수의 배선은 기준 전압선(127), 초기화 전압선(128), 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(153), 제1 발광 제어선(155), 제2 발광 제어선(156), 데이터선(171), 및 구동 전압선(172)을 포함한다. 추가적으로, 발광 다이오드(LED)의 일측에는 구동 저전압(ELVSS)을 전달하는 공통 전압선이 연결될 수 있다.
제1 스캔선(151)은 제1 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달한다. 제2 스캔선(152)은 제2 스캔 신호(GS)를 제3 트랜지스터(T3)에 전달한다. 제3 스캔선(153)은 제3 스캔 신호(GI)를 제4 트랜지스터(T4)에 전달하고, 제1 발광 제어선(155)은 제1 발광 제어 신호(EM1)를 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)에 전달하고, 제2 발광 제어선(156)은 제2 발광 제어 신호(EM2)를 제6 트랜지스터(T6)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(Vdata)을 전달하는 배선으로 이에 따라 발광 다이오드(LED)에 전달되는 발광 전류의 크기가 변하여 발광 다이오드(LED)가 발광하는 휘도도 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가한다. 기준 전압선(127)은 기준 전압(Vref)을 전달하고, 초기화 전압선(128)은 초기화 전압(Vaint)을 전달한다. 본 실시예에서 구동 전압선(172), 기준 전압선(127), 및 초기화 전압선(128)에 인가되는 전압은 각각 일정한 전압일 수 있다.
구동 트랜지스터(T1; 제1 트랜지스터라고도 함)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체(다결정 반도체)를 가진다. 구동 트랜지스터(T1)의 게이트 전극의 전압(즉, 유지 커패시터(Cst)에 저장된 전압)의 크기에 따라서 발광 다이오드(LED)의 일 전극으로 출력되는 발광 전류의 크기를 조절하는 트랜지스터이다. 발광 다이오드(LED)의 일 전극 전극으로 출력되는 발광 전류의 크기에 따라서 발광 다이오드(LED)의 밝기가 조절되므로 화소에 인가되는 데이터 전압(Vdata)에 따라서 발광 다이오드(LED)의 발광 휘도를 조절할 수 있다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 제3 트랜지스터(T3)의 제2 전극과도 연결되어 있다. 데이터 전압(Vdata)은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 통하여 구동 트랜지스터(T1)의 제1 전극으로 인가 받는다. 한편, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(LED)로 발광 전류를 출력하여 제6 트랜지스터(T6; 이하 출력 제어 트랜지스터라고도 함)를 경유하여 발광 다이오드(LED)의 일 전극과 연결되어 있다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일 전극(이하 '제2 유지 전극'이라고 함)과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 발광 전류가 변경된다. 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 게이트 전극의 전압을 일정하게 유지시키는 역할을 한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 제4 트랜지스터(T4)와도 연결되어 기준 전압(Vref)을 전달받아 초기화 될 수 있다.
제2 트랜지스터(T2)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다. 제2 트랜지스터(T2)는 데이터 전압(Vdata)을 화소내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)과 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극, 유지 커패시터(Cst)의 제1 전극(이하 '제1 유지 전극'이라고 함), 및 홀드 커패시터(Chold)의 제2 전극과 연결되어 있다. 이하에서, 제2 트랜지스터(T2)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극, 유지 커패시터(Cst)의 제1 전극, 및 홀드 커패시터(Chold)의 제2 전극이 연결되는 노드를 제1 노드라고도 한다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW) 중 부극성의 전압에 의하여 제2 트랜지스터(T2)가 턴 온 되면, 데이터선(171)을 통해 전달되는 데이터 전압(Vdata)이 제3 트랜지스터(T3)의 제1 전극으로 전달되며, 제3 트랜지스터(T3)을 지나 구동 트랜지스터(T1)의 제1 전극으로 데이터 전압(Vdata)이 전달된다.
제3 트랜지스터(T3)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제1 전극과 제2 트랜지스터(T2)의 제2 전극을 전기적으로 연결한다. 그 결과 데이터 전압(Vdata)이 구동 트랜지스터(T1)의 제1 전극으로 전달되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)의 게이트 전극이 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극은 제1 노드에 연결되어 제2 트랜지스터(T2)의 제2 전극, 유지 커패시터(Cst)의 제1 전극, 및 홀드 커패시터(Chold)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극 및 제5 트랜지스터(T5)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GS) 중 정극성의 전압에 의하여 턴 온 되어, 구동 트랜지스터(T1)의 제1 전극과 제2 트랜지스터(T2)의 제2 전극을 연결시킨다.
제4 트랜지스터(T4)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극에 기준 전압(Vref)를 전달하는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 제3 스캔선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 기준 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극은 유지 커패시터(Cst)의 제2 유지 전극 및 구동 트랜지스터(T1)의 게이트 전극에 연결되어 있다. 제4 트랜지스터(T4)는 제3 스캔선(153)을 통해 전달받은 제3 스캔 신호(GI) 중 정극성의 전압에 의하여 턴 온 되며, 이 때, 기준 전압(Vref)을 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극에 전달한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달하는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 제1 발광 제어선(155)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 발광 전류를 발광 다이오드(LED)로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 제2 발광 제어선(156)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 발광 다이오드(LED)의 일 전극과 연결되어 있다.
제7 트랜지스터(T7)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제7 트랜지스터(T7)는 발광 다이오드(LED)의 일 전극을 초기화시키는 역할을 한다. 이하에서 제7 트랜지스터(T7)는 발광 다이오드 초기화 트랜지스터라고도 한다. 제7 트랜지스터(T7)의 게이트 전극은 제1 발광 제어선(155)과 연결되어 있고, 제7 트랜지스터(T7)의 제2 전극은 발광 다이오드(LED)의 일 전극과 연결되어 있으며, 제7 트랜지스터(T7)의 제1 전극은 초기화 전압선(128)과 연결되어 있다. 제1 발광 제어선(155)을 흐르는 제1 발광 제어 신호(EM1) 중 정극성의 전압에 의해 제7 트랜지스터(T7)가 턴 온 되면 초기화 전압(Vaint)이 발광 다이오드(LED)의 일 전극으로 인가되어 초기화된다. 본 실시예에서 제5 트랜지스터(T5)와 제7 트랜지스터(T7)는 모두 제1 발광 제어 신호(EM1)를 인가받지만, 두 트랜지스터가 타입이 달라서, 제5 트랜지스터(T5)가 턴 온 될 때, 제7 트랜지스터(T7)는 턴 오프되며, 제7 트랜지스터(T7)가 턴 온 될 때, 제5 트랜지스터(T5)는 턴 오프될 수 있다.
유지 커패시터(Cst)의 제1 전극은 제1 노드에 연결되어 제2 트랜지스터(T2)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극, 및 홀드 커패시터(Chold)의 제2 전극과 연결되며, 제2 전극은 구동 트랜지스터(T1)의 게이트 전극 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있다.
홀드 커패시터(Chold)의 제1 전극은 구동 전압(ELVDD)을 전달받으며, 제2 전극은 제1 노드에 연결되어 제2 트랜지스터(T2)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극, 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있다.
하나의 화소(PX)가 7개의 트랜지스터(T1 내지 T7), 2개의 커패시터(유지 커패시터(Cst), 홀드 커패시터(Chold))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 도 12 내지 도 25에서 다양한 변형 실시예에 대하여 살펴본다.
이상에서는 도 1을 통하여 일 실시예에 따른 화소의 회로 구조를 살펴보았다.
이하에서는 도 2를 통하여 도 1의 화소에 인가되는 신호의 파형 및 그에 따른 화소의 동작을 살펴본다.
도 2는 도 1의 화소에 인가되는 신호를 보여주는 파형도이다.
도 2를 참고하면, 화소에 인가되는 신호를 구간으로 구분하면, 초기화 구간, 보상 구간, 및 기입 구간, 및 발광 구간으로 구분될 수 있다. 한편, 게이트 온 전압과 게이트 오프 전압은 이를 인가받는 트랜지스터의 타입에 따라 고전압인지 저전압인지 다를 수 있다. 즉, p형 트랜지스터는 저전압이 게이트 온 전압이며, 고전압이 게이트 오프 전압이고, n형 트랜지스터는 고전압이 게이트 온 전압이며, 저전압이 게이트 오프 전압일 수 있다.
먼저, 발광 구간은 발광 다이오드(LED)가 빛을 방출하는 구간으로 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(저 레벨의 전압)이 인가되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온된다. 제5 트랜지스터(T5)가 턴 온 되어 구동 트랜지스터(T1)로 구동 전압(ELVDD)이 전달되면, 구동 트랜지스터(T1)의 게이트 전극의 전압에 따라서 출력 전류가 생성된다. 구동 트랜지스터(T1)의 출력 전류는 턴 온된 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 하는 구간이다. 도 2에서는 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(저 레벨의 전압)을 인가하는 발광 구간이 거의 도시되어 있지 않지만, 실제로는 발광 구간이 가장 긴 시간을 가진다. 다만, 발광 구간은 위와 같은 간단한 동작만을 수행하고 있어 별다른 설명을 할 것이 없어 도 2에서 간단하게 도시하였다.
한편, 도 1의 실시예에서는 제1 발광 신호(EM1)가 제7 트랜지스터(T7)에도 전달되지만, 제5 트랜지스터(T5)와 달리 n형 트랜지스터로 형성되어 있어, 제5 트랜지스터(T5)가 턴 온 될 때, 제7 트랜지스터(T7)가 턴 오프되며, 제7 트랜지스터(T7)가 턴 온 될 때, 제5 트랜지스터(T5)는 턴 오프된다. 그러므로 발광 구간동안 제7 트랜지스터(T7)는 턴 온 되지 않는다.
발광 구간이 종료되면 초기화 구간으로 진입한다.
제2 발광 신호(EM2)가 게이트 오프 전압(고 레벨의 전압)으로 변경되면서 발광 구간은 끝이 난다. 초기화 구간은 제2 스캔 신호(GS)가 게이트 온 전압(고 레벨의 전압)으로 변경되면서 진입하며, 이 때, 제1 발광 신호(EM1) 및 제3 스캔 신호(GI)는 저레벨의 전압을 유지하고 있다.
초기화 구간에는 제2 스캔 신호(GS)에 의하여 제3 트랜지스터(T3)가 턴 온되며, 제1 발광 신호(EM1)에 의하여 제5 트랜지스터(T5)가 턴 온 된다. 그 결과, 제5 트랜지스터(T5)의 제2 전극으로 구동 전압(ELVDD)이 전달되며, 제3 트랜지스터(T3)를 지나 제1 노드로 구동 전압(ELVDD)으로 전달된다. 그 결과 유지 커패시터(Cst)의 제1 전극의 전압 및 홀드 커패시터(Chold)의 제2 전극은 구동 전압(ELVDD)으로 초기화 된다. 그러므로, 유지 커패시터(Cst)는 제1 전극이 구동 전압(ELVDD)을 가지며, 홀드 커패시터(Chold)의 두 전극은 모두 구동 전압(ELVDD)을 가진다.
초기화 구간이 종료되면 보상 구간으로 진입한다.
제3 스캔 신호(GI)가 게이트 온 전압(고 레벨의 전압)으로 변경되면서 초기화 구간은 끝이 나고 보상 구간으로 진입하며, 보상 구간 중에 제1 발광 신호(EM1)가 게이트 오프 전압(고 레벨의 전압)으로 변경된다. 이 때, 제2 스캔 신호(GS)가 게이트 온 전압(고 레벨의 전압)을 유지하고 있다. 그 결과, 제3 스캔 신호(GI)를 인가받는 제4 트랜지스터(T4)가 턴 온되어 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 부분(유지 커패시터(Cst)의 제2 전극 및 구동 트랜지스터(T1)의 게이트 전극)이 기준 전압(Vref)으로 변경된다. 이 때, 기준 전압(Vref)은 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 전압값을 가져 구동 트랜지스터(T1)는 보상 구간에서 턴 온 상태를 가질 수 있다. 그 후, 제1 발광 신호(EM1)가 게이트 오프 전압(고 레벨의 전압)으로 변경되면서 제5 트랜지스터(T5)가 턴 오프 되어 구동 전압(ELVDD)이 제1 노드로 전달되지 않는다. 이 때, 제2 스캔 신호(GS)에 의하여 제3 트랜지스터(T3)가 턴 온되어 있으므로, 유지 커패시터(Cst)의 제1 전극에 저장된 구동 전압(ELVDD)이 제3 트랜지스터(T3) 및 구동 트랜지스터(T1)를 통하여 감소된다. 유지 커패시터(Cst)의 제1 전극의 전압이 감소되다가 구동 트랜지스터(T1)의 제1 전극의 전압이 구동 트랜지스터(T1)의 게이트 전극의 전압보다 문턱 전압(Vth)만큼 높을 때 구동 트랜지스터(T1)가 턴 오프된다. 유지 커패시터(Cst)의 제2 전극의 전압은 기준 전압(Vref)값을 가지므로, 유지 커패시터(Cst)의 제1 전극의 전압 및 구동 트랜지스터(T1)의 제1 전극의 전압은 기준 전압(Vref)보다 문턱 전압(Vth)만큼 높은 전압값을 가질 수 있다.
한편, 보상 구간에서는 제1 발광 신호(EM1)가 고 레벨의 전압으로 변경되므로, 제7 트랜지스터(T7)는 턴 온 된다. 그 결과 초기화 전압(Vaint)이 발광 다이오드(LED)의 일 전극으로 전달되어 초기화시킨다. 발광 다이오드(LED)의 일 전극에 초기화 전압(Vaint)이 인가되는 구간은 보상 구간 외에 기입 구간에서도 인가될 수 있다.
보상 구간이 종료되면 기입 구간으로 진입한다.
제2 스캔 신호(GS) 및 제3 스캔 신호(GI)가 게이트 오프 전압으로 변경되면서 보상 구간이 종료하고 기입 구간으로 진입한다. 이 때, 도 2의 실시예에서는 제2 스캔 신호(GS)가 턴 오프된 이 후, 제3 스캔 신호(GI)가 턴 오프된다. 그 후, 제1 스캔 신호(GW)가 게이트 온 전압(저 레벨의 전압)으로 변경되어 제2 트랜지스터(T2)가 턴 온되고, 데이터 전압(Vdata)이 제1 노드로 전달된다.
데이터 전압(Vdata)에 의하여 제1 노드의 전압이 변경된 전압 값은 Vdata - (Vref+Vth)으로 변경될 수 있으며, 유지 커패시터(Cst)의 제2 전극의 전압도 최대로 Vdata - (Vref+Vth)값만큼 변경될 수 있다. 그 결과, 유지 커패시터(Cst)의 제2 전극의 전압값은 Vdata - Vth의 값을 가질 수 있으며, 이 값은 구동 트랜지스터(T1)의 게이트 전극의 전압값일 수 있다. 구동 트랜지스터(T1)의 게이트 전극의 전압값 중 Vth는 구동 트랜지스터(T1)를 턴 온 시키는 데 사용되며, 구동 트랜지스터(T1)마다 문턱 전압이 다르더라도 보상된다. 구동 트랜지스터(T1)의 게이트 전극의 전압값 중 남아 있는 값인 데이터 전압(Vdata)만이 구동 트랜지스터(T1)가 출력 전류를 생성하는데 그대로 사용된다.
기입 구간이 종료되면 다시 발광 구간으로 진입한다.
즉, 다시 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(저 레벨의 전압)이 인가되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온된다. 제5 트랜지스터(T5)가 턴 온 되어 구동 트랜지스터(T1)로 구동 전압(ELVDD)이 전달되면, 구동 트랜지스터(T1)의 게이트 전극의 전압(즉, 데이터 전압(Vdata))에 따라서 출력 전류가 생성된다. 구동 트랜지스터(T1)의 출력 전류는 턴 온된 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 한다. 이 때, 제7 트랜지스터(T7)는 고 레벨의 전압값이 인가되는 제1 발광 신호(EM1)로 인하여 턴 오프되어 발광 다이오드(LED)의 일 전극에 초기화 전압(Vaint)을 인가하지 않으며, 발광 다이오드(LED)의 일 전극에는 구동 트랜지스터(T1)의 출력 전류만이 인가된다.
이상에서는 도 1 및 도 2를 통하여 화소의 회로 구조 및 동작에 대하여 살펴보았다.
이하에서는 도 3 내지 도 10을 통하여 구조를 구체적으로 살펴본다.
도 3 내지 도 9에서는 일 실시예에 따른 화소 중 화소 회로부의 평면 구조를 상세하게 살펴본다. 즉, 이하의 도 3 내지 도 9에서는 발광 다이오드(LED)에 대해서는 도시하지 않았으며, 그 하부에 위치하는 화소 회로부의 구조를 살펴본다.
도 3 내지 도 9는 일 실시예에 따른 발광 표시 장치의 제조 순서에 따른 각 층의 평면도이다.
도 3을 참고하면, 기판(110) 위에는 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 도 10을 참고하면, 플렉서블한 기판인 경우, 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
도 3에서 도시하고 있는 바와 같이 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층은 서로 떨어져 위치하는 제1 부분과 제2 부분을 포함한다. 제1 반도체층의 제1 부분은 구동 트랜지스터(T1)의 반도체, 즉, 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함한다. 또한, 제1 반도체층의 제1 부분은 구동 트랜지스터(T1)의 반도체뿐만 아니라 제2 트랜지스터(T2)용 반도체 부분(1134), 제5 트랜지스터(T5)용 반도체 부분(1135), 및 제6 트랜지스터(T6)용 반도체 부분(1136)을 각각 포함한다. 한편, 제1 반도체층의 제2 부분은 제2 트랜지스터(T2)용 반도체 부분(1134)을 포함하며, 다른 부분과 분리되어 있다. 각 반도체 부분 중 채널을 제외한 부분에는 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 포함하여 제1 전극 및 제2 전극의 역할을 수행한다. 제1 반도체층을 포함하는 트랜지스터는 p형 트랜지스터 또는 다결정 반도체 트랜지스터라 할 수 있다.
구동 트랜지스터(T1)의 채널(1132)은 평면 상에서 소문자 n자형으로 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1132)은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1132)의 양측에 구동 트랜지스터(T1)의 제1 영역(1131) 및 제2 영역(1133)이 위치할 수 있다. 제1 반도체층에 위치하는 제1 영역(1131) 및 제2 영역(1133)은 구동 트랜지스터(T1)의 제1 전극 및 제2 전극의 역할을 수행한다.
본 실시예에 따른 제1 반도체층은 두 부분으로 분리되어 있으며, 이 중 하나(제1 부분)에는 구동 트랜지스터(T1), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)의 반도체층이 포함되며, 다른 하나(제2 부분)에는 제2 트랜지스터(T2)의 반도체층이 포함되어 있다.
제1 반도체층의 제1 부분은 구동 트랜지스터(T1)의 제1 영역(1131)으로부터 상측으로 연장되어 있는 부분(1135)에는 제5 트랜지스터(T5)의 채널, 제1 영역 및 제2 영역이 위치한다. 또한, 구동 트랜지스터(T1)의 제2 영역(1133)으로부터 상측으로 연장되어 있는 부분(1136)에는 제6 트랜지스터(T6)의 채널, 제1 영역 및 제2 영역이 위치한다. 한편, 구동 트랜지스터(T1)의 제1 영역(1131)으로부터 하측으로 연장되어 있는 부분은 제2 트랜지스터(T2)의 반도체층이 포함되어 있는 제1 반도체층의 제2 부분과 다른 층을 통하여 연결될 수 있는 구조를 가질 수 있다.
도 10을 참고하면, 제1 반도체층 위에는 제1 게이트 절연막이 위치할 수 있다. 제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 4를 참고하면, 제1 게이트 절연막(141) 위에 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6) 각각의 게이트 전극을 포함한다. 구동 트랜지스터(T1)의 게이트 전극(1151)은 구동 트랜지스터(T1)의 채널(1132)과 중첩할 수 있다. 구동 트랜지스터(T1)의 채널(1132)은 구동 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다.
제1 게이트 도전층은 제1 스캔선(151) 및 제2 발광 제어선(156)을 더 포함할 수 있다. 제1 스캔선(151) 및 제2 발광 제어선(156)은 대략 가로 방향(이하 제1 방향(DR1)이라고도 함)으로 연장될 수 있다. 제1 스캔선(151)은 제1 방향(DR1)에 수직한 제2 방향(DR2)으로 돌출된 제2 트랜지스터(T2)의 게이트 전극을 포함하며, 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 일체로 이루어질 수 있다. 한편, 제2 발광 제어선(156)은 제6 트랜지스터(T6)의 게이트 전극을 포함하며, 제2 발광 제어선(156)과 제6 트랜지스터(T6)은 일체로 이루어질 수 있다.
한편, 제1 게이트 도전층은 추가적으로 섬형으로 제5 트랜지스터(T5)의 게이트 전극(155a)을 포함한다. 제5 트랜지스터(T5)의 게이트 전극(155a)은 후속하는 도전층과 연결되어 제1 스캔 신호를 인가받을 수 있다.
또한, 제1 게이트 도전층은 기준 전압선(127)을 포함하며, 기준 전압선(127)은 대략 가로 방향(이하 제1 방향(DR1)이라고도 함)으로 연장될 수 있다.
제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층의 노출된 영역을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층의 부분은 도전층과 동일한 특성을 가질 수 있다. 그 결과 도체화된 부분을 포함하는 트랜지스터는 p형 트랜지스터 특성을 가져, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)는 p형 트랜지스터일 수 있다.
도 10을 참고하면, 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 5를 참고하면, 제2 게이트 절연막(142) 위에 유지 커패시터(Cst)의 제1 유지 전극(1153)을 포함하는 제2 게이트 도전층이 위치할 수 있다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 오프닝(1152)이 형성되어 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 오프닝(1152)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 도 5를 참고하면, 제1 유지 전극(1153)은 섬형 구조를 가질 수 있다.
제2 게이트 도전층은 하부 제2 스캔선(152a) 및 구동 전압선(172)을 더 포함할 수 있으며, 하부 제2 스캔선(152a) 및 구동 전압선(172)은 대략 가로 방향(이하 제1 방향(DR1)이라고도 함)으로 연장될 수 있다. 구동 전압선(172)은 폭이 확장되어 있는 확장부(172e)를 포함하며, 확장부(172e)는 홀드 커패시터(Chold)의 제1 전극에 대응한다. 한편, 하부 제2 스캔선(152a)의 일 부분은 제2 반도체층 중 일부(도 6의 3300 참고)와 중첩하는 제3 트랜지스터(T3)의 하부 실딩부를 포함할 수 있다.
제2 게이트 도전층은 추가적으로, 제4 트랜지스터(T4)의 하부 실딩부(153a) 및 제7 트랜지스터(T7)의 하부 실딩부(157a)을 더 포함할 수 있으며, 제4 트랜지스터(T4)의 하부 실딩부(153a) 및 제7 트랜지스터(T7)의 하부 실딩부(157a)는 각각 섬형 구조를 가질 수 있다. 제4 트랜지스터(T4)의 하부 실딩부(153a)는 제2 반도체층 중 일부(도 6의 3400 참고)와 중첩하며, 제7 트랜지스터(T7)의 하부 실딩부(157a)는 제2 반도체층 중 일부(도 6의 3700 참고)와 중첩한다.
하부 실딩부는 각각 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제7 트랜지스터(T7)의 채널의 하부에 위치하여 하측으로부터 채널에 제공되는 광 또는 전자기 간섭 등으로부터 실딩(shielding)하는 역할을 할 수 있다.
제2 게이트 도전층(GAT2)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 10을 참고하면, 유지 커패시터(Cst)의 제1 유지 전극(1153)을 포함하는 제2 게이트 도전층 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
도 6을 참고하면, 제1 층간 절연막(161) 위에는 제3 트랜지스터(T3)의 반도체부(3300), 제4 트랜지스터(T4)의 반도체부(3400), 및 제7 트랜지스터(T7)의 반도체부(3700)을 포함하는 산화물 반도체층(이하 제2 반도체층이라고도 함)이 위치할 수 있다. 또한, 산화물 반도체층은 홀드 커패시터(Chold)의 제2 전극(1253)을 더 포함할 수 있다.
제3 트랜지스터(T3)의 반도체부(3300)는 제3 트랜지스터(T3)의 채널, 제1 영역 및 제2 영역을 포함하며, 섬형 구조를 가질 수 있으며, 제3 트랜지스터(T3)의 반도체부(3300)는 제2 게이트 도전층에 위치하는 하부 제2 스캔선(152a)의 일 부분과 평면상 중첩할 수 있다. 제4 트랜지스터(T4)의 반도체부(3400)는 제4 트랜지스터(T4)의 채널, 제1 영역 및 제2 영역을 포함하며, 섬형 구조를 가질 수 있으며, 제4 트랜지스터(T4)의 반도체부(3400)는 제2 게이트 도전층에 위치하는 제4 트랜지스터(T4)의 하부 실딩부(153a)의 일 부분과 평면상 중첩할 수 있다. 또한, 제7 트랜지스터(T7)의 반도체부(3700)는 제7 트랜지스터(T7)의 채널, 제1 영역 및 제2 영역을 포함하며, 섬형 구조를 가질 수 있으며, 제7 트랜지스터(T7)의 반도체부(3700)는 제2 게이트 도전층에 위치하는 제7 트랜지스터(T7)의 하부 실딩부(157a)의 일 부분과 평면상 중첩할 수 있다.
홀드 커패시터(Chold)의 제2 전극(1253)은 평면상 제2 도전층에 위치하는 구동 전압선(172)의 확장부(172e)와 중첩하여 홀드 커패시터(Chold)를 구성할 수 있다. 홀드 커패시터(Chold)의 제2 전극(1253)은 섬형 구조를 가지며, 오프닝(1252)를 포함할 수 있으며, 오프닝(1252)에 의하여 구동 전압선(172)의 확장부(172e)가 노출될 수 있다.
도 6을 참고하면, 산화물 반도체층은 서로 분리된 4개의 부분으로 구분될 수 있다.
도 10을 참고하면, 산화물 반도체층 위에는 제3 게이트 절연막(143)이 위치할 수 있다.
제3 게이트 절연막(143)은 산화물 반도체층 및 제1 층간 절연막(161) 위의 전면에 위치할 수 있다. 따라서, 제3 게이트 절연막(143)은 제3 트랜지스터(T3)의 반도체부(3300), 제4 트랜지스터(T4)의 반도체부(3400), 제7 트랜지스터(T7)의 반도체부(3700) 및 홀드 커패시터(Chold)의 제2 전극(1253) 각각의 상부면 및 측면을 덮을 수 있다. 다만, 본 실시예가 이에 한정되는 것은 아니며, 제3 게이트 절연막(143)이 산화물 반도체층 및 제1 층간 절연막(161) 위의 전면에 위치하지 않을 수도 있다.
제3 게이트 절연막(143)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
도 7을 참고하면, 제2 스캔선(152), 제3 스캔선(153), 및 제1 발광 제어선(155)을 포함하는 제3 게이트 도전층이 위치할 수 있다.
제2 스캔선(152)은 대략 제1 방향으로 연장되어 있으며, 제3 트랜지스터(T3)의 게이트 전극을 포함한다. 또한, 제2 스캔선(152)은 제2 게이트 도전층에 위치하는 하부 제2 스캔선(152a)과 평면상 중첩하며, 후속하는 도전층에 의하여 전기적으로 서로 연결될 수 있다.
제3 스캔선(153)은 대략 제1 방향으로 연장되어 있으며, 제4 트랜지스터(T4)의 게이트 전극을 포함한다. 또한, 제3 스캔선(153)은 제2 게이트 도전층에 위치하는 제4 트랜지스터(T4)의 하부 실딩부(153a)과 평면상 중첩하며, 후속하는 도전층에 의하여 서로 전기적으로 연결될 수 있다.
제1 발광 제어선(155)은 대략 제1 방향으로 연장되어 있으며, 제7 트랜지스터(T7)의 게이트 전극을 포함한다. 또한, 제1 발광 제어선(155)은 제1 게이트 도전층에 위치하는 제5 트랜지스터(T5)의 게이트 전극(155a)과 제2 게이트 도전층에 위치하는 제7 트랜지스터(T7)의 하부 실딩부(157a)과 평면상 중첩하며, 후속하는 도전층에 의하여 서로 전기적으로 연결될 수 있다.
제3 게이트 도전층(GAT3)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 통하여, 제3 게이트 도전층에 의해 가려진 산화물 반도체층의 부분은 채널로 형성하고, 제3 게이트 도전층에 의해 덮여 있지 않은 산화물 반도체층의 부분은 도체화 된다. 제3 트랜지스터(T3)의 채널은 제2 스캔선(152)과 평면상 중첩하며, 제4 트랜지스터(T4)의 채널은 제3 스캔선(153)과 평면상 중첩하며, 제7 트랜지스터(T7)의 채널은 제1 발광 제어선(155)과 평면상 중첩한다. 한편, 제3 게이트 도전층으로 덮여 있지 않은 산화물 반도체층인 홀드 커패시터(Chold)의 제2 전극(1253)은 플라즈마 처리 또는 도핑 공정을 통하여 도체화되어 전극으로 역할을 수행할 수 있다. 산화물 반도체층을 포함하는 트랜지스터는 n형 트랜지스터의 특성을 가질 수 있다.
도 10을 참고하면, 제3 게이트 도전층 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 단층 또는 다층 구조를 가질 수 있다. 제2 층간 절연막(162)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 8을 참고하면, 제2 층간 절연막(162)에는 오프닝(OP1)이 형성될 수 있다.
오프닝(OP1)은 제2 층간 절연막(162), 제3 게이트 절연막(143), 제1 층간 절연막(161), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141) 중 적어도 하나에 오프닝을 형성하는 것으로, 제1 반도체층, 제1 게이트 도전층, 또는 제2 게이트 도전층, 산화물 반도체층, 및 제3 게이트 도전층 중 하나를 노출시킬 수 있다.
오프닝(OP1)을 형성할 때, 유지 커패시터(Cst)의 제1 유지 전극(1153)의 오프닝(1152)과 중첩하는 오프닝(OP1)도 형성하여 구동 트랜지스터(T1)의 게이트 전극(1151)을 노출시킬 수 있다. 또한, 오프닝(OP1)을 형성할 때, 홀드 커패시터(Chold)의 제2 전극(1253)의 오프닝(1252)과 중첩하는 오프닝(OP1)도 형성하여 구동 전압선(172)의 확장부(172e)을 노출시킬 수 있다.
다시 도 8을 참고하면, 제1 데이터 도전층이 위치할 수 있다.
제1 데이터 도전층은 초기화 전압선(128) 및 복수의 연결 부재를 포함할 수 있다.
초기화 전압선(128)은 대략 제1 방향으로 연장되어 있으며, 돌출부를 가져 돌출부 및 오프닝(OP1)을 통하여 제7 트랜지스터(T7)의 반도체부(3700)의 일단과 연결되어 있다. 그 결과 제7 트랜지스터(T7)로 초기화 전압(Vaint)를 전달한다.
제1 데이터 도전층에 위치하는 복수의 연결 부재 각각에 대하여 살펴보면 다음과 같다.
연결 부재(SD14)는 구동 트랜지스터(T1)의 게이트 전극(1151)과 제4 트랜지스터(T4)의 반도체부(3400)의 일단(제2 전극)을 연결시키는 부분이다. 연결 부재(SD14)는 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결되기 위하여 유지 커패시터(Cst)의 제1 유지 전극(1153)의 오프닝(1152)의 내에 위치하는 오프닝(OP1)을 통하여 노출되어 있는 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결될 수 있다.
연결 부재(SD2)는 제2 트랜지스터(T2)용 반도체 부분(1134)의 일단에 연결되어 후속하는 도전층(제2 데이터 도전층)과 연결될 수 있도록 보조하는 연결 부재이다. 연결 부재(SD2)에 의하여 데이터선(171)과 제2 트랜지스터(T2)의 제1 전극이 연결될 수 있다.
연결 부재(SD3)는 유지 커패시터(Cst)의 제1 유지 전극(1153), 홀드 커패시터(Chold)의 제2 전극(1253), 제3 트랜지스터(T3)의 반도체부(3300)의 일단(제1 전극), 및 제2 트랜지스터(T2)용 반도체 부분(1134)의 일단(제2 전극)과 각각 오프닝(OP1)을 통하여 연결되어 있는 부분이다. 연결 부재(SD3)와 연결된 부분은 제1 노드를 구성하므로, 제1 노드 연결 부재라고도 한다.
연결 부재(SD4)는 제4 트랜지스터(T4)의 반도체부(3400)의 일단(제1 전극)과 제1 게이트 도전층에 위치하는 기준 전압선(127)을 연결하는 부분이다.
연결 부재(SD44)는 제4 트랜지스터(T4)의 하부 실딩부(153a)와 제3 스캔선(153)을 연결하는 부분이다.
연결 부재(SD5)는 구동 전압선(172)의 확장부(172e)와 제5 트랜지스터(T5)용 반도체 부분(1135)의 일단(제1 전극)을 연결하는 부분으로 제5 트랜지스터(T5)용 반도체 부분(1135)의 일단(제1 전극)으로 구동 전압(ELVDD)을 전달한다. 연결 부재(SD5)는 구동 전압선(172)의 확장부(172e)와 연결되기 위하여, 홀드 커패시터(Chold)의 제2 전극(1253)의 오프닝(1252)의 내에 위치하는 오프닝(OP1)을 통하여 노출되어 있는 구동 전압선(172)의 확장부(172e)와 연결될 수 있다. 연결 부재(SD5)는 구동 전압(ELVDD)이 전달되는 연결 부재이므로 구동 전압 연결 부재라도고 한다.
연결 부재(SD13)는 제3 트랜지스터(T3)의 반도체부(3300)의 일단(제2 전극)과 제1 반도체층에 위치하는 구동 트랜지스터(T1)의 제1 영역(1131)과 연결하는 부분이다. 연결 부재(SD13)는 제1 반도체층과 제2 반도체층을 연결하므로 이하에서는 반도체층 연결 부재라고도 한다.
연결 부재(SD155)는 제3 게이트 도전층에 위치하는 제1 발광 제어선(155), 제2 게이트 도전층에 위치하는 제7 트랜지스터(T7)의 하부 실딩부(157a), 및 제1 게이트 도전층에 위치하는 제5 트랜지스터(T5)의 게이트 전극(155a)을 연결하는 부분이다.
연결 부재(SD67)는 제7 트랜지스터(T7)의 반도체부(3700)의 일단(제2 전극)과 제6 트랜지스터(T6)용 반도체 부분(1136)의 일단(제2 전극)을 연결하는 부분이다. 한편, 발광 다이오드 연결 부재(ACM1)는 제6 트랜지스터(T6)용 반도체 부분(1136)의 일단(제2 전극)에 위치하여 후속하는 도전층(제2 데이터 도전층)과 연결될 수 있도록 보조하는 연결 부재이다. 발광 다이오드 연결 부재(ACM1)에 의하여 후술하는 제2 발광 다이오드 연결 부재(ACM2)와 연결되어 발광 다이오드의 일 전극과 연결될 수 있다.
제1 데이터 도전층(SD1)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 10을 참고하면, 제1 데이터 도전층 위에는 제1 유기막(181)이 위치할 수 있다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 9를 참고하면, 제1 유기막(181)에는 오프닝(OP2)이 위치한다. 제1 유기막(181) 위에는 데이터선(171), 구동 전압선(172-1; 이하 세로 구동 전압선이라고도 함), 및 제2 발광 다이오드 연결 부재(ACM2)를 포함하는 제2 데이터 도전층이 위치한다.
데이터선(171) 및 구동 전압선(172-1)은 대략 세로 방향(제2 방향(DR2))으로 연장될 수 있다.
데이터선(171)은 오프닝(OP2)을 통하여 제1 데이터 도전층의 연결 부재(SD2)와 연결되며, 이를 통하여 제2 트랜지스터(T2)의 제1 전극과 연결되어 있다.
구동 전압선(172-1)은 오프닝(OP2)을 통하여 제1 데이터 도전층의 연결 부재(SD5)와 연결되며, 이를 통하여 제5 트랜지스터(T5)의 제1 전극 및 구동 전압선(172)의 확장부(172e)와 연결된다. 이들은 모두 구동 전압(ELVDD)이 인가되며, 구동 전압(ELVDD)이 인가되는 배선은 제2 방향(DR2)으로는 제2 데이터 도전층에 위치하는 구동 전압선(172-1; 이하 세로 구동 전압선이라고도 함)이 있으며, 제1 방향(DR1)으로는 제2 게이트 도전층에 위치하는 구동 전압선(172; 이하 가로 구동 전압선이라고도 함)이 있다.
제2 발광 다이오드 연결 부재(ACM2)는 오프닝(OP2)을 통하여 제1 데이터 도전층의 발광 다이오드 연결 부재(ACM1)와 전기적으로 연결되며, 제6 트랜지스터(T6)의 제2 전극과 전기적으로 연결되어 있다.
도 10을 참고하면, 제2 데이터 도전층의 위에는 제2 유기막(182) 및 제3 유기막(183)이 위치하며, 제2 유기막(182) 및 제3 유기막(183)에는 제2 발광 다이오드 연결 부재(ACM2)를 노출시키는 오프닝이 형성되어 있다. 제2 유기막(182) 및 제3 유기막(183)에 위치하는 오프닝을 통하여 발광 다이오드의 일전극과 제2 발광 다이오드 연결 부재(ACM2)는 전기적으로 연결된다.
제2 유기막(182) 및 제3 유기막(183)은 유기 절연막일 수 있으며, 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다. 실시예에 따라서는 제3 유기막(183)이 생략될 수도 있다.
이하에서는 도 10을 통하여 구체적인 단면 구조를 살펴보며, 화소 회로부 위의 발광 다이오드(LED)의 구조까지 포함하여 이하 살펴본다.
도 10은 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 10에 도시된 화소의 상세 적층 구조 중 제2 데이터 도전층까지는 도 3 내지 도 9를 통하여 상세하게 살펴보았다. 도 10의 실시예에서 화소 회로부는 제2 유기막(182) 및 제3 유기막(183)을 포함하며, 그 하부의 구성을 의미하고, 발광 다이오드는 제3 유기막(183)의 상부이며, 봉지층(400)의 하부에 위치하는 구성을 의미할 수 있다.
도 10을 참고하면, 표시 영역(DA)의 화소에서 애노드(Anode) 위의 적층 구조는 아래와 같다.
제3 유기막(183)의 위에는 애노드(Anode)가 위치하며, 제2 유기막(182) 및 제3 유기막(183)에 위치하는 오프닝을 통하여 제2 발광 다이오드 연결 부재(ACM2)와 연결된다.
애노드(Anode) 위에는 애노드(Anode)를 노출시키는 오프닝(OP)을 가지면서 애노드(Anode)의 적어도 일부를 덮는 화소 정의막(380)이 위치할 수 있다. 화소 정의막(380)은 검은색을 띄거나 투명한 유기 물질로 형성될 수 있다.
화소 정의막(380)이 위치하는 부분에는 스페이서(385)가 위치할 수 있으며, 화소 정의막(380)을 형성할 때, 스페이서(385)도 함께 형성할 수 있다. 그 결과 화소 정의막(380)과 스페이서(385)는 동일한 물질로 형성될 수 있다. 하지만 실시예에 따라서는 스페이서(385)와 화소 정의막(380)을 서로 다른 물질로 형성할 수도 있다.
애노드(Anode), 스페이서(385), 및 화소 정의막(380)의 위에는 기능층(FL)과 캐소드(Cathode)가 순차적으로 형성되어 있으며, 기능층(FL)과 캐소드(Cathode)는 전 영역에 위치할 수 있다. 기능층(FL)의 사이이며, 화소 정의막(380)의 오프닝(OP) 내에는 발광층(EML)이 위치할 수 있다. 이하에서는 기능층(FL)과 발광층(EML)을 합하여 중간층이라고 할 수 있다. 기능층(FL)은 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층 중 적어도 하나의 층을 포함할 수 있으며, 발광층(EML)의 하부에 정공 주입층 및 정공 전달층이 위치하고, 발광층(EML)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.
캐소드(Cathode)의 위에는 봉지층(400)이 위치한다. 봉지층(400)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하며, 실시예에 따라서는 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다. 봉지층(400)은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광층(EML)을 보호하기 위한 것일 수 있다. 실시예에 따라 봉지층(400)은 무기층과 유기층이 순차적으로 더 적층된 구조를 포함할 수 있다.
실시예에 따라서는 봉지층(400)위에 터치 감지를 가능하게 하는 구성을 더 포함할 수 있으며, 실시예에 따라서는 차광 부재나 색필터와 같은 구성을 더 포함할 수 있다. 실시예에 따라서는 색필터 대신에 퀀텀 닷을 포함하는 색 변환층이 포함되거나 반사 조정층을 포함할 수도 있다.
이상에서는 전체적인 발광 표시 장치 및 화소의 구조를 상세하게 살펴보았다.
이하에서는 도 11 내지 도 26을 통하여 도 1 및 도 2의 실시예에 대한 다양한 변형 실시예를 살펴본다.
먼저 도 11을 통하여 변형되는 파형에 대하여 살펴본다.
도 11은 도 1의 화소에 인가되는 또 다른 신호를 보여주는 파형도이다.
도 11에서는 제1 발광 제어 신호(EM1)가 발광 구간이 아닌 구간에서 짧은 시간 내에 고전압과 저전압이 반복 인가될 수 있음을 도시하고 있다. 이와 같은 제1 발광 제어 신호(EM1)의 반복 인가 구간은 초기화 구간, 보상 구간, 및 기입 구간 중 하나에 위치할 수 있으며, 인접하는 두 구간에 걸쳐 위치할 수도 있다.
도 11에서는 도 1과 달리 제1 발광 제어 신호(EM1)와 제2 발광 제어 신호(EM2)가 변경되는 타이밍이 동일한 실시예를 도시하고 있는데, 이러한 실시예에 한정되지 않으며, 도 1과 같이 제1 발광 제어 신호(EM1)가 늦게 고전압으로 변경되는 실시예에서도 제1 발광 제어 신호(EM1)가 고전압인 구간에서 잠시 동안 저전압과 고전압이 교대로 인가될 수 있다. 도 11의 파형의 변형은 후술하는 실시예 모두에 적용될 수도 있다.
이하에서는 도 12 및 도 13을 통하여 도 1 및 도 2의 변형 실시예를 살펴본다.
도 12는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이고, 도 13은 도 12의 화소에 인가되는 신호를 보여주는 파형도이다.
도 12에서는 도 1의 화소와 달리 제7 트랜지스터(T7)의 게이트 전극과 제5 트랜지스터(T5)의 게이트 전극이 서로 다른 신호를 인가받는 실시예이다. 즉, 제7 트랜지스터(T7)의 게이트 전극은 제4 스캔선(157)에 연결되어 있으며, 제4 스캔 신호(EB)를 인가받는다.
도 13을 참고하면, 제4 스캔선(157)에 인가되는 제4 스캔 신호(EB)는 제1 발광 제어 신호(EM1)와 동일한 타이밍에 저전압에서 고전압으로 변경될 수 있지만, 고전압에서 저전압으로 변경되는 타이밍은 다른 실시예가 도시되어 있다. 특히, 도 13을 참고하면, 보상 구간에서만 제4 스캔 신호(EB)가 고전압이 인가되어 제7 트랜지스터(T7)가 보상 구간에서만 턴 온되어 발광 다이오드(LED)의 일 전극에 초기화 전압(Vaint)을 전달할 수 있다.
이하에서는 도 13 및 도 14를 통하여 도 1 및 도 2의 또 다른 변형 실시예를 살펴본다.
도 14는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이고, 도 15는 도 14의 화소에 인가되는 신호를 보여주는 파형도이다.
도 14의 화소 구조는 도 1의 화소 구조에서 추가적으로 제8 트랜지스터(T8)를 더 포함하며, 도 12에서와 같이, 제7 트랜지스터(T7)의 게이트 전극과 제5 트랜지스터(T5)의 게이트 전극이 서로 다른 신호를 인가받으며, 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극은 서로 동일한 발광 제어 신호(EM)를 인가받는 실시예이다.
도 14에서 제8 트랜지스터(T8)는 p형 트랜지스터로, 반도체층으로는 다결정 반도체를 가진다. 제8 트랜지스터(T8)는 구동 트랜지스터(T1)의 제1 전극에 바이어스 전압(On-bias)을 전달하는 역할을 한다. 이하에서 제8 트랜지스터(T8)는 바이어스 트랜지스터라고도 한다. 제8 트랜지스터(T8)의 게이트 전극은 제5 스캔선(158)에 연결되어 제5 스캔 신호(EB2)를 전달받으며, 제8 트랜지스터(T8)의 제1 전극은 바이어스 전압(On-bias)을 전달받고, 제8 트랜지스터(T8)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극, 제3 트랜지스터(T3)의 제2 전극, 및 제5 트랜지스터(T5)의 제2 전극에 연결되어 있다.
제8 트랜지스터(T8)가 턴 온되어 구동 트랜지스터(T1)의 제1 전극에 바이어스 전압(On-bias)으로 변경되도록 하여 구동 트랜지스터(T1)의 제1 전극의 전압이 바이어스 전압(On-bias)으로 유지되도록 하여 구동 트랜지스터(T1)의 각 단자의 전압 관계가 변경되지 않도록 하고 구동 트랜지스터(T1)가 일정한 출력 전류를 생성하도록 할 수 있다. 특히, 저 주파수 구동을 하는 경우에는 제2 트랜지스터(T2)를 통하여 입력되는 한 번의 데이터 전압(Vdata)을 이용하여 구동 트랜지스터(T1)가 장시간 출력 전류를 생성해야 하는데, 시간이 갈수록 구동 트랜지스터(T1)의 각 단자의 전압 관계가 변경되면서 출력 전류가 변경되는 문제가 발생할 수 있다. 하지만, 주기적으로 바이어스 전압(On-bias)을 인가하여 구동 트랜지스터(T1)의 전압 관계가 변경되지 않도록 하고 출력 전류를 일정하도록 한다.
바이어스 전압(On-bias)은 일정한 전압 레벨을 가질 수 있으며, 구동 전압(ELVDD)에 준하는 레벨의 전압일 수 있고, 발광 표시 장치의 특징에 따라서 각 장치 별로 서로 다른 전압으로 세팅될 수 있다.
도 15를 참고하면, 발광 구간은 발광 신호(EM)가 고전압으로 변경되면서 종료되고 초기화 구간으로 진입한다. 이 때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 동시에 턴 오프된다.
초기화 구간에서는 제5 스캔 신호(EB2)가 저전압으로 변경되어 제8 트랜지스터(T8)가 턴 온 되며, 제2 스캔 신호(GS)가 고전압으로 변경되어 제3 트랜지스터(T3)가 턴 온 된다. 그 결과, 구동 전압(ELVDD)이 제3 트랜지스터(T3)를 지나 제1 노드까지 전달된다.
그 후, 보상 구간에서는 제5 스캔 신호(EB2)가 고전압으로 변경되어 제8 트랜지스터(T8)가 턴 오프로 변경되며, 제3 스캔 신호(GI)가 고전압으로 변경되어 제4 트랜지스터(T4)가 턴 온되어 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 부분(유지 커패시터(Cst)의 제2 전극 및 구동 트랜지스터(T1)의 게이트 전극)이 기준 전압(Vref)으로 변경된다.
보상 구간에서는 유지 커패시터(Cst)의 제1 전극의 전압 및 구동 트랜지스터(T1)의 제1 전극의 전압은 기준 전압(Vref)보다 문턱 전압(Vth)만큼 높은 전압값을 가질 수 있다.
또한, 보상 구간에서는 제4 스캔 신호(EB)가 고전압을 가져 제7 트랜지스터(T7)가 턴 온되어 발광 다이오드(LED)의 일전극이 초기화 전압(Vaint)으로 변경된다.
그 후, 기입 구간에서는 데이터 전압(Vdata)이 화소 내로 전달되고, 그 후 발광 구간에서는 발광 제어 신호(EM)가 저전압으로 변경되어 제5 트랜지스터(T5) 및 제 6 트랜지스터(T6)가 턴 온되어 구동 트랜지스터(T1)의 출력 전류가 발광 다이오드(LED)로 전달되고 발광한다. 기입 구간 및 발광 구간의 동작은 도 1 및 도 2에서의 설명과 동일할 수 있다.
이하에서는 도 16 및 도 17을 통하여 도 14 및 도 15의 또 다른 변형 실시예를 살펴본다.
도 16은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이고, 도 17은 도 16의 화소에 인가되는 신호를 보여주는 파형도이다.
도 16에서는 도 14의 실시예와 달리 제8 트랜지스터(T8)를 n형 트랜지스터로 변경한 화소이다. 그 결과 제8 트랜지스터(T8)를 턴 온 시키기 위하여 고전압이 필요하므로, 도 17을 참고하면, 도 15와 달리, 제5 스캔 신호(EB2)가 초기화 구간에서 저전압으로 변경되며, 나머지 구간에서는 고전압을 가진다.
도 16 및 도 17의 실시예는 도 14 및 도 15와 동일하게 동작할 수 있다.
실시예에 따라서는 제7 트랜지스터(T7)를 p형 트랜지스터로 변경할 수도 있으며, 그 때, 제4 스캔 신호(EB)는 보상 구간에서 저전압으로 변경될 수 있다.
이하에서는 도 18 및 도 19를 통하여 도 14 및 도 15의 또 다른 변형 실시예를 살펴본다.
도 18은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이고, 도 19는 도 18의 화소에 인가되는 신호를 보여주는 파형도이다.
도 18에서는 도 14의 실시예에서 제6 트랜지스터(T6)가 생략된 화소를 도시하고 있다.
도 19를 참고하면, 제4 스캔 신호(EB) 및 제5 스캔 신호(EB2)의 인가 타이밍은 도 15와 다를 수 있다.
즉, 제4 스캔 신호(EB)는 초기화 구간 및 보상 구간에서 게이트 온 전압(고전압)이 인가되고, 제5 스캔 신호(EB2)는 보상 구간에서만 게이트 온 전압(저전압)이 인가된다.
초기화 구간에서는 제2 스캔 신호(GS) 및 제4 스캔 신호(EB)가 게이트 온 전압(고전압)이 인가된다. 그 결과 제3 트랜지스터(T3)가 턴 온 되어 구동 트랜지스터(T1)의 제1 전극이 제3 트랜지스터(T3)를 통하여 제1 노드와 연결되며, 제7 트랜지스터(T7)도 턴 온 되어 발광 다이오드(LED)의 일 전극에 초기화 전압(Vaint)을 인가한다.
그 후, 보상 구간에서는 추가적으로 제3 스캔 신호(GI) 및 제5 스캔 신호(EB2) 각각에 게이트 온 전압이 인가된다. 그 결과 추가적으로 제4 트랜지스터(T4) 및 제8 트랜지스터(T8)가 턴 온된다. 그러므로, 제4 트랜지스터(T4)가 턴 온되어 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 부분(유지 커패시터(Cst)의 제2 전극 및 구동 트랜지스터(T1)의 게이트 전극)이 기준 전압(Vref)으로 변경된다.
또한, 제8 트랜지스터(T8)가 턴 온되어 바이어스 전압(On-bias)이 구동 트랜지스터(T1)의 제1 전극으로 전달되며, 턴 온된 제3 트랜지스터(T3)를 지나 제1 노드까지 바이어스 전압(On-bias)이 전달되고 유지 커패시터(Cst)의 제1 전극에 저장된다. 이 때, 구동 트랜지스터(T1)의 게이트 전극의 전압(기준 전압(Vref))으로 턴 온되어 있어 유지 커패시터(Cst)의 제1 전극의 전압값이 바이어스 전압(On-bias)값에서 점차 낮아진다. 구동 트랜지스터(T1)의 제1 전극의 전압값이 기준 전압(Vref)보다 문턱 전압(Vth)만큼 높을 때, 구동 트랜지스터(T1)가 턴 오프 되면서 해당 전압이 유지 커패시터(Cst)의 제1 전극에 저장된다.
그 후, 기입 구간에서는 데이터 전압(Vdata)이 화소 내로 전달되고, 그 후 발광 구간에서는 발광 제어 신호(EM)가 저전압으로 변경되어 제5 트랜지스터(T5)가 턴 온되어 구동 트랜지스터(T1)의 출력 전류가 발광 다이오드(LED)로 전달되고 발광한다. 도 18의 실시예는 제6 트랜지스터(T6)가 포함되지 않지만, 기입 구간 및 발광 구간의 동작은 도 1 및 도 2에서의 설명과 동일할 수 있다.
이하에서는 도 20 내지 도 22를 통하여 도 1 및 도 2의 또 다른 변형 실시예를 살펴본다.
도 20 및 도 21은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이고, 도 22은 도 21의 화소에 인가되는 신호를 보여주는 파형도이다.
도 20의 실시예는 도 1의 화소에서 제9 트랜지스터(T9)를 더 포함하는 화소를 도시하고 있다. 이 때, 제5 트랜지스터(T5), 제7 트랜지스터(T7), 및 제9 트랜지스터(T9)가 모두 동일한 제1 발광 제어 신호(EM1)에 의하여 제어되는 구조를 가진다.
도 20의 실시예를 보다 구체적으로 살펴보면 다음과 같다.
제9 트랜지스터(T9)는 n형 트랜지스터로, 구동 트랜지스터(T1)의 제2 전극과 제6 트랜지스터(T6)의 제1 전극을 초기화 전압(Vaint)로 초기화시키는 역할을 한다. 제9 트랜지스터(T9)의 게이트 전극은 제1 발광 제어선(155)과 연결되어 있고, 제9 트랜지스터(T9)의 제2 전극은 구동 트랜지스터(T1)의 제2 전극과 제6 트랜지스터(T6)의 제1 전극에 연결되어 있으며, 제9 트랜지스터(T9)의 제1 전극은 초기화 전압선(128)과 연결되어 있다. 제1 발광 제어선(155)을 흐르는 제1 발광 제어 신호(EM1) 중 정극성의 전압에 의해 제9 트랜지스터(T9)가 턴 온 되면 초기화 전압(Vaint)이 구동 트랜지스터(T1)의 제2 전극과 제6 트랜지스터(T6)의 제1 전극으로 인가되어 초기화된다. 본 실시예에서 제5 트랜지스터(T5), 제7 트랜지스터(T7), 및 제9 트랜지스터(T9)는 모두 제1 발광 제어 신호(EM1)를 인가 받지만, 트랜지스터의 타입이 달라서, 제5 트랜지스터(T5)가 턴 온 될 때, 제7 트랜지스터(T7) 및 제9 트랜지스터(T9)는 턴 오프되며, 제7 트랜지스터(T7) 및 제9 트랜지스터(T9)가 턴 온 될 때, 제5 트랜지스터(T5)는 턴 오프될 수 있다.
한편, 도 21의 실시예는 도 20과 달리 제7 트랜지스터(T7)의 게이트 전극 및 제9 트랜지스터(T9)의 게이트 전극이 제1 발광 제어 신호(EM1)가 아닌 다른 신호가 인가된다. 즉, 제7 트랜지스터(T7)의 게이트 전극은 제4 스캔선(157)에 연결되어 제4 스캔 신호(EB)를 인가 받으며, 제9 트랜지스터(T9)의 게이트 전극은 제6 스캔선(159)에 연결되어 제6 스캔 신호(EB6)를 인가 받는다.
도 20의 화소는 인가되는 신호가 도 1과 동일하여 도 2와 동일한 파형도의 신호를 인가 받을 수 있다. 이에 반하여 도 21의 화소는 필요한 스캔 신호가 더 있어 인가되는 신호가 도 22와 같을 수 있다.
도 22의 파형도에서는 제4 스캔 신호(EB) 및 제6 스캔 신호(EB3)는 보상 구간에만 게이트 온 전압(고전압)이 인가되고, 제3 스캔 신호(GI)는 보상 구간에서만 게이트 온 전압(저전압)이 인가된다.
초기화 구간에서는 제2 스캔 신호(GS)가 게이트 온 전압(고전압)이 인가된다. 그 결과 제3 트랜지스터(T3)가 턴 온 되어 구동 트랜지스터(T1)의 제1 전극이 제3 트랜지스터(T3)를 통하여 제1 노드와 연결된다.
그 후, 보상 구간에서는 추가적으로 제3 스캔 신호(GI), 제4 스캔 신호(EB) 및 제6 스캔 신호(EB3) 각각에 게이트 온 전압이 인가된다. 그 결과 추가적으로 제4 트랜지스터(T4), 제7 트랜지스터(T7), 및 제9 트랜지스터(T9)가 턴 온된다. 그러므로, 제4 트랜지스터(T4)가 턴 온되어 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 부분(유지 커패시터(Cst)의 제2 전극 및 구동 트랜지스터(T1)의 게이트 전극)이 기준 전압(Vref)으로 변경된다. 또한, 제7 트랜지스터(T7)도 턴 온 되어 발광 다이오드(LED)의 일 전극에 초기화 전압(Vaint)이 인가되고, 제9 트랜지스터(T9)도 턴 온되어 구동 트랜지스터(T1)의 제2 전극에도 초기화 전압(Vaint)이 인가된다.
보상 구간에서는 제5 트랜지스터(T5)를 통하여 인가된 구동 전압(ELVDD)이 제1 노드까지 전달되고, 턴 온된 구동 트랜지스터(T1)로 인하여 유지 커패시터(Cst)의 제1 전극의 전압값이 구동 전압(ELVDD)값에서 점차 낮아진다. 구동 트랜지스터(T1)의 제1 전극의 전압값이 기준 전압(Vref)보다 문턱 전압(Vth)만큼 높을 때, 구동 트랜지스터(T1)가 턴 오프 되면서 해당 전압이 유지 커패시터(Cst)의 제1 전극에 저장된다.
그 후, 기입 구간에서는 데이터 전압(Vdata)이 화소 내로 전달되고, 그 후 발광 구간에서는 발광 제어 신호(EM)가 저전압으로 변경되어 제5 트랜지스터(T5)가 턴 온되어 구동 트랜지스터(T1)의 출력 전류가 발광 다이오드(LED)로 전달되고 발광한다. 도 18의 실시예는 제6 트랜지스터(T6)가 포함되지 않지만, 기입 구간 및 발광 구간의 동작은 도 1 및 도 2에서의 설명과 동일할 수 있다.
이하에서는 도 23 및 도 24를 통하여 도 1 및 도 2의 또 다른 변형 실시예를 살펴본다.
도 23은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이고, 도 24는 도 23의 화소에 인가되는 신호를 보여주는 파형도이다.
도 23의 화소는 도 16의 실시예에서 p형 트랜지스터인 제9 트랜지스터(T9)를 더 포함하는 화소이다.
즉, 제9 트랜지스터(T9)는 p형 트랜지스터로, 구동 트랜지스터(T1)의 제2 전극과 제6 트랜지스터(T6)의 제1 전극을 초기화 전압(Vaint)로 초기화시키는 역할을 한다. 제9 트랜지스터(T9)의 게이트 전극은 제6 스캔선(159)와 연결되어 제6 스캔 신호(EB3)를 인가받으며, 제9 트랜지스터(T9)의 제2 전극은 구동 트랜지스터(T1)의 제2 전극과 제6 트랜지스터(T6)의 제1 전극에 연결되어 있으며, 제9 트랜지스터(T9)의 제1 전극은 초기화 전압선(128)과 연결되어 있다.
도 24를 참고하면, 초기화 구간에서는 제2 스캔 신호(GS) 및 제5 스캔 신호(EB2)가 게이트 온 전압이 인가된다. 그 결과 제3 트랜지스터(T3)가 턴 온 되어 구동 트랜지스터(T1)의 제1 전극이 제3 트랜지스터(T3)를 통하여 제1 노드와 연결되며, 제8 트랜지스터(T8)도 턴 온 되어 구동 트랜지스터(T1)의 제1 전극으로 바이어스 전압(On-bias)이 전달된다. 이 때, 제5 트랜지스터(T5)는 턴 오프되어 있어 구동 트랜지스터(T1)의 제1 전극으로는 바이어스 전압(On-bias)만 전달되며, 제3 트랜지스터(T3)를 통하여 제1 노드의 전압도 바이어스 전압(On-bias)으로 초기화 된다.
그 후, 보상 구간에서는 제5 스캔 신호(EB2)가 게이트 오프 전압(고전압)으로 변경되며, 추가적으로 제3 스캔 신호(GI) 및 제6 스캔 신호(EB3) 각각에 게이트 온 전압이 인가된다. 그 결과 제4 트랜지스터(T4)가 턴 온되어 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 부분(유지 커패시터(Cst)의 제2 전극 및 구동 트랜지스터(T1)의 게이트 전극)이 기준 전압(Vref)으로 변경된다. 이에 따라서 구동 트랜지스터(T1)가 턴 온되고, 한편, 보상 구간에서 제9 트랜지스터(T9)도 턴 온되어 구동 트랜지스터(T1)의 제2 전극이 초기화 전압(Vaint)으로 변경된다. 그 결과 유지 커패시터(Cst)의 제1 전극의 전압이 제3 트랜지스터(T3) 및 구동 트랜지스터(T1)를 통하여 누설되면서 유지 커패시터(Cst)의 제1 전극의 전압값은 바이어스 전압(On-bias)값에서 점차 낮아지며, 구동 트랜지스터(T1)가 턴 오프될 때까지 낮아진다. 구동 트랜지스터(T1)의 제1 전극의 전압값이 기준 전압(Vref)보다 문턱 전압(Vth)만큼 높을 때, 구동 트랜지스터(T1)가 턴 오프 되면서 해당 전압이 유지 커패시터(Cst)의 제1 전극에 저장된다.
그 후, 기입 구간에서는 데이터 전압(Vdata)이 화소 내로 전달되고, 그 후 발광 구간에서는 발광 제어 신호(EM)가 저전압으로 변경되어 제5 트랜지스터(T5)가 턴 온되어 구동 트랜지스터(T1)의 출력 전류가 발광 다이오드(LED)로 전달되고 발광한다. 도 18의 실시예는 제6 트랜지스터(T6)가 포함되지 않지만, 기입 구간 및 발광 구간의 동작은 도 1 및 도 2에서의 설명과 동일할 수 있다.
이하에서는 도 25 및 도 26을 통하여 도 1 및 도 2의 또 다른 변형 실시예를 살펴본다.
도 25는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이고, 도 26은 도 25의 화소에 인가되는 신호를 보여주는 파형도이다.
도 25는 도 12의 실시예에서 구동 트랜지스터(T1)가 구동 트랜지스터(T1)의 제1 전극과 연결되는 추가 게이트 전극을 더 포함하는 구조를 가지는 실시예이다. 이 때, 구동 트랜지스터(T1)의 채널(1132)과 중첩하는 추가 게이트 전극이 더 형성되며, 이 때, 추가 게이트 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되는 구조를 가질 수 있다.
도 25의 실시예에 따른 화소는 도 12의 화소와 인가되는 신호가 동일하므로 도 26의 파형도는 도 13과 동일한 파형을 가질 수 있으며, 도 12의 화소와 도 25의 화소는 동일한 동작을 할 수 있다.
도 1 내지 도 26의 실시예에서는 추가적으로 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제7 트랜지스터(T7) 중 적어도 하나가 p형 트랜지스터로 변경될 수 있다.
한편, 이하에서는 도 27을 통하여 n형 트랜지스터만을 포함하는 실시예(제2 실시예)에 따른 화소의 회로 구조를 살펴본다.
도 27은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 27에 따른 하나의 화소는 여러 배선(127, 128, 129, 151, 152, 153, 155, 156, 157, 171, 172)들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(storage capacitor; Cst), 홀드 커패시터(hold capacitor; Chold) 그리고 발광 다이오드(LED)를 포함한다. 여기서, 발광 다이오드(LED)를 제외한 트랜지스터 및 커패시터는 화소 회로부를 구성하여 하나의 화소는 화소 회로부와 발광 다이오드를 포함할 수 있다. 도 27에서는 발광 다이오드(LED)의 양단에 형성되는 다이오드 커패시터(Coled)도 추가적으로 도시되어 있는데, 다이오드 커패시터(Coled)는 화소 회로부에 포함되지 않을 수 있으며, 실시예에 따라서는 다이오드 커패시터(Coled)가 생략될 수도 있다. 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 모두 n형 트랜지스터로 형성되어 있으며, n형 트랜지스터는 산화물 반도체를 포함하는 산화물 반도체 트랜지스터로 형성될 수 있다. 여기서, n형 트랜지스터는 게이트 전극의 전압이 상대적으로 고전압이 인가될 때 턴 온되는 트랜지스터일 수 있다.
하나의 화소(PX)에는 복수의 배선(127, 128, 129, 151, 152, 153, 155, 156, 157, 171, 172)이 연결되어 있다. 복수의 배선은 기준 전압선(127), 초기화 전압선(128), 제2 초기화 전압선(129), 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(153), 제1 발광 제어선(155), 제2 발광 제어선(156), 제4 스캔선(157), 데이터선(171), 및 구동 전압선(172)을 포함한다. 추가적으로, 발광 다이오드(LED)의 일측에는 구동 저전압(ELVSS)을 전달하는 공통 전압선이 연결될 수 있다.
제1 스캔선(151)은 제1 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달한다. 제2 스캔선(152)은 제2 스캔 신호(GS)를 제3 트랜지스터(T3)에 전달한다. 제3 스캔선(153)은 제3 스캔 신호(GI)를 제4 트랜지스터(T4)에 전달하고, 제1 발광 제어선(155)은 제1 발광 제어 신호(EM1)를 제5 트랜지스터(T5)에 전달하고, 제2 발광 제어선(156)은 제2 발광 제어 신호(EM2)를 제6 트랜지스터(T6)에 전달하고, 제4 스캔선(157)은 제4 스캔 신호(EB)를 제7 트랜지스터(T7)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(Vdata)을 전달하는 배선으로 이에 따라 발광 다이오드(LED)에 전달되는 발광 전류의 크기가 변하여 발광 다이오드(LED)가 발광하는 휘도도 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가한다. 기준 전압선(127)은 기준 전압(Vref)을 전달하고, 초기화 전압선(128)은 초기화 전압(Vaint)을 전달하며, 제2 초기화 전압선(129)은 제2 초기화 전압(Vint)을 전달한다. 본 실시예에서 구동 전압선(172), 기준 전압선(127), 초기화 전압선(128), 및 제2 초기화 전압선(129)에 인가되는 전압은 각각 일정한 전압일 수 있다. 여기서 기준 전압(Vref)는 초기화 전압(Vaint)와 동일하거나 유사한 전압일 수 있으며, 제2 초기화 전압(Vint)은 구동 전압(ELVDD)와 동일하거나 유사한 전압일 수 있다. 하지만, 각 실시예에서의 전압값은 이에 한정되지 않는다.
구동 트랜지스터(T1; 제1 트랜지스터라고도 함)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가질 수 있다. 구동 트랜지스터(T1)의 게이트 전극의 전압(즉, 유지 커패시터(Cst)에 저장된 전압)의 크기에 따라서 발광 다이오드(LED)의 일 전극으로 출력되는 발광 전류의 크기를 조절하는 트랜지스터이다. 발광 다이오드(LED)의 일 전극 전극으로 출력되는 발광 전류의 크기에 따라서 발광 다이오드(LED)의 밝기가 조절되므로 화소에 인가되는 데이터 전압(Vdata)에 따라서 발광 다이오드(LED)의 발광 휘도를 조절할 수 있다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 한편, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(LED)로 발광 전류를 출력하여 제6 트랜지스터(T6; 이하 출력 제어 트랜지스터라고도 함)를 경유하여 발광 다이오드(LED)의 일 전극과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극과도 연결되어 있다. 데이터 전압(Vdata)은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 통하여 구동 트랜지스터(T1)의 제2 전극으로 인가 받는다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일 전극(이하 '제2 유지 전극'이라고 함)과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 발광 전류가 변경된다. 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 게이트 전극의 전압을 일정하게 유지시키는 역할을 한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 제4 트랜지스터(T4)와도 연결되어 제2 초기화 전압(Vint)을 전달받아 초기화 될 수 있다.
제2 트랜지스터(T2)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가질 수 있다. 제2 트랜지스터(T2)는 데이터 전압(Vdata)을 화소내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)과 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극, 유지 커패시터(Cst)의 제1 전극(이하 '제1 유지 전극'이라고 함), 및 홀드 커패시터(Chold)의 제2 전극과 연결되어 있다. 이하에서, 제2 트랜지스터(T2)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극, 유지 커패시터(Cst)의 제1 전극, 및 홀드 커패시터(Chold)의 제2 전극이 연결되는 노드를 제1 노드라고도 한다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW) 중 정극성의 전압에 의하여 제2 트랜지스터(T2)가 턴 온 되면, 데이터선(171)을 통해 전달되는 데이터 전압(Vdata)이 제3 트랜지스터(T3)의 제1 전극으로 전달되며, 제3 트랜지스터(T3)을 지나 구동 트랜지스터(T1)의 제2 전극으로 데이터 전압(Vdata)이 전달된다.
제3 트랜지스터(T3)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가질 수 있다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 전극과 제2 트랜지스터(T2)의 제2 전극을 전기적으로 연결한다. 그 결과 데이터 전압(Vdata)이 구동 트랜지스터(T1)의 제2 전극으로 전달되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)의 게이트 전극이 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극은 제1 노드에 연결되어 제2 트랜지스터(T2)의 제2 전극, 유지 커패시터(Cst)의 제1 전극, 및 홀드 커패시터(Chold)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극은 구동 트랜지스터(T1)의 제2 전극 및 제6 트랜지스터(T6)의 제1 전극과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GS) 중 정극성의 전압에 의하여 턴 온 되어, 구동 트랜지스터(T1)의 제2 전극과 제2 트랜지스터(T2)의 제2 전극을 연결시킨다.
제4 트랜지스터(T4)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가질 수 있다. 제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극에 제2 초기화 전압(Vint)를 전달하는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 제3 스캔선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 제2 초기화 전압선(129)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극은 유지 커패시터(Cst)의 제2 유지 전극 및 구동 트랜지스터(T1)의 게이트 전극에 연결되어 있다. 제4 트랜지스터(T4)는 제3 스캔선(153)을 통해 전달받은 제3 스캔 신호(GI) 중 정극성의 전압에 의하여 턴 온 되며, 이 때, 제2 초기화 전압(Vint)을 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극에 전달한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가질 수 있다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달하는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 제1 발광 제어선(155)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 발광 전류를 발광 다이오드(LED)로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 제2 발광 제어선(156)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 발광 다이오드(LED)의 일 전극과 연결되어 있다.
제7 트랜지스터(T7)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가질 수 있다. 제7 트랜지스터(T7)는 발광 다이오드(LED)의 일 전극을 초기화시키는 역할을 한다. 이하에서 제7 트랜지스터(T7)는 발광 다이오드 초기화 트랜지스터라고도 한다. 제7 트랜지스터(T7)의 게이트 전극은 제4 스캔선(157)과 연결되어 있고, 제7 트랜지스터(T7)의 제2 전극은 발광 다이오드(LED)의 일 전극과 연결되어 있으며, 제7 트랜지스터(T7)의 제1 전극은 초기화 전압선(128)과 연결되어 있다. 제4 스캔선(157)을 흐르는 제4 스캔 신호(EB) 중 정극성의 전압에 의해 제7 트랜지스터(T7)가 턴 온 되면 초기화 전압(Vaint)이 발광 다이오드(LED)의 일 전극으로 인가되어 초기화된다.
유지 커패시터(Cst)의 제1 전극은 제1 노드에 연결되어 제2 트랜지스터(T2)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극, 및 홀드 커패시터(Chold)의 제2 전극과 연결되며, 제2 전극은 구동 트랜지스터(T1)의 게이트 전극 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있다.
홀드 커패시터(Chold)의 제1 전극은 기준 전압(Vref)을 전달받으며, 제2 전극은 제1 노드에 연결되어 제2 트랜지스터(T2)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극, 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있다.
한편, 다이오드 커패시터(Coled)는 발광 다이오드(LED)의 두 전극에 연결된 커패시터로 실시예에 따라서는 포함되지 않을 수도 있다.
도 27에서는 하나의 화소(PX)가 7개의 트랜지스터(T1 내지 T7), 3개의 커패시터(유지 커패시터(Cst), 홀드 커패시터(Chold), 다이오드 커패시터(Coled))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 도 29 내지 도 33에서 다양한 변형 실시예에 대하여 살펴본다.
이상에서는 도 27을 통하여 일 실시예에 따른 화소의 회로 구조를 살펴보았다.
이하에서는 도 28을 통하여 도 27의 화소에 인가되는 신호의 파형 및 그에 따른 화소의 동작을 살펴본다.
도 28은 도 27의 화소에 인가되는 신호를 보여주는 파형도이다.
도 28을 참고하면, 화소에 인가되는 신호를 구간으로 구분하면, 초기화 구간, 보상 구간, 및 기입 구간, 및 발광 구간으로 구분될 수 있다. 한편, 도 27의 실시예에 포함되는 트랜지스터는 모두 n형 트랜지스터로 형성되므로, 고전압이 게이트 온 전압이며, 저전압이 게이트 오프 전압일 수 있다.
먼저, 발광 구간은 발광 다이오드(LED)가 빛을 방출하는 구간으로 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(고 레벨의 전압)이 인가되어 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온된다. 제5 트랜지스터(T5)가 턴 온 되어 구동 트랜지스터(T1)로 구동 전압(ELVDD)이 전달되면, 구동 트랜지스터(T1)의 게이트 전극의 전압에 따라서 출력 전류가 생성된다. 구동 트랜지스터(T1)의 출력 전류는 턴 온된 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 하는 구간이다. 도 28에서는 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(저 레벨의 전압)을 인가하는 발광 구간이 거의 도시되어 있지 않지만, 실제로는 발광 구간이 가장 긴 시간을 가진다. 다만, 발광 구간은 위와 같은 간단한 동작만을 수행하고 있어 별다른 설명을 할 것이 없어 도 28에서 간단하게 도시하였다.
발광 구간이 종료되면 초기화 구간으로 진입한다.
제1 발광 신호(EM1)가 게이트 오프 전압(저 레벨의 전압)으로 변경되면서 발광 구간은 끝이 난다. 초기화 구간은 제2 스캔 신호(GS) 및 제4 스캔 신호(EB)가 게이트 온 전압(고 레벨의 전압)으로 변경되면서 진입하며, 이 때, 제2 발광 신호(EM2)는 고레벨의 전압을 유지하고 있다.
초기화 구간에는 제2 스캔 신호(GS)에 의하여 제3 트랜지스터(T3)가 턴 온되며, 제4 스캔 신호(EB)에 의하여 제7 트랜지스터(T7)가 턴 온 되고, 제2 발광 신호(EM2)에 의하여 제6 트랜지스터(T6)가 턴 온 상태가 유지된다. 그 결과, 턴 온 된 제3 트랜지스터(T3)에 의하여 구동 트랜지스터(T1)의 제2 전극이 제1 노드에 연결되며, 제7 트랜지스터(T7)에 의하여 발광 다이오드(LED)의 일 전극에 초기화 전압(Vaint)이 인가된다. 이 때, 제6 트랜지스터(T6)에 의하여 구동 트랜지스터(T1)의 제2 전극이 발광 다이오드(LED)의 일 전극과 연결되므로, 제7 트랜지스터(T7)를 통하여 전달되는 초기화 전압(Vaint)이 제6 트랜지스터(T6) 및 제3 트랜지스터(T3)를 지나 제1 노드에 전달된다. 유지 커패시터(Cst)의 제1 전극의 전압 및 홀드 커패시터(Chold)의 제2 전극은 초기화 전압(Vaint)으로 초기화 된다.
초기화 구간이 종료되면 보상 구간으로 진입한다.
제1 발광 신호(EM1)가 다시 게이트 온 전압으로 변경되고, 제2 발광 신호(EM2)는 게이트 오프 전압으로 변경되면서 초기화 구간은 끝이 나고 보상 구간으로 진입한다. 이 때, 제3 스캔 신호(GI)가 게이트 온 전압(고 레벨의 전압)으로 변경되며, 제2 스캔 신호(GS) 및 제4 스캔 신호(EB)는 게이트 온 전압을 유지하고 있다. 그 결과 제5 트랜지스터(T5)가 다시 턴 온되며, 제6 트랜지스터(T6)는 턴 오프 되고, 또한, 제4 트랜지스터(T4)도 턴 온된다. 이 때, 제3 트랜지스터(T3) 및 제7 트랜지스터(T7)는 턴 온 상태가 유지되고 있다.
턴 온된 제4 트랜지스터(T4)에 의하여 구동 트랜지스터(T1)의 게이트 전극의 전압이 제2 초기화 전압(Vint)으로 되며, 제2 초기화 전압(Vint)은 구동 트랜지스터(T1)가 턴 온되도록 하는 전압일 수 있다. 또한, 턴 온된 제5 트랜지스터(T5)에 의하여 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 제1 전극으로 전달된 후 턴 온된 구동 트랜지스터(T1)를 지나 구동 트랜지스터(T1)의 제2 전극으로 출력된다. 이 때, 제3 트랜지스터(T3)도 턴 온되어 있으므로, 유지 커패시터(Cst)의 제1 전극의 전압이 증가된다. 유지 커패시터(Cst)의 제1 전극의 전압이 증가되다가 구동 트랜지스터(T1)의 게이트 전극의 전압(즉, 제2 초기화 전압(Vint))보다 문턱 전압(Vth)만큼 낮을 때 구동 트랜지스터(T1)는 턴 오프되며, 그 때의 전압이 유지 커패시터(Cst)의 제1 전극에 저장된다. 그러므로, 유지 커패시터(Cst)의 제1 전극의 전압(즉, 제1 노드의 전압)은 제2 초기화 전압(Vint))에서 문턱 전압(Vth)을 뺀 전압값을 가질 수 있다.
보상 구간에서는 제7 트랜지스터(T7)는 턴 온 상태를 유지하므로, 발광 다이오드(LED)의 일 전극의 전압이 계속 초기화 전압(Vaint)으로 유지되고 있다.
보상 구간이 종료되면 기입 구간으로 진입한다.
제2 스캔 신호(GS), 제3 스캔 신호(GI), 및 제4 스캔 신호(EB)가 게이트 오프 전압으로 변경되면서 보상 구간이 종료하고 기입 구간으로 진입한다. 그 후, 제1 스캔 신호(GW)가 게이트 온 전압(고 레벨의 전압)으로 변경되어 제2 트랜지스터(T2)가 턴 온되고, 데이터 전압(Vdata)이 제1 노드로 전달된다.
데이터 전압(Vdata)에 의하여 제1 노드의 전압이 변경된 전압 값은 Vdata - (Vaint-Vth)으로 변경될 수 있으며, 유지 커패시터(Cst)의 제2 전극의 전압도 최대로 Vdata - (Vaint-Vth)값만큼 변경될 수 있다. 그 결과, 유지 커패시터(Cst)의 제2 전극의 전압값은 Vdata + Vth의 값을 가질 수 있으며, 이 값은 구동 트랜지스터(T1)의 게이트 전극의 전압값일 수 있다. 구동 트랜지스터(T1)의 게이트 전극의 전압값 중 Vth는 구동 트랜지스터(T1)를 턴 온 시키는 데 사용되며, 구동 트랜지스터(T1)마다 문턱 전압이 다르더라도 보상된다. 구동 트랜지스터(T1)의 게이트 전극의 전압값 중 남아 있는 값인 데이터 전압(Vdata)만이 구동 트랜지스터(T1)가 출력 전류를 생성하는데 그대로 사용된다.
이 때, 제5 트랜지스터(T5)는 턴 온되어 구동 전압(ELVDD)이 구동 트랜지스터(T1)로 전달되고 있으므로, 구동 트랜지스터(T1)가 출력 전류를 생성할 수 있지만, 제6 트랜지스터(T6)가 턴 오프되어 있어 발광 다이오드(LED)로는 전달되지 않는다.
그러므로, 발광 구간으로 진입하기 위하여 제2 발광 신호(EM2)를 게이트 온 전압(고 레벨의 전압)이 인가하여 제6 트랜지스터(T6)도 턴 온시켜 구동 트랜지스터(T1)의 출력 전류가 되면, 구동 트랜지스터(T1) 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 한다.
한편, 실시예에 따라서는 기입 구간 동안 제1 발광 신호(EM1)를 게이트 오프 전압(저 레벨의 전압)으로 변경하였다가 발광 구간에는 다시 제1 발광 신호(EM1)를 게이트 온 전압(고 레벨의 전압)으로 변경시킬 수도 있다.
이하에서는 도 29 및 도 30을 통하여 도 27 및 도 28의 실시예의 변형 실시예를 살펴본다.
도 29는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이고, 도 30은 도 29의 화소에 인가되는 신호를 보여주는 파형도이다.
도 29의 실시예에 따른 화소는 도 27의 화소에 비하여 제8 트랜지스터(T8)를 더 포함하는 차이가 있다.
도 29에서 제8 트랜지스터(T8)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가질 수 있다. 제8 트랜지스터(T8)는 구동 트랜지스터(T1)의 제1 전극에 바이어스 전압(Vp)을 전달하는 역할을 한다. 이하에서 제8 트랜지스터(T8)는 바이어스 트랜지스터라고도 한다. 제8 트랜지스터(T8)의 게이트 전극은 제5 스캔선(158)에 연결되어 제5 스캔 신호(EB2)를 전달받으며, 제8 트랜지스터(T8)의 제1 전극은 바이어스 전압(Vp)을 전달받고, 제8 트랜지스터(T8)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극 및 제5 트랜지스터(T5)의 제2 전극에 연결되어 있다.
제8 트랜지스터(T8)가 턴 온되어 구동 트랜지스터(T1)의 제1 전극에 바이어스 전압(Vp)으로 변경되도록 하여 구동 트랜지스터(T1)의 제1 전극의 전압이 바이어스 전압(Vp)으로 유지되도록 하여 구동 트랜지스터(T1)의 각 단자의 전압 관계가 변경되지 않도록 하고 구동 트랜지스터(T1)가 일정한 출력 전류를 생성하도록 할 수 있다. 특히, 저 주파수 구동을 하는 경우에는 제2 트랜지스터(T2)를 통하여 입력되는 한 번의 데이터 전압(Vdata)을 이용하여 구동 트랜지스터(T1)가 장시간 출력 전류를 생성해야 하는데, 시간이 갈수록 구동 트랜지스터(T1)의 각 단자의 전압 관계가 변경되면서 출력 전류가 변경되는 문제가 발생할 수 있다. 하지만, 주기적으로 바이어스 전압(Vp)을 인가하여 구동 트랜지스터(T1)의 전압 관계가 변경되지 않도록 하고 출력 전류를 일정하도록 한다.
바이어스 전압(Vp)은 일정한 전압 레벨을 가질 수 있으며, 구동 전압(ELVDD)에 준하는 레벨의 전압일 수 있고, 발광 표시 장치의 특징에 따라서 각 장치 별로 서로 다른 전압으로 세팅될 수 있다.
도 30을 도 28과 비교하면, 제5 스캔 신호(EB2)만이 더 추가되어 있음을 확인할 수 있다. 제5 스캔 신호(EB2)는 보상 구간에만 게이트 온 전압(고전압)을 인가하여 제8 트랜지스터(T8)가 턴 온되도록 하며, 보상 구간 동안 제8 트랜지스터(T8)를 통하여 구동 트랜지스터(T1)의 제1 전극의 전압이 바이어스 전압(Vp)으로 변경될 수 있다.
실시예에 따라서는 보상 구간에 제5 스캔 신호(EB2)가 게이토 온 전압(고전압)을 인가할 때, 제1 발광 신호(EM1)를 게이트 오프 전압(저 레벨의 전압)으로 인가하여 제5 트랜지스터(T5)가 보상 구간 동안 턴 오프 상태를 가지도록 할 수 있다.
그 외 전체적인 동작은 도 27 및 도 28의 실시예와 동일할 수 있다.
이하에서는 도 31 및 도 32를 통하여 도 27의 실시예의 변형 실시예를 살펴본다.
도 31 및 도 32는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 31의 실시예에 따른 화소는 도 29의 화소에 추가적으로 제9 트랜지스터(T9)를 더 포함하는 것으로, 도 27의 화소에 비해서는 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)를 더 포함한다. 한편, 도 31의 실시예에서는 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 도 29와 같이 각각 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)를 인가 받는 실시예입니다만, 실시예에 따라서는 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 동일한 발광 제어선에 연결되어 동일한 발광 신호에 의하여 제어될 수도 있다.
도 31의 실시예에서 제9 트랜지스터(T9)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가질 수 있다. 제9 트랜지스터(T9)는 구동 트랜지스터(T1)의 제2 전극에 제2 바이어스 전압(Vp2)을 전달하는 역할을 한다. 이하에서 제9 트랜지스터(T9)는 제2 바이어스 트랜지스터라고도 한다. 제9 트랜지스터(T9)의 게이트 전극은 제6 스캔선(159)에 연결되어 제6 스캔 신호(EB3)를 전달받으며, 제9 트랜지스터(T9)의 제1 전극은 제2 바이어스 전압(Vp2)을 전달받고, 제9 트랜지스터(T9)의 제2 전극은 구동 트랜지스터(T1)의 제2 전극 및 제6 트랜지스터(T5)의 제1 전극에 연결되어 있다.
제9 트랜지스터(T9)가 턴 온되어 구동 트랜지스터(T1)의 제2 전극의 전압이 제2 바이어스 전압(Vp2)으로 변경되도록 하여 구동 트랜지스터(T1)의 제2 전극의 전압을 초기화시키는 역할을 할 수 있다. 제9 트랜지스터(T9)가 턴 온되는 타이밍은 다양할 수 있으며, 특히, 저 주파수 구동을 하는 경우에 제8 트랜지스터(T8)와 함께 턴 온되어 제2 트랜지스터(T2)를 통하여 입력되는 한 번의 데이터 전압(Vdata)을 이용하여 구동 트랜지스터(T1)가 장시간 출력 전류를 생성할 수 있도록 할 수 있다.
한편, 도 32의 실시예에 따른 화소는 도 27의 화소와 비교할 때, 구동 트랜지스터(T1)가 구동 트랜지스터(T1)의 제2 전극과 연결되는 추가 게이트 전극을 더 포함하는 구조를 가지는 실시예이다. 이 때, 구동 트랜지스터(T1)의 채널(1132)과 중첩하는 추가 게이트 전극이 더 형성되며, 추가 게이트 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되는 구조를 가질 수 있다.
도 32의 실시예에 따른 화소는 도 27의 화소와 인가되는 신호가 동일하므로 도 32의 화소에 인가되는 파형도는 도 28과 동일할 수 있으며, 도 27의 화소와 동일한 동작을 할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
LED: 발광 다이오드 Cst: 유지 커패시터
T1, T2, T3, T4, T5, T6, T7, T8, T9: 트랜지스터
Chold: 홀드 커패시터 Coled: 다이오드 커패시터
171: 데이터선 172, 172-1: 구동 전압선
127: 기준 전압선 128: 초기화 전압선
129: 제2 초기화 전압선 151: 제1 스캔선
152: 제2 스캔선 153: 제3 스캔선
155: 제1 발광 제어선 156: 제2 발광 제어선
157: 제4 스캔선 158: 제5 스캔선
159: 제6 스캔선 110: 기판
1131, 1132, 1133, 1134, 1135, 1136: 제1 반도체층
1151: 구동 트랜지스터의 게이트 전극
1152, 1252: 오프닝 1153: 제1 유지 전극
1253: 홀드 커패시터의 제2 전극 3300, 3400, 3700: 산화물 반도체층
152a: 하부 제2 스캔선 153a, 157a: 하부 실딩부
155a: 제5 트랜지스터의 게이트 전극
172e: 확장부 ACM1, ACM2: 다이오드 연결 부재
SD13, SD14, SD155, SD2, SD3, SD4, SD44, SD5, SD67: 연결 부재
141, 142, 143: 게이트 절연막 161, 162: 층간 절연막
181, 182, 183: 유기막 380: 화소 정의막
385: 스페이서 400: 봉지층
EML: 발광층 FL: 기능층

Claims (20)

  1. 발광 다이오드;
    상기 발광 다이오드로 전달하는 출력 전류를 생성하며, 게이트 전극, 제1 전극 및 제2 전극을 포함하며, p형 트랜지스터인 구동 트랜지스터;
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, p형 트랜지스터인 제2 트랜지스터;
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제3 트랜지스터;
    제1 전극 및 제2 전극을 포함하는 유지 커패시터; 및
    제1 전극 및 제2 전극을 포함하는 홀드 커패시터를 포함하며,
    상기 제3 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극과 연결되며,
    상기 제2 트랜지스터의 상기 제1 전극은 데이터 전압을 전달받으며,
    상기 제2 트랜지스터의 상기 제2 전극은 상기 제3 트랜지스터의 상기 제1 전극, 상기 유지 커패시터의 상기 제1 전극, 상기 홀드 커패시터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  2. 제1항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제4 트랜지스터; 및
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, p형 트랜지스터인 제5 트랜지스터를 더 포함하며,
    상기 제4 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 게이트 전극, 상기 유지 커패시터의 상기 제2 전극과 연결되어 있으며,
    상기 제5 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극 및 상기 제3 트랜지스터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  3. 제2항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, p형 트랜지스터인 제6 트랜지스터를 더 포함하며,
    상기 제6 트랜지스터의 상기 제1 전극은 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  4. 제2항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하는 제7 트랜지스터를 더 포함하며,
    상기 제7 트랜지스터의 상기 제2 전극은 상기 발광 다이오드의 일 전극과 연결되어 있는 발광 표시 장치.
  5. 제4항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하는 제8 트랜지스터를 더 포함하며,
    상기 제8 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극 및 상기 제3 트랜지스터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  6. 제4항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하는 제9 트랜지스터를 더 포함하며,
    상기 제9 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  7. 제1항에서,
    상기 구동 트랜지스터는 추가 게이트 전극을 더 포함하며, 상기 구동 트랜지스터의 상기 추가 게이트 전극은 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 발광 표시 장치.
  8. 발광 다이오드;
    상기 발광 다이오드로 전달하는 출력 전류를 생성하며, 게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 구동 트랜지스터;
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제2 트랜지스터;
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제3 트랜지스터;
    제1 전극 및 제2 전극을 포함하는 유지 커패시터; 및
    제1 전극 및 제2 전극을 포함하는 홀드 커패시터를 포함하며,
    상기 제3 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제2 전극과 연결되며,
    상기 제2 트랜지스터의 상기 제1 전극은 데이터 전압을 전달받으며,
    상기 제2 트랜지스터의 상기 제2 전극은 상기 제3 트랜지스터의 상기 제1 전극, 상기 유지 커패시터의 상기 제1 전극, 상기 홀드 커패시터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  9. 제8항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제4 트랜지스터를 더 포함하며,
    상기 제4 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 게이트 전극, 상기 유지 커패시터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  10. 제9항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제5 트랜지스터; 및
    게이트 전극, 제1 전극 및 제2 전극을 포함하며, n형 트랜지스터인 제6 트랜지스터를 더 포함하며,
    상기 제5 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있으며,
    상기 제6 트랜지스터의 상기 제1 전극은 상기 구동 트랜지스터의 상기 제2 전극 및 상기 제3 트랜지스터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  11. 제10항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하는 제7 트랜지스터를 더 포함하며,
    상기 제7 트랜지스터의 상기 제2 전극은 상기 발광 다이오드의 일 전극과 연결되어 있는 발광 표시 장치.
  12. 제10항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하는 제8 트랜지스터를 더 포함하며,
    상기 제8 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 발광 표시 장치.
  13. 제10항에서,
    게이트 전극, 제1 전극 및 제2 전극을 포함하는 제9 트랜지스터를 더 포함하며,
    상기 제9 트랜지스터의 상기 제2 전극은 상기 구동 트랜지스터의 상기 제2 전극 및 상기 제3 트랜지스터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  14. 제8항에서,
    상기 구동 트랜지스터는 추가 게이트 전극을 더 포함하며, 상기 구동 트랜지스터의 상기 추가 게이트 전극은 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 발광 표시 장치.
  15. 기판;
    상기 기판 위에 위치하며, 구동 트랜지스터의 반도체를 포함하는 제1 부분 및 상기 제1 부분과 떨어져 위치하며, 제2 트랜지스터의 반도체를 포함하는 제2 부분을 포함하는 제1 반도체층;
    상기 제1 반도체층 위에 위치하는 제1 게이트 절연막;
    상기 제1 게이트 절연막 위에 위치하며, 상기 구동 트랜지스터의 게이트 전극, 및 상기 제2 트랜지스터의 게이트 전극을 포함하는 제1 게이트 도전층;
    상기 제1 게이트 도전층 위에 위치하는 제2 게이트 절연막;
    상기 제2 게이트 절연막 위에 위치하며, 상기 구동 트랜지스터의 상기 게이트 전극과 중첩하는 제1 유지 전극, 및 확장부를 포함하는 구동 전압선을 포함하는 제2 게이트 도전층;
    상기 제2 게이트 도전층 위에 위치하는 제1 층간 절연막;
    상기 제1 층간 절연막 위에 위치하며, 제3 트랜지스터의 반도체 및 상기 구동 전압선의 상기 확장부와 중첩하는 홀드 커패시터의 제2 전극을 포함하는 제2 반도체층;
    상기 제2 반도체층 위에 위치하는 제3 게이트 절연막;
    상기 제3 게이트 절연막 위에 위치하며, 상기 제3 트랜지스터의 게이트 전극을 포함하는 제3 게이트 도전층;
    상기 제3 게이트 도전층 위에 위치하는 제2 층간 절연막; 및
    상기 제2 층간 절연막 위에 위치하며, 제1 노드 연결 부재 및 반도체층 연결 부재를 포함하는 제1 데이터 도전층을 포함하며,
    상기 제1 반도체층의 제1 부분의 일단과 상기 제2 반도체층의 일단은 상기 반도체층 연결 부재로 연결되어 있으며,
    상기 제2 반도체층의 타단과 상기 제1 반도체층의 제2 부분의 일단은 상기 제1 노드 연결 부재로 연결되어 있는 발광 표시 장치.
  16. 제15항에서,
    상기 제1 노드 연결 부재는 상기 제1 유지 전극 및 상기 홀드 커패시터의 상기 제2 전극과도 연결되어 있는 발광 표시 장치.
  17. 제16항에서,
    상기 제2 반도체층은 제4 트랜지스터의 반도체를 더 포함하고,
    상기 제3 게이트 도전층은 상기 제4 트랜지스터의 게이트 전극을 더 포함하며,
    상기 제1 유지 전극은 오프닝을 가지며, 상기 제1 유지 전극의 상기 오프닝을 통하여 상기 구동 트랜지스터의 상기 게이트 전극이 상기 제4 트랜지스터의 상기 반도체와 연결되어 있는 발광 표시 장치.
  18. 제17항에서,
    상기 제1 반도체층의 상기 제1 부분은 제5 트랜지스터의 반도체, 및 제6 트랜지스터의 반도체를 더 포함하며,
    상기 제1 게이트 도전층은 상기 제5 트랜지스터의 게이트 전극, 및 상기 제6 트랜지스터의 게이트 전극을 더 포함하고,
    상기 제1 데이터 도전층은 구동 전압 연결 부재를 더 포함하며,
    상기 홀드 커패시터의 상기 제2 전극은 오프닝을 가지며, 상기 홀드 커패시터의 상기 제2 전극의 상기 오프닝을 통하여 상기 구동 전압선의 상기 확장부가 상기 제5 트랜지스터의 상기 반도체와 상기 구동 전압 연결 부재를 통하여 연결되어 있는 발광 표시 장치.
  19. 제18항에서,
    상기 제2 반도체층은 제7 트랜지스터의 반도체를 더 포함하고,
    상기 제3 게이트 도전층은 상기 제7 트랜지스터의 게이트 전극을 더 포함하며,
    상기 제7 트랜지스터의 상기 반도체는 상기 제6 트랜지스터의 상기 반도체와 연결되어 있는 발광 표시 장치.
  20. 제18항에서,
    상기 제1 데이터 도전층 위에 위치하는 제1 유기막; 및
    상기 제1 유기막 위에 위치하며, 세로 구동 전압선 및 데이터선을 포함하는 제2 데이터 도전층을 더 포함하며,
    상기 세로 구동 전압선은 상기 구동 전압 연결 부재와 연결되어 있으며,
    상기 데이터선은 상기 제2 트랜지스터의 상기 반도체와 연결되어 있는 발광 표시 장치.
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