KR20240055950A - 발광 표시 장치 - Google Patents
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Abstract
실시예들에 따르면, 발광 표시 장치는 애노드를 포함하는 발광 다이오드; 구동 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 구동 트랜지스터; 상기 구동 게이트 전극과 연결되어 있는 제1 유지 전극, 및 제2 유지 전극을 포함하는 유지 커패시터; 게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 홀드 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 홀드 전극을 포함하는 제3 트랜지스터; 제1 구동 전압선과 연결되어 있는 제1 전극 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 홀드 커패시터; 및 게이트 전극, 상기 제1 구동 전압선과 연결되어 있는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제9 트랜지스터를 포함하며, 상기 제2 유지 전극과 상기 제2 홀드 전극은 일체로 형성되어 있고, 상기 구동 게이트 전극과 상기 제1 유지 전극은 일체로 형성되며, 상기 구동 게이트 전극, 상기 제2 유지 전극, 및 상기 제1 홀드 전극은 평면상 중첩한다.
Description
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 추가 커패시턴스를 형성하여 표시 품질을 향상시킨 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치와 같은 발광 표시 장치는 플렉서블 기판을 사용하여 표시 장치가 휘거나 접힐 수 있는 구조를 가질 수 있다.
실시예들은 고 주파수 구동(고속 구동)이 가능하며, 고 주파수 구동시 크로스토크를 제거하거나 소비 전력을 감소시키기 위한 것이다.
실시예들은 패널 중 위치마다 구동 전압이 일정하지 않더라도 구동 전압의 차이에 무관하게 표시가 일정하도록 하기 위한 것이다. 실시예들은 표시 품질이 향상되도록 하기 위한 것이다.
또한, 고 해상도 또는 고 인치당 화소수를 가지는 발광 표시 장치를 제공하기 위한 것이다.
실시예들은 저 주파수 구동(저속 구동)이 가능하며, 저 주파수 구동시 고계조에서 발생할 수 있는 휘도차이를 줄이기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 애노드를 포함하는 발광 다이오드; 구동 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 구동 트랜지스터; 상기 구동 게이트 전극과 연결되어 있는 제1 유지 전극, 및 제2 유지 전극을 포함하는 유지 커패시터; 게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 홀드 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 홀드 전극을 포함하는 제3 트랜지스터; 제1 구동 전압선과 연결되어 있는 제1 전극 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 홀드 커패시터; 및 게이트 전극, 상기 제1 구동 전압선과 연결되어 있는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제9 트랜지스터를 포함하며, 상기 제2 유지 전극과 상기 제2 홀드 전극은 일체로 형성되어 있고, 상기 구동 게이트 전극과 상기 제1 유지 전극은 일체로 형성되며, 상기 구동 게이트 전극, 상기 제2 유지 전극, 및 상기 제1 홀드 전극은 평면상 중첩한다.
상기 제2 유지 전극은 상기 구동 게이트 전극과 중첩하는 오프닝을 포함하고, 상기 제1 홀드 전극은 상기 제2 유지 전극과 중첩하는 제1 오프닝 및 상기 제2 유지 전극의 상기 오프닝과 중첩하는 제2 오프닝을 포함할 수 있다.
게이트 전극, 제1 초기화 전압선과 연결되어 있는 제1 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터를 더 포함할 수 있다.
게이트 전극, 기준 전압선과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터를 더 포함할 수 있다.
상기 제1 홀드 전극의 상기 제1 오프닝을 통하여 상기 제2 유지 전극과 상기 제2 트랜지스터의 상기 제2 전극 및 상기 제5 트랜지스터의 상기 제2 전극을 연결하는 제1 연결 부재; 및 상기 제1 홀드 전극의 상기 제2 오프닝 및 상기 제2 유지 전극의 상기 오프닝을 통하여 상기 구동 게이트 전극과 상기 제3 트랜지스터의 상기 제2 전극 및 상기 제4 트랜지스터의 상기 제2 전극을 연결하는 제2 연결 부재를 더 포함할 수 있다.
게이트 전극, 상기 제2 트랜지스터의 상기 제2 전극 및 상기 제5 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제10 트랜지스터; 및 게이트 전극, 상기 제3 트랜지스터의 상기 제2 전극 및 상기 제4 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제11 트랜지스터를 더 포함할 수 있다.
상기 구동 트랜지스터; 상기 제2 트랜지스터; 상기 제3 트랜지스터; 상기 제4 트랜지스터; 상기 제5 트랜지스터; 및 상기 제9 트랜지스터는 p형 트랜지스터이며, 상기 제10 트랜지스터 및 상기 제11 트랜지스터는 n형 트랜지스터일 수 있다.
상기 구동 트랜지스터와 중첩하는 중첩 전극; 상기 제10 트랜지스터와 중첩하는 제1 보조 전극; 및 상기 제11 트랜지스터와 중첩하는 제2 보조 전극을 더 포함할 수 있다.
상기 제10 트랜지스터의 상기 게이트 전극과 상기 제11 트랜지스터의 상기 게이트 전극은 전기적으로 연결될 수 있다.
게이트 전극, 바이어스 전압선과 연결되어 있는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 상기 애노드와 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
게이트 전극, 상기 제1 초기화 전압선 또는 제2 초기화 전압선과 연결되어 있는 제1 전극, 및 상기 애노드와 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
실시예에 따른 발광 표시 장치는 애노드를 포함하는 발광 다이오드; 구동 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 구동 트랜지스터; 상기 구동 게이트 전극과 연결되어 있는 제1 유지 전극, 및 제2 유지 전극을 포함하는 유지 커패시터; 게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 홀드 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 홀드 전극을 포함하는 제3 트랜지스터; 제1 구동 전압선과 연결되어 있는 제1 전극 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 홀드 커패시터; 및 게이트 전극, 상기 제1 구동 전압선과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터를 포함하며, 상기 제2 유지 전극과 상기 제2 홀드 전극은 일체로 형성되어 있고, 상기 구동 게이트 전극과 상기 제1 유지 전극은 일체로 형성되며, 상기 구동 게이트 전극, 상기 제2 유지 전극, 및 상기 제1 홀드 전극은 평면상 중첩한다.
상기 제2 유지 전극은 상기 구동 게이트 전극과 중첩하는 오프닝을 포함하고, 상기 제1 홀드 전극은 상기 제2 유지 전극의 상기 오프닝보다 큰 면적을 가지는 오프닝을 포함하며, 상기 제1 홀드 전극의 상기 오프닝은 상기 제2 유지 전극과 중첩하는 부분과 상기 구동 게이트 전극의 상기 오프닝과 중첩하는 부분을 포함할 수 있다.
게이트 전극, 제1 초기화 전압선과 연결되어 있는 제1 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터를 더 포함할 수 있다.
상기 제1 홀드 전극의 상기 오프닝을 통하여 상기 제2 유지 전극과 상기 제2 트랜지스터의 상기 제2 전극 및 상기 제5 트랜지스터의 상기 제2 전극을 연결하는 제1 연결 부재; 및 상기 제1 홀드 전극의 상기 오프닝 및 상기 제2 유지 전극의 상기 오프닝을 통하여 상기 구동 게이트 전극과 상기 제3 트랜지스터의 상기 제2 전극 및 상기 제4 트랜지스터의 상기 제2 전극을 연결하는 제2 연결 부재를 더 포함할 수 있다.
게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 상기 애노드와 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
게이트 전극, 상기 제1 초기화 전압선 또는 제2 초기화 전압선과 연결되어 있는 제1 전극, 및 상기 애노드와 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
상기 구동 트랜지스터와 중첩하는 제1 중첩 전극; 상기 제2 트랜지스터와 중첩하는 제2 중첩 전극; 상기 제3 트랜지스터 또는 상기 제4 트랜지스터와 중첩하는 제3 중첩 전극; 및 상기 제5 트랜지스터와 중첩하는 제4 중첩 전극을 더 포함할 수 있다.
상기 제1 중첩 전극, 상기 제2 중첩 전극, 상기 제3 중첩 전극 및 상기 제4 중첩 전극은 서로 연결될 수 있다.
실시예들에 따르면, 화소에 추가 커패시터를 더 형성하고, 평면상 두 커패시터가 중첩하도록 형성하여, 목표 커패시턴스 값을 가지기 위하여 화소의 면적을 키우지 않아도 되므로 상대적으로 작은 면적의 화소를 형성할 수 있어 고 해상도 또는 고 인치당 화소수를 가지는 발광 표시 장치를 제조할 수 있다.
화소에 추가 커패시터를 더 형성하여 구동 트랜지스터의 게이트 전극의 전압을 유지시켜 저 주파수 구동(저속 구동)시 고계조에서 발생할 수 있는 휘도차이를 줄일 수 있으며, 고 주파수 구동(고속 구동)시 크로스토크를 제거하거나 소비 전력을 감소시킬 수 있다.
화소에 바이어스 전압을 인가하는 트랜지스터를 포함하도록 하여 저 주파수 구동(저속 구동)이 가능할 수 있다.
화소가 구동 트랜지스터의 문턱 전압을 보상하는 보상 구간과 데이터 전압을 기입하는 기입 구간을 분리하여 보상 시간이 부족하지 않도록 하여 고속 구동이 가능할 수 있으며, 기입 구간에 기입되는 전압이 구동 전압의 영향을 줄여 구동 전압의 위치에 따라 다르더라도 일정한 휘도를 표시할 수 있도록 할 수 있다.
이상과 같은 효과 중 적어도 하나로 인하여 발광 표시 장치의 표시 품질이 향상될 수 있다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 2 내지 도 10은 일 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 11은 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 12는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 13 내지 도 27은 또 다른 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 28은 또 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 29는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 30 내지 도 41은 또 다른 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 42는 또 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 2 내지 도 10은 일 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 11은 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 12는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 13 내지 도 27은 또 다른 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 28은 또 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 29는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 30 내지 도 41은 또 다른 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 42는 또 다른 실시예에 따른 발광 표시 장치의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
또한, 명세서 전체에서, 배선, 층, 막, 영역, 판, 구성 요소 등의 부분이 "제1 방향 또는 제2 방향으로 연장된다"라고 할 때, 이는 해당 방향으로 곧게 뻗은 직선 형상만을 의미하는 것이 아니고, 제1 방향 또는 제2 방향을 따라 전반적으로 연장되는 구조로, 일 부분에서 꺾이거나, 지그재그 구조를 가지거나, 곡선 구조를 포함하면서 연장되는 구조도 포함한다.
또한, 명세서에서 설명된 표시 장치, 표시 패널 등이 포함된 전자 기기(예를 들면, 휴대폰, TV, 모니터, 노트북 컴퓨터, 등)나 명세서에서 설명된 제조 방법에 의하여 제조된 표시 장치, 표시 패널 등이 포함된 전자 기기도 본 명세서의 권리 범위에서 배제되지 않는다.
이하에서는 도 1을 통하여 일 실시예에 따른 발광 표시 장치 중 하나의 화소의 회로 구조를 살펴본다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 1을 참조하면, 하나의 화소는 발광 다이오드(LED)와 이를 구동하는 화소 회로부를 포함하며, 화소 회로부는 행렬 형태로 배열되어 있다. 화소 회로부는 도 1에서 발광 다이오드(LED)를 제외한 다른 소자를 모두 포함하며, 도 1의 실시예에 따른 화소의 화소 회로부는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 유지 커패시터(Cst, storage capacitor), 및 홀드 커패시터(Chold)를 포함한다.
또한, 화소 회로부에는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 제3 스캔 신호(GI)가 인가되는 제3 스캔선(163), 발광 신호(EM1, EM2)가 인가되는 발광 신호선(164, 165), 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166), 및 데이터 전압(VDATA)이 인가되는 데이터선(171)에 연결될 수 있다. 또한, 화소는 구동 전압(ELVDD; 이하 제1 구동 전압이라고도 함)이 인가되는 제1 구동 전압선(172), 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함)이 인가되는 제2 구동 전압선(179), 제1 초기화 전압(VINT)이 인가되는 제1 초기화 전압선(173), 기준 전압(VREF)이 인가되는 기준 전압선(174), 및 바이어스 전압(Vbias)이 인가되는 바이어스 전압선(176)과도 연결될 수 있다.
화소에 포함되는 각 소자(트랜지스터, 커패시터, 발광 다이오드)를 중심으로 화소의 구조를 살펴보면 아래와 같다.
구동 트랜지스터(T1; 이하 제1 트랜지스터라고도 함)는 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 게이트 전극(이하 구동 게이트 전극이라고도 함), 제9 트랜지스터(T9)를 통하여 구동 전압선(172)에 연결되어 있는 제1 전극(입력측 전극) 및 구동 게이트 전극의 전압에 따라서 전류를 출력하는 제2 전극(출력측 전극)을 포함한다.
구동 트랜지스터(T1)의 구동 게이트 전극은 제3 트랜지스터(T3)의 제2 전극(출력측 전극) 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있다. 여기서, 유지 커패시터(Cst)의 제1 전극, 구동 게이트 전극, 및 제3 트랜지스터(T3)의 제2 전극이 연결되어 있는 노드는 게이트 노드(G_node)라고 한다. 구동 트랜지스터(T1)의 제1 전극은 제9 트랜지스터(T9)의 제2 전극(출력측 전극) 및 제8 트랜지스터(T8)의 제2 전극(출력측 전극)과 연결되어 구동 전압(ELVDD) 및/또는 바이어스 전압(Vbias)을 인가받으며, 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극(입력측 전극)과 연결되어 있다. 구동 트랜지스터(T1)의 출력 전류는 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 한다. 구동 트랜지스터(T1)의 출력 전류의 크기에 따라서 발광 다이오드(LED)가 방출하는 빛의 휘도가 정해진다. 한편, 구동 트랜지스터(T1)는 구동 트랜지스터의 반도체(예를 들어 다결정 반도체)의 적어도 일부(예를 들어 채널)와 중첩하는 중첩 전극(BML)을 더 포함할 수 있다.
제2 트랜지스터(T2; 이하 데이터 입력 트랜지스터라고도 함)는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)과 연결되어 있는 게이트 전극, 데이터 전압(VDATA)이 인가되는 데이터선(171)과 연결되어 있는 제1 전극(입력측 전극) 및 제5 트랜지스터(T5)의 제2 전극, 유지 커패시터(Cst)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극에 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 여기서, 유지 커패시터(Cst)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극이 연결되어 있는 노드는 데이터 전압(VDATA)이 전달되는 노드이므로 이하 데이터 노드(D_node)라고도 한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라서 데이터 전압(VDATA)을 화소내로 입력시키며, 데이터 노드(D_node)인 유지 커패시터(Cst)의 제2 전극에 저장될 수 있도록 한다.
제3 트랜지스터(T3; 이하 제1 보상 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극 및 제6 트랜지스터(T6)의 제1 전극과 연결되어 있는 제1 전극(입력측 전극) 및 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로를 형성하여 구동 트랜지스터(T1)의 문턱 전압이 유지 커패시터(Cst)의 제1 전극에 저장되어 보상될 수 있도록 한다. 그 결과 각 화소에 포함되어 있는 구동 트랜지스터(T1)의 문턱 전압이 다르더라도 인가되는 데이터 전압(VDATA)에 따라 구동 트랜지스터(T1)가 일정한 출력 전류를 출력할 수 있도록 한다.
제4 트랜지스터(T4; 이하 제1 초기화 트랜지스터라고도 함)는 제3 스캔 신호(GI)가 인가되는 제3 스캔선(163)에 연결되어 있는 게이트 전극, 제1 초기화 전압(VINT)을 전달하는 제1 초기화 전압선(173)과 연결되어 있는 제1 전극, 및 제3 트랜지스터(T3)의 제2 전극, 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)을 화소 내로 전달하여 제3 트랜지스터(T3)의 제2 전극, 구동 트랜지스터(T1)의 게이트 전극, 및 유지 커패시터(Cst)의 제1 전극을 각각 제1 초기화 전압(VINT)으로 초기화하는 역할을 한다.
제5 트랜지스터(T5; 이하 데이터 노드 초기화 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)에 연결되어 있는 게이트 전극, 기준 전압(VREF)을 전달하는 기준 전압선(174)과 연결되어 있는 제1 전극 및 데이터 노드(D_node)인 제2 트랜지스터(T2)의 제2 전극, 유지 커패시터(Cst)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(T5)는 유지 커패시터(Cst)의 제2 전극, 및 홀드 커패시터(Chold)의 제2 전극을 각각 기준 전압(VREF)으로 변경시켜 초기화시키는 역할을 한다. 한편, 실시예에 따라서는 제5 트랜지스터(T5)의 제1 전극으로 기준 전압(VREF) 대신 구동 전압(ELVDD)이 인가될 수 있다.
제6 트랜지스터(T6; 이하 전류 전달 트랜지스터라고도 함)는 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165)에 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결되어 있는 제1 전극(입력측 전극) 및 발광 다이오드(LED)의 애노드 및 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제6 트랜지스터(T6)는 제2 발광 신호(EM2)에 기초하여 구동 트랜지스터(T1)의 출력 전류를 발광 다이오드(LED)로 전달하거나 차단하는 역할을 한다.
제7 트랜지스터(T7; 이하 애노드 초기화 트랜지스터라고도 함)는 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166)에 연결되어 있는 게이트 전극, 제1 초기화 전압(VINT)을 전달하는 제1 초기화 전압선(173)과 연결되어 있는 제1 전극 및 발광 다이오드(LED)의 애노드 및 제6 트랜지스터(T6)의 제2 전극에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(T7)는 제1 초기화 전압(VINT)으로 발광 다이오드(LED)의 애노드를 초기화하는 역할을 한다. 실시예에 따라서는 제7 트랜지스터(T7)가 산화물 반도체를 포함하는 산화물 트랜지스터일 수 있으며, n형 트랜지스터로 형성되어 고 레벨의 전압에 의하여 턴 온되고, 저 레벨의 전압에 의하여 턴 오프될 수 있다. 또한, 실시예에 따라서는 제7 트랜지스터(T7)의 게이트 전극이 제4 스캔선(166)이 아닌 별도의 신호선과 연결될 수 있으며, 일 예로 발광 신호(EM1, EM2)가 인가되는 발광 신호선(164, 165) 중 하나 일 수 있다.
제8 트랜지스터(T8; 이하 바이어스 트랜지스터라고도 함)는 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166)에 연결되어 있는 게이트 전극, 바이어스 전압(Vbias)을 전달하는 바이어스 전압선(176)에 연결되어 있는 제1 전극 및 구동 트랜지스터(T1)의 제1 전극 및 제9 트랜지스터(T9)의 제2 전극에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(T8)는 바이어스 전압(Vbias)을 구동 트랜지스터(T1)의 제1 전극으로 전달하여, 구동 트랜지스터(T1)의 특성이 일정하게 유지될 수 있도록 한다. 일 예로, 바이어스 전압(Vbias)이 구동 트랜지스터(T1)의 제1 전극으로 전달되면, 구동 트랜지스터(T1)가 별도의 데이터 전압(VDATA)을 전달받지 않더라도 기존에 전달받은 데이터 전압(VDATA)으로 출력 전류를 일정하게 생성할 수 있다. 이러한 동작은 고속 구동 또는 저속 구동시 구동 트랜지스터(T1)의 특성을 유지시키는 역할을 할 수 있다.
제9 트랜지스터(T9; 이하 구동 전압 전달 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 구동 전압(ELVDD)을 전달하는 제1 구동 전압선(172)과 연결되어 있는 제1 전극(입력측 전극) 및 구동 트랜지스터(T1)의 제1 전극 및 제8 트랜지스터(T8)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제9 트랜지스터(T9)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)의 제1 전극으로 전달하여 구동 트랜지스터(T1)가 전류를 생성할 수 있도록 한다.
도 1의 실시예에서 모든 트랜지스터는 다결정 반도체를 사용하여 형성되는 p형 트랜지스터로 형성될 수 있으며, 다결정 트랜지스터인 p형 트랜지스터는 저 레벨의 전압에 의하여 턴 온되고, 고 레벨의 전압에 의하여 턴 오프될 수 있다. 실시예에 따라서는 전체 또는 일부 트랜지스터가 산화물 반도체를 사용하여 형성되는 n형 트랜지스터로 형성될 수 있으며, 일 실시예에서는 제7 트랜지스터(T7)가 산화물 반도체를 포함하는 n형 트랜지스터일 수 있으며, 고 레벨의 전압에 의하여 턴 온되고, 저 레벨의 전압에 의하여 턴 오프될 수 있다.
유지 커패시터(Cst; 이하 전압 전달 커패시터 또는 제1 커패시터라고도 함)는 구동 트랜지스터(T1)의 게이트 전극 및 제3 트랜지스터(T3)의 제2 전극, 즉, 게이트 노드(G_node)에 연결되어 있는 제1 전극(이하 제1 유지 전극이라고도 함)과 제2 트랜지스터(T2)의 제2 전극, 제5 트랜지스터(T5)의 제2 전극, 및 홀드 커패시터(Chold)의 제2 전극, 즉 데이터 노드(D_node)에 연결되어 있는 제2 전극(이하 제2 유지 전극이라고도 함)을 포함한다. 유지 커패시터(Cst)는 제2 트랜지스터(T2)를 통하여 데이터 전압(VDATA)을 전달받거나, 제5 트랜지스터(T5)를 통하여 기준 전압(VREF)을 전달받아 구동 트랜지스터(T1)의 게이트 전극의 전압을 변경시키며, 전달받은 전압을 다음 전압이 전달될 때까지 유지시키는 역할을 한다. 본 실시예의 화소에서는 데이터 전압(VDATA)이 직접 구동 트랜지스터(T1)의 게이트 전극으로 전달되는 것이 아니고 유지 커패시터(Cst)를 통하여 전달된다. 이는 유지 커패시터(Cst)의 제2 전극의 전압이 갑자기 상승하는 경우 타측 전극인 제1 전극의 전압도 상승한다는 점을 이용하여 구동 트랜지스터(T1)의 게이트 전극에 데이터 전압(VDATA)을 간접적으로 전달하는 방식이다. 이러한 방식에 의하면 화소에 포함된 트랜지스터 중 적어도 하나의 트랜지스터(예를 들어, 제2 트랜지스터(T2) 등)에서 누설이 발생하더라도 구동 트랜지스터(T1)의 게이트 전극의 전압이 직접 누설되지 않아 영향이 적은 장점을 가진다. 또한, 본 실시예에서 데이터 전압(VDATA)은 구동 트랜지스터(T1)의 다른 전극을 거치지 않고 유지 커패시터(Cst)를 지나 바로 구동 트랜지스터(T1)의 게이트 전극으로 전달되어 화소의 위치에 따라서 구동 전압(ELVDD)에 차이가 있더라도 구동 전압(ELVDD)의 차이에 영향이 없이 유지 커패시터(Cst)에 저장되는 전압이 결정되는 장점도 있다.
홀드 커패시터(Chold; 이하 제2 커패시터라고도 함)는 구동 전압(ELVDD)을 인가받는 제1 전극(이하 제1 홀드 전극이라고도 함)과 유지 커패시터(Cst)의 제2 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제5 트랜지스터(T5)의 제2 전극, 즉, 데이터 노드(D_node)와 연결되어 있는 제2 전극(이하 제2 홀드 전극이라고도 함)을 포함하며, 유지 커패시터(Cst)의 제2 전극의 전압, 즉, 데이터 노드(D_node)의 전압을 일정하게 유지하는 역할을 한다. 즉, 홀드 커패시터(Chold)에 의하면, 주변 신호의 변동시에도 유지 커패시터(Cst)의 제2 전극, 즉, 데이터 노드(D_node)의 전압이 변동되지 않고 일정한 전압을 가질 수 있도록 한다.
발광 다이오드(LED)는 제6 트랜지스터(T6)의 제2 전극 및 제7 트랜지스터(T7)의 제2 전극에 연결된 애노드 및 구동 저전압(ELVSS)이 인가되는 제2 구동 전압선(179)과 연결되어 있는 캐소드를 포함한다. 발광 다이오드(LED)는 화소 회로부와 구동 저전압(ELVSS) 사이에 위치하여 화소 회로부(정확하게는 구동 트랜지스터(T1))로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 발광 다이오드(LED)는 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 애노드와 캐소드로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 발광 다이오드(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 실시예에 따라서는 추가적인 컬러 필터나 색변환층을 더 포함하여 색을 표시 특성을 향상시킬 수 있다.
도 1의 실시예에 따른 화소는, 데이터 전압(VDATA)이 구동 게이트 전극으로 전달되는 경로(이하 데이터 전압 전달 경로라고도 함)에는 한 개의 트랜지스터(제2 트랜지스터(T2))와 유지 커패시터(Cst)가 위치하고 있다. 즉, 구동 트랜지스터(T1)의 구동 게이트 전극과 제2 트랜지스터(T2)의 사이에 유지 커패시터(Cst)가 위치한다. 이 때, 데이터 전압(VDATA)은 직접 구동 트랜지스터(T1)의 구동 게이트 전극에 전달되지 않고, 유지 커패시터(Cst)의 제2 유지 전극까지 전달된다. 제2 유지 전극에 데이터 전압(VDATA)이 인가되면서 제2 유지 전극의 전압이 변경되면, 제1 유지 전극의 전압 및 구동 게이트 전극의 전압이 변경되면서 간접적으로 데이터 전압(VDATA)이 전달된다. 또한, 도 1의 실시예에 따른 화소는, 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로에 한 개의 트랜지스터(제3 트랜지스터(T3))가 형성되어 있다.
도 1의 실시예에 따른 화소는, 데이터 노드(D_node)의 전압, 즉, 화소로 입력된 데이터 전압(VDATA)을 보다 일정하게 유지시키기 위하여 유지 커패시터(Cst)외에 홀드 커패시터(Chold)를 더 포함한다. 후술하는 도 2 내지 도 11을 참고하면, 구동 트랜지스터(T1)의 구동 게이트 전극, 유지 커패시터(Cst), 및 홀드 커패시터(Chold)는 평면상 중첩하면서 형성될 수 있다.
이상에서는 화소의 회로 구조에 대하여 살펴보았다.
이하에서는 도 2 내지 도 10을 통하여 일 실시예에 따른 화소 중 화소 회로부의 평면 구조를 상세하게 살펴보며, 이와 함께 도 11을 통하여 단면 구조도 살펴본다.
먼저, 도 11을 참고하면서, 도 2 내지 도 10을 통하여 평면 구조를 중심으로 살펴보며, 이하의 도 2 내지 도 10에서는 발광 다이오드(LED)에 대해서는 도시하지 않았으며, 그 하부에 위치하는 화소 회로부의 구조를 중심으로 도시하였다.
도 2 내지 도 10은 일 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
먼저, 도 2를 참고하면, 기판(110; 도 11 참고) 위에는 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층(130)이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우, 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
실시예에 따라서는 기판(110)과 제1 반도체층(130)의 사이에 중첩 전극(도 28의 BML 참고)의 위에는 이를 덮는 버퍼층(도 28의 111 참고)이 위치할 수도 있다.
제1 반도체층(130)은 구동 트랜지스터(T1)의 채널(1131), 제1 영역(1131-1) 및 제2 영역(1131-2)을 포함한다. 또한, 제1 반도체층(130)은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터(T9)의 채널을 각각 포함하며, 각 채널의 양측에 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 제1 전극 및 제2 전극의 역할을 수행하는 부분(1132, 1133, 1134, 1135, 1136, 1137, 1138, 1139)을 포함한다.
구동 트랜지스터(T1)의 채널(1131)은 평면 상에서 역 U자 모양으로 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1131)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1131)은 S자 모양 등 다양한 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1131)의 양측에 구동 트랜지스터(T1)의 제1 영역(1131-1) 및 제2 영역(1131-2)이 위치할 수 있다. 제1 반도체층에 위치하는 제1 영역(1131-1) 및 제2 영역(1131-2)은 구동 트랜지스터(T1)의 제1 전극 및 제2 전극의 역할을 수행한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제1 영역(1131-1)으로부터 상측(제2 방향(DR2))으로 연장되어 있는 부분에 위치하며 제9 트랜지스터(T9)의 채널과 제1 전극 및 제2 전극의 역할을 수행하는 부분(1139)과 하측(제2 방향(DR2)의 반대 방향)으로 연장되어 있는 부분에 위치하며 제8 트랜지스터(T8)의 채널과 제1 전극 및 제2 전극의 역할을 수행하는 부분(1138)을 포함하는 반도체가 위치한다. 제8 트랜지스터(T8)의 반도체(1138)는 구동 트랜지스터(T1)의 제1 영역(1131-1)으로부터 상측으로 연장되다가 제1 방향(DR1)의 반대 방향으로 꺾이면서 위치한다. 제9 트랜지스터(T9)의 반도체(1139)은 구동 트랜지스터(T1)의 제1 영역(1131-1)으로부터 상측으로 연장되면서 제8 트랜지스터(T8)의 반도체(1138)을 지나 위치한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서는 상측(제2 방향(DR2))으로 연장되어 있는 부분 및 하측(제2 방향(DR2)의 반대 방향)으로 연장되는 부분이 연결되어 있다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서 하측(제2 방향(DR2)의 반대 방향)으로 연장되는 부분에는 제6 트랜지스터(T6)의 반도체(1136)가 위치하며, 이를 지나 제7 트랜지스터(T7)의 반도체(1137)가 위치한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서는 상측(제2 방향(DR2))으로 연장되어 있는 부분은 후속하는 공정을 통하여 제3 트랜지스터(T3)의 반도체(1133)와 연결될 수 있도록 돌출되어 형성되어 있다.
한편, 제1 반도체층(130)은 별도로 분리된 두 개의 반도체가 더 포함되어 있으며, 그 중 하나의 반도체는 제2 트랜지스터(T2)의 반도체(1132) 및 제5 트랜지스터(T5)의 반도체(1135)가 위치하고 있으며, 다른 하나의 반도체는 제3 트랜지스터(T3)의 반도체(1133) 및 제4 트랜지스터의 반도체(1134)가 위치하고 있다.
제2 트랜지스터(T2)의 반도체(1132) 및 제5 트랜지스터(T5)의 반도체(1135)는 제9 트랜지스터(T9)의 반도체(1139)에서 상측(제2 방향(DR2))으로 위치하고, 제3 트랜지스터(T3)의 반도체(1133) 및 제4 트랜지스터의 반도체(1134)는 구동 트랜지스터(T1)의 제2 영역(1131-2)에서는 상측(제2 방향(DR2))으로 연장된 부분에서 상측(제2 방향(DR2))으로 위치할 수 있다.
도 11을 참고하면, 구동 트랜지스터(T1)의 채널(1131), 제1 영역(1131-1) 및 제2 영역(1131-2) 등을 포함하는 제1 반도체층(130) 위에는 제1 게이트 절연막(141)이 위치할 수 있다.
제1 게이트 절연막(141)은 제1 반도체층(130) 및 기판(110) 위의 전면에 위치할 수 있다. 실시예에 따라서는 제1 게이트 절연막(141)이 제1 반도체층(130) 및 기판(110) 위의 전면에 위치하지 않고 일부 영역에만 위치할 수 있다. 예를 들면, 제1 게이트 절연막(141)이 제1 반도체층(130) 중 각 트랜지스터의 채널과는 중첩하지만, 그 양측에 위치하는 제1 영역 및 제2 영역과는 중첩하지 않는 구조를 가질 수 있다.
제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 3을 참고하면, 제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 구동 게이트 전극(1151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)뿐만 아니라, 제3 스캔 신호(GI)가 인가되는 제3 스캔선(163), 발광 신호(EM1, EM2)가 인가되는 발광 신호선(164, 165), 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166), 제2 트랜지스터(T2)의 게이트 전극(1152), 제3 트랜지스터(T3)의 게이트 전극(1153), 제5 트랜지스터(T5)의 게이트 전극(1155), 및 제8 트랜지스터(T8)의 게이트 전극(1158)을 포함할 수 있다. 여기서, 제3 스캔선(163)은 돌출부를 포함할 수 있으며, 돌출부는 제4 트랜지스터(T4)의 게이트 전극(1154)을 구성할 수 있다.
도 3을 참고하면, 구동 트랜지스터(T1)의 구동 게이트 전극(1151), 제2 트랜지스터(T2)의 게이트 전극(1152), 제3 트랜지스터(T3)의 게이트 전극(1153), 제5 트랜지스터(T5)의 게이트 전극(1155), 및 제8 트랜지스터(T8)의 게이트 전극(1158)은 각각 섬형 구조로 형성되어 있으며, 각각 제1 반도체층(130)의 반도체(1131, 1132, 1133, 1135, 1138)와 중첩하는 부분은 각 트랜지스터(T1, T2, T3, T5, T8)의 게이트 전극을 구성한다.
또한, 제1 게이트 도전층 중 제1 방향(DR1)으로 연장되어 있는 제3 스캔선(163), 발광 신호선(164, 165), 및 제4 스캔선(166)도 각각 제1 반도체층(130)의 반도체(1134, 1136, 1137, 1139)와 중첩하는 부분은 각 트랜지스터(T4, T6, T7, T9)의 게이트 전극을 구성한다.
제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층(130) 중 제1 게이트 도전층으로 덮이지 않은 부분을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층(130)은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층(130)의 부분은 도전층과 동일한 특성을 가질 수 있다.
도 11을 참고하면, 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 4를 참고하면, 제2 게이트 절연막(142) 위에 제2 게이트 도전층이 형성될 수 있다. 제2 게이트 도전층은 유지 커패시터(Cst)의 제2 유지 전극(Cst2) 및 리페이선(RPL)을 포함한다.
유지 커패시터(Cst)의 제2 유지 전극(Cst2)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)과 동일 유사한 모양을 가진다. 유지 커패시터(Cst)의 제2 유지 전극(Cst2)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)의 일 부분과 중첩하는 오프닝(Cst2o)을 포함한다. 제2 유지 전극(Cst2)과 구동 트랜지스터(T1)의 구동 게이트 전극(1151)의 단면상 사이에 위치하는 제2 게이트 절연막(142)도 제2 유지 전극(Cst2)의 오프닝(Cst2o)에 대응하는 부분에 오프닝을 가져 구동 트랜지스터(T1)의 구동 게이트 전극(1151)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 형성되어 있다. 여기서, 제2 게이트 절연막(142)에 형성되는 오프닝은 도 6에 도시된 오프닝(OP1)과 동일할 수 있으며, 도 6에 도시된 오프닝(OP1)을 형성하는 공정에서 형성될 수 있다. 제2 유지 전극(Cst2)과 중첩하는 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 그 사이에 위치하는 제2 게이트 절연막(142)은 유지 커패시터(Cst)를 구성하며, 이 때, 구동 게이트 전극(1151)은 구동 트랜지스터(T1)의 게이트 전극이면서 유지 커패시터(Cst)의 제1 유지 전극이기도 하다.
또한, 제1 방향(DR1)으로 연장되어 있는 리페이선(RPL)도 형성되어 있으며, 리페이선(RPL)은 평소에는 플로팅되어 있다가 리페어가 필요한 화소가 발생하면 쇼트 및 단락을 통하여 리페어가 필요한 화소의 애노드에 전류를 전달하는 역할을 할 수 있다.
제2 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 11을 참고하면, 제2 게이트 도전층 위에는 제1 층간 절연막(151)이 위치할 수 있다. 제1 층간 절연막(151)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성하거나, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 5를 참고하면, 제1 층간 절연막(151)의 위에는 보조 도전층이 형성되어 있다.
보조 도전층은 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)을 포함한다.
홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 제2 유지 전극(Cst2)과 평면상 중첩한다. 또한, 제1 홀드 전극(Chold1)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 제2 유지 전극(Cst2)과 동일/유사한 모양을 가질 수 있다.
또한, 제1 홀드 전극(Chold1)은 두 개의 오프닝(Ch1o1, Ch1o2)을 가진다.
제1 오프닝(Ch1o1)은 제2 유지 전극(Cst2)의 일 부분과 중첩하여 제2 유지 전극(Cst2)이 노출될 수 있도록 한다. 제1 홀드 전극(Chold1)과 제2 유지 전극(Cst2)의 단면상 사이에 위치하는 제1 층간 절연막(151)도 제1 홀드 전극(Chold1)의 제1 오프닝(Ch1o1)에 대응하는 부분에 오프닝을 가져 제2 유지 전극(Cst2)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 형성되어 있다. 여기서, 제1 층간 절연막(151)에 형성되는 오프닝은 도 6에 도시된 오프닝(OP1)과 동일할 수 있으며, 도 6에 도시된 오프닝(OP1)을 형성하는 공정에서 형성될 수 있다.
제2 오프닝(Ch1o2)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)의 일 부분 및 제2 유지 전극(Cst2)의 오프닝(Cst2o)과 중첩한다. 제1 홀드 전극(Chold1)과 제2 유지 전극(Cst2)의 단면상 사이에 위치하는 제1 층간 절연막(151)도 제1 홀드 전극(Chold1)의 제2 오프닝(Ch1o2)에 대응하는 부분에 오프닝을 가지며, 제2 유지 전극(Cst2)의 오프닝(Cst2o), 제2 게이트 절연막(142)에 형성된 오프닝과 함께 구동 트랜지스터(T1)의 구동 게이트 전극(1151)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 한다. 여기서, 제2 게이트 절연막(142) 및 제1 층간 절연막(151)에 형성되는 오프닝은 도 6에 도시된 오프닝(OP1)과 동일할 수 있으며, 도 6에 도시된 오프닝(OP1)을 형성하는 공정에서 형성될 수 있다.
제1 홀드 전극(Chold1)과 중첩하는 제2 유지 전극(Cst2) 및 그 사이에 위치하는 제1 층간 절연막(151)은 홀드 커패시터(Chold)를 구성하며, 이 때, 제2 유지 전극(Cst2)은 유지 커패시터(Cst)의 제2 전극이면서 홀드 커패시터(Chold)의 제2 홀드 전극이기도 하다.
보조 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 11을 참고하면, 보조 도전층 위에는 제2 층간 절연막(152)이 위치할 수 있다. 제2 층간 절연막(152)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성하거나, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 6을 참고하면, 제2 층간 절연막(152)이 적층된 후에는 복수의 오프닝을 형성하는 공정이 수행된다. 제2 층간 절연막(152) 및 그 하부의 절연막에 형성되는 오프닝(OP1)과 그 후에 적층되는 제1 데이터 도전층이 도시되어 있다. 도 7에서는 도 5에 더하여 도 6의 오프닝(OP1)과 제1 데이터 도전층을 함께 도시하고 있다. 즉, 도 6은 도 7에서 제1 데이터 도전층을 용이하게 인식하기 어려울 수 있어 제1 데이터 도전층과 오프닝(OP1)만을 빼서 도시한 평면도이고, 도 21은 제1 데이터 도전층 이하의 모든 층이 도시된 평면도이다.
제2 층간 절연막(152) 및 그 하부에 위치하는 절연막(제1 게이트 절연막(141), 제2 게이트 절연막(142), 제1 층간 절연막(151))에는 복수의 오프닝(OP1)이 형성된다. 여기서, 복수의 오프닝(OP1)은 하나의 마스크를 사용하여 형성할 수 있다.
오프닝(OP1)은 제2 층간 절연막(152), 제1 층간 절연막(151), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141) 중 적어도 하나의 절연막에 형성되어 제1 반도체층(130), 제1 게이트 도전층, 제2 게이트 도전층 또는 보조 도전층을 노출시킬 수 있다.
복수의 오프닝(OP1)이 형성된 제2 층간 절연막(152)의 위에는 제1 데이터 도전층이 형성된다.
도 6 및 도 7을 참고하면, 제1 데이터 도전층은 일정한 전압이 인가되는 전압선과 한 프레임마다 변경되는 신호(스캔 신호나 발광 신호)가 입력될 수 있는 신호선 및 연결 부재를 포함할 수 있다.
도 6 및 도 7의 제1 데이터 도전층 중 일정한 전압이 인가되는 전압선으로는 제1 구동 전압선(172-1), 제1 초기화 전압선(173), 기준 전압선(174), 및 바이어스 전압선(176)을 포함한다.
도 6 및 도 7의 제1 데이터 도전층 중 한 프레임마다 스캔 신호가 입력될 수 있는 신호선으로는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 및 제4 스캔 신호(EB)가 인가되는 추가 제4 스캔선(166-1)을 포함할 수 있다.
또한, 도 6 및 도 7의 제1 데이터 도전층 중 연결 부재로는 다양한 연결 부재(171c, SD25, SD36, SD34, SD1ano)를 포함할 수 있다.
먼저, 제1 데이터 도전층 중 전압선을 살펴본다.
제1 구동 전압선(172-1)은 제1 방향(DR1)으로 연장되어 있으며, 구동 전압(ELVDD)을 제1 방향으로 전달한다. 제1 구동 전압선(172-1)은 제2 방향(DR2)으로 돌출되어 있는 돌출부(172-11)를 더 포함한다. 여기서, 돌출부(172-11)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1139)와 전기적으로 연결되어 제1 반도체층(130)의 반도체(1139)에 구동 전압(ELVDD)이 전달된다.
제1 초기화 전압선(173)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 반도체(1134, 1137)와 연결되어 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)로 제1 초기화 전압(VINT)을 전달한다. 제1 초기화 전압선(173)은 제1 방향(DR1)으로 제1 초기화 전압(VINT)을 전달하는 역할을 한다.
기준 전압선(174)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 반도체(1135)와 연결되어 제5 트랜지스터(T5)로 기준 전압(VREF)을 전달한다. 기준 전압선(174)은 제1 방향(DR1)으로 기준 전압(VREF)을 전달하는 역할을 한다.
바이어스 전압선(176)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 반도체(1138)와 연결되어 제8 트랜지스터(T8)로 바이어스 전압(Vbias)을 전달한다.
한편, 제1 데이터 도전층 중 신호선을 살펴보면 아래와 같다.
제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제2 게이트 전극(1152)과 연결되어 제2 트랜지스터(T2)의 게이트 전극에 제1 스캔 신호(GW)를 전달한다.
제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제1 게이트 도전층에 위치하는 제3 게이트 전극(1153) 및 제5 게이트 전극(1155)과 연결되어 있다.
제4 스캔 신호(EB)가 인가되는 추가 제4 스캔선(166-1)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 일체로 형성되어 있는 제8 게이트 전극(1158)과 연결되어 있다.
한편, 이하에서는 제1 데이터 도전층 중 연결 부재를 살펴보면 아래와 같다.
연결 부재(171c)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1132)와 연결되어 있다.
연결 부재(SD25; 이하 제1 연결 부재라고도 함)는 제1 반도체층(130)의 제2 트랜지스터(T2)의 반도체(1132) 및 제5 트랜지스터(T5)의 반도체(1135)와 제2 게이트 도전층의 제2 유지 전극(Cst2)을 연결하며, 이 때, 제1 홀드 전극(Chold1)의 제1 오프닝(Ch1o1)을 통하여 제2 유지 전극(Cst2)과 연결되어 있다. 그 결과 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)가 유지 커패시터(Cst)의 제2 유지 전극(Cst2)과 연결되어 있다.
연결 부재(SD34; 이하 제2 연결 부재라고도 함)는 제1 반도체층(130)의 제3 트랜지스터(T3)의 반도체(1133) 및 제4 트랜지스터의 반도체(1134)와 제1 게이트 도전층의 구동 트랜지스터(T1)의 구동 게이트 전극(1151)을 연결하며, 이 때, 제1 홀드 전극(Chold1)의 제2 오프닝(Ch1o2) 및 제2 유지 전극(Cst2)의 오프닝(Cst2o)을 통하여 구동 게이트 전극(1151)과 연결되어 있다. 그 결과 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다.
연결 부재(SD36)는 제1 반도체층(130)의 제3 트랜지스터(T3)의 반도체(1133)와 제1 반도체층(130) 중 제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서 상측(제2 방향(DR2))으로 연장되어 있는 부분과 연결되어 있다. 그 결과 제3 트랜지스터(T3)와 구동 트랜지스터(T1)의 제2 전극이 연결되어 있다.
연결 부재(SD1ano)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1136)와 연결되어 있다. 연결 부재(SD1ano)에는 제6 트랜지스터(T6)를 지나 전달되는 구동 트랜지스터(T1)의 출력 전류가 인가된다.
제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 11을 참고하면, 제1 데이터 도전층 위에는 제1 유기막(181)이 위치한다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 8을 참고하면, 제1 유기막(181)에는 오프닝(OP2)이 위치한다. 오프닝(OP2)은 제1 데이터 도전층을 노출시키며, 제2 데이터 도전층과 연결되도록 한다.
도 8 및 도 9를 참고하면, 제1 유기막(181) 위에는 제2 데이터 도전층이 위치한다.
도 8에는 제1 유기막(181)의 오프닝(OP2) 및 그 위에 적층되는 제2 데이터 도전층만이 도시되어 있으며, 이는 도 9에서 제2 데이터 도전층을 용이하게 인식하기 어려울 수 있어 제2 데이터 도전층만을 도시하였다. 한편, 도 9에는 제2 데이터 도전층 이하의 모든 층이 도시되어 있다.
제2 데이터 도전층은 데이터 전압(VDATA)이 인가되는 데이터선(171), 구동 전압(ELVDD)이 전달되는 추가 구동 전압선(172-2), 기준 전압(VREF)이 전달되는 제2 기준 전압선(174-2), 및 애노드 연결 부재(SD2ano)를 포함할 수 있다.
데이터선(171)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP4)을 통하여 연결 부재(171c)와 연결되며, 연결 부재(171c)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1132)와 연결되므로, 데이터 전압(VDATA)은 연결 부재(171c)를 지나 제2 트랜지스터(T2)의 제1 전극으로 전달된다.
추가 구동 전압선(172-2)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP2)을 통하여 제1 구동 전압선(172-1)과 연결되어 있으므로, 구동 전압(ELVDD)이 추가 구동 전압선(172-2)을 통하여 제2 방향(DR2)으로 전달되면서, 제1 구동 전압선(172-1)을 통하여 제1 방향(DR1)으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 구동 전압선(172)으로 인하여 구동 전압(ELVDD)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다. 또한, 제1 구동 전압선(172-1)은 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1139)와 연결되어 제9 트랜지스터(T9)로 구동 전압(ELVDD)이 전달된다.
제2 기준 전압선(174-2)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP2)을 통하여 기준 전압선(174)과 연결되며, 기준 전압선(174)은 오프닝(OP1)을 통하여 제5 트랜지스터(T5)의 반도체(1135)와 연결되어 있다. 이러한 구조에 의하면, 기준 전압(VREF)은 제2 기준 전압선(174-2)을 통하여 제2 방향으로 전달되면서, 기준 전압선(174)을 통하여 제1 방향으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 기준 전압선(174)으로 인하여 기준 전압(VREF)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다.
한편, 제2 기준 전압선(174-2)이 위치하는 부분에, 제2 기준 전압선(174-2) 대신 제2 방향(DR2)으로 연장되어 있는 추가 초기화 전압선(도시하지 않음)이 위치할 수 있다. 추가 초기화 전압선은 오프닝(OP2)을 통하여 제1 초기화 전압선(173)과 연결될 수 있다. 이러한 구조에 의하면, 제1 초기화 전압(VINT)은 추가 초기화 전압선을 통하여 제2 방향으로 전달되면서, 제1 초기화 전압선(173)을 통하여 제1 방향으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 제1 초기화 전압선으로 인하여 제1 초기화 전압(VINT)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다.
애노드 연결 부재(SD2ano)는 오프닝(OP2)을 통하여 연결 부재(SD1ano)와 연결되며, 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1136)와 연결된다. 그 결과, 제6 트랜지스터(T6)를 지나 전달되는 구동 트랜지스터(T1)의 출력 전류가 연결 부재(SD1ano) 및 애노드 연결 부재(SD2ano)를 통하여 발광 다이오드(LED)의 애노드로 전달된다.
제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
한편, 도 10에서는 화소에서 각 소자(트랜지스터 및 커패시터)가 위치하는 부분을 보다 명확하게 확인할 수 있도록 굵은 글씨로 도시하였다.
도 11을 참고하면, 제2 데이터 도전층 위에는 제2 유기막(182)이 위치한다. 제2 유기막(182)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제2 유기막(182) 상부의 구체적인 적층 구조에 대해서는 도 11을 통하여 상세하게 살펴본다.
도 11은 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 11을 참고하면, 기판(110) 위에는 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층(130)이 위치한다. 제1 반도체층(130)은 구동 트랜지스터(T1)를 포함하는 다결정 트랜지스터(LTPS TFT)의 채널과 그 양측에 위치하는 제1 영역 및 제2 영역을 포함한다. 여기서, 다결정 트랜지스터(LTPS TFT)은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터(T9)를 포함할 수 있다. 또한, 제1 반도체층(130)의 채널 양측에는 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 트랜지스터의 제1 전극 및 제2 전극의 역할을 수행할 수 있다.
실시예에 따라서는 기판(110)과 제1 반도체층(130)의 사이에 중첩 전극 및 이를 덮는 버퍼층이 더 위치할 수도 있다.
제1 반도체층(130)의 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제1 게이트 절연막(141) 위에 다결정 트랜지스터(LTPS TFT)의 게이트 전극을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)을 포함한다. 여기서, 구동 게이트 전극(1151)은 유지 커패시터(Cst)의 제1 유지 전극의 역할도 할 수 있다. 제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층(130)의 노출된 영역을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층(130)은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층(130)의 부분은 도전층과 동일한 특성을 가질 수 있다.
제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제2 게이트 절연막(142) 위에 유지 커패시터(Cst)의 제2 유지 전극(Cst2)를 포함하는 제2 게이트 도전층이 위치할 수 있다. 유지 커패시터(Cst)의 제2 유지 전극(Cst2)는 구동 트랜지스터(T1)의 구동 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 구성한다. 또한, 제2 유지 전극(Cst2)은 홀드 커패시터(Chold)의 제2 홀드 전극의 역할도 수행할 수 있다. 제2 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 게이트 도전층 위에는 제1 층간 절연막(151)이 위치할 수 있다. 제1 층간 절연막(151)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
제1 층간 절연막(151) 위에는 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)을 포함하는 보조 전극층이 위치한다. 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)은 제2 유지 전극(Cst2)과 중첩하여 홀드 커패시터(Chold)를 구성한다. 보조 전극층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
보조 전극층 위에는 제2 층간 절연막(152)이 위치할 수 있다. 제2 층간 절연막(152)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
제2 층간 절연막(152) 위에는 복수의 연결 부재를 포함하는 제1 데이터 도전층이 위치할 수 있다. 제1 데이터 도전층에 위치하는 복수의 연결 부재 중 도 11에서는 연결 부재(SD1ano)가 도시되어 있다. 제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 데이터 도전층 위에는 제1 유기막(181)이 위치할 수 있다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제1 유기막(181) 위에는 애노드 연결 부재(SD2ano)를 포함하는 제2 데이터 도전층이 위치할 수 있다. 제2 데이터 도전층은 데이터선이나 구동 전압선을 포함할 수도 있다. 제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 데이터 도전층의 위에는 제2 유기막(182)이 위치하며, 제2 유기막(182)에는 오프닝이 형성되어 애노드 연결 부재(SD2ano)와 애노드(Anode)가 전기적으로 연결되도록 한다. 제2 유기막(182)은 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제2 유기막(182)의 위에는 발광 다이오드를 구성하는 애노드(Anode)가 위치한다. 애노드(Anode)는 투명 전도성 산화막 또는 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다. 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다.
애노드(Anode) 위에는 애노드(Anode)를 노출시키는 오프닝(OP)을 가지면서 애노드(Anode)의 적어도 일부를 덮는 화소 정의막(380)이 위치할 수 있다. 화소 정의막(380)은 검은색을 띄는 유기 물질로 형성되어 외부에서 인가되는 빛이 다시 외부로 반사되지 않도록 하는 블랙 화소 정의막일 수 있으며, 실시예에 따라서는 투명한 유기 물질로 형성될 수도 있다. 화소 정의막(380)의 위에는 스페이서(도시하지 않음)가 위치할 수 있으며, 스페이서는 화소 정의막(380)과 동일한 물질로 형성될 수도 있다.
애노드(Anode) 및 화소 정의막(380)의 위에는 기능층(FL)과 캐소드(Cathode)가 순차적으로 형성되어 있으며, 표시 영역에서 기능층(FL)과 캐소드(Cathode)는 전 영역에 위치할 수 있다. 기능층(FL)의 사이에는 발광층(EML)이 위치하며, 발광층(EML)은 화소 정의막(380)의 오프닝(OP) 내에만 위치할 수 있다. 이하에서는 기능층(FL)과 발광층(EML)을 합하여 중간층이라고 할 수 있다. 기능층(FL)은 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층 중 적어도 하나의 층을 포함할 수 있으며, 발광층(EML)의 하부에 정공 주입층 및 정공 전달층이 위치하고, 발광층(EML)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.
캐소드(Cathode)의 위에는 봉지층(400)이 위치한다. 봉지층(400)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하며, 실시예에 따라서는 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다. 봉지층(400)은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광층(EML)을 보호하기 위한 것일 수 있다. 실시예에 따라 봉지층(400)은 무기층과 유기층이 순차적으로 더 적층된 구조를 포함할 수 있다.
도시하지 않았지만, 실시예에 따라서 봉지층(400) 위에는 터치 감지를 위하여 감지 절연층 및 복수의 감지 전극이 위치할 수 있다.
또한, 봉지층(400)의 위에는 차광 부재 및 컬러 필터층이 위치할 수도 있다. 실시예에 따라서는 컬러 필터층 대신 색 변환층이 형성될 수도 있다. 색 변환층은 퀀텀 닷(Quantum Dot)을 포함할 수 있다.
이상에서는 전체적인 발광 표시 장치 및 화소의 구조를 상세하게 살펴보았다.
이하에서는 도 12를 통하여 또 다른 실시예에 따른 발광 표시 장치 중 하나의 화소의 회로 구조를 살펴본다.
도 12는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 12를 참조하면, 하나의 화소는 발광 다이오드(LED)와 이를 구동하는 화소 회로부를 포함하며, 화소 회로부는 행렬 형태로 배열되어 있다. 화소 회로부는 도 12에서 발광 다이오드(LED)를 제외한 다른 소자를 모두 포함하며, 도 12의 실시예에 따른 화소의 화소 회로부는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 유지 커패시터(Cst, storage capacitor), 및 홀드 커패시터(Chold)를 포함한다.
또한, 화소 회로부에는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 제2 스캔 신호(GC)에 대응하는 제2-1 스캔 신호(GC2)가 인가되는 제2-1 스캔선(167), 제3 스캔 신호(GI)가 인가되는 제3 스캔선(163), 발광 신호(EM1, EM2)가 인가되는 발광 신호선(164, 165), 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166), 및 데이터 전압(VDATA)이 인가되는 데이터선(171)에 연결될 수 있다. 또한, 화소는 구동 전압(ELVDD; 이하 제1 구동 전압이라고도 함)이 인가되는 제1 구동 전압선(172), 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함)이 인가되는 제2 구동 전압선(179), 제1 초기화 전압(VINT)이 인가되는 제1 초기화 전압선(173), 제2 초기화 전압(VAINT)이 인가되는 제2 초기화 전압선(175), 기준 전압(VREF)이 인가되는 기준 전압선(174), 및 바이어스 전압(Vbias)이 인가되는 바이어스 전압선(176)과도 연결될 수 있다.
화소에 포함되는 각 소자(트랜지스터, 커패시터, 발광 다이오드)를 중심으로 화소의 구조를 살펴보면 아래와 같다.
구동 트랜지스터(T1; 이하 제1 트랜지스터라고도 함)는 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 게이트 전극(이하 구동 게이트 전극이라고도 함), 제9 트랜지스터(T9)를 통하여 구동 전압선(172)에 연결되어 있는 제1 전극(입력측 전극) 및 구동 게이트 전극의 전압에 따라서 전류를 출력하는 제2 전극(출력측 전극)을 포함한다.
구동 트랜지스터(T1)의 구동 게이트 전극은 제11 트랜지스터(T11)의 제2 전극(출력측 전극) 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있다. 구동 트랜지스터(T1)의 제1 전극은 제9 트랜지스터(T9)의 제2 전극(출력측 전극) 및 제8 트랜지스터(T8)의 제2 전극(출력측 전극)과 연결되어 구동 전압(ELVDD) 및/또는 바이어스 전압(Vbias)을 인가받으며, 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극(입력측 전극)과 연결되어 있다. 구동 트랜지스터(T1)의 출력 전류는 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 한다. 구동 트랜지스터(T1)의 출력 전류의 크기에 따라서 발광 다이오드(LED)가 방출하는 빛의 휘도가 정해진다. 한편, 구동 트랜지스터(T1)는 구동 트랜지스터의 반도체(예를 들어 다결정 반도체)의 적어도 일부(예를 들어 채널)와 중첩하는 중첩 전극(BML)을 더 포함할 수 있다. 도 12에서 중첩 전극(BML)은 점선으로 구동 전압선(172)과 연결되어 구동 전압(ELVDD)이 인가되는 것으로 도시되어 있지만, 이는 구동 전압선(172)과 연결되지 않고 다른 부분(예를 들어 구동 트랜지스터(T1)의 제1 전극 또는 제2 전극, 또는 또 다른 전압선)과 연결될 수 있음을 나타내고 있다.
제2 트랜지스터(T2; 이하 데이터 입력 트랜지스터라고도 함)는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)과 연결되어 있는 게이트 전극, 데이터 전압(VDATA)이 인가되는 데이터선(171)과 연결되어 있는 제1 전극(입력측 전극) 및 제5 트랜지스터(T5)의 제2 전극, 제10 트랜지스터(T10)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라서 데이터 전압(VDATA)을 화소내로 입력시키며, 제10 트랜지스터(T10)를 지나 유지 커패시터(Cst)의 제2 전극에 저장될 수 있도록 한다.
제3 트랜지스터(T3; 이하 제1 보상 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극 및 제6 트랜지스터(T6)의 제1 전극과 연결되어 있는 제1 전극(입력측 전극) 및 제11 트랜지스터(T11)의 제1 전극 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 트랜지스터(T3)는 제11 트랜지스터(T11; 이하 제2 보상 트랜지스터라고도 함)와 함께 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로를 형성하여 구동 트랜지스터(T1)의 문턱 전압이 유지 커패시터(Cst)의 제1 전극에 저장되어 보상될 수 있도록 한다. 그 결과 각 화소에 포함되어 있는 구동 트랜지스터(T1)의 문턱 전압이 다르더라도 인가되는 데이터 전압(VDATA)에 따라 구동 트랜지스터(T1)가 일정한 출력 전류를 출력할 수 있도록 한다.
제4 트랜지스터(T4; 이하 제1 초기화 트랜지스터라고도 함)는 제3 스캔 신호(GI)가 인가되는 제3 스캔선(163)에 연결되어 있는 게이트 전극, 제1 초기화 전압(VINT)을 전달하는 제1 초기화 전압선(173)과 연결되어 있는 제1 전극, 및 제3 트랜지스터(T3)의 제2 전극 및 제11 트랜지스터(T11)의 제1 전극과 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)을 화소 내로 전달하여 제3 트랜지스터(T3)의 제2 전극과 제11 트랜지스터(T11)의 제1 전극을 각각 제1 초기화 전압(VINT)으로 초기화하는 역할을 하며, 제11 트랜지스터(T11)가 턴 온 되면, 제11 트랜지스터(T11)와 연결된 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극, 즉 게이트 노드(G_node)를 초기화시킨다.
제5 트랜지스터(T5; 이하 데이터 노드 초기화 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)에 연결되어 있는 게이트 전극, 기준 전압(VREF)을 전달하는 기준 전압선(174)과 연결되어 있는 제1 전극 및 제10 트랜지스터(T10)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(T5)는 제10 트랜지스터(T10)를 지나 유지 커패시터(Cst)의 제2 전극, 및 홀드 커패시터(Chold)의 제2 전극을 각각 기준 전압(VREF)으로 변경시켜 초기화시키는 역할을 한다. 한편, 실시예에 따라서는 제5 트랜지스터(T5)의 제1 전극으로 기준 전압(VREF) 대신 구동 전압(ELVDD)이 인가될 수 있다.
제6 트랜지스터(T6; 이하 전류 전달 트랜지스터라고도 함)는 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165)에 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결되어 있는 제1 전극(입력측 전극) 및 발광 다이오드(LED)의 애노드 및 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제6 트랜지스터(T6)는 제2 발광 신호(EM2)에 기초하여 구동 트랜지스터(T1)의 출력 전류를 발광 다이오드(LED)로 전달하거나 차단하는 역할을 한다.
제7 트랜지스터(T7; 이하 애노드 초기화 트랜지스터라고도 함)는 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166)에 연결되어 있는 게이트 전극, 제2 초기화 전압(VAINT)을 전달하는 제2 초기화 전압선(175)과 연결되어 있는 제1 전극 및 발광 다이오드(LED)의 애노드 및 제6 트랜지스터(T6)의 제2 전극에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(T7)는 제2 초기화 전압(VAINT)으로 발광 다이오드(LED)의 애노드를 초기화하는 역할을 한다. 실시예에 따라서는 제7 트랜지스터(T7)가 산화물 반도체를 포함하는 산화물 트랜지스터일 수 있으며, n형 트랜지스터로 형성되어 고 레벨의 전압에 의하여 턴 온되고, 저 레벨의 전압에 의하여 턴 오프될 수 있다. 또한, 실시예에 따라서는 제7 트랜지스터(T7)의 게이트 전극이 제4 스캔선(166)이 아닌 별도의 신호선과 연결될 수 있으며, 일 예로 발광 신호(EM1, EM2)가 인가되는 발광 신호선(164, 165) 중 하나 일 수 있다.
제8 트랜지스터(T8; 이하 바이어스 트랜지스터라고도 함)는 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166)에 연결되어 있는 게이트 전극, 바이어스 전압(Vbias)을 전달하는 바이어스 전압선(176)에 연결되어 있는 제1 전극 및 구동 트랜지스터(T1)의 제1 전극 및 제9 트랜지스터(T9)의 제2 전극에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(T8)는 바이어스 전압(Vbias)을 구동 트랜지스터(T1)의 제1 전극으로 전달하여, 구동 트랜지스터(T1)의 특성이 일정하게 유지될 수 있도록 한다. 일 예로, 바이어스 전압(Vbias)이 구동 트랜지스터(T1)의 제1 전극으로 전달되면, 구동 트랜지스터(T1)가 별도의 데이터 전압(VDATA)을 전달받지 않더라도 기존에 전달받은 데이터 전압(VDATA)으로 출력 전류를 일정하게 생성할 수 있다. 이러한 동작은 고속 구동 또는 저속 구동시 구동 트랜지스터(T1)의 특성을 유지시키는 역할을 할 수 있다.
제9 트랜지스터(T9; 이하 구동 전압 전달 트랜지스터라고도 함)는 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)에 연결되어 있는 게이트 전극, 구동 전압(ELVDD)을 전달하는 제1 구동 전압선(172)과 연결되어 있는 제1 전극(입력측 전극) 및 구동 트랜지스터(T1)의 제1 전극 및 제8 트랜지스터(T8)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제9 트랜지스터(T9)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)의 제1 전극으로 전달하여 구동 트랜지스터(T1)가 전류를 생성할 수 있도록 한다.
제10 트랜지스터(T10; 이하 데이터 전압 전달 트랜지스터라고도 함)는 제2-1 스캔 신호(GC2)가 인가되는 제2-1 스캔선(167; 이하 산화물 트랜지스터용 스캔선이라고도 함)에 연결되어 있는 게이트 전극, 제2 트랜지스터(T2)의 제2 전극 및 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제1 전극, 및 유지 커패시터(Cst)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극에 연결되어 있는 제2 전극을 포함한다. 제10 트랜지스터(T10)는 데이터 전압(VDATA)을 유지 커패시터(Cst)의 제2 전극으로 전달하여 구동 트랜지스터(T1)의 게이트 전극의 전압을 변경시키는 역할을 하며, 또한, 타이밍에 따라서는 기준 전압(VREF)을 유지 커패시터(Cst)의 제2 전극으로 전달하기도 한다. 여기서, 유지 커패시터(Cst)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극이 연결되어 있는 노드는 데이터 전압(VDATA)이 전달되는 노드이므로 이하 데이터 노드(D_node)라고도 한다. 한편, 제10 트랜지스터(T10)는 제10 트랜지스터(T10)의 반도체(예를 들어 산화물 반도체)의 적어도 일부(예를 들어 채널)와 중첩하는 제1 보조 전극(CMTL1)을 더 포함할 수 있다. 도 12에서 제1 보조 전극(CMTL1)은 점선으로 제2-1 스캔선(167)과 연결되어 있는 것으로 도시되어 있지만, 이는 본 단의 제2-1 스캔선(167)과 연결되지 않고 다른 부분(예를 들어 어느 하나의 전압선 또는 전단 또는 후단의 제2-1 스캔선(167))과 연결될 수 있음을 나타내고 있다.
제11 트랜지스터(T11; 제2 보상 트랜지스터)는 제2-1 스캔 신호(GC2)가 인가되는 제2-1 스캔선(167)에 연결되어 있는 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제2 전극에 연결되어 있는 제1 전극, 및 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 제2 전극을 포함한다. 제11 트랜지스터(T11)는 제3 트랜지스터(T3)와 함께 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로를 형성하여 구동 트랜지스터(T1)의 문턱 전압이 유지 커패시터(Cst)의 제1 전극에 저장되어 보상될 수 있도록 한다. 그 결과 각 화소에 포함되어 있는 구동 트랜지스터(T1)의 문턱 전압이 다르더라도 인가되는 데이터 전압(VDATA)에 따라 구동 트랜지스터(T1)가 일정한 출력 전류를 출력할 수 있도록 한다. 한편, 제11 트랜지스터(T11)는 제11 트랜지스터(T11)의 반도체(예를 들어 산화물 반도체)의 적어도 일부(예를 들어 채널)와 중첩하는 제2 보조 전극(CMTL2)을 더 포함할 수 있다. 도 12에서 제2 보조 전극(CMTL2)은 점선으로 제2-1 스캔선(167) 및/또는 제11 트랜지스터(T11)의 게이트 전극과 연결(이하 게이트 싱크(sync)라고도 함)되어 있는 것으로 도시되어 있지만, 이는 본 단의 제2-1 스캔선(167)과 연결되지 않고 다른 부분(예를 들어 어느 하나의 전압선 또는 전단 또는 후단의 제2-1 스캔선(167))과 연결될 수 있음을 나타내고 있다.
도 12의 실시예에서 모든 트랜지스터는 다결정 반도체를 사용하여 형성되는 p형 트랜지스터와 산화물 반도체를 사용하여 형성되는 n형 트랜지스터로 구분될 수 있다. 도 12를 참고하면, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터(T9)는 다결정 반도체를 포함하는 p형 트랜지스터이며, 제10 트랜지스터(T10) 및 제11 트랜지스터(T11)는 산화물 반도체를 포함하는 n형 트랜지스터이다. 또한, 도 12의 실시예에서 다결정 트랜지스터인 p형 트랜지스터는 저 레벨의 전압에 의하여 턴 온되고, 고 레벨의 전압에 의하여 턴 오프될 수 있으며, 산화물 트랜지스터인 n형 트랜지스터는 고 레벨의 전압에 의하여 턴 온되고, 저 레벨의 전압에 의하여 턴 오프될 수 있다. 실시예에 따라서는 제7 트랜지스터(T7)가 산화물 반도체를 포함하는 n형 트랜지스터일 수 있으며, 고 레벨의 전압에 의하여 턴 온되고, 저 레벨의 전압에 의하여 턴 오프될 수 있다.
유지 커패시터(Cst; 이하 전압 전달 커패시터 또는 제1 커패시터라고도 함)는 구동 트랜지스터(T1)의 게이트 전극 및 제11 트랜지스터(T11)의 제2 전극, 즉, 게이트 노드(G_node)와 연결되어 있는 제1 전극(이하 제1 유지 전극이라고도 함)과 제10 트랜지스터(T10)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극, 즉 데이터 노드(D_node)와 연결되어 있는 제2 전극(이하 제2 유지 전극이라고도 함)을 포함한다. 유지 커패시터(Cst)는 제2 트랜지스터(T2) 및 제10 트랜지스터(T10)를 통하여 데이터 전압(VDATA)을 전달받거나, 제5 트랜지스터(T5) 및 제10 트랜지스터(T10)를 통하여 기준 전압(VREF)을 전달받아 구동 트랜지스터(T1)의 게이트 전극의 전압을 변경시키며, 전달받은 전압을 다음 전압이 전달될 때까지 유지시키는 역할을 한다. 본 실시예의 화소에서는 데이터 전압(VDATA)이 직접 구동 트랜지스터(T1)의 게이트 전극으로 전달되는 것이 아니고 유지 커패시터(Cst)를 통하여 전달된다. 이는 유지 커패시터(Cst)의 제2 전극의 전압이 갑자기 상승하는 경우 타측 전극인 제1 전극의 전압도 상승한다는 점을 이용하여 구동 트랜지스터(T1)의 게이트 전극에 데이터 전압(VDATA)을 간접적으로 전달하는 방식이다. 이러한 방식에 의하면 화소에 포함된 트랜지스터 중 적어도 하나의 트랜지스터(예를 들어, 제2 트랜지스터(T2) 등)에서 누설이 발생하더라도 구동 트랜지스터(T1)의 게이트 전극의 전압이 직접 누설되지 않아 영향이 적은 장점을 가진다. 또한, 본 실시예에서 데이터 전압(VDATA)은 구동 트랜지스터(T1)의 다른 전극을 거치지 않고 유지 커패시터(Cst)를 지나 바로 구동 트랜지스터(T1)의 게이트 전극으로 전달되어 화소의 위치에 따라서 구동 전압(ELVDD)에 차이가 있더라도 구동 전압(ELVDD)의 차이에 영향이 없이 유지 커패시터(Cst)에 저장되는 전압이 결정되는 장점도 있다.
홀드 커패시터(Chold; 이하 제2 커패시터라고도 함)는 구동 전압(ELVDD)을 인가받는 제1 전극(이하 제1 홀드 전극이라고도 함)과 유지 커패시터(Cst)의 제2 전극 및 제10 트랜지스터(T10)의 제2 전극, 즉, 데이터 노드(D_node)와 연결되어 있는 제2 전극(이하 제2 홀드 전극이라고도 함)을 포함하며, 유지 커패시터(Cst)의 제2 전극의 전압, 즉, 데이터 노드(D_node)의 전압을 일정하게 유지하는 역할을 한다. 즉, 홀드 커패시터(Chold)에 의하면, 주변 신호의 변동시에도 유지 커패시터(Cst)의 제2 전극, 즉, 데이터 노드(D_node)의 전압이 변동되지 않고 일정한 전압을 가질 수 있도록 한다.
발광 다이오드(LED)는 제6 트랜지스터(T6)의 제2 전극 및 제7 트랜지스터(T7)의 제2 전극에 연결된 애노드 및 구동 저전압(ELVSS)이 인가되는 제2 구동 전압선(179)과 연결되어 있는 캐소드를 포함한다. 발광 다이오드(LED)는 화소 회로부와 구동 저전압(ELVSS) 사이에 위치하여 화소 회로부(정확하게는 구동 트랜지스터(T1))로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 발광 다이오드(LED)는 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 애노드와 캐소드로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 발광 다이오드(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 실시예에 따라서는 추가적인 컬러 필터나 색변환층을 더 포함하여 색을 표시 특성을 향상시킬 수 있다.
도 12의 실시예에 따른 화소는, 데이터 전압(VDATA)이 구동 게이트 전극으로 전달되는 경로(이하 데이터 전압 전달 경로라고도 함)에는 두 개의 트랜지스터(제2 트랜지스터(T2) 및 제10 트랜지스터(T10))와 유지 커패시터(Cst)가 위치하고 있다. 즉, 구동 트랜지스터(T1)의 구동 게이트 전극과 제2 트랜지스터(T2)의 사이에 유지 커패시터(Cst) 및 제10 트랜지스터(T10)가 위치한다. 이 때, 데이터 전압(VDATA)은 직접 구동 트랜지스터(T1)의 구동 게이트 전극에 전달되지 않고, 유지 커패시터(Cst)의 제2 유지 전극까지 전달된다. 제2 유지 전극에 데이터 전압(VDATA)이 인가되면서 제2 유지 전극의 전압이 변경되면, 제1 유지 전극의 전압 및 구동 게이트 전극의 전압이 변경되면서 간접적으로 데이터 전압(VDATA)이 전달된다. 이러한 데이터 전압(VDATA)의 전달에는 두 개의 트랜지스터(제2 트랜지스터(T2) 및 제10 트랜지스터(T10)가 함께 턴 온 되어 인가된다. 또한, 제10 트랜지스터(T10)는 구동 트랜지스터(T1) 및 제2 트랜지스터(T2)와 다른 특성을 가지며, 데이터 전압 전달 경로에 포함된 두 개의 트랜지스터가 서로 다른 특성을 가진다. 즉, 구동 트랜지스터(T1) 및 제2 트랜지스터(T2)는 p형 다결정 트랜지스터로 형성되지만, 제10 트랜지스터(T10)는 n형 산화물 트랜지스터로 형성되어 있다. 또한, 제10 트랜지스터(T10)는 제1 보조 전극(CMTL1)에 인가하는 전압을 조정하여 데이터 전압(VDATA)이 짧은 시간 동안에도 유지 커패시터(Cst)에 충분히 충전될 수 있도록 제10 트랜지스터(T10)의 특성을 조정하여 고속 구동에서도 발광 표시 장치의 표시 품질을 향상시킬 수 있다.
도 12의 실시예에 따른 화소는, 데이터 노드(D_node)의 전압, 즉, 화소로 입력된 데이터 전압(VDATA)을 보다 일정하게 유지시키기 위하여 유지 커패시터(Cst)외에 홀드 커패시터(Chold)를 더 포함한다. 후술하는 도 13 내지 도 28을 참고하면, 구동 트랜지스터(T1)의 구동 게이트 전극, 유지 커패시터(Cst), 및 홀드 커패시터(Chold)는 평면상 중첩하면서 형성될 수 있다.
도 12의 실시예에 따른 화소는, 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로에 두 개의 트랜지스터(제3 트랜지스터(T3) 및 제11 트랜지스터(T11))가 형성되어 있으며, 구동 트랜지스터(T1)의 문턱 전압을 보상하기 위하여 두 개의 트랜지스터(제3 트랜지스터(T3) 및 제11 트랜지스터(T11)가 함께 턴 온 되어야 한다. 또한, 제11 트랜지스터(T11)는 구동 트랜지스터(T1) 및 제3 트랜지스터(T3)와 다른 특성을 가지며, 보상 경로에 포함된 두 개의 트랜지스터가 서로 다른 특성을 가진다. 즉, 구동 트랜지스터(T1) 및 제3 트랜지스터(T3)는 p형 다결정 트랜지스터로 형성되지만, 제11 트랜지스터(T11)는 n형 산화물 트랜지스터로 형성되어 있다. 또한, 제11 트랜지스터(T11)는 제2 보조 전극(CMTL2)에 인가하는 전압을 조정하여 짧은 시간 동안에도 보상 동작이 가능하도록 제11 트랜지스터(T11)의 특성을 조정하여 고속 구동에서도 발광 표시 장치의 표시 품질을 향상시킬 수 있다.
이상에서는 화소의 회로 구조에 대하여 살펴보았다.
이하에서는 도 13 내지 도 27을 통하여 일 실시예에 따른 화소 중 화소 회로부의 평면 구조를 상세하게 살펴보며, 이와 함께 도 28을 통하여 단면 구조도 살펴본다.
먼저, 도 28을 참고하면서, 도 13 내지 도 27을 통하여 평면 구조를 중심으로 살펴보며, 이하의 도 13 내지 도 27에서는 발광 다이오드(LED)에 대해서는 도시하지 않았으며, 그 하부에 위치하는 화소 회로부의 구조를 중심으로 도시하였다.
도 13 내지 도 27은 또 다른 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
먼저, 도 13을 참고하면, 기판(110; 도 28 참고) 위에는 중첩 전극(BML)이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우, 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
중첩 전극(BML)은 복수의 확장부(BML1)와 복수의 확장부(BML1)을 서로 연결시키는 연결부(BML2)를 포함한다. 중첩 전극(BML)의 확장부(BML1)는 후속하는 제1 반도체층 중 구동 트랜지스터(T1)의 채널(도 14의 1131 참고)과 평면상 중첩하는 위치에 형성될 수 있다. 중첩 전극(BML)은 하부 실딩층이라고도 하며, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 추가적으로 비정질 실리콘을 포함할 수 있고, 단일층 또는 다중층으로 구성될 수 있다.
도 28을 참고하면, 기판(110) 및 중첩 전극(BML)의 위에는 이를 덮는 버퍼층(111)이 위치한다. 버퍼층(111)은 제1 반도체층(130)에 불순 원소의 침투를 차단하는 역할을 하며, 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 도 14에서 도시하고 있는 바와 같이 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층(130)이 위치한다. 제1 반도체층(130)은 구동 트랜지스터(T1)의 채널(1131), 제1 영역(1131-1) 및 제2 영역(1131-2)을 포함한다. 또한, 제1 반도체층(130)은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터(T9)의 채널을 각각 포함하며, 각 채널의 양측에 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 제1 전극 및 제2 전극의 역할을 수행하는 부분(1132, 1133, 1134, 1135, 1136, 1137, 1138, 1139)을 포함한다.
구동 트랜지스터(T1)의 채널(1131)은 평면 상에서 U자 모양으로 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1131)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1131)은 S자 모양 등 다양한 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1131)의 양측에 구동 트랜지스터(T1)의 제1 영역(1131-1) 및 제2 영역(1131-2)이 위치할 수 있다. 제1 반도체층에 위치하는 제1 영역(1131-1) 및 제2 영역(1131-2)은 구동 트랜지스터(T1)의 제1 전극 및 제2 전극의 역할을 수행한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제1 영역(1131-1)으로부터 상측(제2 방향(DR2))으로 연장되어 있는 부분에는 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)의 채널과 제1 전극 및 제2 전극의 역할을 수행하는 부분을 포함하는 반도체(1138, 1139)이 위치한다. 제8 트랜지스터(T8)의 반도체(1138)은 구동 트랜지스터(T1)의 제1 영역(1131-1)으로부터 상측으로 연장되다가 제1 방향(DR1)의 반대 방향으로 꺾이면서 위치한다. 제9 트랜지스터(T9)의 반도체(1139)은 구동 트랜지스터(T1)의 제1 영역(1131-1)으로부터 상측으로 연장되면서 제8 트랜지스터(T8)의 반도체(1138)을 지나 위치한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서는 상측(제2 방향(DR2))으로 연장되어 있는 부분 및 하측(제2 방향(DR2)의 반대 방향)으로 연장되는 부분이 연결되어 있다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서 하측(제2 방향(DR2)의 반대 방향)으로 연장되는 부분에는 제6 트랜지스터(T6)의 반도체(1136)이 위치하며, 이를 지나 제1 방향(DR1)의 반대 방향으로 꺾인 후 다시 제2 방향(DR2)의 반대 방향으로 연장되면서 제7 트랜지스터(T7)의 반도체(1137)이 위치한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서는 상측(제2 방향(DR2))으로 연장되어 있는 부분에는 제3 트랜지스터(T3)의 반도체(1133) 및 제4 트랜지스터의 반도체(1134)이 순차적으로 위치한다.
한편, 제1 반도체층(130)은 별도로 분리된 반도체층이 더 포함되어 있으며, 제2 트랜지스터(T2)의 반도체(1132) 및 제5 트랜지스터(T5)의 반도체(1135)이 위치하고 있다. 별도로 분리된 반도체층은 구동 트랜지스터(T1)의 제1 영역(1131-1)에서 상측(제2 방향(DR2))으로 연장되어 있는 부분에서 제2 방향(DR2)으로 떨어져 위치하고 있다.
도 28을 참고하면, 구동 트랜지스터(T1)의 채널(1131), 제1 영역(1131-1) 및 제2 영역(1131-2) 등을 포함하는 제1 반도체층(130) 위에는 제1 게이트 절연막(141)이 위치할 수 있다.
제1 게이트 절연막(141)은 제1 반도체층(130) 및 버퍼층(111) 위의 전면에 위치할 수 있다. 실시예에 따라서는 제1 게이트 절연막(141)이 제1 반도체층(130) 및 버퍼층(111) 위의 전면에 위치하지 않고 일부 영역에만 위치할 수 있다. 예를 들면, 제1 게이트 절연막(141)이 제1 반도체층(130) 중 각 트랜지스터의 채널과는 중첩하지만, 그 양측에 위치하는 제1 영역 및 제2 영역과는 중첩하지 않는 구조를 가질 수 있다.
제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 15를 참고하면, 제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 제2 스캔선(162)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)뿐만 아니라 제2 트랜지스터(T2) 내지 제9 트랜지스터(T9)의 게이트 전극(1152, 1154, 1156, 1157, 1158, 1159)도 포함되어 있다.
도 15를 참고하면, 제2 트랜지스터(T2)의 게이트 전극(1152) 및 제3 트랜지스터(T3)의 게이트 전극은 일체로 형성되어, 제2 게이트 전극(1152) 중 반도체(1132)과 중첩하는 부분은 제2 트랜지스터(T2)의 게이트 전극을 구성하고, 반도체(1133)과 중첩하는 부분은 제3 트랜지스터(T3)의 게이트 전극을 구성한다. 제4 트랜지스터(T4)의 게이트 전극(1154)은 반도체(1134)과 중첩하는 부분에 위치하고, 제5 트랜지스터(T5)의 게이트 전극은 제2 스캔선(162) 중 반도체(1135)와 중첩하는 부분에 위치한다. 제6 트랜지스터(T6)의 게이트 전극(1156)은 반도체(1136)과 중첩하는 부분에 위치하고, 제7 트랜지스터(T7)의 게이트 전극(1157)은 반도체(1137)과 중첩하는 부분에 위치한다. 제8 트랜지스터(T8)의 게이트 전극(1158)은 반도체(1138)과 중첩하는 부분에 위치하고, 제9 트랜지스터(T9)의 게이트 전극(1159)은 반도체(1139)과 중첩하는 부분에 위치한다.
제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층(130) 중 제1 게이트 도전층으로 덮이지 않은 부분을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층(130)은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층(130)의 부분은 도전층과 동일한 특성을 가질 수 있다.
도 28을 참고하면, 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 16을 참고하면, 제2 게이트 절연막(142) 위에 제2 게이트 도전층이 형성될 수 있다. 제2 게이트 도전층은 유지 커패시터(Cst)의 제2 유지 전극(Cst2), 제1 초기화 전압선(173), 및 리페이선(RPL)을 포함한다.
유지 커패시터(Cst)의 제2 유지 전극(Cst2)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)과 동일 유사한 모양을 가진다. 유지 커패시터(Cst)의 제2 유지 전극(Cst2)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)의 일 부분과 중첩하는 오프닝(Cst2o)을 포함한다. 제2 유지 전극(Cst2)과 구동 트랜지스터(T1)의 구동 게이트 전극(1151)의 단면상 사이에 위치하는 제2 게이트 절연막(142)도 제2 유지 전극(Cst2)의 오프닝(Cst2o)에 대응하는 부분에 오프닝을 가져 구동 트랜지스터(T1)의 구동 게이트 전극(1151)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 형성되어 있다. 여기서, 제2 게이트 절연막(142)에 형성되는 오프닝은 도 20에 도시된 오프닝(OP1)과 동일할 수 있으며, 도 20에 도시된 오프닝(OP1)을 형성하는 공정에서 형성될 수 있다. 제2 유지 전극(Cst2)과 중첩하는 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 그 사이에 위치하는 제2 게이트 절연막(142)은 유지 커패시터(Cst)를 구성하며, 이 때, 구동 게이트 전극(1151)은 구동 트랜지스터(T1)의 게이트 전극이면서 유지 커패시터(Cst)의 제1 유지 전극이기도 하다.
제1 초기화 전압선(173)은 제1 방향(DR1)으로 연장되어 있는 구조를 가지며, 제1 초기화 전압(VINT)을 전달한다. 제1 초기화 전압선(173)은 복수의 돌출부를 가지며, 이 중 적어도 하나는 제4 트랜지스터(T4)와 연결되며, 다른 하나는 후속하는 공정에서 형성되는 도전층(예를 들어 제2 데이터 도전층)에 제2 방향(DR2)으로 연장되는 추가 초기화 전압선과 연결되는 구조를 가질 수 있다.
또한, 제1 방향(DR1)으로 연장되어 있는 리페이선(RPL)도 형성되어 있으며, 리페이선(RPL)은 평소에는 플로팅되어 있다가 리페어가 필요한 화소가 발생하면 쇼트 및 단락을 통하여 리페어가 필요한 화소의 애노드에 전류를 전달하는 역할을 할 수 있다.
제2 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 28을 참고하면, 제2 게이트 도전층 위에는 제1 층간 절연막(151)이 위치할 수 있다. 제1 층간 절연막(151)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성하거나, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 17을 참고하면, 제1 층간 절연막(151)의 위에는 보조 도전층이 형성되어 있다.
보조 도전층은 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)을 포함하는 제1 구동 전압선(172-1) 및 보조 전극선(CMTL)을 포함한다.
홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 제2 유지 전극(Cst2)과 평면상 중첩한다. 또한, 제1 홀드 전극(Chold1)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 제2 유지 전극(Cst2)과 동일/유사한 모양을 가지는 부분과 제2 방향(DR2)으로 돌출된 돌출부(172-11)를 포함한다. 돌출부(172-11)는 후속하는 공정을 통하여 제9 트랜지스터(T9)와 연결된다.
또한, 제1 홀드 전극(Chold1)은 두 개의 오프닝(Ch1o1, Ch1o2)을 가진다.
제1 오프닝(Ch1o1)은 제2 유지 전극(Cst2)의 일 부분과 중첩하여 제2 유지 전극(Cst2)이 노출될 수 있도록 한다. 제1 홀드 전극(Chold1)과 제2 유지 전극(Cst2)의 단면상 사이에 위치하는 제1 층간 절연막(151)도 제1 홀드 전극(Chold1)의 제1 오프닝(Ch1o1)에 대응하는 부분에 오프닝을 가져 제2 유지 전극(Cst2)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 형성되어 있다. 여기서, 제1 층간 절연막(151)에 형성되는 오프닝은 도 20에 도시된 오프닝(OP2)과 동일할 수 있으며, 도 20에 도시된 오프닝(OP2)을 형성하는 공정에서 형성될 수 있다.
제2 오프닝(Ch1o2)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)의 일 부분 및 제2 유지 전극(Cst2)의 오프닝(Cst2o)과 중첩한다. 제1 홀드 전극(Chold1)과 제2 유지 전극(Cst2)의 단면상 사이에 위치하는 제1 층간 절연막(151)도 제1 홀드 전극(Chold1)의 제2 오프닝(Ch1o2)에 대응하는 부분에 오프닝을 가지며, 제2 유지 전극(Cst2)의 오프닝(Cst2o), 제2 게이트 절연막(142)에 형성된 오프닝과 함께 구동 트랜지스터(T1)의 구동 게이트 전극(1151)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 한다. 여기서, 제2 게이트 절연막(142) 및 제1 층간 절연막(151)에 형성되는 오프닝은 도 20에 도시된 오프닝(OP1)과 동일할 수 있으며, 도 20에 도시된 오프닝(OP1)을 형성하는 공정에서 형성될 수 있다.
제1 홀드 전극(Chold1)과 중첩하는 제2 유지 전극(Cst2) 및 그 사이에 위치하는 제1 층간 절연막(151)은 홀드 커패시터(Chold)를 구성하며, 이 때, 제2 유지 전극(Cst2)은 유지 커패시터(Cst)의 제2 전극이면서 홀드 커패시터(Chold)의 제2 홀드 전극이기도 하다.
도 17을 참고하면, 제1 홀드 전극(Chold1)은 제1 방향(DR1)으로 인접하는 제1 홀드 전극(Chold1)과 연결된 구조를 가지며, 이와 같이 제1 방향(DR1)으로 연결된 배선 구조는 제1 구동 전압선(172-1)을 구성한다. 제1 구동 전압선(172-1)에는 구동 전압(ELVDD)이 인가되며, 제1 방향(DR1)으로 구동 전압(ELVDD)을 전달하는 역할을 한다.
보조 전극선(CMTL)은 제1 방향(DR1)으로 연장되어 있는 구조를 가지며, 일정한 전압 레벨을 가지는 전압이 인가되거나 전압 레벨이 바뀌는 전압이 인가될 수 있다. 보조 전극선(CMTL)은 후속하는 공정에서 형성되는 산화물 트랜지스터(제10 트랜지스터(T10) 및 제11 트랜지스터(T11))의 산화물 반도체층 중 적어도 일부와 중첩하며, 하부 실딩층의 역할도 수행할 수 있다. 보조 전극선(CMTL)에 인가되는 전압에 따라 산화물 트랜지스터의 특성이 변경될 수 있다.
보조 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 28을 참고하면, 보조 도전층 위에는 제2 층간 절연막(152)이 위치할 수 있다. 제2 층간 절연막(152)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성하거나, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 18을 참고하면, 제2 층간 절연막(152) 위에는 제10 트랜지스터(T10)의 채널을 포함하는 제1 산화물 반도체(ChO10)와 제11 트랜지스터(T11)의 채널을 포함하는 제2 산화물 반도체(ChO11)을 포함하는 산화물 반도체층이 위치한다.
제1 산화물 반도체(ChO10)는 제10 트랜지스터(T10)의 채널뿐만 아니라 제10 트랜지스터(T10)의 제1 전극 및 제2 전극 역할을 수행하는 제1 영역 및 제2 영역을 포함하며, 제2 산화물 반도체(ChO11)는 제11 트랜지스터(T11)의 채널뿐만 아니라 제11 트랜지스터(T11)의 제1 전극 및 제2 전극 역할을 수행하는 제1 영역 및 제2 영역을 포함할 수 있다.
제1 산화물 반도체(ChO10) 및 제2 산화물 반도체(ChO11)는 서로 분리되어 있으며, 각각 제2 방향(DR2)으로 연장되어 있는 구조를 가진다. 또한, 제1 산화물 반도체(ChO10) 및 제2 산화물 반도체(ChO11)는 하부에 위치하는 보조 전극선(CMTL)과 평면상 교차하면서 일부 중첩하는 구조를 가진다.
제1 산화물 반도체(ChO10)의 양 끝단은 후속하는 공정을 통하여 제2 트랜지스터(T2) 및 제2 유지 전극(Cst2)과 연결되고, 제2 산화물 반도체(ChO11)의 양 끝단은 후속하는 공정을 통하여 제3 트랜지스터(T3) 및 구동 게이트 전극(1151)과 연결되는 구조를 가진다.
도 28을 참고하면, 산화물 반도체층 위에는 제3 게이트 절연막(143)이 위치한다.
제3 게이트 절연막(143)은 산화물 반도체층 및 제2 층간 절연막(152) 위의 전면에 위치할 수 있다. 실시예에 따라서는 제3 게이트 절연막(143)이 산화물 반도체층 및 제2 층간 절연막(152) 위의 전면에 위치하지 않고 일부 영역에만 위치할 수 있다. 예를 들면, 제3 게이트 절연막(143)이 산화물 반도체층 중 채널과는 중첩하지만, 그 양측에 위치하는 제1 영역 및 제2 영역과는 중첩하지 않는 구조를 가질 수 있다.
제3 게이트 절연막(143)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
도 19를 참고하면, 제3 게이트 절연막(143) 위에는 제3 게이트 도전층이 위치한다.
제3 게이트 도전층은 제10 트랜지스터(T10)의 게이트 전극 및 제11 트랜지스터(T11)의 게이트 전극을 포함하는 제2-1 스캔선(167), 제2 초기화 전압(VAINT)을 전달하는 제2-1 초기화 전압선(175-1), 및 연결 부재(CE1)을 포함한다.
제2-1 스캔선(167)은 제1 방향(DR1)으로 연장되면서 산화물 반도체층(제1 산화물 반도체(ChO10) 및 제2 산화물 반도체(ChO11))과 평면상 교차하면서 중첩하는 구조를 가진다. 제1 산화물 반도체(ChO10) 중 제2-1 스캔선(167)과 평면상 중첩하는 부분은 제10 트랜지스터(T10)의 채널을 구성하고, 제2 산화물 반도체(ChO11) 중 제2-1 스캔선(167)과 평면상 중첩하는 부분은 제11 트랜지스터(T11)의 채널을 구성한다.
제2-1 초기화 전압선(175-1)은 제1 방향(DR1)으로 연장되어 있으며, 제2 초기화 전압(VAINT)을 제1 방향(DR1)으로 전달하는 역할을 한다. 제2-1 초기화 전압선(175-1)은 복수의 돌출부를 가지며, 돌출부는 후속하는 공정을 통하여 제7 트랜지스터(T7)와 연결된다.
연결 부재(CE1)는 제2 방향(DR2)으로 연장되며, 후속하는 공정을 통하여 인접하는 제8 트랜지스터(T8)의 게이트 전극인 제8 게이트 전극(1158)과 제4 스캔선(166)을 전기적으로 연결시킨다.
제3 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 통하여, 제3 게이트 도전층에 의해 가려진 산화물 반도체층의 부분은 채널로 형성하고, 제3 게이트 도전층에 의해 덮여 있지 않은 산화물 반도체층의 부분은 도체화 시킨다. 그 결과, 제1 산화물 반도체(ChO10) 중 제2-1 스캔선(167)과 평면상 중첩하는 부분은 제10 트랜지스터(T10)의 채널을 구성하고, 제1 산화물 반도체(ChO10)의 채널의 양측은 제1 영역 및 제2 영역을 구성하여 각각 제10 트랜지스터(T10)의 제1 전극 및 제2 전극의 역할을 한다. 또한, 제2 산화물 반도체(ChO11) 중 제2-1 스캔선(167)과 평면상 중첩하는 부분은 제11 트랜지스터(T11)의 채널을 구성하고, 제2 산화물 반도체(ChO11)의 채널의 양측은 제1 영역 및 제2 영역을 구성하여 각각 제11 트랜지스터(T11)의 제1 전극 및 제2 전극의 역할을 한다.
도 28을 참고하면, 제3 게이트 도전층 위에는 제3 층간 절연막(153)이 위치한다. 제3 층간 절연막(153)은 단층 또는 다층 구조를 가질 수 있다. 제3 층간 절연막(153)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
제3 층간 절연막(153)이 적층된 후에는 복수의 오프닝을 형성하는 공정이 수행된다. 도 20을 참고하면, 제3 층간 절연막(153) 및 그 하부의 절연막에 형성되는 오프닝(OP1, OP2, OP3)과 그 후에 적층되는 제1 데이터 도전층이 도시되어 있다. 도 21에서는 도 19에 더하여 도 20의 오프닝(OP1, OP2, OP3)과 제1 데이터 도전층을 함께 도시하고 있다. 즉, 도 20은 도 21에서 제1 데이터 도전층을 용이하게 인식하기 어려울 수 있어 제1 데이터 도전층과 오프닝(OP1, OP2, OP3)만을 빼서 도시한 평면도이고, 도 21은 제1 데이터 도전층 이하의 모든 층이 도시된 평면도이다.
제3 층간 절연막(153) 및 그 하부에 위치하는 절연막(제1 게이트 절연막(141), 제2 게이트 절연막(142), 제1 층간 절연막(151), 제2 층간 절연막(152), 제3 게이트 절연막(143))에는 복수의 오프닝(OP1, OP2, OP3)이 형성된다. 여기서, 복수의 오프닝(OP1, OP2, OP3)은 서로 다른 마스크를 사용하여 형성할 수 있다.
오프닝(OP1)은 제3 층간 절연막(153), 제3 게이트 절연막(143), 제2 층간 절연막(152), 제1 층간 절연막(151), 및 제2 게이트 절연막(142)에 형성되며, 오프닝(OP1)에 따라서는 추가적으로 제1 게이트 절연막(141)에도 형성될 수 있다. 그 결과, 오프닝(OP1)은 제1 게이트 도전층 또는 제1 반도체층(130)을 노출시킬 수 있다.
오프닝(OP2)은 제3 층간 절연막(153), 제3 게이트 절연막(143), 및 제2 층간 절연막(152)에 형성되며, 오프닝(OP2)에 따라서는 추가적으로 제1 층간 절연막(151)에도 형성될 수 있다. 그 결과, 오프닝(OP2)은 제2 게이트 도전층 또는 보조 도전층을 노출시킬 수 있다.
오프닝(OP3)은 제3 층간 절연막(153)에 형성되며, 오프닝(OP3)에 따라서는 추가적으로 제3 게이트 절연막(143)에도 형성될 수 있다. 그 결과, 오프닝(OP3)은 산화물 반도체층 또는 제3 게이트 도전층을 노출시킬 수 있다.
복수의 오프닝(OP1, OP2, OP3)이 형성된 제3 층간 절연막(153)의 위에는 제1 데이터 도전층이 형성된다.
도 20 및 도 21을 참고하면, 제1 데이터 도전층은 일정한 전압이 인가되는 전압선과 한 프레임마다 변경되는 신호(스캔 신호나 발광 신호)가 입력될 수 있는 신호선 및 연결 부재를 포함할 수 있다.
도 20 및 도 21의 제1 데이터 도전층 중 일정한 전압이 인가되는 전압선으로는 제1 기준 전압선(174-1) 및 바이어스 전압선(176)을 포함한다.
도 20 및 도 21의 제1 데이터 도전층 중 한 프레임마다 스캔 신호가 입력될 수 있는 신호선으로는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 추가적으로 인가되는 추가 제2 스캔선(162-1), 제3 스캔 신호(GI)가 인가되는 제3 스캔선(163), 제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164), 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165), 및 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166)을 포함할 수 있다.
도 20 및 도 21의 제1 데이터 도전층 중 연결 부재로는 다양한 연결 부재(171c, 172c, 173c, 175c, SD4, SD7, SD8, SD10a, SD10b, SD11a, SD11b, SD1ano)를 포함할 수 있다.
먼저, 제1 데이터 도전층 중 전압선을 살펴본다.
제1 기준 전압선(174-1)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 반도체(1135)와 연결되어 제5 트랜지스터(T5)로 기준 전압(VREF)을 전달한다. 제1 기준 전압선(174-1)은 제1 방향(DR1)으로 기준 전압(VREF)을 전달하는 역할을 한다.
바이어스 전압선(176)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 반도체(1138)와 연결되어 제8 트랜지스터(T8)로 바이어스 전압(Vbias)을 전달한다.
한편, 제1 데이터 도전층 중 신호선을 살펴보면 아래와 같다.
제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제2 게이트 전극(1152)과 연결되어 제2 트랜지스터(T2)의 게이트 전극에 제1 스캔 신호(GW)를 전달한다.
제2 스캔 신호(GC)가 추가적으로 인가되는 추가 제2 스캔선(162-1)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제1 게이트 도전층에 위치하는 제2 스캔선(162)과 연결되어 있다.
제3 스캔 신호(GI)가 인가되는 제3 스캔선(163)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제4 게이트 전극(1154)과 연결되어 있다.
제1 발광 신호(EM1)가 인가되는 제1 발광 신호선(164)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제9 게이트 전극(1159)과 연결되어 있으며, 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165)은 제1 방향으로 연장되어 있으며, 오프닝(OP1)을 통하여 제6 게이트 전극(1156)과 연결되어 있다.
제4 스캔 신호(EB)가 인가되는 제4 스캔선(166)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 일체로 형성되어 있는 제7 게이트 전극(1157)과 연결되어 있다. 또한, 제4 스캔선(166)은 제2 방향(DR2)으로 돌출되어 있는 돌출부(1661)을 포함하며, 돌출부(1661)는 오프닝(OP3)을 통하여 제8 게이트 전극(1158)과 연결되어 제8 트랜지스터(T8)의 게이트 전극에 제4 스캔 신호(EB)가 인가되도록 한다.
한편, 이하에서는 제1 데이터 도전층 중 연결 부재를 살펴보면 아래와 같다.
연결 부재(171c)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1132)와 연결되어 있다.
연결 부재(172c)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1139)와 전기적으로 연결되며, 오프닝(OP2)을 통하여 제1 홀드 전극(Chold1)의 돌출부(172-11)와 전기적으로 연결되어 있다. 그 결과, 제1 반도체층(130)의 반도체(1139)에 구동 전압(ELVDD)이 전달된다.
연결 부재(173c)는 오프닝(OP2)을 통하여 제1 초기화 전압선(173)과 전기적으로 연결되어 있다.
연결 부재(175c)는 오프닝(OP3)을 통하여 제2-1 초기화 전압선(175-1)과 전기적으로 연결되어 있다.
연결 부재(SD4)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1134)와 전기적으로 연결되며, 오프닝(OP2)을 통하여 제1 초기화 전압선(173)과 전기적으로 연결되어 있다. 그 결과, 제4 트랜지스터(T4)로 제1 초기화 전압(VINT)가 전달된다.
연결 부재(SD7)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1137)와 전기적으로 연결되며, 오프닝(OP3)을 통하여 제2-1 초기화 전압선(175-1)과 전기적으로 연결되어 있다. 그 결과, 제7 트랜지스터(T7)로 제2 초기화 전압(VAINT)가 전달된다.
연결 부재(SD8)는 오프닝(OP1)을 통하여 제8 게이트 전극(1158)과 전기적으로 연결되며, 오프닝(OP3)을 통하여 연결 부재(CE1)와 전기적으로 연결되어 있다. 그 결과, 제8 게이트 전극(1158)을 제4 스캔선(166)과 전기적으로 연결하는 역할을 한다.
연결 부재(SD10a)는 오프닝(OP3)을 통하여 제1 산화물 반도체(ChO10)와 연결되고, 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1132)와 연결되어 있다. 그 결과, 제10 트랜지스터(T10)와 제2 트랜지스터(T2)가 전기적으로 연결된다.
연결 부재(SD10b)는 오프닝(OP3)을 제1 산화물 반도체(ChO10)와 연결되고, 오프닝(OP2) 및 제1 홀드 전극(Chold1)의 제1 오프닝(Ch1o1)을 통하여 제2 유지 전극(Cst2)과 연결되어 있다. 그 결과, 제10 트랜지스터(T10)와 제2 유지 전극(Cst2)가 전기적으로 연결된다.
연결 부재(SD11a)는 오프닝(OP3)을 통하여 제2 산화물 반도체(ChO11)와 연결되고, 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1133)와 연결되어 있다. 그 결과, 제11 트랜지스터(T11)와 제3 트랜지스터(T3)가 전기적으로 연결된다.
연결 부재(SD11b)는 오프닝(OP3)을 제2 산화물 반도체(ChO11)와 연결되고, 오프닝(OP1), 제2 유지 전극(Cst2)의 오프닝(Cst2o), 및 제1 홀드 전극(Chold1)의 제2 오프닝(Ch1o2)을 통하여 구동 게이트 전극(1151)과 연결되어 있다. 그 결과, 제10 트랜지스터(T10)와 구동 게이트 전극(1151)이 전기적으로 연결된다.
연결 부재(SD1ano)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1136)와 연결되어 있다. 연결 부재(SD1ano)에는 제6 트랜지스터(T6)를 지나 전달되는 구동 트랜지스터(T1)의 출력 전류가 인가된다.
제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 28을 참고하면, 제1 데이터 도전층 위에는 제1 유기막(181)이 위치한다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 22를 참고하면, 제1 유기막(181)에는 오프닝(OP4)이 위치한다. 오프닝(OP4)은 제1 데이터 도전층을 노출시키며, 제2 데이터 도전층과 연결되도록 한다.
도 23 및 도 24를 참고하면, 제1 유기막(181) 위에는 제2 데이터 도전층이 위치한다.
도 23에는 제1 유기막(181) 위에 적층되는 제2 데이터 도전층만이 도시되어 있으며, 이는 도 24에서 제2 데이터 도전층을 용이하게 인식하기 어려울 수 있어 제2 데이터 도전층만을 도시하였다. 한편, 도 24에는 제2 데이터 도전층 이하의 모든 층이 도시되어 있다.
제2 데이터 도전층은 데이터 전압(VDATA)이 인가되는 데이터선(171), 구동 전압(ELVDD)이 전달되는 추가 구동 전압선(172-2), 기준 전압(VREF)이 전달되는 제2 기준 전압선(174-2), 제2-2 초기화 전압선(175-2), 및 애노드 연결 부재(SD2ano)를 포함할 수 있다.
데이터선(171)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP4)을 통하여 연결 부재(171c)와 연결되며, 연결 부재(171c)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1132)와 연결되므로, 데이터 전압(VDATA)은 연결 부재(171c)를 지나 제2 트랜지스터(T2)의 제1 전극으로 전달된다.
추가 구동 전압선(172-2)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP4)을 통하여 연결 부재(172c)와 연결되어 있다. 또한, 연결 부재(172c)는 오프닝(OP1, OP2)을 통하여 제1 반도체층(130)의 반도체(1139) 및 제1 홀드 전극(Chold1)의 돌출부(172-11)와 연결되어 있으므로, 구동 전압(ELVDD)이 추가 구동 전압선(172-2)을 통하여 제2 방향(DR2)으로 전달되면서, 제1 구동 전압선(172-1)을 통하여 제1 방향(DR1)으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 구동 전압선(172)으로 인하여 구동 전압(ELVDD)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다.
제2 기준 전압선(174-2)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP4)을 통하여 제1 기준 전압선(174-1)과 연결되며, 제1 기준 전압선(174-1)은 오프닝(OP1)을 통하여 제5 트랜지스터(T5)의 반도체(1135)와 연결되어 있다. 이러한 구조에 의하면, 기준 전압(VREF)은 제2 기준 전압선(174-2)을 통하여 제2 방향으로 전달되면서, 제1 기준 전압선(174-1)을 통하여 제1 방향으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 기준 전압선(174)으로 인하여 기준 전압(VREF)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다.
제2-2 초기화 전압선(175-2)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP4)을 통하여 연결 부재(175c)과 연결되며, 연결 부재(175c)은 오프닝(OP3)을 통하여 제2-1 초기화 전압선(175-1)과 연결되어 있다. 이러한 구조에 의하면, 제2 초기화 전압(VAINT)은 제2-2 초기화 전압선(175-2)을 통하여 제2 방향으로 전달되면서, 제2-1 초기화 전압선(175-1)을 통하여 제1 방향으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 제2 초기화 전압선(175)으로 인하여 제2 초기화 전압(VAINT)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다.
한편, 제2-2 초기화 전압선(175-2)이 위치하는 부분에, 제2-2 초기화 전압선(175-2) 대신 제2 방향(DR2)으로 연장되어 있는 추가 초기화 전압선(도시하지 않음)이 위치할 수 있다. 추가 초기화 전압선은 오프닝(OP4)을 통하여 연결 부재(173c)와 연결되며, 연결 부재(173c)은 오프닝(OP2)을 통하여 제1 초기화 전압선(173)과 연결될 수 있다. 이러한 구조에 의하면, 제1 초기화 전압(VINT)은 추가 초기화 전압선을 통하여 제2 방향으로 전달되면서, 제1 초기화 전압선(173)을 통하여 제1 방향으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 제1 초기화 전압선으로 인하여 제1 초기화 전압(VINT)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다.
애노드 연결 부재(SD2ano)는 오프닝(OP4)을 통하여 연결 부재(SD1ano)와 연결되며, 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1136)와 연결된다. 그 결과, 제6 트랜지스터(T6)를 지나 전달되는 구동 트랜지스터(T1)의 출력 전류가 연결 부재(SD1ano) 및 애노드 연결 부재(SD2ano)를 통하여 발광 다이오드(LED)의 애노드로 전달된다.
제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
한편, 도 25에서는 화소에서 각 소자(트랜지스터 및 커패시터)가 위치하는 부분을 보다 명확하게 확인할 수 있도록 굵은 글씨로 도시하였다.
도 28을 참고하면, 제2 데이터 도전층 위에는 제2 유기막(182)이 위치한다. 제2 유기막(182)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 26 및 도 27을 참고하면, 제2 유기막(182) 위에는 복수의 애노드(Anode)가 위치한다.
도 26에는 제2 유기막(182)에 형성되는 오프닝(OP5)과 제2 유기막(182) 위에 적층되는 애노드(Anode)만이 도시되어 있으며, 이는 도 27에서 애노드(Anode)가 용이하게 인식하기 어려울 수 있어 애노드(Anode)만을 도시하였다. 한편, 도 27에는 애노드(Anode) 이하의 모든 층이 도시되어 있다.
도 26 및 도 27에서는 3개의 애노드(Anode)가 도시되어 있다.
3개의 애노드(Anode)는 서로 다른 모양을 가질 수 있으며, 각각 적색, 녹색, 및 청색의 발광 다이오드(LED)에 포함되는 애노드(Anode)일 수 있다. 또한, 도 26 및 도 27에서 도시된 애노드(Anode) 중 두 개는 두 개의 부분이 연결부(Anode-c)에 의하여 서로 연결된 구조로 형성되어 있다. 이와 같이 연결된 구조의 애노드(Anode)는 소비 전력을 감소시킬 수 있는 효과를 가진다. 실시예에 따라서는 일부 또는 모든 애노드(Anode)가 2 이상의 부분이 서로 연결된 구조를 가질 수도 있다. 또한, 실시예에 따라서는 모든 애노드(Anode)가 두 개의 부분으로 구분되지 않는 구조를 가질 수도 있다. 또한, 각 애노드(Anode)는 연장부(Anode-e)를 포함하여 연장부(Anode-e)를 통하여 구동 트랜지스터(T1)의 전류를 전달받을 수 있다.
각 애노드(Anode)는 오프닝(OP5)을 통하여 애노드 연결 부재(SD2ano)와 연결되며, 오프닝(OP4)을 통하여 연결 부재(SD1ano)와 연결되고, 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1136)까지 연결된다. 그 결과, 제6 트랜지스터(T6)를 지나 전달되는 구동 트랜지스터(T1)의 출력 전류가 연결 부재(SD1ano) 및 애노드 연결 부재(SD2ano)를 통하여 발광 다이오드(LED)의 애노드(Anode)로 전달된다.
도 13 내지 도 27에서는 화소 회로부 및 애노드(Anode)까지의 평면 구조가 도시되어 있지만, 도 28을 참고하면, 애노드(Anode)의 위에는 화소 정의막(380), 기능층(FL), 캐소드(Cathode), 및 봉지층(400)이 위치한다.
봉지층(400)까지의 구체적인 적층 구조에 대해서는 도 28을 통하여 상세하게 살펴본다.
도 28은 또 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 28을 참고하면, 기판(110) 위에는 중첩 전극(BML)이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
중첩 전극(BML)은 후속하는 제1 반도체층(130) 중 구동 트랜지스터(T1)의 채널과 평면상 중첩하는 위치에 형성될 수 있으며, 하부 실딩층이라고도 한다. 중첩 전극(BML)은 제1 반도체층(130)의 다른 부분과 중첩될 수도 있다. 중첩 전극(BML)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있다.
기판(110) 및 중첩 전극(BML)의 위에는 이를 덮는 버퍼층(111)이 위치한다. 버퍼층(111)은 제1 반도체층(130)에 불순 원소의 침투를 차단하는 역할을 하며, 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층(130)이 위치한다. 제1 반도체층(130)은 구동 트랜지스터(T1)를 포함하는 다결정 트랜지스터(LTPS TFT)의 채널과 그 양측에 위치하는 제1 영역 및 제2 영역을 포함한다. 여기서, 다결정 트랜지스터(LTPS TFT)은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터(T9)를 포함할 수 있다. 또한, 제1 반도체층(130)의 채널 양측에는 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 트랜지스터의 제1 전극 및 제2 전극의 역할을 수행할 수 있다.
제1 반도체층(130)의 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제1 게이트 절연막(141) 위에 다결정 트랜지스터(LTPS TFT)의 게이트 전극을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)을 포함한다. 여기서, 구동 게이트 전극(1151)은 유지 커패시터(Cst)의 제1 유지 전극의 역할도 할 수 있다. 제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층(130)의 노출된 영역을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층(130)은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층(130)의 부분은 도전층과 동일한 특성을 가질 수 있다.
제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제2 게이트 절연막(142) 위에 유지 커패시터(Cst)의 제2 유지 전극(Cst2)를 포함하는 제2 게이트 도전층이 위치할 수 있다. 유지 커패시터(Cst)의 제2 유지 전극(Cst2)는 구동 트랜지스터(T1)의 구동 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 구성한다. 또한, 제2 유지 전극(Cst2)은 홀드 커패시터(Chold)의 제2 홀드 전극의 역할도 수행할 수 있다. 제2 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 게이트 도전층 위에는 제1 층간 절연막(151)이 위치할 수 있다. 제1 층간 절연막(151)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
제1 층간 절연막(151) 위에는 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1) 및 보조 전극선(CMTL)을 포함하는 보조 전극층이 위치한다. 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)은 제2 유지 전극(Cst2)과 중첩하여 홀드 커패시터(Chold)를 구성한다. 또한, 보조 전극선(CMTL)은 산화물 트랜지스터(Oxide TFT)의 하부에 위치하며 중첩하고, 보조 전극선(CMTL)에 인가되는 전압에 따라 산화물 트랜지스터(Oxide TFT)의 특성이 변경될 수 있다. 보조 전극층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
보조 전극층 위에는 제2 층간 절연막(152)이 위치할 수 있다. 제2 층간 절연막(152)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
제2 층간 절연막(152) 위에는 산화물 트랜지스터(Oxide TFT)의 채널, 제1 영역 및 제2 영역을 포함하며, 제10 트랜지스터(T10)의 제1 산화물 반도체(ChO10) 등을 포함하는 산화물 반도체층이 위치할 수 있다.
산화물 반도체층 위에는 제3 게이트 절연막(143)이 위치할 수 있다. 제3 게이트 절연막(143)은 산화물 반도체층 및 제2 층간 절연막(152) 위의 전면에 위치할 수 있다. 제3 게이트 절연막(143)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
제3 게이트 절연막(143) 위에는 산화물 트랜지스터의 게이트 전극을 포함하는 제2-1 스캔선(167)이 포함되어 있는 제3 게이트 도전층이 위치할 수 있다. 산화물 트랜지스터의 게이트 전극은 채널과 중첩할 수 있다. 제3 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 산화물 트랜지스터의 노출된 영역을 도체화시킬 수 있다. 즉, 제3 게이트 도전층에 의해 가려진 산화물 트랜지스터은 도체화되지 않고, 제3 게이트 도전층에 의해 덮여 있지 않은 산화물 트랜지스터의 부분은 도전층과 동일한 특성을 가질 수 있다.
제3 게이트 도전층 위에는 제3 층간 절연막(153)이 위치할 수 있다. 제3 층간 절연막(153)은 단층 또는 다층 구조를 가질 수 있다. 제3 층간 절연막(153)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
제3 층간 절연막(153)의 위에는 다결정 트랜지스터(LTPS TFT) 및 산화물 트랜지스터(Oxide TFT) 각각의 제1 영역 및 제2 영역과 연결될 수 있는 복수의 연결 부재를 포함하는 제1 데이터 도전층이 위치할 수 있다. 제1 데이터 도전층에 위치하는 복수의 연결 부재 중 도 28에서는 연결 부재(SD1ano)가 도시되어 있다. 제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 데이터 도전층 위에는 제1 유기막(181)이 위치할 수 있다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제1 유기막(181) 위에는 애노드 연결 부재(SD2ano)를 포함하는 제2 데이터 도전층이 위치할 수 있다. 제2 데이터 도전층은 데이터선이나 구동 전압선을 포함할 수도 있다. 제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 데이터 도전층의 위에는 제2 유기막(182)이 위치하며, 제2 유기막(182)에는 오프닝이 형성되어 애노드 연결 부재(SD2ano)와 애노드(Anode)가 전기적으로 연결되도록 한다. 제2 유기막(182)은 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제2 유기막(182)의 위에는 발광 다이오드를 구성하는 애노드(Anode)가 위치한다. 애노드(Anode)는 투명 전도성 산화막 또는 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다. 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다.
애노드(Anode) 위에는 애노드(Anode)를 노출시키는 오프닝(OP)을 가지면서 애노드(Anode)의 적어도 일부를 덮는 화소 정의막(380)이 위치할 수 있다. 화소 정의막(380)은 검은색을 띄는 유기 물질로 형성되어 외부에서 인가되는 빛이 다시 외부로 반사되지 않도록 하는 블랙 화소 정의막일 수 있으며, 실시예에 따라서는 투명한 유기 물질로 형성될 수도 있다. 화소 정의막(380)의 위에는 스페이서(도시하지 않음)가 위치할 수 있으며, 스페이서는 화소 정의막(380)과 동일한 물질로 형성될 수도 있다.
애노드(Anode) 및 화소 정의막(380)의 위에는 기능층(FL)과 캐소드(Cathode)가 순차적으로 형성되어 있으며, 표시 영역에서 기능층(FL)과 캐소드(Cathode)는 전 영역에 위치할 수 있다. 기능층(FL)의 사이에는 발광층(EML)이 위치하며, 발광층(EML)은 화소 정의막(380)의 오프닝(OP) 내에만 위치할 수 있다. 이하에서는 기능층(FL)과 발광층(EML)을 합하여 중간층이라고 할 수 있다. 기능층(FL)은 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층 중 적어도 하나의 층을 포함할 수 있으며, 발광층(EML)의 하부에 정공 주입층 및 정공 전달층이 위치하고, 발광층(EML)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.
캐소드(Cathode)의 위에는 봉지층(400)이 위치한다. 봉지층(400)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하며, 실시예에 따라서는 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다. 봉지층(400)은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광층(EML)을 보호하기 위한 것일 수 있다. 실시예에 따라 봉지층(400)은 무기층과 유기층이 순차적으로 더 적층된 구조를 포함할 수 있다.
도시하지 않았지만, 실시예에 따라서 봉지층(400) 위에는 터치 감지를 위하여 감지 절연층 및 복수의 감지 전극이 위치할 수 있다.
또한, 봉지층(400)의 위에는 차광 부재 및 컬러 필터층이 위치할 수도 있다. 실시예에 따라서는 컬러 필터층 대신 색 변환층이 형성될 수도 있다. 색 변환층은 퀀텀 닷(Quantum Dot)을 포함할 수 있다.
이상에서는 전체적인 발광 표시 장치 및 화소의 구조를 상세하게 살펴보았다.
이하에서는 도 29을 통하여 또 다른 실시예에 따른 발광 표시 장치 중 하나의 화소의 회로 구조를 살펴본다.
도 29는 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 29을 참조하면, 하나의 화소는 발광 다이오드(LED)와 이를 구동하는 화소 회로부를 포함하며, 화소 회로부는 행렬 형태로 배열되어 있다. 화소 회로부는 도 29에서 발광 다이오드(LED)를 제외한 다른 소자를 모두 포함하며, 도 29의 실시예에 따른 화소의 화소 회로부는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 유지 커패시터(Cst, storage capacitor), 및 홀드 커패시터(Chold)를 포함한다.
또한, 화소 회로부에는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 제3 스캔 신호(GI)가 인가되는 제3 스캔선(163), 발광 신호(EM2)가 인가되는 발광 신호선(165), 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166), 및 데이터 전압(VDATA)이 인가되는 데이터선(171)에 연결될 수 있다. 또한, 화소는 구동 전압(ELVDD; 이하 제1 구동 전압이라고도 함)이 인가되는 제1 구동 전압선(172), 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함)이 인가되는 제2 구동 전압선(179), 제1 초기화 전압(VINT)이 인가되는 제1 초기화 전압선(173), 제2 초기화 전압(VAINT)이 인가되는 제2 초기화 전압선(175), 및 기준 전압(VREF)이 인가되는 기준 전압선(174)과도 연결될 수 있다.
화소에 포함되는 각 소자(트랜지스터, 커패시터, 발광 다이오드)를 중심으로 화소의 구조를 살펴보면 아래와 같다.
구동 트랜지스터(T1; 이하 제1 트랜지스터라고도 함)는 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 게이트 전극(이하 구동 게이트 전극이라고도 함), 구동 전압선(172)에 연결되어 있는 제1 전극(입력측 전극) 및 구동 게이트 전극의 전압에 따라서 전류를 출력하는 제2 전극(출력측 전극)을 포함한다.
구동 트랜지스터(T1)의 구동 게이트 전극은 제3 트랜지스터(T3)의 제2 전극(출력측 전극) 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있다. 여기서, 유지 커패시터(Cst)의 제1 전극, 구동 게이트 전극, 및 제3 트랜지스터(T3)의 제2 전극이 연결되어 있는 노드는 게이트 노드(G_node)라고 한다. 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가받으며, 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극(입력측 전극)과 연결되어 있다. 구동 트랜지스터(T1)의 출력 전류는 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 한다. 구동 트랜지스터(T1)의 출력 전류의 크기에 따라서 발광 다이오드(LED)가 방출하는 빛의 휘도가 정해진다. 한편, 구동 트랜지스터(T1)는 구동 트랜지스터의 반도체(예를 들어 다결정 반도체)의 적어도 일부(예를 들어 채널)와 중첩하는 중첩 전극(BML)을 더 포함할 수 있다.
제2 트랜지스터(T2; 이하 데이터 입력 트랜지스터라고도 함)는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)과 연결되어 있는 게이트 전극, 데이터 전압(VDATA)이 인가되는 데이터선(171)과 연결되어 있는 제1 전극(입력측 전극) 및 제5 트랜지스터(T5)의 제2 전극, 유지 커패시터(Cst)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극에 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 여기서, 유지 커패시터(Cst)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극이 연결되어 있는 노드는 데이터 전압(VDATA)이 전달되는 노드이므로 이하 데이터 노드(D_node)라고도 한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라서 데이터 전압(VDATA)을 화소내로 입력시키며, 데이터 노드(D_node)인 유지 커패시터(Cst)의 제2 전극에 저장될 수 있도록 한다.
제3 트랜지스터(T3; 이하 제1 보상 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)과 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극 및 제6 트랜지스터(T6)의 제1 전극과 연결되어 있는 제1 전극(입력측 전극) 및 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로를 형성하여 구동 트랜지스터(T1)의 문턱 전압이 유지 커패시터(Cst)의 제1 전극에 저장되어 보상될 수 있도록 한다. 그 결과 각 화소에 포함되어 있는 구동 트랜지스터(T1)의 문턱 전압이 다르더라도 인가되는 데이터 전압(VDATA)에 따라 구동 트랜지스터(T1)가 일정한 출력 전류를 출력할 수 있도록 한다.
제4 트랜지스터(T4; 이하 제1 초기화 트랜지스터라고도 함)는 제3 스캔 신호(GI)가 인가되는 제3 스캔선(163)에 연결되어 있는 게이트 전극, 제1 초기화 전압(VINT)을 전달하는 제1 초기화 전압선(173)과 연결되어 있는 제1 전극, 및 제3 트랜지스터(T3)의 제2 전극, 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)을 화소 내로 전달하여 제3 트랜지스터(T3)의 제2 전극, 구동 트랜지스터(T1)의 게이트 전극, 및 유지 커패시터(Cst)의 제1 전극을 각각 제1 초기화 전압(VINT)으로 초기화하는 역할을 한다.
제5 트랜지스터(T5; 이하 데이터 노드 초기화 트랜지스터라고도 함)는 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162)에 연결되어 있는 게이트 전극, 기준 전압(VREF)을 전달하는 기준 전압선(174)과 연결되어 있는 제1 전극 및 데이터 노드(D_node)인 제2 트랜지스터(T2)의 제2 전극, 유지 커패시터(Cst)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(T5)는 유지 커패시터(Cst)의 제2 전극, 및 홀드 커패시터(Chold)의 제2 전극을 각각 기준 전압(VREF)으로 변경시켜 초기화시키는 역할을 한다. 한편, 실시예에 따라서는 제5 트랜지스터(T5)의 제1 전극으로 기준 전압(VREF) 대신 구동 전압(ELVDD)이 인가될 수 있다.
제6 트랜지스터(T6; 이하 전류 전달 트랜지스터라고도 함)는 제2 발광 신호(EM2)가 인가되는 제2 발광 신호선(165)에 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결되어 있는 제1 전극(입력측 전극) 및 발광 다이오드(LED)의 애노드 및 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제6 트랜지스터(T6)는 제2 발광 신호(EM2)에 기초하여 구동 트랜지스터(T1)의 출력 전류를 발광 다이오드(LED)로 전달하거나 차단하는 역할을 한다.
제7 트랜지스터(T7; 이하 애노드 초기화 트랜지스터라고도 함)는 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166)에 연결되어 있는 게이트 전극, 제2 초기화 전압(VAINT)을 전달하는 제2 초기화 전압선(175)과 연결되어 있는 제1 전극 및 발광 다이오드(LED)의 애노드 및 제6 트랜지스터(T6)의 제2 전극에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(T7)는 제2 초기화 전압(VAINT)으로 발광 다이오드(LED)의 애노드를 초기화하는 역할을 한다. 실시예에 따라서는 제7 트랜지스터(T7)가 산화물 반도체를 포함하는 산화물 트랜지스터일 수 있으며, n형 트랜지스터로 형성되어 고 레벨의 전압에 의하여 턴 온되고, 저 레벨의 전압에 의하여 턴 오프될 수 있다. 또한, 실시예에 따라서는 제7 트랜지스터(T7)의 게이트 전극이 제4 스캔선(166)이 아닌 별도의 신호선과 연결될 수 있다.
도 29의 실시예에서 모든 트랜지스터는 다결정 반도체를 사용하여 형성되는 p형 트랜지스터로 형성될 수 있으며, 다결정 트랜지스터인 p형 트랜지스터는 저 레벨의 전압에 의하여 턴 온되고, 고 레벨의 전압에 의하여 턴 오프될 수 있다. 실시예에 따라서는 전체 또는 일부 트랜지스터가 산화물 반도체를 사용하여 형성되는 n형 트랜지스터로 형성될 수 있으며, 일 실시예에서는 제7 트랜지스터(T7)가 산화물 반도체를 포함하는 n형 트랜지스터일 수 있으며, 고 레벨의 전압에 의하여 턴 온되고, 저 레벨의 전압에 의하여 턴 오프될 수 있다.
유지 커패시터(Cst; 이하 전압 전달 커패시터 또는 제1 커패시터라고도 함)는 구동 트랜지스터(T1)의 게이트 전극 및 제3 트랜지스터(T3)의 제2 전극, 즉, 게이트 노드(G_node)에 연결되어 있는 제1 전극(이하 제1 유지 전극이라고도 함)과 제2 트랜지스터(T2)의 제2 전극, 제5 트랜지스터(T5)의 제2 전극, 및 홀드 커패시터(Chold)의 제2 전극, 즉 데이터 노드(D_node)에 연결되어 있는 제2 전극(이하 제2 유지 전극이라고도 함)을 포함한다. 유지 커패시터(Cst)는 제2 트랜지스터(T2)를 통하여 데이터 전압(VDATA)을 전달받거나, 제5 트랜지스터(T5)를 통하여 기준 전압(VREF)을 전달받아 구동 트랜지스터(T1)의 게이트 전극의 전압을 변경시키며, 전달받은 전압을 다음 전압이 전달될 때까지 유지시키는 역할을 한다. 본 실시예의 화소에서는 데이터 전압(VDATA)이 직접 구동 트랜지스터(T1)의 게이트 전극으로 전달되는 것이 아니고 유지 커패시터(Cst)를 통하여 전달된다. 이는 유지 커패시터(Cst)의 제2 전극의 전압이 갑자기 상승하는 경우 타측 전극인 제1 전극의 전압도 상승한다는 점을 이용하여 구동 트랜지스터(T1)의 게이트 전극에 데이터 전압(VDATA)을 간접적으로 전달하는 방식이다. 이러한 방식에 의하면 화소에 포함된 트랜지스터 중 적어도 하나의 트랜지스터(예를 들어, 제2 트랜지스터(T2) 등)에서 누설이 발생하더라도 구동 트랜지스터(T1)의 게이트 전극의 전압이 직접 누설되지 않아 영향이 적은 장점을 가진다. 또한, 본 실시예에서 데이터 전압(VDATA)은 구동 트랜지스터(T1)의 다른 전극을 거치지 않고 유지 커패시터(Cst)를 지나 바로 구동 트랜지스터(T1)의 게이트 전극으로 전달되어 화소의 위치에 따라서 구동 전압(ELVDD)에 차이가 있더라도 구동 전압(ELVDD)의 차이에 영향이 없이 유지 커패시터(Cst)에 저장되는 전압이 결정되는 장점도 있다.
홀드 커패시터(Chold; 이하 제2 커패시터라고도 함)는 구동 전압(ELVDD)을 인가받는 제1 전극(이하 제1 홀드 전극이라고도 함)과 유지 커패시터(Cst)의 제2 전극, 제2 트랜지스터(T2)의 제2 전극, 및 제5 트랜지스터(T5)의 제2 전극, 즉, 데이터 노드(D_node)와 연결되어 있는 제2 전극(이하 제2 홀드 전극이라고도 함)을 포함하며, 유지 커패시터(Cst)의 제2 전극의 전압, 즉, 데이터 노드(D_node)의 전압을 일정하게 유지하는 역할을 한다. 즉, 홀드 커패시터(Chold)에 의하면, 주변 신호의 변동시에도 유지 커패시터(Cst)의 제2 전극, 즉, 데이터 노드(D_node)의 전압이 변동되지 않고 일정한 전압을 가질 수 있도록 한다.
발광 다이오드(LED)는 제6 트랜지스터(T6)의 제2 전극 및 제7 트랜지스터(T7)의 제2 전극에 연결된 애노드 및 구동 저전압(ELVSS)이 인가되는 제2 구동 전압선(179)과 연결되어 있는 캐소드를 포함한다. 발광 다이오드(LED)는 화소 회로부와 구동 저전압(ELVSS) 사이에 위치하여 화소 회로부(정확하게는 구동 트랜지스터(T1))로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 발광 다이오드(LED)는 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 애노드와 캐소드로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 발광 다이오드(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 실시예에 따라서는 추가적인 컬러 필터나 색변환층을 더 포함하여 색을 표시 특성을 향상시킬 수 있다.
도 29의 실시예에 따른 화소는, 데이터 전압(VDATA)이 구동 게이트 전극으로 전달되는 경로(이하 데이터 전압 전달 경로라고도 함)에는 한 개의 트랜지스터(제2 트랜지스터(T2))와 유지 커패시터(Cst)가 위치하고 있다. 즉, 구동 트랜지스터(T1)의 구동 게이트 전극과 제2 트랜지스터(T2)의 사이에 유지 커패시터(Cst)가 위치한다. 이 때, 데이터 전압(VDATA)은 직접 구동 트랜지스터(T1)의 구동 게이트 전극에 전달되지 않고, 유지 커패시터(Cst)의 제2 유지 전극까지 전달된다. 제2 유지 전극에 데이터 전압(VDATA)이 인가되면서 제2 유지 전극의 전압이 변경되면, 제1 유지 전극의 전압 및 구동 게이트 전극의 전압이 변경되면서 간접적으로 데이터 전압(VDATA)이 전달된다. 또한, 도 29의 실시예에 따른 화소는, 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로에 한 개의 트랜지스터(제3 트랜지스터(T3))가 형성되어 있다.
도 29의 실시예에 따른 화소는, 데이터 노드(D_node)의 전압, 즉, 화소로 입력된 데이터 전압(VDATA)을 보다 일정하게 유지시키기 위하여 유지 커패시터(Cst)외에 홀드 커패시터(Chold)를 더 포함한다. 후술하는 도 30 내지 도 42을 참고하면, 구동 트랜지스터(T1)의 구동 게이트 전극, 유지 커패시터(Cst), 및 홀드 커패시터(Chold)는 평면상 중첩하면서 형성될 수 있다.
이상에서는 도 29의 화소의 회로 구조에 대하여 살펴보았다.
도 29의 화소에서는 제5 트랜지스터(T5)의 제1 전극으로 기준 전압(VREF) 대신 구동 전압(ELVDD)이 인가될 수 있음이 도시되어 있다. 이하에서는 기준 전압(VREF)을 전달하는 기준 전압선(174) 대신 구동 전압(ELVDD)이 인가되는 제1 구동 전압선(172)이 제5 트랜지스터(T5)의 제1 전극과 연결되는 실시예를 중심으로 살펴본다. 이와 같은 화소는 기준 전압선(174)을 포함하지 않을 수 있어 보다 좁은 면적에 화소를 형성할 수 있어 고 해상도의 발광 표시 장치를 형성할 수 있다. 이하에서는 도 30 내지 도 41을 통하여 또 다른 실시예에 따른 화소 중 화소 회로부의 평면 구조를 상세하게 살펴보며, 이와 함께 도 42을 통하여 단면 구조도 살펴본다.
먼저, 도 42을 참고하면서, 도 30 내지 도 41을 통하여 평면 구조를 중심으로 살펴보며, 이하의 도 30 내지 도 41에서는 발광 다이오드(LED)에 대해서는 도시하지 않았으며, 그 하부에 위치하는 화소 회로부의 구조를 중심으로 도시하였다.
도 30 내지 도 41은 또 다른 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
먼저, 도 30을 참고하면, 기판(110; 도 42 참고) 위에는 중첩 전극(BML)이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우, 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
중첩 전극(BML)은 복수의 확장부(BML1)와 복수의 확장부(BML1)을 서로 연결시키는 연결부(BML2)를 포함한다. 또한, 복수의 확장부(BML1)에서 돌출되어 있는 돌출부(BML1-1, BML1-2)도 더 포함할 수 있다. 중첩 전극(BML)의 확장부(BML1; 이하 제1 중첩 전극이라고 함)는 후속하는 제1 반도체층 중 구동 트랜지스터(T1)의 채널(도 31의 1131 참고)과 평면상 중첩하는 위치에 형성될 수 있다. 인접하는 복수의 확장부(BML1)는 연결부(BML2)에 의하여 제1 방향(DR1) 및 제2 방향(DR2)으로 연결되어 있다. 또한, 복수의 확장부(BML1)는 각각 일측 모서리에 위치하는 돌출부(BML1-1, BML1-2)를 가질 수 있으며, 하나의 확장부(BML1)에서 돌출된 돌출부(BML1-1)와 인접하는 두 개의 확장부(BML1) 모두에서 돌출되어 연결되어 있는 돌출부(BML1-2)를 포함할 수 있다. 돌출부(BML1-1; 이하 제4 중첩 전극이라고 함)는 후속하는 제1 반도체층 중 제5 트랜지스터(T5)의 채널(도 31의 1135 참고)과 평면상 중첩하는 위치에 형성될 수 있다. 한편, 돌출부(BML1-2; 이하 제3 중첩 전극이라고 함)는 후속하는 제1 반도체층 중 제3 트랜지스터(T3) 및/또는 제4 트랜지스터(T4)의 채널(도 31의 1133, 1134 참고)과 평면상 중첩하는 위치에 형성될 수 있다. 또한, 연결부(BML2)에서도 돌출부(BML1-3)이 형성되어 있으며, 돌출부(BML1-3; 이하 제2 중첩 전극이라고 함)는 후속하는 제1 반도체층 중 제2 트랜지스터(T2)의 채널(도 31의 1132 참고)과 평면상 중첩하는 위치에 형성될 수 있다.
중첩 전극(BML)은 하부 실딩층이라고도 하며, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 추가적으로 비정질 실리콘을 포함할 수 있고, 단일층 또는 다중층으로 구성될 수 있다.
도 42를 참고하면, 기판(110) 및 중첩 전극(BML)의 위에는 이를 덮는 버퍼층(111)이 위치한다. 버퍼층(111)은 제1 반도체층(130)에 불순 원소의 침투를 차단하는 역할을 하며, 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 도 31에서 도시하고 있는 바와 같이 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층(130) 및 제1-1 초기화 전압선(173-1)이 위치한다.
제1 반도체층(130)은 구동 트랜지스터(T1)의 채널(1131), 제1 영역(1131-1) 및 제2 영역(1131-2)을 포함한다. 또한, 제1 반도체층(130)은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)의 채널을 각각 포함하며, 각 채널의 양측에 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 제1 전극 및 제2 전극의 역할을 수행하는 부분(1132, 1133, 1134, 1135, 1136, 1137)을 포함한다.
구동 트랜지스터(T1)의 채널(1131)은 평면 상에서 U자 모양으로 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1131)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1131)은 S자 모양 등 다양한 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1131)의 양측에 구동 트랜지스터(T1)의 제1 영역(1131-1) 및 제2 영역(1131-2)이 위치할 수 있다. 제1 반도체층에 위치하는 제1 영역(1131-1) 및 제2 영역(1131-2)은 구동 트랜지스터(T1)의 제1 전극 및 제2 전극의 역할을 수행한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제1 영역(1131-1)으로부터 상측(제2 방향(DR2))으로 연장되어 있는 부분에는 제5 트랜지스터(T5)의 채널과 제1 전극 및 제2 전극의 역할을 수행하는 반도체(1135)가 위치한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서는 상측(제2 방향(DR2))으로 연장되어 있는 부분 및 하측(제2 방향(DR2)의 반대 방향)으로 연장되는 부분이 연결되어 있다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서 하측(제2 방향(DR2)의 반대 방향)으로 연장되는 부분에는 제6 트랜지스터(T6)의 반도체(1136)가 위치하며, 이를 지나 제7 트랜지스터(T7)의 반도체(1137)가 위치한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역(1131-2)에서는 상측(제2 방향(DR2))으로 연장되어 있는 부분은 제3 트랜지스터(T3)의 반도체(1133)가 위치하며, 이를 지나 제4 트랜지스터(T4)의 반도체(1134)가 위치한다. 제4 트랜지스터(T4)의 반도체(1134)를 지나서는 제1 방향(DR1)으로 연장되어 있는 제1-1 초기화 전압선(173-1)이 형성되어 있다. 여기서, 제1-1 초기화 전압선(173-1)은 도핑에 의하여 도체와 동일/유사한 특성을 가지는 제1 반도체층(130)의 일 부분일 수 있다.
한편, 제1 반도체층(130)은 별도로 분리된 반도체(1152)가 더 포함되어 있으며, 이는 제2 트랜지스터(T2)의 채널, 제1 영역 및 제2 영역을 포함할 수 있다.
도 42을 참고하면, 구동 트랜지스터(T1)의 반도체(1131), 제2 트랜지스터(T2)의 제2 반도체(1132), 및 제3 트랜지스터(T3)의 제3 반도체(1133) 등을 포함하는 제1 반도체층(130) 위에는 제1 게이트 절연막(141)이 위치할 수 있다.
제1 게이트 절연막(141)은 제1 반도체층(130) 및 버퍼층(111) 위의 전면에 위치할 수 있다. 실시예에 따라서는 제1 게이트 절연막(141)이 제1 반도체층(130) 및 버퍼층(111) 위의 전면에 위치하지 않고 일부 영역에만 위치할 수 있다. 예를 들면, 제1 게이트 절연막(141)이 제1 반도체층(130) 중 각 트랜지스터의 채널과는 중첩하지만, 그 양측에 위치하는 제1 영역 및 제2 영역과는 중첩하지 않는 구조를 가질 수 있다.
제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 32를 참고하면, 제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 구동 게이트 전극(1151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)뿐만 아니라, 제2 스캔 신호(GC)가 인가되는 제2 스캔선(162), 제3 스캔 신호(GI)가 인가되는 제3 스캔선(163), 발광 신호(EM2)가 인가되는 발광 신호선(165), 제4 스캔 신호(EB)가 인가되는 제4 스캔선(166), 및 제2 트랜지스터(T2)의 게이트 전극(1152)을 포함할 수 있다. 여기서, 제2 스캔선(162)은 두 개의 돌출부를 포함할 수 있으며, 돌출부는 각각 제3 트랜지스터(T3)의 게이트 전극(1153) 및 제5 트랜지스터(T5)의 게이트 전극(1155)을 구성할 수 있다. 또한, 제3 스캔선(163)은 돌출부를 포함할 수 있으며, 돌출부는 제4 트랜지스터(T4)의 게이트 전극(1154)을 구성할 수 있다.
또한, 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 제2 트랜지스터(T2)의 게이트 전극(1152)은 각각 섬형 구조로 형성되어 있으며, 각각 제1 반도체층(130)의 반도체(1131, 1132)와 중첩하는 부분은 각 트랜지스터(T1, T2)의 게이트 전극을 구성한다.
또한, 제1 게이트 도전층 중 제1 방향(DR1)으로 연장되어 있는 발광 신호선(165)과 제4 스캔선(166)도 각각 제1 반도체층(130)의 반도체(1136, 1137)와 중첩하는 부분은 각 트랜지스터(T6, T7)의 게이트 전극을 구성한다.
제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층(130) 중 제1 게이트 도전층으로 덮이지 않은 부분을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층(130)은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층(130)의 부분은 도전층과 동일한 특성을 가질 수 있다. 그 결과 제1 반도체층(130)에 위치하는 제1-1 초기화 전압선(173-1)은 도전선의 역할을 수행할 수 있다.
도 42을 참고하면, 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 33을 참고하면, 제2 게이트 절연막(142) 위에 제2 게이트 도전층이 형성될 수 있다. 제2 게이트 도전층은 유지 커패시터(Cst)의 제2 유지 전극(Cst2)을 포함한다.
유지 커패시터(Cst)의 제2 유지 전극(Cst2)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)과 동일 유사한 모양을 가진다. 유지 커패시터(Cst)의 제2 유지 전극(Cst2)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)의 일 부분과 중첩하는 오프닝(Cst2o)을 포함한다. 제2 유지 전극(Cst2)과 구동 트랜지스터(T1)의 구동 게이트 전극(1151)의 단면상 사이에 위치하는 제2 게이트 절연막(142)도 제2 유지 전극(Cst2)의 오프닝(Cst2o)에 대응하는 부분에 오프닝을 가져 구동 트랜지스터(T1)의 구동 게이트 전극(1151)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 형성되어 있다. 여기서, 제2 게이트 절연막(142)에 형성되는 오프닝은 도 35에 도시된 오프닝(OP1)과 동일할 수 있으며, 도 35에 도시된 오프닝(OP1)을 형성하는 공정에서 형성될 수 있다. 제2 유지 전극(Cst2)과 중첩하는 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 그 사이에 위치하는 제2 게이트 절연막(142)은 유지 커패시터(Cst)를 구성하며, 이 때, 구동 게이트 전극(1151)은 구동 트랜지스터(T1)의 게이트 전극이면서 유지 커패시터(Cst)의 제1 유지 전극이기도 하다.
제2 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 42을 참고하면, 제2 게이트 도전층 위에는 제1 층간 절연막(151)이 위치할 수 있다. 제1 층간 절연막(151)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성하거나, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 34를 참고하면, 제1 층간 절연막(151)의 위에는 보조 도전층이 형성되어 있다.
보조 도전층은 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1) 및 제2 초기화 전압선(175)을 포함한다.
홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 제2 유지 전극(Cst2)과 평면상 중첩한다. 또한, 제1 홀드 전극(Chold1)은 구동 트랜지스터(T1)의 구동 게이트 전극(1151) 및 제2 유지 전극(Cst2)과 동일/유사한 모양을 가지면서 제1 방향(DR1)으로 연장되어 있다. 또한, 홀드 커패시터(Chold)는 돌출부(Chold1-1)를 더 포함하며, 돌출부는 제2 트랜지스터(T2)의 적어도 일부와 평면상 중첩할 수 있다.
또한, 제1 홀드 전극(Chold1)은 하나의 큰 오프닝(Ch1o)을 가진다.
오프닝(Ch1o)은 크게 두 부분으로 구분될 수 있으며, 오프닝(Ch1o)의 일 부분은 제2 유지 전극(Cst2)과 중첩하여 노출시키는 부분이며, 다른 일 부분은 제2 유지 전극(Cst2)의 오프닝(Cst2o)과도 중첩하여 구동 게이트 전극(1151)의 일 부분을 노출시키는 부분이다. 오프닝(Ch1o) 중 제2 유지 전극(Cst2)의 오프닝(Cst2o)과 중첩하는 부분의 제2 방향(DR2)의 폭이 제2 유지 전극(Cst2)을 노출시키는 부분의 제2 방향(DR2)의 폭보다 클 수 있다.
구체적으로, 오프닝(Ch1o) 중 일 부분은 제2 유지 전극(Cst2)의 일 부분과 중첩하여 제2 유지 전극(Cst2)이 노출될 수 있도록 한다. 제1 홀드 전극(Chold1)과 제2 유지 전극(Cst2)의 단면상 사이에 위치하는 제1 층간 절연막(151)도 제1 홀드 전극(Chold1)의 제1 오프닝(Ch1o1)에 대응하는 부분에 오프닝을 가져 제2 유지 전극(Cst2)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 형성되어 있다. 여기서, 제1 층간 절연막(151)에 형성되는 오프닝은 도 35에 도시된 오프닝(OP2)과 동일할 수 있으며, 도 35에 도시된 오프닝(OP2)을 형성하는 공정에서 형성될 수 있다.
오프닝(Ch1o) 중 다른 일 부분은 구동 트랜지스터(T1)의 구동 게이트 전극(1151)의 일 부분 및 제2 유지 전극(Cst2)의 오프닝(Cst2o)과 중첩한다. 제1 홀드 전극(Chold1)과 제2 유지 전극(Cst2)의 단면상 사이에 위치하는 제1 층간 절연막(151)도 제1 홀드 전극(Chold1)의 제2 오프닝(Ch1o2)에 대응하는 부분에 오프닝을 가지며, 제2 유지 전극(Cst2)의 오프닝(Cst2o), 제2 게이트 절연막(142)에 형성된 오프닝과 함께 구동 트랜지스터(T1)의 구동 게이트 전극(1151)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 한다. 여기서, 제2 게이트 절연막(142) 및 제1 층간 절연막(151)에 형성되는 오프닝은 도 35에 도시된 오프닝(OP1)과 동일할 수 있으며, 도 35에 도시된 오프닝(OP1)을 형성하는 공정에서 형성될 수 있다.
제1 홀드 전극(Chold1)과 중첩하는 제2 유지 전극(Cst2) 및 그 사이에 위치하는 제1 층간 절연막(151)은 홀드 커패시터(Chold)를 구성하며, 이 때, 제2 유지 전극(Cst2)은 유지 커패시터(Cst)의 제2 전극이면서 홀드 커패시터(Chold)의 제2 홀드 전극이기도 하다.
한편, 제2 초기화 전압선(175)은 제1 방향(DR1)으로 연장되어 있으며, 제2 초기화 전압(VAINT)이 전달된다.
보조 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 42을 참고하면, 보조 도전층 위에는 제2 층간 절연막(152)이 위치할 수 있다. 제2 층간 절연막(152)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성하거나, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 35을 참고하면, 제2 층간 절연막(152)이 적층된 후에는 복수의 오프닝을 형성하는 공정이 수행된다. 제2 층간 절연막(152) 및 그 하부의 절연막에 형성되는 오프닝(OP1, OP2)과 그 후에 적층되는 제1 데이터 도전층이 도시되어 있다. 도 36에서는 도 34에 더하여 도 35의 오프닝(OP1, OP2)과 제1 데이터 도전층을 함께 도시하고 있다. 즉, 도 35은 도 36에서 제1 데이터 도전층을 용이하게 인식하기 어려울 수 있어 제1 데이터 도전층과 오프닝(OP1, OP2)만을 빼서 도시한 평면도이고, 도 36은 제1 데이터 도전층 이하의 모든 층이 도시된 평면도이다.
제2 층간 절연막(152) 및 그 하부에 위치하는 절연막(제1 게이트 절연막(141), 제2 게이트 절연막(142), 제1 층간 절연막(151))에는 복수의 오프닝(OP1, OP2)이 형성된다. 여기서, 복수의 오프닝(OP1, OP2)은 서로 다른 마스크를 사용하여 형성할 수 있다.
오프닝(OP1)은 제2 층간 절연막(152), 제1 층간 절연막(151), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 형성되어 제1 반도체층(130)을 노출시킬 수 있다. 실시예에 따라서 오프닝(OP1)은 버퍼층(111)에도 형성되어 중첩 전극(BML)의 일 부분을 노출시킬 수도 있다.
오프닝(OP2)은 제2 층간 절연막(152), 제1 층간 절연막(151), 및 제2 게이트 절연막(142) 중 적어도 하나의 절연막에 형성되어 제1 게이트 도전층, 제2 게이트 도전층 또는 보조 도전층을 노출시킬 수 있다.
복수의 오프닝(OP1, OP2)이 형성된 제2 층간 절연막(152)의 위에는 제1 데이터 도전층이 형성된다.
도 35 및 도 36을 참고하면, 제1 데이터 도전층은 일정한 전압이 인가되는 전압선과 한 프레임마다 변경되는 신호(스캔 신호나 발광 신호)가 입력될 수 있는 신호선 및 연결 부재를 포함할 수 있다.
도 35 및 도 36의 제1 데이터 도전층 중 일정한 전압이 인가되는 전압선으로는 제1 구동 전압선(172-1) 및 제1-2 초기화 전압선(173-2)을 포함한다.
도 35 및 도 36의 제1 데이터 도전층 중 한 프레임마다 스캔 신호가 입력될 수 있는 신호선으로는 제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)을 포함할 수 있다.
도 35 및 도 7의 제1 데이터 도전층 중 연결 부재로는 다양한 연결 부재(171c, SD25, SD34, SD1ano)를 포함할 수 있다.
또한, 제1 데이터 도전층은 데이터선(171)과 같이 데이터 전압(VDATA)를 전달하며, 인접하는 데이터선(171)으로 데이터 전압(VDATA)을 전달하는 역할을 하는 배선 중 하나인 제1 보조 데이터선(BRS)을 포함할 수 있다.
제1 보조 데이터선(BRS)은 대략 가로 방향(제1 방향(DR1))으로 연장되어 있으며, 일부 폭이 확장되어 있는 부분을 가진다. 제1 보조 데이터선(BRS-1)은 데이터선(171)과 같이 데이터 전압(VDATA)를 전달하며, 폭이 확장되어 있는 부분을 통하여 다른 보조 데이터선(도 38의 BRS2 참고) 및 인접하는 데이터선(171)과 전기적으로 연결되고 데이터 전압(VDATA)이 해당 데이터선(171)으로 전달될 수 있도록 한다. 이와 같은 보조 데이터선(BRS, BRS2)은 팬 아웃 부분, 즉, 데이터선(171)과 구동부이 연결되는 부분의 폭을 반으로 줄일 수 있으며, 그 결과 팬 아웃 부분의 면적도 반으로 감소하여, 비 표시 영역을 감소시킬 수 있는 장점을 가진다. 도 35 내지 도 42에서는 보조 데이터선(BRS, BRS2)에는 오프닝이 형성되지 않은 것으로 도시하였으나, 연결이 필요한 부분에서만 오프닝을 형성하여 전기적으로 연결할 수 있다.
먼저, 제1 데이터 도전층 중 전압선을 살펴본다.
제1 구동 전압선(172-1)은 제1 방향(DR1)으로 연장되어 있으며, 구동 전압(ELVDD)을 제1 방향으로 전달한다. 제1 구동 전압선(172-1)은 제2 방향(DR2)으로 돌출되어 있는 돌출부를 더 포함한다. 여기서, 돌출부는 오프닝(OP1)을 통하여 제1 반도체층(130) 중 구동 트랜지스터(T1)의 제1 영역(1131-1)과 제5 트랜지스터(T5)의 반도체(1135)의 사이와 연결된다. 또한, 돌출부는 오프닝(OP2)을 통하여 보조 도전층의 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)과 연결된다. 그 결과, 구동 전압(ELVDD)이 구동 트랜지스터(T1), 제5 트랜지스터(T5), 및 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)에 전달된다.
제1-2 초기화 전압선(173-2)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제1-1 초기화 전압선(173-1)와 연결되며, 제1-1 초기화 전압선(173-1)을 통하여 제4 트랜지스터(T4)로 제1 초기화 전압(VINT)을 전달한다.
한편, 제1 데이터 도전층 중 신호선을 살펴보면 아래와 같다.
제1 스캔 신호(GW)가 인가되는 제1 스캔선(161)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP2)을 통하여 제2 게이트 전극(1152)과 연결되어 제2 트랜지스터(T2)의 게이트 전극에 제1 스캔 신호(GW)를 전달한다.
한편, 이하에서는 제1 데이터 도전층 중 연결 부재를 살펴보면 아래와 같다.
연결 부재(171c)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1132)와 연결되어 있다.
연결 부재(SD25; 이하 제1 연결 부재라고도 함)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 제2 트랜지스터(T2)의 반도체(1132) 및 제5 트랜지스터(T5)의 반도체(1135)와 연결되며, 오프닝(OP2)을 통하여 제2 게이트 도전층의 제2 유지 전극(Cst2)과 연결된다. 그 결과 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)가 유지 커패시터(Cst)의 제2 유지 전극(Cst2)과 연결되어 있다.
연결 부재(SD34; 이하 제2 연결 부재라고도 함)는 제1 반도체층(130)의 제3 트랜지스터(T3)의 반도체(1133) 및 제4 트랜지스터의 반도체(1134)와 제1 게이트 도전층의 구동 트랜지스터(T1)의 구동 게이트 전극(1151)을 연결하며, 이 때, 제1 홀드 전극(Chold1)의 오프닝(Ch1o) 및 제2 유지 전극(Cst2)의 오프닝(Cst2o)을 통하여 구동 게이트 전극(1151)과 연결되어 있다. 그 결과 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다.
연결 부재(SD1ano)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1136)와 연결되어 있다. 연결 부재(SD1ano)에는 제6 트랜지스터(T6)를 지나 전달되는 구동 트랜지스터(T1)의 출력 전류가 인가된다.
제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 42을 참고하면, 제1 데이터 도전층 위에는 제1 유기막(181)이 위치한다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 37을 참고하면, 제1 유기막(181)에는 오프닝(OP3)이 위치한다. 오프닝(OP3)은 제1 데이터 도전층을 노출시키며, 제2 데이터 도전층과 연결되도록 한다.
도 38 및 도 39를 참고하면, 제1 유기막(181) 위에는 제2 데이터 도전층이 위치한다.
도 38에는 제1 유기막(181) 위에 적층되는 제2 데이터 도전층만이 도시되어 있으며, 이는 도 39에서 제2 데이터 도전층을 용이하게 인식하기 어려울 수 있어 제2 데이터 도전층만을 도시하였다. 한편, 도 39에는 제2 데이터 도전층 이하의 모든 층이 도시되어 있다.
제2 데이터 도전층은 데이터 전압(VDATA)이 인가되는 데이터선(171), 구동 전압(ELVDD)이 전달되는 추가 구동 전압선(172-2), 제2 보조 데이터선(BRS2), 및 애노드 연결 부재(SD2ano)를 포함할 수 있다.
데이터선(171)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP3)을 통하여 연결 부재(171c)와 연결되며, 연결 부재(171c)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1132)와 연결되므로, 데이터 전압(VDATA)은 연결 부재(171c)를 지나 제2 트랜지스터(T2)의 제1 전극으로 전달된다.
추가 구동 전압선(172-2)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP3)을 통하여 제1 구동 전압선(172-1)과 연결되어 있으므로, 구동 전압(ELVDD)이 추가 구동 전압선(172-2)을 통하여 제2 방향(DR2)으로 전달되면서, 제1 구동 전압선(172-1)을 통하여 제1 방향(DR1)으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 구동 전압선(172)으로 인하여 구동 전압(ELVDD)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다. 또한, 구동 전압(ELVDD)은 오프닝(OP1, OP2)을 통하여 구동 트랜지스터(T1), 제5 트랜지스터(T5), 및 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)에 전달된다.
제2 보조 데이터선(BRS2)은 대략 세로 방향(제2 방향(DR2))으로 연장되어 데이터선(171)과 평행하는 방향으로 연장되어 있으며, 제1 데이터 도전층에 위치하는 제1 보조 데이터선(BRS)과 연결되어 인접하는 데이터선(171)으로 데이터 전압(VDATA)을 전달하는 역할을 한다. 제1 보조 데이터선(BRS)은 데이터선(171) 및 제2 보조 데이터선(BRS2)의 연장 방향과 교차하는 연장 방향을 가져 제2 보조 데이터선(BRS2)을 통하여 인가되는 데이터 전압이 인접하는 데이터선(171)으로 인가될 수 있다. 이와 같은 보조 데이터선(BRS, BRS2)에 의하여 팬 아웃 부분의 폭 및 면적을 줄일 수 있으며, 그에 따라, 비 표시 영역도 감소시킬 수 있다. 두 보조 데이터선(BRS, BRS2)은 제1 유기막(181)에 위치하는 오프닝을 통하여 서로 연결될 수 있으며, 연결이 필요한 데이터선(171)과 연결되어 데이터 전압(VDATA)이 전달되도록 구성될 수 있다.
애노드 연결 부재(SD2ano)는 오프닝(OP3)을 통하여 연결 부재(SD1ano)와 연결되며, 오프닝(OP1)을 통하여 제1 반도체층(130)의 반도체(1136)와 연결된다. 그 결과, 제6 트랜지스터(T6)를 지나 전달되는 구동 트랜지스터(T1)의 출력 전류가 연결 부재(SD1ano) 및 애노드 연결 부재(SD2ano)를 통하여 발광 다이오드(LED)의 애노드로 전달된다.
제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 42을 참고하면, 제2 데이터 도전층 위에는 제2 유기막(182)이 위치한다. 제2 유기막(182)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 40을 참고하면, 제2 유기막(182)에는 오프닝(OP4)이 형성되어 애노드 연결 부재(SD2ano)를 노출시킨다. 그 결과 애노드가 애노드 연결 부재(SD2ano)와 연결될 수 있다.
한편, 도 41에서는 화소에서 각 소자(트랜지스터 및 커패시터)가 위치하는 부분을 보다 명확하게 확인할 수 있도록 굵은 글씨로 도시하였다.
제2 유기막(182) 상부의 구체적인 적층 구조에 대해서는 도 42을 통하여 상세하게 살펴본다.
도 42는 또 다른 실시예에 따른 발광 표시 장치의 단면도이다.
도 42을 참고하면, 기판(110) 위에는 중첩 전극(BML)이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
중첩 전극(BML)은 후속하는 제1 반도체층(130) 중 구동 트랜지스터(T1)의 채널과 평면상 중첩하는 위치에 형성될 수 있으며, 하부 실딩층이라고도 한다. 중첩 전극(BML)은 제1 반도체층(130)의 다른 부분과 중첩될 수도 있다. 중첩 전극(BML)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있다.
기판(110) 및 중첩 전극(BML)의 위에는 이를 덮는 버퍼층(111)이 위치한다. 버퍼층(111)은 제1 반도체층(130)에 불순 원소의 침투를 차단하는 역할을 하며, 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층(130)이 위치한다. 제1 반도체층(130)은 구동 트랜지스터(T1)를 포함하는 다결정 트랜지스터(LTPS TFT)의 채널과 그 양측에 위치하는 제1 영역 및 제2 영역을 포함하는 제1 반도체(1131)를 포함한다. 또한, 도 42에서는 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2) 및 제6 트랜지스터(T6)의 제2 반도체(1132) 및 제6 반도체(1136)도 도시되어 있다. 또한, 제1 반도체층(130)의 채널 양측에는 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 트랜지스터의 제1 전극 및 제2 전극의 역할을 수행할 수 있다.
제1 반도체층(130)의 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제1 게이트 절연막(141) 위에 다결정 트랜지스터(LTPS TFT)의 게이트 전극을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)의 구동 게이트 전극(1151), 제2 트랜지스터(T2)의 제2 게이트 전극(1152) 및 제6 트랜지스터(T6)의 제6 게이트 전극(1156)을 포함할 수 있다. 여기서, 구동 게이트 전극(1151)은 유지 커패시터(Cst)의 제1 유지 전극의 역할도 할 수 있다. 제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층(130)의 노출된 영역을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층(130)은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층(130)의 부분은 도전층과 동일한 특성을 가질 수 있다.
제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제2 게이트 절연막(142) 위에 유지 커패시터(Cst)의 제2 유지 전극(Cst2)를 포함하는 제2 게이트 도전층이 위치할 수 있다. 유지 커패시터(Cst)의 제2 유지 전극(Cst2)는 구동 트랜지스터(T1)의 구동 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 구성한다. 제2 유지 전극(Cst2)은 오프닝(Cst2o)을 가지며, 이를 통하여 하부의 구동 게이트 전극(1151)을 노출 시킬 수 있다. 또한, 제2 유지 전극(Cst2)은 홀드 커패시터(Chold)의 제2 홀드 전극의 역할도 수행할 수 있다. 제2 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 게이트 도전층 위에는 제1 층간 절연막(151)이 위치할 수 있다. 제1 층간 절연막(151)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
제1 층간 절연막(151) 위에는 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)을 포함하는 보조 전극층이 위치한다. 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)은 제2 유지 전극(Cst2)과 중첩하여 홀드 커패시터(Chold)를 구성한다. 제1 홀드 전극(Chold1)은 오프닝(Ch1o)을 더 포함하며, 제1 홀드 전극(Chold1)의 오프닝(Ch1o) 및 제2 유지 전극(Cst2)의 오프닝(Cst2o)을 통하여 구동 게이트 전극(1151)이 노출될 수 있다.
또한, 제1 홀드 전극(Chold1)은 돌출부(Chold1-1)를 더 포함하며, 돌출부(Chold1-1)는 제2 트랜지스터(T2)의 제2 게이트 전극(1152)과 중첩할 수 있다. 보조 전극층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
보조 전극층 위에는 제2 층간 절연막(152)이 위치할 수 있다. 제2 층간 절연막(152)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
제2 층간 절연막(152) 위에는 복수의 연결 부재를 포함하는 제1 데이터 도전층이 위치할 수 있다.
제1 데이터 도전층에 위치하는 복수의 연결 부재 중 도 42에서는 연결 부재(171c, SD25, SD34, SD1ano), 제1 구동 전압선(172-1), 및 제1 보조 데이터선(BRS)가 도시되어 있다.
연결 부재(171c)는 제2 트랜지스터(T2)의 제2 반도체(1132)의 일단과 연결되어 있으며, 연결 부재(SD25)는 제2 트랜지스터(T2)의 제2 반도체(1132)의 타단 및 제2 유지 전극(Cst2)과 연결되어 있다. 제1 구동 전압선(172-1)은 홀드 커패시터(Chold)의 제1 홀드 전극(Chold1)과 연결되어 있으며, 연결 부재(SD34)는 제1 홀드 전극(Chold1)의 오프닝(Ch1o) 및 제2 유지 전극(Cst2)의 오프닝(Cst2o)을 통하여 구동 게이트 전극(1151)과 연결되어 있다.
연결 부재(SD1ano)는 제6 트랜지스터(T6)의 제6 반도체(1136)의 일단과 연결되어 있다.
제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 데이터 도전층 위에는 제1 유기막(181)이 위치할 수 있다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제1 유기막(181) 위에는 데이터선(171), 추가 구동 전압선(172-2), 제2 보조 데이터선(BRS2), 및 애노드 연결 부재(SD2ano)를 포함하는 제2 데이터 도전층이 위치할 수 있다.
데이터선(171)은 연결 부재(171c)를 통하여 제2 트랜지스터(T2)의 제2 반도체(1132)의 일단과 연결되며, 추가 구동 전압선(172-2)은 제1 구동 전압선(172-1)과 연결되어 있다. 또한, 애노드 연결 부재(SD2ano)는 연결 부재(SD1ano)를 통하여 제6 트랜지스터(T6)의 제6 반도체(1136)의 일단과 연결되어 있다.
평면도상 제2 보조 데이터선(BRS2)은 제1 보조 데이터선(BRS)과 중첩하는 부분을 가질 수 있으며, 제1 유기막(181)에 위치하는 오프닝을 통하여 제1 보조 데이터선(BRS)과 연결될 수 있다. 제1 보조 데이터선(BRS)은 인접하는 데이터선(171)과 전기적으로 연결되어 데이터 전압(VDATA)이 전달되도록 구성될 수 있다.
제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 데이터 도전층의 위에는 제2 유기막(182)이 위치하며, 제2 유기막(182)에는 오프닝이 형성되어 애노드 연결 부재(SD2ano)와 애노드(Anode)가 전기적으로 연결되도록 한다. 제2 유기막(182)은 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제2 유기막(182)의 위에는 발광 다이오드를 구성하는 애노드(Anode)가 위치한다. 애노드(Anode)는 투명 전도성 산화막 또는 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다. 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다.
애노드(Anode) 위에는 애노드(Anode)를 노출시키는 오프닝(OP)을 가지면서 애노드(Anode)의 적어도 일부를 덮는 화소 정의막(380)이 위치할 수 있다. 화소 정의막(380)은 검은색을 띄는 유기 물질로 형성되어 외부에서 인가되는 빛이 다시 외부로 반사되지 않도록 하는 블랙 화소 정의막일 수 있으며, 실시예에 따라서는 투명한 유기 물질로 형성될 수도 있다. 화소 정의막(380)의 위에는 스페이서(도시하지 않음)가 위치할 수 있으며, 스페이서는 화소 정의막(380)과 동일한 물질로 형성될 수도 있다.
도 42에서는 도시하고 있지 않지만, 애노드(Anode) 및 화소 정의막(380)의 위에는 발광층 및 캐소드가 위치할 수 있으며, 캐소드의 위에는 봉지층이 위치할 수 있다.
또한, 봉지층 위에는 터치 감지를 위하여 감지 절연층 및 복수의 감지 전극이 위치할 수 있고, 또한, 봉지층의 위에는 차광 부재 및 컬러 필터층이 위치할 수도 있다. 실시예에 따라서는 컬러 필터층 대신 색 변환층이 형성될 수도 있다. 색 변환층은 퀀텀 닷(Quantum Dot)을 포함할 수 있다.
이상에서는 전체적인 발광 표시 장치 및 화소의 구조를 상세하게 살펴보았다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
T1, T2, T3, T4, T5, T6, T7, T8, T9, T10, T11: 트랜지스터
Chold: 홀드 커패시터 Cst: 유지 커패시터
D_node: 데이터 노드 G_node: 게이트 노드
LED: 발광 다이오드 110: 기판
111: 버퍼층 130: 제1 반도체층
1131, 1132, 1133, 1134, 1135, 1136, 1137, 1138, 1139: 반도체
1151, 1152, 1153, 1154, 1155, 1156, 1157, 1158, 1159: 게이트 전극
161, 162, 162-1, 163, 166, 166-1, 167: 스캔선
164, 165: 발광 신호선 171: 데이터선
172, 172-1, 172-2: 제1 구동 전압선
173, 173-1, 173-2: 제1 초기화 전압선
174, 174-1, 174-2: 기준 전압선
175, 175-1, 175-2: 제2 초기화 전압선
179: 제2 구동 전압선 380: 화소 정의막
141, 142, 143: 게이트 절연막 151, 152, 153: 층간 절연막
181, 182: 유기막 400: 봉지층
Anode: 애노드 Cathode: 캐소드
BML, BML1, BML1-1, BML1-2, BML1-3, BML2: 중첩 전극
BRS, BRS2: 보조 데이터선 CMTL: 보조 전극선
CMTL1, CMTL2: 보조 전극 Cst2o, Ch1o, Ch1o1, Ch1o2: 오프닝
ChO10, ChO11: 산화물 반도체 Chold1: 제1 홀드 전극
Cst2: 제2 유지 전극 EML: 발광층
FL: 기능층 OP1, OP2, OP3, OP4, OP5: 오프닝
171c, 172c, 173c, 175c, SD4, SD7, SD8, SD10a, SD10b, SD11a, SD11b, SD1ano, SD25, SD34, CE1: 연결 부재
RPL: 리페이선
Chold: 홀드 커패시터 Cst: 유지 커패시터
D_node: 데이터 노드 G_node: 게이트 노드
LED: 발광 다이오드 110: 기판
111: 버퍼층 130: 제1 반도체층
1131, 1132, 1133, 1134, 1135, 1136, 1137, 1138, 1139: 반도체
1151, 1152, 1153, 1154, 1155, 1156, 1157, 1158, 1159: 게이트 전극
161, 162, 162-1, 163, 166, 166-1, 167: 스캔선
164, 165: 발광 신호선 171: 데이터선
172, 172-1, 172-2: 제1 구동 전압선
173, 173-1, 173-2: 제1 초기화 전압선
174, 174-1, 174-2: 기준 전압선
175, 175-1, 175-2: 제2 초기화 전압선
179: 제2 구동 전압선 380: 화소 정의막
141, 142, 143: 게이트 절연막 151, 152, 153: 층간 절연막
181, 182: 유기막 400: 봉지층
Anode: 애노드 Cathode: 캐소드
BML, BML1, BML1-1, BML1-2, BML1-3, BML2: 중첩 전극
BRS, BRS2: 보조 데이터선 CMTL: 보조 전극선
CMTL1, CMTL2: 보조 전극 Cst2o, Ch1o, Ch1o1, Ch1o2: 오프닝
ChO10, ChO11: 산화물 반도체 Chold1: 제1 홀드 전극
Cst2: 제2 유지 전극 EML: 발광층
FL: 기능층 OP1, OP2, OP3, OP4, OP5: 오프닝
171c, 172c, 173c, 175c, SD4, SD7, SD8, SD10a, SD10b, SD11a, SD11b, SD1ano, SD25, SD34, CE1: 연결 부재
RPL: 리페이선
Claims (20)
- 애노드를 포함하는 발광 다이오드;
구동 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 구동 트랜지스터;
상기 구동 게이트 전극과 연결되어 있는 제1 유지 전극, 및 제2 유지 전극을 포함하는 유지 커패시터;
게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터;
게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 홀드 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 홀드 전극을 포함하는 제3 트랜지스터;
제1 구동 전압선과 연결되어 있는 제1 전극 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 홀드 커패시터; 및
게이트 전극, 상기 제1 구동 전압선과 연결되어 있는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제9 트랜지스터를 포함하며,
상기 제2 유지 전극과 상기 제2 홀드 전극은 일체로 형성되어 있고,
상기 구동 게이트 전극과 상기 제1 유지 전극은 일체로 형성되며,
상기 구동 게이트 전극, 상기 제2 유지 전극, 및 상기 제1 홀드 전극은 평면상 중첩하는 발광 표시 장치. - 제1항에서,
상기 제2 유지 전극은 상기 구동 게이트 전극과 중첩하는 오프닝을 포함하고,
상기 제1 홀드 전극은 상기 제2 유지 전극과 중첩하는 제1 오프닝 및 상기 제2 유지 전극의 상기 오프닝과 중첩하는 제2 오프닝을 포함하는 발광 표시 장치. - 제2항에서,
게이트 전극, 제1 초기화 전압선과 연결되어 있는 제1 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터를 더 포함하는 발광 표시 장치. - 제3항에서,
게이트 전극, 기준 전압선과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터를 더 포함하는 발광 표시 장치. - 제4항에서,
상기 제1 홀드 전극의 상기 제1 오프닝을 통하여 상기 제2 유지 전극과 상기 제2 트랜지스터의 상기 제2 전극 및 상기 제5 트랜지스터의 상기 제2 전극을 연결하는 제1 연결 부재; 및
상기 제1 홀드 전극의 상기 제2 오프닝 및 상기 제2 유지 전극의 상기 오프닝을 통하여 상기 구동 게이트 전극과 상기 제3 트랜지스터의 상기 제2 전극 및 상기 제4 트랜지스터의 상기 제2 전극을 연결하는 제2 연결 부재를 더 포함하는 발광 표시 장치. - 제4항에서,
게이트 전극, 상기 제2 트랜지스터의 상기 제2 전극 및 상기 제5 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제10 트랜지스터; 및
게이트 전극, 상기 제3 트랜지스터의 상기 제2 전극 및 상기 제4 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제11 트랜지스터를 더 포함하는 발광 표시 장치. - 제6항에서,
상기 구동 트랜지스터; 상기 제2 트랜지스터; 상기 제3 트랜지스터; 상기 제4 트랜지스터; 상기 제5 트랜지스터; 및 상기 제9 트랜지스터는 p형 트랜지스터이며,
상기 제10 트랜지스터 및 상기 제11 트랜지스터는 n형 트랜지스터인 발광 표시 장치. - 제7항에서,
상기 구동 트랜지스터와 중첩하는 중첩 전극;
상기 제10 트랜지스터와 중첩하는 제1 보조 전극; 및
상기 제11 트랜지스터와 중첩하는 제2 보조 전극을 더 포함하는 발광 표시 장치. - 제6항에서,
상기 제10 트랜지스터의 상기 게이트 전극과 상기 제11 트랜지스터의 상기 게이트 전극은 전기적으로 연결되어 있는 발광 표시 장치. - 제4항에서,
게이트 전극, 바이어스 전압선과 연결되어 있는 제1 전극, 및 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 발광 표시 장치. - 제4항에서,
게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 상기 애노드와 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터를 더 포함하는 발광 표시 장치. - 제4항에서,
게이트 전극, 상기 제1 초기화 전압선 또는 제2 초기화 전압선과 연결되어 있는 제1 전극, 및 상기 애노드와 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는 발광 표시 장치. - 애노드를 포함하는 발광 다이오드;
구동 게이트 전극, 제1 전극, 및 제2 전극을 포함하는 구동 트랜지스터;
상기 구동 게이트 전극과 연결되어 있는 제1 유지 전극, 및 제2 유지 전극을 포함하는 유지 커패시터;
게이트 전극, 데이터선과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터;
게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 홀드 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 홀드 전극을 포함하는 제3 트랜지스터;
제1 구동 전압선과 연결되어 있는 제1 전극 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 홀드 커패시터; 및
게이트 전극, 상기 제1 구동 전압선과 연결되어 있는 제1 전극, 및 상기 제2 유지 전극과 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터를 포함하며,
상기 제2 유지 전극과 상기 제2 홀드 전극은 일체로 형성되어 있고,
상기 구동 게이트 전극과 상기 제1 유지 전극은 일체로 형성되며,
상기 구동 게이트 전극, 상기 제2 유지 전극, 및 상기 제1 홀드 전극은 평면상 중첩하는 발광 표시 장치. - 제13항에서,
상기 제2 유지 전극은 상기 구동 게이트 전극과 중첩하는 오프닝을 포함하고,
상기 제1 홀드 전극은 상기 제2 유지 전극의 상기 오프닝보다 큰 면적을 가지는 오프닝을 포함하며,
상기 제1 홀드 전극의 상기 오프닝은 상기 제2 유지 전극과 중첩하는 부분과 상기 구동 게이트 전극의 상기 오프닝과 중첩하는 부분을 포함하는 발광 표시 장치. - 제14항에서,
게이트 전극, 제1 초기화 전압선과 연결되어 있는 제1 전극, 및 상기 구동 게이트 전극과 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터를 더 포함하는 발광 표시 장치. - 제15항에서,
상기 제1 홀드 전극의 상기 오프닝을 통하여 상기 제2 유지 전극과 상기 제2 트랜지스터의 상기 제2 전극 및 상기 제5 트랜지스터의 상기 제2 전극을 연결하는 제1 연결 부재; 및
상기 제1 홀드 전극의 상기 오프닝 및 상기 제2 유지 전극의 상기 오프닝을 통하여 상기 구동 게이트 전극과 상기 제3 트랜지스터의 상기 제2 전극 및 상기 제4 트랜지스터의 상기 제2 전극을 연결하는 제2 연결 부재를 더 포함하는 발광 표시 장치. - 제15항에서,
게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극, 및 상기 애노드와 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터를 더 포함하는 발광 표시 장치. - 제15항에서,
게이트 전극, 상기 제1 초기화 전압선 또는 제2 초기화 전압선과 연결되어 있는 제1 전극, 및 상기 애노드와 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는 발광 표시 장치. - 제15항에서,
상기 구동 트랜지스터와 중첩하는 제1 중첩 전극;
상기 제2 트랜지스터와 중첩하는 제2 중첩 전극;
상기 제3 트랜지스터 또는 상기 제4 트랜지스터와 중첩하는 제3 중첩 전극; 및
상기 제5 트랜지스터와 중첩하는 제4 중첩 전극을 더 포함하는 발광 표시 장치. - 제19항에서,
상기 제1 중첩 전극, 상기 제2 중첩 전극, 상기 제3 중첩 전극 및 상기 제4 중첩 전극은 서로 연결되어 있는 발광 표시 장치.
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| US18/227,610 US20240237403A9 (en) | 2022-10-20 | 2023-07-28 | Light emitting display device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220135710A KR20240055950A (ko) | 2022-10-20 | 2022-10-20 | 발광 표시 장치 |
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