KR20240072412A - 발광 표시 장치 - Google Patents

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KR20240072412A
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박준현
강장미
정민재
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Abstract

실시예들에 따르면, 발광 표시 장치는 구동 게이트 전극, 제1 전극 및 제2 전극을 포함하는 구동 트랜지스터; 상기 구동 게이트 전극과 연결되어 있는 제1 전극 및 제2 전극을 포함하는 유지 커패시터; 상기 유지 커패시터의 제2 전극과 연결되어 있는 제1 전극과 구동 전압을 인가받는 제2 전극을 포함하는 홀드 커패시터; 및 애노드를 포함하는 발광 다이오드를 포함하며, 상기 홀드 커패시터의 상기 제1 전극과 상기 유지 커패시터의 상기 제2 전극을 연결하는 연결부를 더 포함하며, 상기 홀드 커패시터의 상기 제1 전극은 제1 게이트 도전층에 위치하고, 상기 유지 커패시터의 상기 제2 전극은 제2 게이트 도전층에 위치하며, 상기 연결부는 상기 제1 게이트 도전층 및 상기 제2 게이트 도전층보다 위에 위치하는 제1 데이터 도전층에 위치한다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치와 같은 발광 표시 장치는 플렉서블 기판을 사용하여 표시 장치가 휘거나 접힐 수 있는 구조를 가질 수 있다.
실시예들은 고 주파수 구동이 가능한 발광 표시 장치를 제공하며, 불량 화소가 포함되는 경우 이를 리페어할 수 있는 발광 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 구동 게이트 전극, 제1 전극 및 제2 전극을 포함하는 구동 트랜지스터; 상기 구동 게이트 전극과 연결되어 있는 제1 전극 및 제2 전극을 포함하는 유지 커패시터; 상기 유지 커패시터의 제2 전극과 연결되어 있는 제1 전극과 구동 전압을 인가받는 제2 전극을 포함하는 홀드 커패시터; 및 애노드를 포함하는 발광 다이오드를 포함하며, 상기 홀드 커패시터의 상기 제1 전극과 상기 유지 커패시터의 상기 제2 전극을 연결하는 연결부를 더 포함하며, 상기 홀드 커패시터의 상기 제1 전극은 제1 게이트 도전층에 위치하고, 상기 유지 커패시터의 상기 제2 전극은 제2 게이트 도전층에 위치하며, 상기 연결부는 상기 제1 게이트 도전층 및 상기 제2 게이트 도전층보다 위에 위치하는 제1 데이터 도전층에 위치한다.
기판 위에 위치하는 반도체층; 상기 반도체층 위에 위치하는 상기 제1 게이트 도전층; 상기 제1 게이트 도전층 위에 위치하는 상기 제2 게이트 도전층; 상기 제2 게이트 도전층 위에 위치하는 상기 제1 데이터 도전층; 및 상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 포함하며, 상기 구동 게이트 전극은 상기 제1 게이트 도전층에 위치하고, 상기 홀드 커패시터의 상기 제2 전극은 상기 제2 게이트 도전층에 위치할 수 있다.
데이터 전압을 전달받는 제1 전극 및 상기 유지 커패시터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 및 상기 구동 트랜지스터의 상기 구동 게이트 전극과 상기 구동 트랜지스터의 상기 제2 전극을 연결하는 제3 트랜지스터를 더 포함할 수 있다.
상기 유지 커패시터의 상기 제1 전극이 연결되어 있는 노드를 G 노드라고 하고, 상기 유지 커패시터의 상기 제2 전극이 연결되어 있는 노드를 D 노드라고 할 때, 상기 G 노드를 제1 초기화 전압으로 초기화시키는 제4 트랜지스터; 및 상기 D 노드를 기준 전압으로 변경시키는 제5 트랜지스터를 더 포함할 수 있다.
상기 발광 다이오드의 상기 애노드와 상기 구동 트랜지스터의 상기 제2 전극을 연결시키는 제6 트랜지스터; 및 상기 애노드를 제2 초기화 전압으로 초기화시키는 제7 트랜지스터를 더 포함할 수 있다.
상기 구동 트랜지스터의 상기 제1 전극에 바이어스 전압을 전달하는 제8 트랜지스터; 및 상기 구동 트랜지스터의 상기 제1 전극에 상기 구동 전압을 전달하는 제9 트랜지스터를 더 포함할 수 있다.
상기 제2 초기화 전압과 상기 제1 초기화 전압은 동일하거나 다른 전압값을 가질 수 있다.
일 실시예에 따른 발광 표시 장치는 표시 영역에 위치하며, 화소 회로부 및 발광 다이오드를 포함하는 표시 화소; 표시 영역의 외측에 위치하며 발광 다이오드를 포함하지 않는 리페어 화소; 및 상기 표시 화소에서 상기 리페어 화소까지 연장되어 있는 리페어선을 포함하며, 상기 표시 화소의 상기 화소 회로부는 구동 트랜지스터를 포함하며 상기 구동 트랜지스터가 출력 전류를 생성하도록 하는 제1 화소 회로부; 및 상기 발광 다이오드의 애노드를 초기화시키는 제7 트랜지스터를 포함하는 제2 화소 회로부를 포함하고, 상기 리페어 화소는 상기 제1 화소부와 동일한 구성을 가지는 제1 리페어 화소부; 및 제10 트랜지스터 및 추가 커패시터를 포함하는 제2 리페어 화소부를 포함하며, 상기 제10 트랜지스터는 상기 리페어선과 연결되어 있는 제1 전극 및 상기 추가 커패시터의 제1 전극과 연결되어 있는 제2 전극을 포함하고, 상기 추가 커패시터의 제2 전극은 구동 전압이 인가된다.
상기 제2 리페어 화소부는 제11 트랜지스터를 더 포함하며, 상기 제11 트랜지스터의 제1 전극은 초기화 전압을 전달받고, 상기 제11 트랜지스터의 제2 전극은 상기 제10 트랜지스터의 상기 제2 전극 및 상기 추가 커패시터의 상기 제1 전극과 연결될 수 있다.
상기 리페어 화소가 차지하는 면적은 상기 표시 화소의 면적보다 클 수 있다.
상기 추가 커패시터가 차지하는 면적만큼 상기 표시 화소보다 큰 면적을 가질 수 있다.
상기 제1 화소 회로부 및 상기 제1 리페어 화소부는 상기 구동 트랜지스터의 구동 게이트 전극과 연결되어 있는 제1 전극 및 제2 전극을 포함하는 유지 커패시터; 상기 유지 커패시터의 상기 제2 전극과 연결되어 있는 제2 트랜지스터; 상기 유지 커패시터의 제2 전극과 연결되어 있는 제1 전극과 구동 전압을 인가받는 제2 전극을 포함하는 홀드 커패시터; 및 상기 구동 트랜지스터의 상기 구동 게이트 전극과 상기 구동 트랜지스터의 상기 제2 전극을 연결하는 제3 트랜지스터를 더 포함할 수 있다.
상기 유지 커패시터의 상기 제1 전극이 연결되어 있는 노드를 G 노드라고 하고, 상기 유지 커패시터의 상기 제2 전극이 연결되어 있는 노드를 D 노드라고 할 때, 상기 제1 화소 회로부 및 상기 제1 리페어 화소부는 상기 G 노드를 초기화시키는 제4 트랜지스터; 상기 D 노드에 기준 전압을 전달하는 제5 트랜지스터; 및 상기 구동 트랜지스터의 제2 전극과 연결되어 있는 제1 전극을 포함하는 제6 트랜지스터를 더 포함하며, 상기 제6 트랜지스터의 제2 전극은 상기 표시 화소에서는 상기 발광 다이오드의 애노드와 연결되고, 상기 제6 트랜지스터의 제2 전극은 상기 리페어 화소에서는 상기 제10 트랜지스터의 상기 제1 전극 및 상기 리페어선과 연결될 수 있다.
상기 제1 화소 회로부 및 상기 제1 리페어 화소부는 상기 구동 트랜지스터의 제1 전극에 바이어스 전압을 전달하는 제8 트랜지스터; 및 상기 구동 트랜지스터의 상기 제1 전극에 구동 전압을 전달하는 제9 트랜지스터를 더 포함할 수 있다.
상기 제11 트랜지스터의 상기 제1 전극에 전달되는 초기화 전압은 상기 제4 트랜지스터를 통하여 상기 G 노드를 초기화시키는 전압과 동일하거나 다른 전압일 수 있다.
상기 제7 트랜지스터에 의하여 상기 애노드를 초기화시키는 전압은 상기 제4 트랜지스터를 통하여 상기 G 노드를 초기화시키는 상기 전압 또는 상기 제11 트랜지스터의 상기 제1 전극에 전달되는 상기 초기화 전압과 동일할 수 있다.
상기 제1 화소 회로부 및 상기 제1 리페어 화소부에 포함되는 동일한 트랜지스터 중 적어도 하나는 트랜지스터의 크기가 동일할 수 있다.
상기 제1 화소 회로부 및 상기 제1 리페어 화소부에 포함되는 상기 유지 커패시터의 커패시턴스 크기는 서로 동일하거나 다를 수 있으며, 상기 제1 화소 회로부 및 상기 제1 리페어 화소부에 포함되는 상기 홀드 커패시터의 커패시턴스 크기는 서로 동일하거나 다를 수 있다.
상기 리페어선은 상기 표시 화소 및 상기 리페어 화소가 위치하는 영역에 각각 확장부를 포함하며, 상기 확장부는 불량 표시 화소의 수리시 쇼트될 수 있다.
상기 리페어선은 끝단에도 확장부를 가지며, 상기 리페어선의 상기 끝단에 위치하는 상기 확장부는 상기 불량 표시 화소의 수리시 함께 쇼트될 수 있다.
실시예들에 따르면, 하나의 표시 화소에 2개의 커패시터를 형성하여 고 주파수 구동시 크로스토크를 제거하거나 소비 전력을 감소시켜 고속 구동이 가능하도록 할 수 있다. 실시예에 따라서는 비표시 영역에 리페어 화소를 포함하고, 리페어 화소의 구조가 표시 화소의 구조와 유사하게 형성하여 리페어가 가능하도록 할 수 있다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 표시 화소의 등가 회로도이다.
도 2는 도 1의 표시 화소에 인가되는 신호를 보여주는 파형도이다.
도 3 내지 도 10은 일 실시예에 따른 표시 화소의 제조 순서에 따른 각 층의 평면도이다.
도 11은 일 실시예에 따른 발광 표시 장치의 일부분의 단면도이다.
도 12는 일 실시예에 따른 발광 표시 장치의 개략적인 평면도이다.
도 13은 일 실시예에 따른 발광 표시 장치에 포함된 리페어 화소의 등가 회로도이다.
도 14 내지 도 21은 일 실시예에 따른 리페어 화소의 제조 순서에 따른 각 층의 평면도이다.
도 22 내지 도 27은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 표시 화소의 등가 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
또한, 명세서 전체에서, 배선, 층, 막, 영역, 판, 구성 요소 등의 부분이 "제1 방향 또는 제2 방향으로 연장된다"라고 할 때, 이는 해당 방향으로 곧게 뻗은 직선 형상만을 의미하는 것이 아니고, 제1 방향 또는 제2 방향을 따라 전반적으로 연장되는 구조로, 일 부분에서 꺾이거나, 지그재그 구조를 가지거나, 곡선 구조를 포함하면서 연장되는 구조도 포함한다.
또한, 명세서에서 설명된 표시 장치, 표시 패널 등이 포함된 전자 기기(예를 들면, 휴대폰, TV, 모니터, 노트북 컴퓨터, 등)나 명세서에서 설명된 제조 방법에 의하여 제조된 표시 장치, 표시 패널 등이 포함된 전자 기기도 본 명세서의 권리 범위에서 배제되지 않는다.
이하에서는 도 1을 통하여 일 실시예에 따른 발광 표시 장치 중 표시 영역에 위치하는 하나의 표시 화소의 회로 구조를 살펴본다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 표시 화소의 등가 회로도이다.
도 1의 화소는 발광 표시 장치의 표시 영역에 복수의 표시 화소가 형성되어 있을 때, N번째 화소행에 포함되어 있는 화소를 예로 들어 설명한다.
도 1을 참조하면, 하나의 화소는 발광 다이오드(LED)와 이를 구동하는 화소 회로부를 포함하며, 화소 회로부는 행렬 형태로 배열되어 있다. 화소 회로부는 도 1에서 발광 다이오드(LED)를 제외한 다른 소자를 모두 포함하며, 도 1의 실시예에 따른 화소의 화소 회로부는 구동 트랜지스터(T1; 이하 제1 트랜지스터라고도 함), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 유지 커패시터(Cst, storage capacitor; 이하 제1 커패시터라고도 함), 및 홀드 커패시터(Chold; 이하 제2 커패시터라고도 함)를 포함한다. 또한, 화소 회로부에는 제1 스캔 신호(GW(N))가 인가되는 제1 스캔선, 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선, 제3 스캔 신호(GI(N))가 인가되는 제3 스캔선, 제4 스캔 신호(EB(N))가 인가되는 제4 스캔선, 제1 발광 제어 신호(EM1(N))가 인가되는 제1 발광 신호선, 제2 발광 제어 신호(EM2(N))가 인가되는 제2 발광 신호선, 및 데이터 전압(Vdata)이 인가되는 데이터선에 연결될 수 있다. 또한, 화소는 구동 전압(ELVDD; 이하 제1 구동 전압이라고도 함), 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함), 제1 초기화 전압(Vint), 제2 초기화 전압(Vaint), 기준 전압(Vref) 및 바이어스 전압(Vbias)을 인가받을 수 있다.
화소에 포함되는 각 소자(트랜지스터, 커패시터, 발광 다이오드(LED))를 중심으로 화소의 구조를 살펴보면 아래와 같다.
구동 트랜지스터(T1)는 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 게이트 전극(이하 구동 게이트 전극이라고도 함), 구동 전압(ELVDD)을 전달받는 제1 전극(입력측 전극) 및 게이트 전극의 전압에 따라서 전류를 출력하는 제2 전극(출력측 전극)을 포함한다. 구동 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)의 제2 전극(출력측 전극), 제4 트랜지스터(T4)의 제2 전극(출력측 전극), 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있다. 구동 트랜지스터(T1)의 제1 전극은 제8 트랜지스터(T8)의 제2 전극(출력측 전극) 및 제9 트랜지스터(T9)의 제2 전극(출력측 전극)과 연결되어 있다. 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극(입력측 전극)과 연결되어 있다. 구동 트랜지스터(T1)의 출력 전류는 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 한다. 구동 트랜지스터(T1)의 출력 전류의 크기에 따라서 발광 다이오드(LED)가 방출하는 빛의 휘도가 정해진다. 이하에서는 구동 트랜지스터(T1)의 게이트 전극을 G 노드(G-node)라고도 하며, G 노드(G-node)는 제3 트랜지스터(T3)의 제2 전극(출력측 전극), 제4 트랜지스터(T4)의 제2 전극(출력측 전극), 및 유지 커패시터(Cst)의 제1 전극도 포함할 수 있다.
제2 트랜지스터(T2; 이하 스위칭 트랜지스터라고도 함)는 제1 스캔 신호(GW(N))가 인가되는 제1 스캔선과 연결되어 있는 게이트 전극, 데이터 전압(Vdata)이 인가되는 데이터선과 연결되어 있는 제1 전극(입력측 전극) 및 유지 커패시터(Cst)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW(N))에 따라서 데이터 전압(Vdata)이 표시 화소내로 진입하여 유지 커패시터(Cst)에 저장될 수 있도록 한다. 제2 트랜지스터(T2)의 제2 전극은 제5 트랜지스터(T5)의 제2 전극(출력측 전극) 및 홀드 커패시터(Chold)의 제1 전극과 연결되어 있다. 이하에서는 제2 트랜지스터(T2)의 제2 전극을 D 노드(D-node)라고도 하며, D 노드(D-node)는 유지 커패시터(Cst)의 제2 전극, 제5 트랜지스터(T5)의 제2 전극(출력측 전극) 및 홀드 커패시터(Chold)의 제1 전극도 포함할 수 있다.
한편, D 노드(D-node) 및 G 노드(G-node)를 포함하는 실시예에 따른 적층 구조는 도 3 내지 도 11을 통하여 상세하게 살펴본다.
유지 커패시터(Cst; 이하 전압 전달 커패시터 또는 제1 커패시터라고도 함)는 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있는 제1 전극과 제2 트랜지스터(T2)의 제2 전극, 제5 트랜지스터(T5)의 제2 전극, 및 홀드 커패시터(Chold)의 제1 전극과 연결되어 있는 제2 전극을 포함한다. 유지 커패시터(Cst)는 제2 트랜지스터(T2)로부터 출력되는 데이터 전압(Vdata)을 전달받아 구동 트랜지스터(T1)의 게이트 전극의 전압으로 전달하고 유지하는 역할을 한다. 본 실시예의 표시 화소에서는 데이터 전압(Vdata)이 직접 구동 트랜지스터(T1)의 게이트 전극으로 전달되는 것이 아니고 유지 커패시터(Cst)를 통하여 전달된다. 이는 유지 커패시터(Cst)의 제2 전극의 전압이 갑자기 상승하는 경우 타측 전극인 제1 전극의 전압도 상승한다는 점을 이용하여 구동 트랜지스터(T1)의 게이트 전극에 데이터 전압(Vdata)을 간접적으로 전달하는 방식이다. 이러한 방식에 의하면 제2 트랜지스터(T2)에서 누설이 발생하더라도 구동 트랜지스터(T1)의 게이트 전극의 전압이 직접 누설되지 않는 장점을 가진다. 또한, 본 실시예에서 데이터 전압(Vdata)은 구동 트랜지스터(T1)의 다른 전극을 거치지 않고 유지 커패시터(Cst)를 지나 바로 구동 트랜지스터(T1)의 게이트 전극으로 전달되어 화소의 위치에 따라서 구동 전압(ELVDD)에 차이가 있더라도 구동 전압(ELVDD)의 차이에 영향이 없이 유지 커패시터(Cst)에 저장되는 전압이 결정되는 장점도 있다.
홀드 커패시터(Chold; 이하 제2 커패시터라고도 함)는 유지 커패시터(Cst)의 제2 전극과 연결되어 있는 제1 전극과 구동 전압(ELVDD)을 인가받는 제2 전극을 포함한다. 홀드 커패시터(Chold)의 제1 전극은 추가적으로 제2 트랜지스터(T2)의 제2 전극 및 제5 트랜지스터(T5)의 제2 전극과 연결되어 있다. 홀드 커패시터(Chold)에 의하면, 주변 신호의 변동시에도 D 노드(D-node)의 전압이 변동되지 않고 홀드되어 일정한 전압을 가질 수 있도록 한다.
제3 트랜지스터(T3; 이하 보상 트랜지스터라고도 함)는 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선과 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 G 노드(G-node)와 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 그러므로, 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제1 전극, 구동 트랜지스터(T1)의 게이트 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로를 형성하여 구동 트랜지스터(T1)의 문턱 전압이 유지 커패시터(Cst)의 제1 전극에 전달되어 보상될 수 있도록 한다. 그 결과 각 화소에 포함되어 있는 구동 트랜지스터(T1)의 문턱 전압이 다르더라도 인가되는 데이터 전압(Vdata)에 따라 구동 트랜지스터(T1)가 일정한 출력 전류를 출력할 수 있도록 한다.
제4 트랜지스터(T4; 이하 G 노드 초기화 트랜지스터라고도 함)는 제3 스캔 신호(GI(N))가 인가되는 제3 스캔선에 연결되어 있는 게이트 전극, 제1 초기화 전압(Vint)을 인가받는 제1 전극 및 G 노드(G-node)에 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(T4)는 유지 커패시터(Cst)의 제1 전극 및 구동 트랜지스터(T1)의 게이트 전극을 제1 초기화 전압(Vint)으로 초기화하는 역할을 한다.
제5 트랜지스터(T5; 이하 D 노드 초기화 트랜지스터라고도 함)는 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선에 연결되어 있는 게이트 전극, 기준 전압(Vref)을 인가받는 제1 전극 및 D 노드(D-node)와 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터는 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제1 전극을 각각 기준 전압(Vref)으로 변경시켜 초기화시키는 역할을 한다.
제6 트랜지스터(T6; 이하 전류 전달 트랜지스터라고도 함)는 제2 발광 제어 신호(EM2(N))가 인가되는 제2 발광 신호선에 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 발광 다이오드(LED)의 애노드 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 여기서, 제6 트랜지스터(T6)의 제1 전극은 제3 트랜지스터(T3)의 제1 전극과도 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 제7 트랜지스터(T7)의 제2 전극과도 연결되어 있다. 제6 트랜지스터(T6)는 제2 발광 제어 신호(EM2(N))에 기초하여 구동 트랜지스터(T1)의 출력 전류를 발광 다이오드(LED)로 전달하거나 차단하는 역할을 한다.
제7 트랜지스터(T7; 이하 애노드 초기화 트랜지스터라고도 함)는 제4 스캔 신호(EB(N))가 인가되는 제4 스캔선에 연결되어 있는 게이트 전극, 제2 초기화 전압(Vaint)을 인가받는 제1 전극 및 발광 다이오드(LED)의 애노드 전극에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(T7)의 제2 전극은 제6 트랜지스터(T6)의 제2 전극과도 연결되어 있다. 제7 트랜지스터(T7)는 제2 초기화 전압(Vaint)으로 발광 다이오드(LED)의 애노드 전극을 초기화하는 역할을 한다. 실시예에 따라서 제7 트랜지스터(T7)는 제1 초기화 전압(Vint)을 전달받아 애노드 전극으로 전달할 수도 있으며, 이러한 실시예에 대해서는 도 22 등을 통하여 살펴본다.
제8 트랜지스터(T8; 이하 바이어스 트랜지스터라고도 함)는 제4 스캔 신호(EB(N))가 인가되는 제4 스캔선에 연결되어 있는 게이트 전극, 바이어스 전압(Vbias)을 인가받는 제1 전극 및 구동 트랜지스터(T1)의 제1 전극에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(T8)의 제2 전극은 제9 트랜지스터(T9)의 제2 전극과도 연결되어 있다. 제8 트랜지스터(T8)는 바이어스 전압(Vbias)으로 구동 트랜지스터(T1)의 제1 전극의 바이어스가 일정하게 유지되도록 하여 고 주파수 또는 저 주파수 구동시에도 구동 트랜지스터(T1)의 바이어스가 변경되지 않고 구동 트랜지스터(T1)가 일정한 출력 전류를 출력하도록 할 수 있다. 그 결과 데이터 전압(Vdata)이 표시 화소 내로 전달되지 않는 구간에도 구동 트랜지스터(T1)가 일정하게 출력 전류를 생성할 수 있도록 할 수 있다.
제9 트랜지스터(T9; 이하 구동 전압 전달 트랜지스터라고도 함)는 제1 발광 제어 신호(EM1(N))가 인가되는 제1 발광 신호선에 연결되어 있는 게이트 전극, 구동 전압(ELVDD)을 인가받는 제1 전극(입력측 전극) 및 구동 트랜지스터(T1)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제9 트랜지스터(T9)의 제2 전극은 제8 트랜지스터(T8)의 제2 전극과도 연결되어 있다. 제9 트랜지스터(T9)는 제1 발광 제어 신호(EM1(N))에 기초하여 구동 전압(ELVDD)을 구동 트랜지스터(T1)로 전달하는 역할을 한다.
도 1의 실시예에서 모든 트랜지스터는 다결정 반도체를 사용하여 형성될 수 있고, 동일한 타입의 도핑 입자로 도핑될 수 있어, 저전압이 인가될 때 턴 온되며, 고전압이 인가되면 턴 오프될 수 있다. 그 결과 게이트 온 전압은 고 레벨의 전압이며, 게이트 오프 전압은 저 레벨의 전압이다. 이와 같은 트랜지스터의 특성은 도 2의 파형도를 해석하는데 기초가 된다.
발광 다이오드(LED)는 제6 트랜지스터(T6)의 제2 전극에 연결된 애노드 전극 및 구동 저전압(ELVSS)에 연결된 캐소드 전극을 포함한다. 발광 다이오드(LED)는 구동 트랜지스터(T1)로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 발광 다이오드(LED)는 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 애노드 전극과 캐소드 전극으로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 발광 다이오드(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 실시예에 따라서는 추가적인 컬러 필터나 색변환층을 더 포함하여 색을 표시 특성을 향상시킬 수 있다.
도 1에서 도시되어 있는 표시 화소의 회로 구조에서 발광 다이오드(LED)를 제외한 부분은 화소 회로부라고도 하며, 화소 회로부는 구동 트랜지스터(T1)가 출력 전류를 생성하도록 하는 제1 화소 회로부와 발광 다이오드(LED)의 애노드를 초기화시키는 제2 화소 회로부로 구분될 수 있다. 도 1의 실시예에서 제2 화소 회로부는 제7 트랜지스터(T7)를 포함하며, 제1 화소 회로부는 도 1에서 발광 다이오드(LED) 및 제7 트랜지스터(T7)를 제외한 나머지 구성 요소를 모두 포함할 수 있다. 즉, 도 1의 실시예에서 제1 화소 회로부는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 유지 커패시터(Cst), 및 홀드 커패시터(Chold)를 포함할 수 있다.
이하에서는 도 1의 화소에 도 2의 파형의 신호를 인가하는 경우 화소의 동작에 대하여 살펴본다.
도 2는 도 1의 표시 화소에 인가되는 신호를 보여주는 파형도이다.
도 2를 참고하면, 화소에 인가되는 신호를 구간으로 구분하면, 초기화 구간, 보상 구간, 기입 구간, 및 바이어스 구간으로 구분되며, 추가적으로 제1 발광 제어 신호(EM1(N)) 및 제2 발광 제어 신호(EM2(N))가 저전압을 가지는 구간은 발광 구간이라 한다. 도 2에서는 초기화 구간과 보상 구간이 교대로 3번씩 포함되는데, 실시예에 따라서는 각각 한번씩만 포함될 수도 있다.
먼저, 발광 구간은 발광 다이오드(LED)가 빛을 방출하는 구간으로 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(저 레벨의 전압)이 인가되어 제9 트랜지스터(T9) 및 제6 트랜지스터(T6)가 턴 온된다. 제9 트랜지스터(T9)가 턴 온 되어 구동 트랜지스터(T1)로 구동 전압(ELVDD)이 전달되면, 구동 트랜지스터(T1)의 게이트 전극의 전압에 따라서 출력 전류가 생성된다. 구동 트랜지스터(T1)의 출력 전류는 턴 온된 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 하는 구간이다. 도 2에서는 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(저 레벨의 전압)을 인가하는 발광 구간이 거의 도시되어 있지 않지만, 실제로는 발광 구간이 가장 긴 시간을 가진다. 다만, 발광 구간은 위와 같은 간단한 동작만을 수행하고 있어 별다른 설명을 할 것이 없어 도 2에서 간단하게 도시하였다.
발광 구간이 종료되면 초기화 구간으로 진입한다.
제2 발광 신호(EM2)가 게이트 오프 전압(고 레벨의 전압)으로 변경되면서 발광 구간은 끝이 나며, 제2 발광 신호(EM2)의 게이트 오프 전압이 인가되는 구간은 초기화 구간, 보상 구간, 기입 구간 및 바이어스 구간을 포함한다. 이 때, 제1 발광 신호(EM1)는 게이트 온 전압(저 레벨의 전압)이 유지되고 있다.
초기화 구간은 제3 스캔 신호(GI(N))가 게이트 온 전압(저 레벨의 전압)으로 변경되어 있는 구간이며, 제1 발광 신호(EM1)는 게이트 온 전압(저 레벨의 전압)이 인가되고 있다.
초기화 구간에는 제3 스캔 신호(GI(N))를 인가받는 제4 트랜지스터(T4)가 턴 온되어 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 G 노드(G-node; 유지 커패시터(Cst)의 제1 전극, 구동 트랜지스터(T1)의 게이트 전극, 및 제3 트랜지스터(T3)의 제2 전극)가 제1 초기화 전압(Vint)으로 변경되도록 하여 초기화 시킨다. 본 실시예에서 제1 초기화 전압(Vint)은 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 낮은 전압일 수 있다. 그 결과 구동 트랜지스터(T1)는 초기화 구간을 지나면서 턴 온 상태를 가질 수 있다.
이 때, 제1 발광 신호(EM1)에 의하여 제9 트랜지스터(T9)는 턴 온 상태를 유지하며, 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 제1 전극으로 전달되고 있다.
그 후, 초기화 구간이 종료되면 보상 구간으로 진입한다.
제3 스캔 신호(GI(N))가 게이트 오프 전압(고 레벨의 전압)으로 변경되면서 초기화 구간은 끝이 나고, 그 후, 제2 스캔 신호(GC(N))가 게이트 온 전압(저 레벨의 전압)으로 변경되어 보상 구간이 된다. 이 때, 제1 발광 제어 신호(EM1(N))도 게이트 온 전압(저 레벨의 전압)이 유지되고 있다.
보상 구간에는 제2 스캔 신호(GC(N))를 인가받는 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)가 턴 온되며, 이 때, 제1 발광 제어 신호(EM1(N))를 인가받는 제9 트랜지스터(T9)도 턴 온 상태가 유지되고 있다.
제5 트랜지스터(T5)가 턴 온되어 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 D 노드(D-node; 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제1 전극, 및 제2 트랜지스터(T2)의 제2 전극)가 기준 전압(Vref)으로 변경되도록 한다. 기준 전압(Vref)으로 인하여 D 노드(D-node)의 전압이 일정해진다.
한편, 제9 트랜지스터(T9)가 턴 온되어 구동 전압(ELVDD)이 구동 트랜지스터(T1)로 전달되고, 제3 트랜지스터(T3)가 턴 온되어 구동 트랜지스터(T1)의 제2 전극과 게이트 전극이 연결되는 구조(다이오드 연결 구조)가 된다. 초기화 구간에서 제1 초기화 전압(Vint)으로 인하여 구동 트랜지스터(T1)가 턴 온된 상태이므로, 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 제1 전극으로 입력되지만, 구동 트랜지스터(T1)의 제2 전극으로 출력되고 제3 트랜지스터(T3)를 지나 G 노드(G-node; 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극)로 전달된다.
그 결과 구동 트랜지스터(T1)의 게이트 전극의 전압이 제1 초기화 전압(Vint)이 점차 높아지지만 구동 트랜지스터(T1)의 문턱 전압값에서 구동 트랜지스터(T1)를 턴 오프시켜 더 이상 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 게이트 전극으로 흐르지 못하도록 한다. 그러므로, 구동 트랜지스터(T1)의 게이트 전극의 전압은 구동 트랜지스터(T1)의 문턱 전압값을 가지게 된다.
이상과 같은 보상 구간을 거치면, 유지 커패시터(Cst)의 제2 전극은 기준 전압(Vref)을 가지며, 제1 전극은 구동 트랜지스터(T1)의 문턱 전압값을 가진다.
도 2에서는 이상과 같은 초기화 구간과 보상 구간이 교대로 두 번 더 수행된다. 각 구간이 두 번씩 더 동작하므로 초기화 동작과 보상 동작이 보다 확실하게 수행되어 초기화 되거나 보상된 전압이 명확하게 각 커패시터(Cst, Chole)에 저장될 수 있다. 하지만, 실시예에 따라서는 초기화 구간과 보상 구간이 한번씩만 포함되거나 다양한 회수가 포함될 수도 있다.
도 2의 실시예에서 세번째의 보상 구간이 종료되면 기입 구간으로 진입한다.
제2 스캔 신호(GC(N)) 및 제1 발광 제어 신호(EM1(N))가 게이트 오프 전압(고 레벨의 전압)으로 변경되면서 보상 구간은 끝이 나고, 기입 구간으로 진입한다. 그 후, 제1 스캔 신호(GW(N))가 게이트 온 전압(저 레벨의 전압)으로 변경되어 데이터 전압(Vdata)이 표시 화소 내로 기입된다.
기입 구간에는 제1 스캔 신호(GW(N))를 인가받는 제2 트랜지스터(T2)가 턴 온되어 데이터 전압(Vdata)이 제2 트랜지스터(T2)의 제1 전극으로 입력되고 제2 전극으로 출력되어 제2 트랜지스터(T2)의 제2 전극과 연결되어 있는 D 노드(D-node; 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제1 전극, 및 제5 트랜지스터(T5)의 제2 전극)가 데이터 전압(Vdata)으로 변경된다.
이 때, 유지 커패시터(Cst)의 동작을 살펴보면 아래와 같다.
유지 커패시터(Cst)의 제2 전극(D 노드(D-node))은 보상 구간을 거치면서 기준 전압(Vref)으로 유지되다가 데이터 전압(Vdata)값으로 변경된다. 이 때, 유지 커패시터(Cst)의 제1 전극(G 노드(G-node))은 유지 커패시터(Cst)의 제2 전극의 전압 변경량에 비례하여 전압값이 변경된다. 즉, 유지 커패시터(Cst)의 제2 전극의 전압 변경량은 데이터 전압(Vdata)과 기준 전압(Vref)의 전압차이이므로, 유지 커패시터(Cst)의 제1 전극의 전압은 문턱 전압에서 추가적으로 데이터 전압(Vdata)과 기준 전압(Vref)의 전압차에 비례하는 값만큼 변경된다. 이 때, 유지 커패시터(Cst)의 제1 전극의 전압값은 낮아질 수 있다. 유지 커패시터(Cst)의 제1 전극의 전압값은 구동 트랜지스터(T1)의 게이트 전극의 전압값과 동일하므로, 구동 트랜지스터(T1)의 게이트 전극의 전압값이 낮아진 만큼 발광 구간에 구동 트랜지스터(T1)가 턴 온되는 정도가 결정되고 출력 전류의 크기가 결정된다.
도 2에서 기입 구간은 1H 동안 진행될 수 있으며, 1H는 1 수평주기를 나타내며, 1 수평주기는 하나의 수평 동기 신호(Hsync)에 대응될 수 있다. 1H는 하나의 스캔선에 게이트 온 전압이 인가된 후 다음 행의 스캔선에 게이트 온 전압이 인가되는 시간을 의미할 수 있다. 도 2를 참고하면, 초기화 구간, 보상 구간, 바이어스 구간, 발광 구간은 1H의 기입 구간보다 장시간임을 확인할 수 있으며, 실시예에 따라 보상 구간은 3H 이상의 시간을 가지도록 하여 구동 트랜지스터(T1)의 문턱 전압이 충분히 보상될 수 있도록 할 수 있다. 즉, 화소가 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 구간과 데이터 전압(Vdata)을 기입하는 기입 구간을 분리하고, 보상 시간을 기입 구간(1H)보다 3배 이상 길게 하여 고속 구동을 하는 경우 1H의 시간이 매우 짧더라도 3H 이상의 시간을 확보하여 보상 시간이 부족하지 않도록 하여 고속 구동시 충분한 보상이 될 수 있도록 한다.
또한, 기입 구간에 유지 커패시터(Cst)의 제1 전극의 전압, 즉, 구동 트랜지스터(T1)의 게이트 전극의 전압은 구동 트랜지스터(T1)의 문턱 전압에서 데이터 전압(Vdata)과 기준 전압(Vref)의 전압차에 비례하는 값만큼 변경되므로, 구동 전압(ELVDD)과는 무관한 전압 값을 가진다. 그러므로, 화소의 위치에 따라 구동 전압(ELVDD)이 일정하지 않은 경우에도 화소의 구동 트랜지스터(T1)의 게이트 전극이 가지는 전압은 영향이 없거나 적어 표시 휘도가 변경되지 않는다. 그러므로, 구동 전압(ELVDD)의 위치에 따라 다르더라도 각 화소는 일정한 휘도를 표시할 수 있다.
기입 구간이 종료되면 바이어스 구간으로 진입한다.
제1 스캔 신호(GW(N))가 게이트 오프 전압(고 레벨의 전압)으로 변경되면서 보상 구간은 끝이 나고, 그 후, 제4 스캔 신호(EB(N))가 게이트 온 전압(저 레벨의 전압)으로 변경되어 바이어스 구간이 된다. 도 2에서는 제4 스캔 신호(EB(N))가 게이트 온 전압(저 레벨의 전압)과 게이트 오프 전압(고 레벨의 전압)이 3번 반복되는 구조를 가지지만, 실시예에 따라서는 한 번만 반복되어 한번의 게이트 온 전압이 인가될 수도 있다.
바이어스 구간에는 제4 스캔 신호(EB(N))를 인가받는 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)가 턴 온된다.
먼저, 제7 트랜지스터(T7)가 턴 온되어 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 부분(발광 다이오드(LED)의 애노드 및 제6 트랜지스터(T6)의 제2 전극)이 제2 초기화 전압(Vaint)으로 변경되도록 한다. 그러므로 바이어스 구간에는 발광 다이오드(LED)의 애노드가 초기화되는 구간이기도 하여 애노드 초기화 구간이라고도 할 수 있다.
한편, 제8 트랜지스터(T8)가 턴 온되어 제8 트랜지스터(T8)의 제2 전극과 연결되어 있는 부분(구동 트랜지스터(T1)의 제1 전극 및 제9 트랜지스터(T9)의 제2 전극)이 바이어스 전압(Vbias)으로 변경되도록 한다.
구동 트랜지스터(T1)의 제1 전극의 전압이 바이어스 전압(Vbias)으로 유지되도록 하여 구동 트랜지스터(T1)의 각 단자의 전압 관계가 변경되지 않도록 하고 구동 트랜지스터(T1)가 일정한 출력 전류를 생성하도록 한다. 특히, 고 주파수 구동이나 저 주파수 구동을 하는 경우에는 제2 트랜지스터(T2)를 통하여 입력되는 한 번의 데이터 전압(Vdata)을 이용하여 구동 트랜지스터(T1)가 장시간 출력 전류를 생성해야 할 수도 있는데, 시간이 갈수록 구동 트랜지스터(T1)의 각 단자의 전압 관계가 변경되면서 출력 전류가 변경되는 문제가 발생할 수 있다. 하지만, 주기적으로 바이어스 전압(Vbias)을 인가하여 구동 트랜지스터(T1)의 전압 관계가 변경되지 않도록 하고 출력 전류를 일정하도록 한다.
바이어스 전압(Vbias)은 일정한 전압 레벨을 가질 수 있으며, 발광 표시 장치의 특징에 따라서 장치 별로 서로 다른 전압으로 세팅될 수 있다.
이상에서는 화소의 회로 구조 및 동작에 대하여 살펴보았다.
이하에서는 도 3 내지 도 10를 통하여 일 실시예에 따른 화소 중 화소 회로부의 평면 구조를 상세하게 살펴본다. 즉, 이하의 도 3 내지 도 10에서는 발광 다이오드(LED)에 대해서는 도시하지 않았으며, 그 하부에 위치하는 화소 회로부의 구조를 살펴본다.
도 3 내지 도 10은 일 실시예에 따른 표시 화소의 제조 순서에 따른 각 층의 평면도이다.
먼저, 도 3을 참고하면, 기판(도 11의 110 참고) 위에 반도체층(130)을 형성한다.
여기서, 기판은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
반도체층(130)은 실리콘 반도체(예를 들면 다결정 반도체)로 형성될 수 있으며, 실시예에 따라서는 산화물 반도체나 비정질 반도체로 형성될 수 있다. 반도체층(130)의 일부 영역은 플라즈마 처리 또는 불순물의 도핑에 의하여 도체와 동일하거나 유사한 특성을 가져 전하가 전달될 수 있다. 반도체층(130) 중 트랜지스터의 채널 부분은 불순물이 도핑되지 않을 수 있다.
반도체층(130)은 각 트랜지스터에 포함되는 반도체(1131, 1132, 1133, 1134, 1135, 1136, 1137, 1138, 1139)를 포함하며, 추가적으로 기준 전압(Vref)이 인가되는 제1 기준 전압선(174-1) 및 제2 초기화 전압(Vaint)이 인가되는 제2-1 초기화 전압선(175-1)도 포함되어 있다. 반도체층(130) 중 제1 기준 전압선(174-1) 및 제2-1 초기화 전압선(175-1)은 제1 방향(DR1; 이하 가로 방향이라고도 함)으로 연장되어 있으며, 도핑되어 도체에 준하는 특성을 가질 수 있다.
구동 트랜지스터(T1)는 제1 반도체(1131)을 포함하고, 제2 트랜지스터(T2)는 제2 반도체(1132)를 포함하며, 제3 트랜지스터(T3)는 제3 반도체(1133)를 포함하며, 제4 트랜지스터(T4)는 제4 반도체(1134)를 포함하며, 제5 트랜지스터(T5)는 제5 반도체(1135)를 포함하며, 제6 트랜지스터(T6)는 제6 반도체(1136)를 포함하며, 제7 트랜지스터(T7)는 제7 반도체(1137)를 포함하며, 제8 트랜지스터(T8)는 제8 반도체(1138)를 포함하며, 제9 트랜지스터(T9)는 제9 반도체(1139)를 포함한다. 도 3에서 구동 트랜지스터(T1)의 제1 반도체(1131)는 제1 영역(1131-1) 및 제2 영역(1131-2)를 포함하며, 제1 영역(1131-1)은 구동 트랜지스터(T1)의 제1 전극에 대응하고, 제2 영역(1131-2)은 구동 트랜지스터(T1)의 제2 전극에 대응할 수 있다. 제1 반도체(1131) 중 제1 영역(1131-1) 및 제2 영역(1131-2)의 사이에는 구동 트랜지스터(T1)의 채널 영역이 위치할 수 있다. 도 3을 참고하면, 구동 트랜지스터(T1)의 제1 반도체(1131)는 꺾인 구조를 가져 오메가(Ω)모양을 가질 수 있으며, 제1 영역(1131-1)은 연장되어 제8 반도체(1138) 및 제9 반도체(1139)와 연결된다. 제2 영역(1131-2)은 연장되어 제3 반도체(1133) 및 제6 반도체(1136)과 연결되며, 제3 반도체(1133)는 더 연장되어 제4 반도체(1134)와 연결되고, 제6 반도체(1136)는 더 연장되어 제7 반도체(1137)와 연결되며, 제7 반도체(1137)는 더 연장되어 제2-1 초기화 전압선(175-1)과 연결될 수 있다.
한편, 반도체층(130) 중 제2 반도체(1132), 제5 반도체(1135), 및 제1 기준 전압선(174-1)은 제1 반도체(1131) 등과 분리될 수 있다. 도 3에 따르면, 제2 반도체(1132) 및 제5 반도체(1135)는 각각 n자 모양으로 꺾인 구조를 가지며, 제2 반도체(1132) 및 제5 반도체(1135)는 서로 연결될 수 있다. 한편, 제5 반도체(1135)는 연장되어 제1 기준 전압선(174-1)과 연결될 수 있다.
제2 트랜지스터(T2) 내지 제9 트랜지스터(T9)에 포함되는 반도체(1132, 1133, 1134, 1135, 1136, 1137, 1138, 1139)는 각각 제1 영역 및 제2 영역을 포함할 수 있으며, 제1 영역은 제1 전극에 대응하고, 제2 영역은 제2 전극에 대응할 수 있다. 제1 영역 및 제2 영역의 사이에는 각 트랜지스터의 채널 영역이 위치할 수 있다.
도 11을 참고하면, 반도체층(130)의 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 4를 참고하면, 제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 게이트 전극(1151; 이하 구동 게이트 전극이라고도 함)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 구동 트랜지스터(T1)의 게이트 전극(1151)은 G 노드(G-node) 중 하나에 대응할 수 있다.
제1 게이트 도전층은 구동 트랜지스터(T1)의 게이트 전극(1151)뿐만 아니라 제2 트랜지스터(T2) 내지 제9 트랜지스터(T9)의 게이트 전극(1152, 1153, 1154, 1155, 1156, 1157, 1158, 1159)도 포함되어 있다. 즉, 제2 트랜지스터(T2)는 제2 게이트 전극(1152)를 포함하며, 제3 트랜지스터(T3)는 제3 게이트 전극(1153)를 포함하며, 제4 트랜지스터(T4)는 제4 게이트 전극(1154)를 포함하며, 제5 트랜지스터(T5)는 제5 게이트 전극(1155)를 포함하며, 제6 트랜지스터(T6)는 제6 게이트 전극(1156)를 포함하며, 제7 트랜지스터(T7)는 제7 게이트 전극(1157)를 포함하며, 제8 트랜지스터(T8)는 제8 게이트 전극(1158)를 포함하며, 제9 트랜지스터(T9)는 제9 게이트 전극(1159)를 포함한다. 도 4를 참고하면, 제7 게이트 전극(1157)과 제8 게이트 전극(1158)은 서로 연결되어 있으며, 제1 방향(DR1)으로 연장될 수 있다. 반도체층(130) 중 각 게이트 전극과 중첩하는 부분은 각 트랜지스터의 채널 영역이 위치하고, 그 양측에 제1 영역 및 제2 영역이 위치한다.
추가적으로 제1 게이트 도전층은 홀드 커패시터(Chold)의 제1 전극(ch1)도 포함할 수 있다. 홀드 커패시터(Chold)의 제1 전극(ch1)은 반도체층(130)이 형성되지 않은 부분에 위치하고 있다. 홀드 커패시터(Chold)의 제1 전극(ch1)은 D 노드(D-node) 중 하나에 대응할 수 있다.
제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 반도체층(130) 중 제1 게이트 도전층으로 덮이지 않은 부분을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 반도체층(130)은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 반도체층(130)의 부분은 도전층과 동일한 특성을 가질 수 있다.
도 11을 참고하면, 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 5를 참고하면, 제2 게이트 절연막(142) 위에 제2 게이트 도전층이 형성될 수 있다.
제2 게이트 도전층은 제1 구동 전압선(172-1), 유지 커패시터(Cst)의 제2 전극(Cst2), 및 중첩 전극(Cn2, Cn3, Cn4, Cn5)을 포함하다.
제1 구동 전압선(172-1)은 제1 방향으로 연장되어 있으며, 홀드 커패시터(Chold)의 제1 전극(ch1)과 평면상 중첩할 수 있도록 넓은 폭을 가지며, 구동 전압(ELVDD)이 전달되는 배선이다. 또한, 제1 구동 전압선(172-1)은 각 홀드 커패시터(Chold)의 제1 전극(ch1)의 일 부분과 중첩하는 오프닝(172-1o)을 포함한다. 제1 구동 전압선(172-1)과 홀드 커패시터(Chold)의 제1 전극(ch1)의 단면상 사이에 위치하는 제2 게이트 절연막(142)도 제1 구동 전압선(172-1)의 오프닝(172-1o)에 대응하는 부분에 오프닝(도 6 참고)을 가져 홀드 커패시터(Chold)의 제1 전극(ch1)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 형성되어 있다. 홀드 커패시터(Chold)의 제1 전극(ch1)과 중첩하는 제1 구동 전압선(172-1) 및 그 사이에 위치하는 제2 게이트 절연막(142)은 도 1의 홀드 커패시터(Chold)를 구성하며, 제1 구동 전압선(172-1) 중 홀드 커패시터(Chold)의 제1 전극(ch1)과 평면상 중첩하는 부분은 홀드 커패시터(Chold)의 제2 전극에 대응한다.
유지 커패시터(Cst)의 제2 전극(Cst2)은 구동 트랜지스터(T1)의 게이트 전극(1151)보다 크게 형성될 수 있다. 유지 커패시터(Cst)의 제2 전극(Cst2)은 구동 트랜지스터(T1)의 게이트 전극(1151)의 일 부분과 중첩하는 오프닝(Cst2o)을 포함한다. 유지 커패시터(Cst)의 제2 전극(Cst2)과 구동 트랜지스터(T1)의 게이트 전극(1151)의 단면상 사이에 위치하는 제2 게이트 절연막(142)도 유지 커패시터(Cst)의 제2 전극(Cst2)의 오프닝(Cst2o)에 대응하는 부분에 오프닝(도 6 참고)을 가져 구동 트랜지스터(T1)의 게이트 전극(1151)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 형성되어 있다. 유지 커패시터(Cst)의 제2 전극(Cst2)과 중첩하는 구동 트랜지스터(T1)의 게이트 전극(1151) 및 그 사이에 위치하는 제2 게이트 절연막(142)은 도 1의 유지 커패시터(Cst)를 구성하며, 이 때, 구동 트랜지스터(T1)의 게이트 전극(1151)은 구동 트랜지스터(T1)의 게이트 전극이면서 유지 커패시터(Cst)의 제1 전극이기도 하다.
중첩 전극(Cn2, Cn3, Cn4, Cn5)은 각각 반도체층(130)의 일부와 중첩하면서 추가 커패시터를 형성한다. 즉, 제2 트랜지스터(T2)용 중첩 전극(Cn2)은 제2 반도체(1132)중 제2 게이트 전극(1152)과 중첩하지 않는 부분 중 일부분과 중첩하여 해당 반도체와 추가 커패시터를 구성한다. 제3 트랜지스터(T3)용 중첩 전극(Cn3)은 제3 반도체(1133)중 제3 게이트 전극(1153)과 중첩하지 않는 부분 중 일부분과 중첩하여 해당 반도체와 추가 커패시터를 구성한다. 제4 트랜지스터(T4)용 중첩 전극(Cn4)은 제4 반도체(1134)중 제4 게이트 전극(1154)과 중첩하지 않는 부분 중 일부분과 중첩하여 해당 반도체와 추가 커패시터를 구성한다. 제3 트랜지스터(T3)용 중첩 전극(Cn3)과 제4 트랜지스터(T4)용 중첩 전극(Cn4)은 연장되어 일체로 형성될 수 있다. 제5 트랜지스터(T5)용 중첩 전극(Cn5)은 제5 반도체(1135)중 제5 게이트 전극(1155)과 중첩하지 않는 부분 중 일부분과 중첩하여 해당 반도체와 추가 커패시터를 구성한다. 이상과 같은 추가 커패시터는 도 1에서는 도시되어 있지 않으며, 이는 화소의 동작에 큰 영향을 주는 부분은 아니라서 도 1에서 생략하였다. 이상과 같은 추가 커패시터는 각 중첩 전극(Cn2, Cn3, Cn4, Cn5)과 중첩하는 반도체층(130)의 전압 특성이 잘 변경되지 않도록 하고, 다른 부분의 전압 변동으로부터 보호(차폐)되도록 한다. 실시예에 따라서는 이상과 같은 각 중첩 전극(Cn2, Cn3, Cn4, Cn5) 및 추가 커패시터는 생략될 수도 있다.
도 5의 실시예에 따른 제2 게이트 도전층은 추가적으로 제1 방향으로 연장되어 있는 리페어선(RPL)을 더 포함한다. 리페어선(RPL)은 화소에 불량이 있는 경우 화소의 일 부분(예를 들어 상부에 위치하는 도전층(도 7의 SD14, 도 9의 SD21)으로 발광 다이오드(LED)의 애노드와 연결되는 부분)과 쇼트되도록 하여 발광 다이오드로 일정한 전류를 인가하여 발광하도록 할 수 있다. 여기서, 리페어선(RPL)을 통하여 전달되는 전류는 리페어 화소에서 생성되며, 리페어 화소에 대해서는 도 12 내지 도 21에서 살펴본다.
제2 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 11을 참고하면, 제2 게이트 도전층 위에는 제1 층간 절연막(143)이 위치할 수 있다. 제1 층간 절연막(143)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성하거나, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 6을 참고하면, 제1 층간 절연막(143) 등의 절연막에는 오프닝(OP1)이 형성되어 있다.
오프닝(OP1)은 제1 층간 절연막(143), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141) 중 적어도 하나에 형성된 오프닝으로, 반도체층(130), 제1 게이트 도전층 또는 제2 게이트 도전층을 상부에 노출시켜 제1 층간 절연막(143)의 상부에 위치하는 제1 데이터 도전층과 연결되도록 한다. 구체적으로, 도 6의 오프닝(OP1)중 반도체층(130)과만 중첩하는 오프닝(OP1)은 제1 층간 절연막(143), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 일체로 형성되어 반도체층(130)을 노출시킨다. 오프닝(OP1)중 제1 게이트 도전층과 중첩하는 오프닝(OP1)은 제1 층간 절연막(143) 및 제2 게이트 절연막(142)에 일체로 형성되어 제1 게이트 도전층을 노출시킨다. 제1 게이트 도전층을 노출시키는 오프닝(OP1)은 제2 게이트 도전층 중 제1 구동 전압선(172-1) 및 유지 커패시터(Cst)의 제2 전극(Cst2)에 각각 위치하는 오프닝(172-1o, Cst2o)과도 중첩하여 하부의 제1 게이트 도전층, 즉, 홀드 커패시터(Chold)의 제1 전극(ch1) 및 구동 트랜지스터(T1)의 게이트 전극(1151)을 노출시킨다. 한편, 오프닝(OP1)중 제2 게이트 도전층과 중첩하는 오프닝(OP1)은 제1 층간 절연막(143)에 형성되어 제2 게이트 도전층을 노출시킨다.
도 7을 참고하면 제1 층간 절연막(143)의 위에는 제1 데이터 도전층이 위치할 수 있다.
도 7의 제1 데이터 도전층은 일정한 전압이 인가되는 전압선과 한 프레임마다 변경되는 신호(스캔 신호나 발광 신호)가 입력될 수 있는 신호선 및 연결 부재를 포함할 수 있다.
도 7의 제1 데이터 도전층 중 일정한 전압이 인가되는 전압선으로는 제2 구동 전압선(172-2), 제1 초기화 전압선(173), 제2 기준 전압선(174-2), 제2 초기화 전압선(175) 및 바이어스 전압선(176)이 포함될 수 있다.
도 7의 제1 데이터 도전층 중 한 프레임마다 스캔 신호가 입력될 수 있는 신호선으로는 제1 스캔 신호(GW(N))가 인가되는 제1 스캔선(161), 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선(162, 162-1), 제3 스캔 신호(GI(N))가 인가되는 제3 스캔선(163), 제1 발광 제어 신호(EM1(N))가 인가되는 제1 발광 신호선(164), 제2 발광 제어 신호(EM2(N))가 인가되는 제2 발광 신호선(165), 및 제4 스캔 신호(EB(N))가 인가되는 제4 스캔선(166)을 포함할 수 있다.
도 7의 제1 데이터 도전층 중 연결 부재로는 제1 연결 부재(SD11), 제2 연결 부재(SD12), 제3 연결 부재(SD13), 및 제4 연결 부재(SD14)를 포함할 수 있다.
먼저, 제1 데이터 도전층 중 전압선을 살펴본다.
제2 구동 전압선(172-2; 이하 제1 데이터 도전층에 위치하는 구동 전압선이라고도 함)은 꺾이면서 제1 방향으로 연장되어 있으며, 세로부(172-21), 가로부(172-22), 차폐부(172-23), 연결부(172-24), 및 확장부(172-25)를 포함한다.
세로부(172-21)는 제1 방향(DR1)에 수직한 방향(제2 방향(DR2) 또는 세로 방향이라고도 함)으로 연장되면서 양측에 각각 연결부(172-24)와 확장부(172-25)와 연결되고, 중간 부분에서는 가로부(172-22)와 연결되어 있는 부분이다. 가로부(172-22)는 세로부(172-21)의 중간 부분에서 제1 방향(DR1)으로 연장되어 차폐부(172-23)와 연결되는 구조를 가지며, 차폐부(172-23)는 제2 방향(DR2)으로 연장되면서 반도체층(130)의 일부분과 중첩하여 해당 반도체층(130)을 차폐하며 연장되어 확장부(172-25) 및 세로부(172-21)와 연결되어 있다. 한편, 차폐부(172-23) 중 일부는 폭이 확장된 구조를 가져 확장된 차폐부를 구성할 수 있다.
제2 구동 전압선(172-2) 중 세로부(172-21)와 차폐부(172-23)는 제2 방향으로 연장되면서 반도체층(130)의 일부분과 중첩하여 해당 반도체층(130)을 차폐시킨다. 이를 구체적으로 살펴보면, 세로부(172-21)는 제1 반도체(1131) 중 제1 영역(1131-1)과 제1 영역(1131-1)에서 연장된 제8 반도체(1138) 및 제9 반도체(1139)의 일부분과 중첩하여 차폐할 수 있다. 또한, 차폐부(172-23)는 제1 반도체(1131) 중 제2 영역(1131-2)과 제2 영역(1131-2)에서 연장된 제3 반도체(1133) 및 제6 반도체(1136)의 일부분과 중첩하여 차폐할 수 있다. 그 결과 구동 트랜지스터(T1)의 제1 전극 및 제2 전극과 이에 연결된 트랜지스터의 전극의 전압이 외부의 영향을 전계받는 특징을 가질 수 있다.
제2 구동 전압선(172-2)은 추가적으로 세로부(172-21)의 끝단에서 제1 방향으로 연장되고 오프닝(OP1)을 통하여 제9 트랜지스터(T9)의 제9 반도체(1139) 및 제3 트랜지스터(T3)용 중첩 전극(Cn3)과 연결되어 있는 연결부(172-24)를 더 포함할 수 있다. 그 결과 제9 트랜지스터(T9)의 제1 전극으로 구동 전압(ELVDD)이 전달되고, 제3 트랜지스터(T3)용 중첩 전극(Cn3) 및 이와 일체로 형성되어 있는 제4 트랜지스터(T4)용 중첩 전극(Cn4)으로 구동 전압(ELVDD)이 전달된다. 그 결과 추가 커패시터의 일측 전압이 구동 전압(ELVDD)으로 유지되어 제3 트랜지스터(T3)용 중첩 전극(Cn3) 및 제4 트랜지스터(T4)용 중첩 전극(Cn4)과 중첩하는 반도체층(130)의 전압이 일정하게 유지될 수 있다.
또한, 제2 구동 전압선(172-2)은 추가적으로 세로부(172-21) 및 차폐부(172-23)와 연결되어 있는 확장부(172-25)를 더 포함할 수 있다. 확장부(172-25)는 오프닝(OP1)을 통하여 제1 구동 전압선(172-1)과 연결되어 있다.
제1 초기화 전압선(173)은 제1 방향으로 연장되어 있으며, 오프닝(OP1)을 통하여 제4 반도체(1134)와 연결되어 제4 트랜지스터(T4)의 제1 전극으로 제1 초기화 전압(Vint)을 전달한다.
제2 기준 전압선(174-2)은 제1 방향으로 연장되어 있으며, 오프닝(OP1)을 통하여 제5 반도체(1135)와 연결되어 제5 트랜지스터(T5)의 제1 전극으로 기준 전압(Vref)을 전달한다. 한편, 반도체층(130)에는 제5 반도체(1135)에서 연장되어 있는 제1 기준 전압선(174-1)도 형성되어 있어 위치하고 기준 전압(Vref)은 반도체층과 제1 데이터 도전층을 통하여 전달될 수 있다.
제2 초기화 전압선(175)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 반도체층(130)에 위치하는 제2-1 초기화 전압선(175-1)과 연결되어 제2 초기화 전압(Vaint)이 반도체층과 제1 데이터 도전층을 통하여 전달될 수 있다. 또한, 제2 초기화 전압선(175)은 오프닝(OP1)을 통하여 제2 트랜지스터(T2)용 중첩 전극(Cn2) 및 제5 트랜지스터(T5)용 중첩 전극(Cn5)과도 연결되어 있다. 그 결과 추가 커패시터의 일측 전압이 제2 초기화 전압(Vaint)으로 유지되어 제2 트랜지스터(T2)용 중첩 전극(Cn2) 및 제5 트랜지스터(T5)용 중첩 전극(Cn5)과 중첩하는 반도체층(130)의 전압이 일정하게 유지될 수 있다.
바이어스 전압선(176)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제8 반도체(1138)와 연결되어 제8 트랜지스터(T8)의 제1 전극으로 바이어스 전압(Vbias)을 전달한다.
한편, 제1 데이터 도전층 중 신호선을 살펴보면 아래와 같다.
제1 스캔 신호(GW(N))가 인가되는 제1 스캔선(161)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제2 게이트 전극(1152)과 연결되어 있다.
제2 스캔 신호(GC(N))가 인가되는 제2 스캔선(162, 162-1)은 제1 방향(DR1)으로 연장되어 있는 두 개의 선으로 구분되어 구성되어 있다. 제2-1 스캔선(162)는 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제3 게이트 전극(1153)과 연결되어 있으며, 제2-2 스캔선(162-1)는 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제5 게이트 전극(1155)과 연결되어 있다. 실시예에 따라서는 두 개의 제2 스캔선(162, 162-1)이 하나로 형성되거나, 제2 스캔선(162, 162-1) 두 개에 서로 다른 타이밍을 가지는 스캔 신호를 인가할 수도 있다.
제3 스캔 신호(GI(N))가 인가되는 제3 스캔선(163)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제4 게이트 전극(1154)과 연결되어 있다.
제1 발광 제어 신호(EM1(N))가 인가되는 제1 발광 신호선(164)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제9 게이트 전극(1159)과 연결되어 있으며, 제2 발광 제어 신호(EM2(N))가 인가되는 제2 발광 신호선(165)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 제6 게이트 전극(1156)과 연결되어 있다.
제4 스캔 신호(EB(N))가 인가되는 제4 스캔선(166)은 제1 방향(DR1)으로 연장되어 있으며, 오프닝(OP1)을 통하여 일체로 형성되어 있는 제7 게이트 전극(1157) 및 제8 게이트 전극(1158)과 연결되어 있다.
한편, 이하에서는 제1 데이터 도전층 중 연결 부재를 살펴보면 아래와 같다.
제1 연결 부재(SD11)의 일단은 오프닝(OP1)을 통하여 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결되며, 타단은 오프닝(OP1)을 통하여 제3 반도체(1133)와 연결되어 있다. 그 결과, 제1 연결 부재(SD11)에 의하여 구동 트랜지스터(T1)의 게이트 전극(1151)과 제3 트랜지스터(T3)의 제2 전극이 연결되는 구조를 가진다. 제1 연결 부재(SD11)와 구동 트랜지스터(T1)의 게이트 전극(1151)이 오프닝(OP1)을 통하여 연결될 때, 유지 커패시터(Cst)의 제2 전극(Cst2)에 위치하는 오프닝(Cst2o)을 통하여 연결된다. 즉, 오프닝(OP1)은 유지 커패시터(Cst)의 제2 전극(Cst2)의 오프닝(Cst2o) 내에 위치한다. 제1 연결 부재(SD11)도 G 노드(G-node) 중 하나에 대응할 수 있다.
제2 연결 부재(SD12)의 일단은 오프닝(OP1)을 통하여 유지 커패시터(Cst)의 제2 전극(Cst2)과 연결되며, 중단은 오프닝(OP1)을 통하여 홀드 커패시터(Chold)의 제1 전극(ch1)과 연결되며, 타단은 오프닝(OP1)을 통하여 제2 반도체(1132)와 제5 반도체(1135)의 사이에 돌출되어 있는 부분과 연결되어 있다. 그 결과, 제2 연결 부재(SD12)에 의하여 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제1 전극, 제2 트랜지스터(T2)의 제2 전극 및 제5 트랜지스터(T5)의 제2 전극이 서로 연결되는 도 1의 D 노드(D-node)가 형성된다. 그러므로, 제2 연결 부재(SD12)도 D 노드(D-node) 중 하나에 대응할 수 있으며, 제1 데이터 도전층에 위치하는 제2 연결 부재(SD12)에 의하여, 반도체층(130)에 위치하는 제2 반도체(1132)와 제5 반도체(1135), 제1 게이트 도전층에 위치하는 홀드 커패시터(Chold)의 제1 전극(ch1), 및 제2 게이트 도전층에 위치하는 유지 커패시터(Cst)의 제2 전극이 연결되어 있다. 제2 연결 부재(SD12)와 홀드 커패시터(Chold)의 제1 전극(ch1)이 오프닝(OP1)을 통하여 연결될 때, 제1 구동 전압선(172-1)에 위치하는 오프닝(172-1o)을 통하여 연결된다. 즉, 오프닝(OP1)은 제1 구동 전압선(172-1)의 오프닝(172-1o) 내에 위치한다.
제3 연결 부재(SD13)는 오프닝(OP1)을 통하여 제2 반도체(1132)와 연결되어 있다. 제3 연결 부재(SD13)는 후술하는 제2 데이터 도전층의 데이터선(171)과 연결되어 데이터 전압(Vdata)이 제2 트랜지스터(T2)의 제1 전극으로 전달되도록 한다.
제4 연결 부재(SD14)는 오프닝(OP1)을 통하여 제6 반도체(1136)과 제7 반도체(1137)의 사이에 돌출된 부분과 연결되어 있다. 제4 연결 부재(SD14)는 제6 트랜지스터(T6)의 제2 전극과 제7 트랜지스터(T7)의 제2 전극과 연결되고, 발광 다이오드(LED)의 애노드와 연결될 수 있도록 연결하기 위한 부분이다. 발광 다이오드(LED)의 애노드의 위치가 화소마다 다를 수 있어 도 7에서와 같이 각 제4 연결 부재(SD14)는 인접하는 화소별로 서로 다른 모양을 가질 수 있다.
제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 11을 참고하면, 제1 데이터 도전층 위에는 제1 유기막(144)이 위치할 수 있다. 제1 유기막(144)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 8을 참고하면, 제1 유기막(144)에는 오프닝(OP2)이 위치한다. 오프닝(OP2)은 제1 데이터 도전층을 노출시키며, 제2 데이터 도전층과 연결되도록 한다.
도 9를 참고하면, 제1 유기막(144) 위에는 제2 데이터 도전층이 위치할 수 있다.
제2 데이터 도전층은 데이터 전압(Vdata)이 인가되는 데이터선(171), 구동 전압(ELVDD)이 전달되는 제3 구동 전압선(172-3), 기준 전압(Vref)이 전달되는 제3 기준 전압선(174-3), 및 제5 연결 부재(SD21)를 포함할 수 있다.
데이터선(171)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP2)을 통하여 제3 연결 부재(SD13)와 연결되며, 제3 연결 부재(SD13)는 오프닝(OP1)을 통하여 제2 반도체(1132)와 연결되므로, 데이터 전압(Vdata)은 제3 연결 부재(SD13)를 지나 제2 트랜지스터(T2)의 제1 전극으로 전달된다.
제3 구동 전압선(172-3)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP2)을 통하여 제2 구동 전압선(172-2)의 확장부(172-25)와 연결되어 있다. 또한, 제2 구동 전압선(172-2)의 확장부(172-25)는 오프닝(OP1)을 통하여 제1 구동 전압선(172-1)과도 연결되어 있으므로, 구동 전압(ELVDD)이 제3 구동 전압선(172-3)을 통하여 제2 방향(DR2)으로 전달되면서, 제2 구동 전압선(172-2) 및 제1 구동 전압선(172-1)을 통하여 제1 방향(DR1)으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 구동 전압선으로 인하여 구동 전압(ELVDD)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다.
제3 기준 전압선(174-3)은 제2 방향(DR2)으로 연장되어 있으며, 오프닝(OP2)을 통하여 제2 기준 전압선(174-2)과 연결되며, 제2 기준 전압선(174-2)은 오프닝(OP1)을 통하여 제5 반도체(1135)와 연결되고, 제5 반도체(1135)에서 연장되어 있는 제1 기준 전압선(174-1)으로도 기준 전압(Vref)이 전달된다. 이러한 구조에 의하면, 기준 전압(Vref)은 제3 기준 전압선(174-3)을 통하여 제2 방향으로 전달되면서, 제2 기준 전압선(174-2) 및 제1 기준 전압선(174-1)을 통하여 제1 방향으로도 전달되도록 한다. 이와 같은 메쉬 구조를 가지는 기준 전압선으로 인하여 기준 전압(Vref)은 발광 표시 장치 전체적으로 일정한 전압값을 가지도록 할 수 있다.
제5 연결 부재(SD21)은 오프닝(OP2)을 통하여 제4 연결 부재(SD14)와 연결되며, 오프닝(OP1)을 통하여 제6 트랜지스터(T6)의 제2 전극과 제7 트랜지스터(T7)의 제2 전극과 연결된다. 또한, 제5 연결 부재(SD21)는 오프닝(도 10의 OP3 참고)을 통하여 발광 다이오드(LED)의 애노드와 연결되어 제6 트랜지스터(T6)의 제2 전극과 제7 트랜지스터(T7)의 제2 전극이 애노드와 연결되도록 한다.
한편, 제2 데이터 도전층은 추가적으로 세로 제1-1 초기화 전압선(173-1)을 더 포함할 수 있으며, 오프닝(OP2)을 통하여 제1 초기화 전압선(173)과 연결되어 제1 방향(DR1) 및 제2 방향(DR2)으로 제1 초기화 전압(Vint)이 인가되도록 한다. 한편, 세로 제1-1 초기화 전압선(173-1)은 위치에 따라서, 제2 초기화 전압(Vaint)을 제2 방향(세로 방향)으로 전달하는 세로 제2 초기화 전압선 또는 구동 저전압(ELVSS)을 제2 방향(세로 방향)으로 전달하는 구동 저전압선으로 변경될 수 있다. 각각의 배선은 동일한 전압이 인가되는 배선과 오프닝(OP2)을 통하여 연결될 수 있다.
제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
이상의 실시예에서 보면 다양한 전압을 전달하는 전압선이 복수의 도전층에 형성되면서 서로 연결되는 구조를 가지는 것을 확인할 수 있다. 이와 같은 구조는 동일한 전압이 메쉬 구조로 전달되거나 복수의 층으로 전달되도록 하여 저항 낮추어 전압 강하가 덜 일어나도록 하며, 화소의 위치에 따라서 전압 차이가 적도록 하는 구성이다. 이상의 실시예와 달리 다른 전압선도 메쉬 구조를 가지거나 복수의 도전층에 형성되도록 할 수 있다.
도 11을 참고하면, 제2 데이터 도전층의 위에는 제2 유기막(145)이 위치한다. 제2 유기막(145)은 유기 절연막일 수 있으며, 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 10을 참고하면, 제2 유기막(145)에는 오프닝(OP3)이 형성되어 있으며, 이를 통하여 제2 유기막(145)의 위에 위치하는 발광 다이오드(LED)의 애노드와 제2 데이터 도전층에 위치하는 제5 연결 부재(SD21)를 연결한다. 그 결과 제6 트랜지스터(T6)의 제2 전극과 제7 트랜지스터(T7)의 제2 전극이 애노드와 연결되고 구동 트랜지스터(T1)의 출력 전류가 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)의 애노드로 전달될 수 있다.
도시하지 않았지만, 제2 유기막(145)의 상부의 구조를 간략하게 설명하면 아래와 같을 수 있다.
제2 유기막(145)의 상부에는 화소를 구성하는 발광 다이오드(LED)가 형성될 수 있다. 제2 유기막(145)의 위에는 애노드가 형성되고, 애노드와 중첩하는 오프닝을 가지는 화소 정의막이 위치한다. 화소 정의막은 애노드의 일부분과 중첩하며, 나머지 애노드는 오프닝으로 노출할 수 있다. 화소 정의막의 상부에는 스페이서가 위치할 수 있다.
화소 정의막의 오프닝 내이며, 애노드의 위에는 발광층이 위치하고, 화소 정의막 및 발광층의 위에는 캐소드가 위치한다. 발광층은 유기 발광 물질로 형성될 수 있으며, 인접하는 발광층이 서로 다른 색을 표시할 수 있다. 한편 실시예에 따라서는 상부에 위치하는 컬러 필터나 색 변환층을 추가로 형성하여 색을 표시하도록 할 수도 있다.
캐소드 위에는 봉지층 또는 봉지 기판을 형성하여 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 유기 물질로 형성되는 발광층을 보호할 수 있다. 봉지층은 무기층과 유기층을 포함할 수 있으며, 무기층, 유기층, 무기층의 삼중층 구조를 포함할 수도 있다.
실시예에 따라서는 봉지층 위에는 터치 감지가 가능하도록 감지 전극을 더 형성할 수 있다. 실시예에 따라서는 발광 표시 장치의 맨 외측에 편광판을 형성할 수 있다. 편광판은 외부광이 입사되는 빛이 애노드, 캐소드, 감지 전극 등에서 반사되면서 사용자가 시인하면서 표시 품질이 저하되는 것을 막는 역할을 할 수 있다.
이상에서는 일 실시예에 따른 발광 표시 장치의 화소 중 화소 회로부의 평면 구조를 중심으로 상세하게 살펴보았다.
이하에서는 도 11을 통하여 구동 트랜지스터(T1)의 게이트 전극(1151), 유지 커패시터(Cst) 및 홀드 커패시터(Chold)의 연결 관계를 도 1의 D 노드(D-node)의 연결 관계를 중심으로 살펴본다.
도 11은 일 실시예에 따른 발광 표시 장치의 일부분의 단면도이다.
도 11을 통하여 전체적인 발광 표시 패널의 단면을 살펴보면 아래와 같다.
기판(110) 위에는 구동 트랜지스터(T1)의 제1 반도체(1131)를 포함하는 반도체층(130)이 위치한다. 반도체층(130)은 채널 영역과 채널 영역의 양측에 위치하는 제1 영역 및 제2 영역을 포함한다.
기판(110) 및 반도체층(130)은 제1 게이트 절연막(141)으로 덮여 있다. 실시예에 따라서는 제1 게이트 절연막(141)이 반도체층(130)의 위에만 위치할 수 있다.
제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 게이트 전극(1151) 및 홀드 커패시터(Chold)의 제1 전극(ch1)을 포함하는 제1 게이트 도전층이 위치한다. 반도체층(130) 중 평면상 게이트 전극과 중첩하는 영역이 채널 영역일 수 있으며, 구동 트랜지스터(T1)의 채널 영역은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하는 부분일 수 있다.
제1 게이트 도전층은 제2 게이트 절연막(142)으로 덮여 있으며, 제2 게이트 절연막(142)의 위에는 유지 커패시터(Cst)의 제2 전극(Cst2)과 제1 구동 전압선(172-1)을 포함하는 제2 게이트 도전층이 위치한다.
유지 커패시터(Cst)의 제2 전극(Cst2)는 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 구성하며, 제1 구동 전압선(172-1)은 홀드 커패시터(Chold)의 제1 전극(ch1)과 중첩하여 홀드 커패시터(Chold)를 구성한다.
제1 구동 전압선(172-1)은 오프닝(172-1o)을 가져 후술하는 제2 데이터 도전층(제2 연결 부재(SD12))가 홀드 커패시터(Chold)의 제1 전극(ch1)와 연결될 수 있도록 한다.
제2 게이트 도전층은 제1 층간 절연막(143)에 의하여 덮여 있으며, 제1 층간 절연막(143)의 위에는 제2 구동 전압선(172-2) 및 제2 연결 부재(SD12)를 포함하는 제1 데이터 도전층이 위치한다.
제2 연결 부재(SD12)의 일단은 제1 구동 전압선(172-1)의 오프닝(172-1o) 및 제1 층간 절연막(143)과 제2 게이트 절연막(142)에 형성되어 있는 오프닝(OP1)을 통하여 홀드 커패시터(Chold)의 제1 전극(ch1)과 연결되어 있다. 또한, 제2 연결 부재(SD12)의 타단은 제1 층간 절연막(143)에 형성되어 있는 오프닝(OP1)을 통하여 유지 커패시터(Cst)의 제2 전극(Cst2)과 연결되어 있다. 한편, 도 11에서는 도시하고 있지 않지만, 제2 연결 부재(SD12)은 더 연장되어 반도체층(130)에 위치하는 제2 반도체(1132)와 제5 반도체(1135)과도 오프닝(OP1)을 통하여 연결되어 있다. 제2 연결 부재(SD12)에 의하여 연결되는 모든 부분은 도 1의 D 노드(D-node)에 대응하며, D 노드(D-node)는 반도체층(130), 제1 게이트 도전층, 제2 게이트 도전층에 각각 형성되고 이들을 제1 데이터 도전층에 위치하는 제2 연결 부재(SD12)로 연결하는 구조를 가진다.
제1 데이터 도전층은 제1 유기막(144)에 의하여 덮여 있으며, 제1 유기막(144)의 위에는 제3 구동 전압선(172-3)을 포함하는 제2 데이터 도전층이 위치한다. 제1 유기막(144)에는 도 11에서는 도시하지 않았지만, 도 8을 참고하면, 오프닝(OP2)이 위치하여 제2 데이터 도전층과 제1 데이터 도전층이 연결될 수 있다.
제2 데이터 도전층은 제2 유기막(145)에 의하여 덮여 있으며, 제2 유기막(145)은 도 11에서는 도시하지 않았지만, 도 10을 참고하면, 오프닝(OP3)이 위치하여 애노드와 제2 데이터 도전층이 연결될 수 있다. 제2 유기막(145)의 위에는 애노드, 발광층, 캐소드를 포함하는 발광 다이오드(LED)가 위치할 수 있다.
도 11을 참고하면, 구동 트랜지스터(T1)의 게이트 전극(1151)은 기판(110)측으로 아래에 위치하는 제1 반도체(1131)와 구동 트랜지스터(T1)를 구성하며, 기판(110)에서부터 멀어지는 방향인 위쪽에 위치하는 유지 커패시터(Cst)의 제2 전극(Cst2)과 중첩하면서 유지 커패시터(Cst)를 구성하는 두 가지 역할을 수행하고 있다.
한편, 홀드 커패시터(Chold)는 제1 게이트 도전층에 위치하는 홀드 커패시터(Chold)의 제1 전극(ch1)과 제2 게이트 도전층에 위치하는 제1 구동 전압선(172-1)가 중첩하면서 형성된다. 이 중 홀드 커패시터(Chold)의 제1 전극(ch1)은 제2 연결 부재(SD12)를 통하여 유지 커패시터(Cst)의 제2 전극(Cst2)과 연결되어 있다.
이상과 같이 두 개의 커패시터(Cst, Chold)를 사용하여 전체적인 커패시턴스를 증가시키면, 구동 트랜지스터(T1)의 게이트 전극(1151)의 전압을 유지시킬 수 있고, 그 결과, 저 주파수 구동시 고계조에서 발생할 수 있는 휘도차이를 줄일 수 있고, 고 주파수 구동시 크로스토크를 제거하거나 소비 전력을 감소시킬 수 있어 발광 표시 장치의 표시 품질이 향상된다.
이상에서는 일 실시예에 따른 표시 화소의 구조에 대하여 살펴보았다. 이하에서는 표시 화소 중 하나가 불량이 발생하는 경우 이를 수리할 수 있는 리페어 화소와 관련하여 상세하게 살펴본다.
먼저, 도 12를 통하여 전체적인 발광 표시 장치의 구조를 살펴본다.
도 12는 일 실시예에 따른 발광 표시 장치의 개략적인 평면도이다.
본 발명의 일 실시예에 따른 발광 표시 장치(DP)는 표시 영역(DA)과 표시 영역(DA)에서 제1 방향(DR1)으로 양측에 위치하는 제1 리페어 화소 영역(RPXl)과 제2 리페어 화소 영역(RPXr), 및 표시 영역(DA)의 외측에 위치하는 구동 칩(50)을 포함할 수 있다.
도 12에서 표시 영역(DA)에 도시되어 있는 표시 화소(R, G, B)의 배열은 표시 화소에 포함되어 있는 발광 다이오드의 배치를 나타낼 수 있다. 또한, 표시 영역(DA)에 배열되어 있는 발광 다이오드의 배치 및 개수는 실시예에 따라 다양할 수 있다.
표시 영역(DA)의 제1 방향(DR1)으로 양측에는 제1 리페어 화소 영역(RPXl)과 제2 리페어 화소 영역(RPXr)이 위치하며, 표시 영역(DA)의 좌측에는 제1 리페어 화소 영역(RPXl)이 위치하고, 표시 영역(DA)의 우측에는 제2 리페어 화소 영역(RPXr)이 위치한다. 제1 리페어 화소 영역(RPXl) 및 제2 리페어 화소 영역(RPXr)은 각각 표시 영역(DA)에 형성되어 있는 표시 화소의 행의 수와 동일한 수의 리페어 화소가 형성될 수 있다.
도 12의 표시 영역(DA)은 중앙에 제2 방향(DR2)으로 연장된 점선이 도시되어 있다. 점선을 기준으로 좌측에 위치하는 표시 화소(R, G, B)에 "틔* 화소가 발생하는 경우에는 좌측에 위치하는 제1 리페어 화소 영역(RPXl)을 이용하여 수리를 진행하고, 점선을 기준으로 우측에 위치하는 표시 화소(R, G, B)에 "틔* 화소가 발생하는 경우에는 우측에 위치하는 제2 리페어 화소 영역(RPXr)을 이용하여 수리를 진행할 수 있다.
발광 표시 장치(DP)는 복수의 구동 칩(50)에 의하여 구동되며, 도 12에서는 5개의 구동 칩(50)이 도시되어 있지만, 실시예에 따라서는 하나의 구동 칩(50)만을 포함할 수도 있다.
한편, 도 12에서는 도시하고 있지 않지만, 제1 리페어 화소 영역(RPXl) 및 제2 리페어 화소 영역(RPXr)의 외측에는 스캔 신호나 발광 신호를 생성하는 스캔 구동부를 더 포함할 수 있다.
실시예에 따라서는 제1 리페어 화소 영역(RPXl) 및 제2 리페어 화소 영역(RPXr) 중 하나만을 포함할 수도 있다.
이상에서는 도 12를 통하여 발광 표시 장치의 개략적인 배치를 살펴보았다.
이하에서는 도 13을 통하여 제1 리페어 화소 영역(RPXl) 및 제2 리페어 화소 영역(RPXr)에 포함되는 리페어 화소 하나의 회로 구조를 살펴본다.
도 13은 일 실시예에 따른 발광 표시 장치에 포함된 리페어 화소의 등가 회로도이다.
도 13의 회로도에서는 리페어 화소의 회로도 외에 불량 화소와 연결된 상태의 등가 회로도까지 도시되어 있다.
도 13에서 리페어 화소(RPX)는 두 부분으로 구분되어 있다. 제1 리페어 화소부(RPX-1)는 도 1의 표시 화소와 동일한 회로 구조를 가지는 부분이며, 제2 리페어 화소부(RPX-2)는 도 1의 표시 화소와 다른 회로 구조를 가지는 부분이다. 또한, 리페어 화소(RPX)는 발광 다이오드(LED)를 포함하지 않으며, 불량 표시 화소의 발광 다이오드(LED)로 전류를 전달할 수 있다.
제1 리페어 화소부(RPX-1)는 도 1에서 발광 다이오드(LED) 및 제7 트랜지스터(T7)를 제외한 나머지 구성 요소를 모두 포함하여 제1 화소 회로부와 동일한 회로 구조를 가질 수 있다.
리페어 화소(RPX)는 전류를 불량 화소의 발광 다이오드(LED)로 전달하여야 하므로 발광 다이오드(LED)를 포함하지 않으며, 또한, 발광 다이오드(LED)의 애노드를 초기화시키는 제7 트랜지스터(T7)도 포함하지 않는다. 그러므로, 리페어 화소(RPX)는 발광 다이오드(LED) 및 제7 트랜지스터(T7)를 포함하지 않는다.
제1 리페어 화소부(RPX-1)의 회로 구조는 도 1의 표시 화소의 제1 화소 회로부의 구조와 동일하므로 설명은 생략한다. 한편, 표시 화소의 제2 화소 회로부는 리페어 화소(RPX)에 포함되지 않을 수 있다. 여기서, 제1 화소 회로부는 도 1에서 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 유지 커패시터(Cst), 및 홀드 커패시터(Chold)를 포함할 수 있으며, 제2 화소 회로부는 발광 다이오드(LED) 및 제7 트랜지스터(T7)를 포함할 수 있다.
표시 화소의 리페어 화소(RPX)는 제2 리페어 화소부(RPX-2)를 더 포함하며, 제2 리페어 화소부(RPX-2)는 제10 트랜지스터(T10), 제11 트랜지스터(T11) 및 추가 커패시터(Cadd)를 포함할 수 있다.
표시 화소에 포함되어 있는 유지 커패시터(Cst) 및 홀드 커패시터(Chold)의 커패시턴스 크기는 리페어 화소(RPX)에 포함되어 있는 유지 커패시터(Cst) 및 홀드 커패시터(Chold)의 커패시턴스 크기와 다를 수 있다. 또한, 추가 커패시터(Cadd)의 커패시턴스의 크기는 표시 화소에 포함되어 있는 유지 커패시터(Cst) 및 홀드 커패시터(Chold)의 커패시턴스 크기와 다를 수 있다.
한편, 표시 화소에 포함되어 있는 제1 화소 회로부에 포함되어 있는 트랜지스터의 크기는 제1 리페어 화소부(RPX-1)에 포함되어 있는 트랜지스터의 크기와 동일할 수 있다. 한편, 제2 리페어 화소부(RPX-2)에 포함되어 있는 제10 트랜지스터(T10) 및 제11 트랜지스터(T11)의 크기는 제1 화소 회로부에 포함되어 있는 하나의 트랜지스터의 크기와 동일할 수 있다.
한편, 실시예에 따라서는 표시 화소 및 리페어 화소(RPX)는 이상과 다른 크기를 가지는 트랜지스터 및 커패시터를 포함할 수 있으며, 표시 화소에 포함되어 있는 유지 커패시터(Cst) 및 홀드 커패시터(Chold)의 커패시턴스 크기는 리페어 화소(RPX)에 포함되어 있는 유지 커패시터(Cst) 및 홀드 커패시터(Chold)의 커패시턴스 크기와 동일할 수 있다.
제2 리페어 화소부(RPX-2)의 구조를 상세하게 살펴보면 아래와 같다.
제10 트랜지스터(T10; 이하 리페어 출력단 트랜지스터라고도 함)는 제2 발광 제어 신호(EM2(N))가 인가되는 제2 발광 신호선에 연결되어 있는 게이트 전극, 제6 트랜지스터(T6)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 제11 트랜지스터(T11)의 제2 전극 및 추가 커패시터(Cadd)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 여기서, 제6 트랜지스터(T6)의 제2 전극 및 제10 트랜지스터(T10)의 제1 전극은 리페어선(RPL)과 연결되어 있으며, 불량 표시 화소의 발광 다이오드(LED)와 연결될 수 있다. 제10 트랜지스터(T10)는 제2 발광 제어 신호(EM2(N))에 기초하여 구동 트랜지스터(T1)의 출력 전류를 리페어선(RPL)으로 출력할 때, 리페어 화소(RPX)의 출력단이 추가 커패시터(Cadd)와 연결되도록 하여 리페어 화소(RPX)의 출력단의 전압이 일정할 수 있도록 하는 역할을 할 수 있다.
제11 트랜지스터(T11; 이하 추가 커패시터 초기화 트랜지스터라고도 함)는 제4 스캔 신호(EB(N))가 인가되는 제4 스캔선에 연결되어 있는 게이트 전극(1157), 제1 초기화 전압(Vint)을 인가받는 제1 전극 및 제10 트랜지스터(T10)의 제2 전극 및 추가 커패시터(Cadd)의 제1 전극과 연결되어 있는 제2 전극을 포함한다. 제11 트랜지스터(T11)는 제1 초기화 전압(Vint)으로 추가 커패시터(Cadd)의 제1 전극을 초기화하는 역할을 한다.
실시예에 따라서 제11 트랜지스터(T11)의 제2 전극은 제7 트랜지스터(T7)와 같이 제2 초기화 전압(Vaint)을 전달받아 추가 커패시터(Cadd)의 제1 전극으로 전달할 수도 있다. 이러한 실시예에서는 리페어 화소(RPX)는 발광 다이오드(LED)만을 포함하지 않고, 제7 트랜지스터(T7)에 대응하는 제11 트랜지스터(T11)가 추가 커패시터(Cadd)와 연결되어 있는 차이가 있다. 또한, 리페어 화소(RPX)는 추가적으로 제10 트랜지스터(T10) 및 추가 커패시터(Cadd)를 더 포함할 수 있다.
추가 커패시터(Cadd; 이하 리페어 출력단 커패시터라고도 함)는 제10 트랜지스터(T10)의 제2 전극 및 제11 트랜지스터(T11)의 제2 전극과 연결되어 있는 제1 전극과 구동 전압(ELVDD)을 인가받는 제2 전극을 포함한다. 추가 커패시터(Cadd)에 의하면, 주변 신호의 변동시에도 리페어 화소(RPX)의 출력단의 전압이 일정할 수 있도록 하는 역할을 할 수 있다.
리페어 화소(RPX)에 포함되어 있는 구동 트랜지스터(T1)에서 출력된 전류는 제6 트랜지스터(T6)를 지나 리페어선(RPL)으로 출력되고 불량 표시 화소의 발광 다이오드(LED)로 전달된다. 이 때, 리페어선(RPL)은 불량 표시 화소에 이르기까지 트랜지스터, 전극, 및/또는 커패시터와 중첩하면서 발생하는 커패시턴스와 리페어선(RPL)에서 발생하는 저항은 RC 지연을 야기할 수 있으며, 도 13에서는 RC 지연을 야기시키는 구조를 RC 지연부(RCs)로 등가 회로화 하여 도시하였다.
이상과 같은 회로 구조를 가지는 리페어 화소(RPX)의 일 실시예에 따른 평면 구조에 대하여 도 14 내지 도 21을 통하여 살펴본다.
도 14 내지 도 21은 일 실시예에 따른 리페어 화소의 제조 순서에 따른 각 층의 평면도이다.
도 14 내지 도 21을 참고하면, 리페어 화소(RPX)는 도 12에 기초할 때, 표시 영역(DA)의 좌측에 위치하는 제1 리페어 화소 영역(RPXl) 중 하나의 리페어 화소(RPX)를 도시하고 있다. 리페어 화소(RPX)는 표시 화소보다 큰 면적을 차지할 수 있으며, 리페어 화소(RPX)에서 추가 커패시터(Cadd)가 차지하는 면적만큼 표시 화소보다 큰 면적을 가질 수 있다.
이하에서 리페어 화소(RPX)를 형성하는 각 단계는 도 3 내지 도 11에서 설명한 표시 영역의 각 단계와 동일한 물질로 동시에 형성될 수 있다. 이하에서는 도 3 내지 도 10에서 도시하고 있는 표시 영역의 화소 구조와 도 14 내지 도 21에서 도시하고 있는 리페어 화소(RPX)의 화소 구조에서 차이가 있는 부분을 중심으로 설명한다. 표시 영역의 화소 구조와 리페어 화소(RPX)의 화소 구조가 동일한 부분은 도 3 내지 도 10에서 설명한 내용과 동일할 수 있다.
먼저, 도 14를 참고하면, 기판(도 11의 110 참고) 위에 반도체층(130)을 형성한다.
도 14에서 도시하고 있는 리페어 화소(RPX)의 반도체층(130)은 도 3에서 도시하고 있는 표시 화소의 반도체층(130)과 달리 제7 반도체(1137)을 포함하지 않으며, 대신 리페어 화소 반도체(1137-1)을 포함한다.
도 3에서 도시하고 있는 표시 화소의 반도체층(130)은 제6 반도체(1136)와 제2-1 초기화 전압선(175-1)이 제2 방향(DR2)으로 연장된 제7 반도체(1137)로 연결되어 있다. 하지만, 도 14에서 도시하고 있는 리페어 화소(RPX)의 반도체층(130)은 제7 반도체(1137) 대신, 제6 반도체(1136)에서 제1 방향(DR1)으로 연장되었다가 제2 방향(DR2)으로 꺾여 있는 리페어 화소 반도체(1137-1)를 포함하며, 리페어 화소 반도체(1137-1)에 의하여 제2-1 초기화 전압선(175-1)과 연결되어 있다. 여기서, 리페어 화소 반도체(1137-1) 중 제1 방향(DR1)으로 연장되어 있는 부분에는 제10 트랜지스터(T10)의 채널이 위치할 수 있으며, 제2 방향(DR2)으로 연장되어 있는 부분에는 제11 트랜지스터(T11)의 채널이 위치할 수 있다.
도 11을 참고하면, 반도체층(130)의 위에는 제1 게이트 절연막(141)이 위치할 수 있으며, 제1 게이트 절연막(141) 위에는 도 15와 같이, 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 구동 트랜지스터(T1)의 게이트 전극(1151)은 G 노드(G-node) 중 하나에 대응할 수 있다.
도 15에서 도시하고 있는 리페어 화소(RPX)의 제1 게이트 도전층은 도 4에서 도시하고 있는 표시 화소의 제1 게이트 도전층과 달리, 추가 커패시터의 제1 전극(Cadd1), 제10 트랜지스터(T10)의 제10 게이트 전극(1157-1), 및 복수의 신호선 연결부(GAT11, GAT12, GAT13)가 더 포함될 수 있다.
추가 커패시터의 제1 전극(Cadd1)은 홀드 커패시터(Chold)의 제1 전극(ch1)에서 제1 방향(DR1)으로 떨어진 위치에 형성되어 있으며, 추가 커패시터의 제1 전극(Cadd1)이 위치하는 부분은 표시 화소에 대응하는 영역의 외측에 위치하여 리페어 화소(RPX)에서 추가 커패시터(Cadd)가 형성되는 영역만큼 표시 화소보다 큰 면적을 가질 수 있다.
제10 트랜지스터(T10)의 제10 게이트 전극(1157-1)은 제6 트랜지스터(T6)는 제6 게이트 전극(1156)에서 제1 방향(DR1)으로 연장된 후 제2 방향(DR2)으로 꺾여 리페어 화소 반도체(1137-1)의 일 부분과 평면상 중첩하는 구조를 가진다. 제10 트랜지스터(T10)의 제10 게이트 전극(1157-1)은 제6 트랜지스터(T6)는 제6 게이트 전극(1156)와 일체로 형성되어 있다.
표시 화소에 대응하는 영역의 외측에는 복수의 신호선 연결부(GAT11, GAT12, GAT13)가 더 포함될 수 있다. 여기서, 신호선 연결부(GAT11, GAT12, GAT13)는 표시 화소에 형성되어 있는 스캔선이나 발광 신호선이 스캔 신호나 발광 제어 신호를 생성하는 스캔 구동부와 연결되도록 하기 위한 배선이다.
도 15에서는 제1 게이트 도전층의 복수의 신호선 연결부(GAT11, GAT12, GAT13) 각각을 통하여 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선(162-1, 162) 및 제2 발광 제어 신호(EM2(N))가 인가되는 제2 발광 신호선(165) 각각과 스캔 구동부가 연결될 수 있다.
리페어 화소(RPX)에서도 제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 반도체층(130) 중 제1 게이트 도전층으로 덮이지 않은 부분을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 반도체층(130)은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 반도체층(130)의 부분은 도전층과 동일한 특성을 가질 수 있다. 그 결과, 제10 게이트 전극(1157-1)에 의하여 덮이지 않은 리페어 화소 반도체(1137-1)는 도체화될 수 있으며, 리페어 화소 반도체(1137-1) 중 제10 게이트 전극(1157-1)과 중첩하는 부분이 제10 트랜지스터(T10)의 채널이 위치할 수 있다.
도 11을 참고하면, 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있으며, 제2 게이트 절연막(142) 위에는 도 16에서 도시하고 있는 바와 같이 제2 게이트 도전층이 형성될 수 있다.
도 16에서 도시하고 있는 리페어 화소(RPX)의 제2 게이트 도전층은 도 5에서 도시하고 있는 표시 화소의 제2 게이트 도전층과 달리, 추가 커패시터의 제2 전극(Cadd2) 및 복수의 신호선 연결부(GAT21, GAT22, GAT23)가 더 포함될 수 있다.
추가 커패시터의 제2 전극(Cadd2)은 제1 구동 전압선(172-1)이 제1 방향(DR1)으로 더 연장된 부분으로, 구동 전압(ELVDD)이 전달되는 부분이다. 또한, 추가 커패시터의 제2 전극(Cadd2)의 제2 방향(DR2)의 폭은 제1 구동 전압선(172-1)의 제2 방향(DR2)의 폭보다 클 수 있다. 추가 커패시터의 제2 전극(Cadd2)은 추가 커패시터의 제1 전극(Cadd1)의 일 부분과 중첩하는 오프닝(172-1o2)을 포함한다. 추가 커패시터의 제2 전극(Cadd2)과 제1 전극(Cadd1)의 단면상 사이에 위치하는 제2 게이트 절연막(142)도 오프닝(172-1o2)에 대응하는 부분에 오프닝(도 17 참고)을 가져 추가 커패시터의 제1 전극(Cadd1)이 상부로 노출되어 상부의 도전층과 연결될 수 있도록 형성되어 있다. 추가 커패시터의 제1 전극(Cadd1)과 중첩하는 추가 커패시터의 제2 전극(Cadd2) 및 그 사이에 위치하는 제2 게이트 절연막(142)은 도 13의 추가 커패시터(Cadd)를 구성한다.
제2 게이트 도전층의 복수의 신호선 연결부(GAT21, GAT22, GAT23)도 표시 화소에 대응하는 영역의 외측에 위치할 수 있다. 여기서, 신호선 연결부(GAT21, GAT22, GAT23)는 표시 화소에 형성되어 있는 스캔선이나 발광 신호선이 스캔 신호나 발광 제어 신호를 생성하는 스캔 구동부와 연결되도록 하기 위한 배선이다.
도 16에서는 제2 게이트 도전층의 복수의 신호선 연결부(GAT21, GAT23, GAT22) 각각을 통하여 제1 스캔 신호(GW(N))가 인가되는 제1 스캔선(161), 제3 스캔 신호(GI(N))가 인가되는 제3 스캔선(163), 및 제1 발광 제어 신호(EM1(N))가 인가되는 제1 발광 신호선(164) 각각과 스캔 구동부가 연결될 수 있다.
도 16에서는 제2 게이트 도전층에 위치하는 리페어선(RPL)이 표시 화소에서 리페어 화소(RPX)까지 연장되어 있으며, 리페어 화소(RPX)에서 표시 화소에 대응하는 영역의 외측까지 연장되어 있으며, 끝단에 확장부를 가질 수 있다. 또한, 리페어선(RPL)에서 각 표시 화소에 대응하는 영역에도 확장부가 위치한다. 리페어선(RPL)에 위치하는 확장부는 불량 표시 화소를 수리하기 위하여 레이저로 쇼트(도 21의 별표(Short) 참고)하는 위치에 대응할 수 있다. 레이저로 쇼트하는 위치(도 21의 별표(Short) 참고)는 불량 표시 화소에 위치하는 리페어선(RPL)의 확장부와 리페어 화소(RPX) 내에 위치하는 리페어선(RPL)의 확장부일 수 있다. 또한, 실시예에 따라서는 리페어선(RPL)의 끝단에 위치하는 확장부도 레이저(도 21의 별표(Short) 참고)로 쇼트될 수 있다. 그 결과, 리페어선(RPL)을 통하여 리페어 화소(RPX)의 구동 트랜지스터(T1)의 전류를 불향 표시 화소의 발광 다이오드(LED)로 전달한다.
도 11을 참고하면, 제2 게이트 도전층 위에는 제1 층간 절연막(143)이 위치하며, 제1 층간 절연막(143) 등의 절연막에는 도 17에서 도시하고 있는 바와 같이 오프닝(OP1)이 형성되어 있다.
도 17에서 도시하고 있는 오프닝(OP1)은 도 6에서 도시하고 있는 오프닝(OP1)과 아래와 같은 부분을 더 포함할 수 있다.
표시 화소에 대응하는 영역에는 추가적으로 리페어 화소 반도체(1137-1)를 노출시키는 오프닝(OP1)이 형성되어 있다. 오프닝(OP1)은 리페어 화소 반도체(1137-1)에서 제1 방향(DR1)으로 연장되었다가 제2 방향(DR2)으로 꺾인 부분에 위치할 수 있다. 오프닝(OP1)은 리페어 화소 반도체(1137-1)가 후속하는 공정에서 형성되는 연결선(RPL-c)의 끝단과 연결되도록 할 수 있다.
또한, 표시 화소에 대응하는 영역의 외측에는 제1 게이트 도전층의 복수의 신호선 연결부(GAT11, GAT12, GAT13) 및 제2 게이트 도전층의 복수의 신호선 연결부(GAT21, GAT22, GAT23)를 각각 노출시키는 오프닝(OP1)도 형성되어 있다. 오프닝(OP1)은 각 신호선 연결부는 노출하여 후속하는 공정에서 형성되는 제2 스캔선(162, 162-1), 제2 발광 신호선(165), 제1 스캔선(161), 제3 스캔선(163), 및 제1 발광 신호선(164)과 연결되도록 할 수 있다.
제1 게이트 도전층의 복수의 신호선 연결부(GAT11, GAT12, GAT13)를 노출시키는 오프닝(OP1)은 제1 층간 절연막(143) 및 제2 게이트 절연막(142)에 일체로 형성되어 제1 게이트 도전층을 노출시킨다.
제2 게이트 도전층의 복수의 신호선 연결부(GAT21, GAT22, GAT23)를 노출시키는 오프닝(OP1)은 제1 층간 절연막(143)에 형성되어 제2 게이트 도전층을 노출시킨다.
또한, 제1 게이트 도전층을 노출시키는 오프닝(OP1)은 제2 게이트 도전층 중 추가 커패시터의 제2 전극(Cadd2)에 위치하는 오프닝(172-1o2)과도 중첩하여 하부의 제1 게이트 도전층, 즉, 추가 커패시터의 제1 전극(Cadd1)을 노출시킨다.
도 18을 참고하면 제1 층간 절연막(143)의 위에는 제1 데이터 도전층이 위치할 수 있다.
도 18에서 도시하고 있는 제1 데이터 도전층은 도 7에서 도시하고 있는 제1 데이터 도전층과 달리, 연결선(RPL-c)을 더 포함할 수 있다.
연결선(RPL-c)은 표시 화소에 대응하는 영역의 외측에 위치하며, 표시 화소에 대응하는 영역까지 연장되어 있다. 연결선(RPL-c)은 표시 화소에 대응하는 영역에서 오프닝(OP1)을 통하여 리페어 화소 반도체(1137-1)와 연결되어 있으며, 연결선(RPL-c)과 리페어 화소 반도체(1137-1)가 연결되는 부분은 리페어 화소 반도체(1137-1)가 제1 방향(DR1)으로 연장되었다가 제2 방향(DR2)으로 꺾인 부분일 수 있다.
연결선(RPL-c)은 표시 화소에 대응하는 영역의 외측에서 제2 방향(DR2)으로 연장되며, 오프닝(OP1) 및 추가 커패시터의 제2 전극(Cadd2)에 위치하는 오프닝(172-1o2)을 통하여 추가 커패시터의 제1 전극(Cadd1)과 연결되어 있다.
또한, 표시 화소에 대응하는 영역의 외측에는 한 프레임마다 변경되는 신호(스캔 신호나 발광 신호)가 입력될 수 있는 신호선이 연장되어 있으며, 이 중 제4 스캔 신호(EB(N))가 인가되는 제4 스캔선(166)은 제1 방향(DR1)으로 계속 연장되어 스캔 구동부와 연결되는 구조를 가질 수 있다.
한편, 제2 스캔선(162, 162-1), 제2 발광 신호선(165), 제1 스캔선(161), 제3 스캔선(163), 및 제1 발광 신호선(164)은 표시 화소에 대응하는 영역의 외측에서 오프닝(OP1)을 통하여 제1 게이트 도전층의 복수의 신호선 연결부(GAT11, GAT12, GAT13) 또는 제2 게이트 도전층의 복수의 신호선 연결부(GAT21, GAT22, GAT23)와 연결되어 스캔 구동부와 연결될 수 있다.
표시 화소에 대응하는 영역과 그 외측은 제1 데이터 도전층에 위치하는 차폐부(172-23)에 의하여 구분될 수 있다. 차폐부(172-23)는 제2 방향(DR2)으로 연장되어 있으며, 표시 화소에 대응하는 영역의 외측에 위치하고 있다. 그 결과 차폐부(172-23)의 우측에 위치하는 부분은 리페어 화소(RPX) 중 표시 화소에 대응하는 영역이며, 그 외의 부분은 표시 화소에 대응하는 영역의 외측일 수 있다.
도 11을 참고하면, 제1 데이터 도전층 위에는 제1 유기막(144)이 위치할 수 있으며, 제1 유기막(144)에는 도 19에서 도시하고 있는 바와 같이 오프닝(OP2)이 위치한다. 오프닝(OP2)은 제1 데이터 도전층을 노출시키며, 제2 데이터 도전층과 연결되도록 한다.
도 19에서 도시하고 있는 오프닝(OP2)은 도 8에서 도시하고 있는 오프닝(OP2)과 차이가 없을 수도 있다.
도 20을 참고하면, 제1 유기막(144) 위에는 제2 데이터 도전층이 위치할 수 있다.
도 20에서 도시하고 있는 제2 데이터 도전층은 도 9에서 도시하고 있는 제2 데이터 도전층과 차이가 없을 수도 있다.
도 11을 참고하면, 제2 데이터 도전층의 위에는 제2 유기막(145)이 위치할 수 있으며, 도 21을 참고하면, 제2 유기막(145)에는 오프닝(OP3)이 위치하지 않을 수 있다.
즉, 표시 화소에서는 제2 유기막(145)에 오프닝(OP3)이 위치하여 제2 데이터 도전층을 노출시키며, 발광 다이오드(LED)의 애노드가 표시 화소의 제6 트랜지스터(T6)의 제2 전극과 연결되도록 할 수 있다.
하지만, 리페어 화소(RPX)는 발광 다이오드(LED)를 포함하지 않으므로, 제2 유기막(145)에는 오프닝(OP3)이 위치하지 않을 수 있다. 한편, 불량 표시 화소가 발생하는 경우에는 레이저에 의하여 리페이선(RPL)의 확장부가 제6 트랜지스터(T6)의 제2 전극과 쇼트(도 21의 별표(Short) 참고)시킬 수 있다.
리페어 화소(RPX)에서 제2 유기막(145)의 상부에는 발광 다이오드(LED)의 애노드가 형성되지 않을 수 있으며, 발광 다이오드(LED)의 발광층도 형성되지 않을 수 있다. 한편, 화소 정의막, 캐소드는 리페어 화소(RPX)에서 제2 유기막(145)의 상부에 위치할 수 있다. 리페어 화소(RPX)에서도 캐소드 위에는 봉지층 또는 봉지 기판을 형성될 수 있다.
이상에서는 도 14 내지 도 21을 통하여 리페어 화소(RPX)의 구조를 살펴보았다.
이상에서는 표시 화소의 제7 트랜지스터(T7)가 제2 초기화 전압(Vaint)을 전달받아 애노드 전극으로 전달하는 실시예를 살펴보았다.
하지만, 실시예에 따라서 표시 화소의 제7 트랜지스터(T7)는 제1 초기화 전압(Vint)을 전달받아 애노드 전극으로 전달할 수도 있으며, 이러한 실시예에 대해서는 아래의 도 22 내지 도 27을 통하여 살펴본다
도 22 내지 도 27은 또 다른 실시예에 따른 발광 표시 장치에 포함된 하나의 표시 화소의 등가 회로도이다.
먼저, 도 22의 실시예를 살펴보면 아래와 같다.
도 22는 도 1과 달리 제7 트랜지스터(T7)의 제1 전극으로 제1 초기화 전압(Vint)이 인가되고 있으며, 발광 다이오드(LED)의 애노드는 제1 초기화 전압(Vint)으로 초기화 된다.
도 22와 같은 표시 화소는 제2 초기화 전압(Vaint)이 인가되지 않고 있으므로, 도 22의 표시 화소를 수리하는 경우에는 도 13의 리페어 화소를 그대로 사용할 수 있다. 이는 도 13에서 제11 트랜지스터(T11)가 제1 초기화 전압(Vint)을 사용하면서 제2 초기화 전압(Vaint)은 포함하고 있지 않기 때문이다.
제2 초기화 전압(Vaint)이 사용되지 않는 표시 화소 및 리페어 화소(RPX)에서는 도 3 내지 도 10 및 도 14 내지 도 21과 달리 제2-1 초기화 전압선(175-1) 및 제2 초기화 전압선(175)이 형성되지 않을 수 있다.
한편, 실시예에 따라서는 표시 화소나 리페어 화소 중 하나가 제2 초기화 전압(Vaint)을 전달 받을 수도 있다.
이상에서는 도 1, 도 13 및 도 22에 포함되어 있는 트랜지스터는 모두 동일한 타입의 트랜지스터가 포함되어 있다. 즉, 도 1을 참고하면, 모든 트랜지스터는 다결정 반도체를 사용하여 형성될 수 있고, 동일한 타입의 도핑 입자로 도핑될 수 있어, 게이트 전극에 저전압이 인가될 때 턴 온되며, 고전압이 인가되면 턴 오프될 수 있다. 이하에서는 이러한 트랜지스터를 p형 트랜지스터라고 한다.
하지만, 실시예에 따라 트랜지스터는 산화물 반도체를 이용하여 형성될 수 있으며, 게이트 전극에 고전압이 인가될 때 턴 온되고, 저전압이 인가될 때 턴 오프될 수도 있다. 이하에서는 이러한 트랜지스터를 n형 트랜지스터라고 한다.
또한, 실시예에 따라서는 일부 트랜지스터는 p형 트랜지스터를 사용하고, 일부 트랜지스터는 n형 트랜지스터를 사용할 수도 있다.
실시예에 따라서는 모든 트랜지스터가 n형 트랜지스터로 변경될 수도 있지만, 이하에서는 일부 트랜지스터는 p형 트랜지스터를 사용하고, 일부 트랜지스터는 n형 트랜지스터를 사용하는 실시예 중 일부를 도 23 내지 도 27을 통하여 살펴본다.
먼저, 도 23의 실시예를 살펴본다.
도 23은 도 22의 변형 실시예로, 제5 트랜지스터(T5)와 제7 트랜지스터(T7)가 n형 트랜지스터로 형성되어 있으며, 나머지 트랜지스터(구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제6 트랜지스터(T6), 제8 트랜지스터(T8), 및 제9 트랜지스터)(T9))는 p형 트랜지스터로 형성되어 있다.
구체적으로, 제5 트랜지스터(T5)는 제2-1 스캔 신호(GC'(N))가 인가되는 제2-1 스캔선에 연결되어 있는 게이트 전극, 기준 전압(Vref)을 인가받는 제1 전극 및 D 노드(D-node)와 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(T5)는 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제1 전극을 각각 기준 전압(Vref)으로 변경시켜 초기화시키는 역할을 한다. 여기서, 제2-1 스캔 신호(GC'(N))는 제3 트랜지스터(T3)가 인가받는 제2 스캔 신호(GC(N))와 동일한 타이밍에 전압의 레벨이 변경되지만, 서로 극성이 반대인 신호, 즉, 제2-1 스캔 신호(GC'(N))는 도 2에서 도시된 제2 스캔 신호(GC(N))와 상하 반전된 신호일 수 있다. 그러므로, 제2 스캔 신호(GC(N))가 고레벨의 전압을 가질 때 제2-1 스캔 신호(GC'(N))는 저레벨의 전압을 가지며, 제2 스캔 신호(GC(N))가 저레벨의 전압을 가질 때 제2-1 스캔 신호(GC'(N))는 고레벨의 전압을 가질 수 있다.
제7 트랜지스터(T7)는 제4-1 스캔 신호(EB'(N))가 인가되는 제4-1 스캔선에 연결되어 있는 게이트 전극, 제1 초기화 전압(Vint)을 인가받는 제1 전극 및 발광 다이오드(LED)의 애노드 전극에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(T7)의 제2 전극은 제6 트랜지스터(T6)의 제2 전극과도 연결되어 있다. 제7 트랜지스터(T7)는 제1 초기화 전압(Vint)으로 발광 다이오드(LED)의 애노드 전극을 초기화하는 역할을 한다. 여기서, 제4-1 스캔 신호(EB'(N))는 제8 트랜지스터(T8)가 인가받는 제4 스캔 신호(EB(N))와 동일한 타이밍에 전압의 레벨이 변경되지만, 서로 극성이 반대인 신호, 즉, 제4-1 스캔 신호(EB'(N))는 도 2에서 도시된 제4 스캔 신호(EB(N))와 상하 반전된 신호일 수 있다. 그러므로, 제4 스캔 신호(EB(N))가 고레벨의 전압을 가질 때 제4-1 스캔 신호(EB'(N))는 저레벨의 전압을 가지며, 제4 스캔 신호(EB(N))가 저레벨의 전압을 가질 때 제4-1 스캔 신호(EB'(N))는 고레벨의 전압을 가질 수 있다.
이상의 차이를 제외하고 도 23의 실시예는 도 22의 실시예와 동일할 수 있다.
이하에서는 도 24의 실시예를 살펴본다.
도 24의 실시예는 도 22와 달리, 제3 트랜지스터(T3)와 제5 트랜지스터(T5)가 n형 트랜지스터로 형성되어 있으며, 나머지 트랜지스터(구동 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터)(T9))는 p형 트랜지스터로 형성되어 있다.
구체적으로 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)의 연결 관계 및 역할은 도 22와 차이가 없다.
즉, 제3 트랜지스터(T3)는 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선과 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 G 노드(G-node)와 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 그러므로, 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제1 전극, 구동 트랜지스터(T1)의 게이트 전극, 및 제4 트랜지스터(T4)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로를 형성하여 구동 트랜지스터(T1)의 문턱 전압이 유지 커패시터(Cst)의 제1 전극에 전달되어 보상될 수 있도록 한다. 그 결과 각 화소에 포함되어 있는 구동 트랜지스터(T1)의 문턱 전압이 다르더라도 인가되는 데이터 전압(Vdata)에 따라 구동 트랜지스터(T1)가 일정한 출력 전류를 출력할 수 있도록 한다.
제5 트랜지스터(T5)는 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선에 연결되어 있는 게이트 전극, 기준 전압(Vref)을 인가받는 제1 전극 및 D 노드(D-node)와 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터는 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제1 전극을 각각 기준 전압(Vref)으로 변경시켜 초기화시키는 역할을 한다.
다만, 제2 스캔 신호(GC(N))를 인가받는 두 트랜지스터(제3 트랜지스터(T3)와 제5 트랜지스터(T5))가 n형 트랜지스터이므로, 도 2의 제2 스캔 신호(GC(N))에서 상하가 반전된 신호일 수 있다. 즉, 제2 스캔 신호(GC(N))는 제3 트랜지스터(T3)와 제5 트랜지스터(T5))가 턴 온되도록 하기 위하여 고레벨의 전압이 인가되는 신호일 수 있다.
이상의 차이를 제외하고 도 24의 실시예는 도 22의 실시예와 동일할 수 있다.
이하에서는 도 25의 실시예를 살펴본다.
도 25의 실시예는 도 22와 달리, 제7 트랜지스터(T7)와 제8 트랜지스터(T8)가 n형 트랜지스터로 형성되어 있으며, 나머지 트랜지스터(구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제9 트랜지스터)(T9))는 p형 트랜지스터로 형성되어 있다.
구체적으로 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)의 연결 관계 및 역할은 도 22와 차이가 없다.
즉, 제7 트랜지스터(T7)는 제4 스캔 신호(EB(N))가 인가되는 제4 스캔선에 연결되어 있는 게이트 전극, 제2 초기화 전압(Vaint)을 인가받는 제1 전극 및 발광 다이오드(LED)의 애노드 전극에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(T7)의 제2 전극은 제6 트랜지스터(T6)의 제2 전극과도 연결되어 있다. 제7 트랜지스터(T7)는 제2 초기화 전압(Vaint)으로 발광 다이오드(LED)의 애노드 전극을 초기화하는 역할을 한다.
제8 트랜지스터(T8)는 제4 스캔 신호(EB(N))가 인가되는 제4 스캔선에 연결되어 있는 게이트 전극, 바이어스 전압(Vbias)을 인가받는 제1 전극 및 구동 트랜지스터(T1)의 제1 전극에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(T8)의 제2 전극은 제9 트랜지스터(T9)의 제2 전극과도 연결되어 있다. 제8 트랜지스터(T8)는 바이어스 전압(Vbias)으로 구동 트랜지스터(T1)의 제1 전극의 바이어스가 일정하게 유지되도록 하여 고 주파수 또는 저 주파수 구동시에도 구동 트랜지스터(T1)의 바이어스가 변경되지 않고 구동 트랜지스터(T1)가 일정한 출력 전류를 출력하도록 할 수 있다. 그 결과 데이터 전압(Vdata)이 표시 화소 내로 전달되지 않는 구간에도 구동 트랜지스터(T1)가 일정하게 출력 전류를 생성할 수 있도록 할 수 있다.
다만, 제4 스캔 신호(EB(N))를 인가받는 두 트랜지스터(제7 트랜지스터(T7)와 제8 트랜지스터(T8))가 n형 트랜지스터이므로, 도 2의 제4 스캔 신호(EB(N))에서 상하가 반전된 신호일 수 있다. 즉, 제4 스캔 신호(EB(N))는 제7 트랜지스터(T7)와 제8 트랜지스터(T8))가 턴 온되도록 하기 위하여 고레벨의 전압이 인가되는 신호일 수 있다.
이상의 차이를 제외하고 도 25의 실시예는 도 22의 실시예와 동일할 수 있다.
이하에서는 도 26의 실시예를 살펴본다.
도 26의 실시예는 도 22와 달리, 제2 트랜지스터(T2)가 n형 트랜지스터로 형성되어 있으며, 나머지 트랜지스터(구동 트랜지스터(T1), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터)(T9))는 p형 트랜지스터로 형성되어 있다.
구체적으로 제2 트랜지스터(T2)의 연결 관계 및 역할은 도 22와 차이가 없다.
즉, 제2 트랜지스터(T2)는 제1 스캔 신호(GW(N))가 인가되는 제1 스캔선과 연결되어 있는 게이트 전극, 데이터 전압(Vdata)이 인가되는 데이터선과 연결되어 있는 제1 전극(입력측 전극) 및 유지 커패시터(Cst)의 제2 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW(N))에 따라서 데이터 전압(Vdata)이 표시 화소내로 진입하여 유지 커패시터(Cst)에 저장될 수 있도록 한다. 제2 트랜지스터(T2)의 제2 전극은 제5 트랜지스터(T5)의 제2 전극(출력측 전극) 및 홀드 커패시터(Chold)의 제1 전극과 연결되어 있다.
다만, 제1 스캔 신호(GW(N))를 인가받는 제2 트랜지스터(T2)가 n형 트랜지스터이므로, 도 2의 제1 스캔 신호(GW(N))에서 상하가 반전된 신호일 수 있다. 즉, 제1 스캔 신호(GW(N))는 제2 트랜지스터(T2)가 턴 온되도록 하기 위하여 고레벨의 전압이 인가되는 신호일 수 있다.
이상의 차이를 제외하고 도 26의 실시예는 도 22의 실시예와 동일할 수 있다.
이하에서는 도 27의 실시예를 살펴본다.
도 27의 실시예는 도 22와 달리, 제4 트랜지스터(T4)가 n형 트랜지스터로 형성되어 있으며, 나머지 트랜지스터(구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 및 제9 트랜지스터)(T9))는 p형 트랜지스터로 형성되어 있다.
구체적으로 제4 트랜지스터(T4)의 연결 관계 및 역할은 도 22와 차이가 없다.
즉, 제4 트랜지스터(T4)는 제3 스캔 신호(GI(N))가 인가되는 제3 스캔선에 연결되어 있는 게이트 전극, 제1 초기화 전압(Vint)을 인가받는 제1 전극 및 G 노드(G-node)에 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(T4)는 유지 커패시터(Cst)의 제1 전극 및 구동 트랜지스터(T1)의 게이트 전극을 제1 초기화 전압(Vint)으로 초기화하는 역할을 한다.
다만, 제3 스캔 신호(GI(N))를 인가받는 제4 트랜지스터(T4)가 n형 트랜지스터이므로, 도 2의 제3 스캔 신호(GI(N))에서 상하가 반전된 신호일 수 있다. 즉, 제3 스캔 신호(GI(N))는 제3 트랜지스터(T3)가 턴 온되도록 하기 위하여 고레벨의 전압이 인가되는 신호일 수 있다.
이상의 차이를 제외하고 도 26의 실시예는 도 22의 실시예와 동일할 수 있다.
이상에서는 도 22의 변형 실시예로 도 23 내지 도 27만을 포함하여 설명하였지만, 구동 트랜지스터(T1)를 포함하는 다른 트랜지스터가 n형 트랜지스터로 변경될 수 있다. 또한, 이상의 도 23 내지 도 27의 실시예는 도 22를 기초로 변형한 실시예이지만, 실시예에 따라서는 도 1 또는 도 13을 기초로도 변형을 수행할 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
DP: 발광 표시 장치 DA: 표시 영역
LED: 발광 다이오드 T1: 구동 트랜지스터
T2, T3, T4, T5, T6, T7, T8, T9, T10, T11: 트랜지스터
D-node: D 노드 G-node: G 노드
Cst: 유지 커패시터 Chold: 홀드 커패시터
Cst2: 유지 커패시터의 제2 전극 RPX1, RPX2: 리페어 화소 영역
RPX: 리페어 화소 RPX-1: 제1 리페어 화소부
RPX-2: 제2 리페어 화소부 RPL: 리페이선
RPL-c: 연결선 RCs: RC 지연부
Cadd: 추가 커패시터 Cadd1: 추가 커패시터의 제1 전극
Cadd2: 추가 커패시터의 제2 전극 110: 기판
1131, 1131-1, 1131-2, 1132, 1133, 1134, 1135, 1136, 1137, 1137-1, 1138, 1139: 반도체
1151, 1152, 1153, 1154, 1155, 1156, 1157, 1157-1, 1158, 1159: 게이트 전극
130: 반도체층 141: 제1 게이트 절연막
142: 제2 게이트 절연막 143: 제1 층간 절연막
144: 제1 유기막 145: 제2 유기막
161: 제1 스캔선 162, 162-1: 제2 스캔선
163: 제3 스캔선 164: 제1 발광 신호선
165: 제2 발광 신호선 166: 제4 스캔선
171: 데이터선 172-1, 172-2, 172-3: 구동 전압선
173, 173-1: 제1 초기화 전압선 174-1, 174-2, 174-3: 기준 전압선
175, 175-1: 제2 초기화 전압선 176: 바이어스 전압선
Cn2, Cn3, Cn4, Cn5: 중첩 전극 50: 구동 칩
SD11, SD12, SD13, SD14, SD21: 연결 부재
Cst2o, 172-1o, 172-1o2, OP1, OP2, OP3: 오프닝

Claims (20)

  1. 구동 게이트 전극, 제1 전극 및 제2 전극을 포함하는 구동 트랜지스터;
    상기 구동 게이트 전극과 연결되어 있는 제1 전극 및 제2 전극을 포함하는 유지 커패시터;
    상기 유지 커패시터의 제2 전극과 연결되어 있는 제1 전극과 구동 전압을 인가받는 제2 전극을 포함하는 홀드 커패시터; 및
    애노드를 포함하는 발광 다이오드를 포함하며,
    상기 홀드 커패시터의 상기 제1 전극과 상기 유지 커패시터의 상기 제2 전극을 연결하는 연결부를 더 포함하며,
    상기 홀드 커패시터의 상기 제1 전극은 제1 게이트 도전층에 위치하고,
    상기 유지 커패시터의 상기 제2 전극은 제2 게이트 도전층에 위치하며,
    상기 연결부는 상기 제1 게이트 도전층 및 상기 제2 게이트 도전층보다 위에 위치하는 제1 데이터 도전층에 위치하는 발광 표시 장치.
  2. 제1항에서,
    기판 위에 위치하는 반도체층;
    상기 반도체층 위에 위치하는 상기 제1 게이트 도전층;
    상기 제1 게이트 도전층 위에 위치하는 상기 제2 게이트 도전층;
    상기 제2 게이트 도전층 위에 위치하는 상기 제1 데이터 도전층; 및
    상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 포함하며,
    상기 구동 게이트 전극은 상기 제1 게이트 도전층에 위치하고,
    상기 홀드 커패시터의 상기 제2 전극은 상기 제2 게이트 도전층에 위치하는 발광 표시 장치.
  3. 제2항에서,
    데이터 전압을 전달받는 제1 전극 및 상기 유지 커패시터의 상기 제2 전극과 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 및
    상기 구동 트랜지스터의 상기 구동 게이트 전극과 상기 구동 트랜지스터의 상기 제2 전극을 연결하는 제3 트랜지스터를 더 포함하는 발광 표시 장치.
  4. 제3항에서,
    상기 유지 커패시터의 상기 제1 전극이 연결되어 있는 노드를 G 노드라고 하고, 상기 유지 커패시터의 상기 제2 전극이 연결되어 있는 노드를 D 노드라고 할 때,
    상기 G 노드를 제1 초기화 전압으로 초기화시키는 제4 트랜지스터; 및
    상기 D 노드를 기준 전압으로 변경시키는 제5 트랜지스터를 더 포함하는 발광 표시 장치.
  5. 제4항에서,
    상기 발광 다이오드의 상기 애노드와 상기 구동 트랜지스터의 상기 제2 전극을 연결시키는 제6 트랜지스터; 및
    상기 애노드를 제2 초기화 전압으로 초기화시키는 제7 트랜지스터를 더 포함하는 발광 표시 장치.
  6. 제5항에서,
    상기 구동 트랜지스터의 상기 제1 전극에 바이어스 전압을 전달하는 제8 트랜지스터; 및
    상기 구동 트랜지스터의 상기 제1 전극에 상기 구동 전압을 전달하는 제9 트랜지스터를 더 포함하는 발광 표시 장치.
  7. 제6항에서,
    상기 제2 초기화 전압과 상기 제1 초기화 전압은 동일하거나 다른 전압값을 가지는 발광 표시 장치.
  8. 표시 영역에 위치하며, 화소 회로부 및 발광 다이오드를 포함하는 표시 화소;
    표시 영역의 외측에 위치하며 발광 다이오드를 포함하지 않는 리페어 화소; 및
    상기 표시 화소에서 상기 리페어 화소까지 연장되어 있는 리페어선을 포함하며,
    상기 표시 화소의 상기 화소 회로부는
    구동 트랜지스터를 포함하며 상기 구동 트랜지스터가 출력 전류를 생성하도록 하는 제1 화소 회로부; 및
    상기 발광 다이오드의 애노드를 초기화시키는 제7 트랜지스터를 포함하는 제2 화소 회로부를 포함하고,
    상기 리페어 화소는
    상기 제1 화소부와 동일한 구성을 가지는 제1 리페어 화소부; 및
    제10 트랜지스터 및 추가 커패시터를 포함하는 제2 리페어 화소부를 포함하며,
    상기 제10 트랜지스터는 상기 리페어선과 연결되어 있는 제1 전극 및 상기 추가 커패시터의 제1 전극과 연결되어 있는 제2 전극을 포함하고,
    상기 추가 커패시터의 제2 전극은 구동 전압이 인가되는 발광 표시 장치.
  9. 제8항에서,
    상기 제2 리페어 화소부는 제11 트랜지스터를 더 포함하며,
    상기 제11 트랜지스터의 제1 전극은 초기화 전압을 전달받고,
    상기 제11 트랜지스터의 제2 전극은 상기 제10 트랜지스터의 상기 제2 전극 및 상기 추가 커패시터의 상기 제1 전극과 연결되어 있는 발광 표시 장치.
  10. 제9항에서,
    상기 리페어 화소가 차지하는 면적은 상기 표시 화소의 면적보다 큰 발광 표시 장치.
  11. 제10항에서,
    상기 추가 커패시터가 차지하는 면적만큼 상기 표시 화소보다 큰 면적을 가지는 발광 표시 장치.
  12. 제10항에서,
    상기 제1 화소 회로부 및 상기 제1 리페어 화소부는
    상기 구동 트랜지스터의 구동 게이트 전극과 연결되어 있는 제1 전극 및 제2 전극을 포함하는 유지 커패시터;
    상기 유지 커패시터의 상기 제2 전극과 연결되어 있는 제2 트랜지스터;
    상기 유지 커패시터의 제2 전극과 연결되어 있는 제1 전극과 구동 전압을 인가받는 제2 전극을 포함하는 홀드 커패시터; 및
    상기 구동 트랜지스터의 상기 구동 게이트 전극과 상기 구동 트랜지스터의 상기 제2 전극을 연결하는 제3 트랜지스터를 더 포함하는 발광 표시 장치.
  13. 제12항에서,
    상기 유지 커패시터의 상기 제1 전극이 연결되어 있는 노드를 G 노드라고 하고, 상기 유지 커패시터의 상기 제2 전극이 연결되어 있는 노드를 D 노드라고 할 때,
    상기 제1 화소 회로부 및 상기 제1 리페어 화소부는
    상기 G 노드를 초기화시키는 제4 트랜지스터;
    상기 D 노드에 기준 전압을 전달하는 제5 트랜지스터; 및
    상기 구동 트랜지스터의 제2 전극과 연결되어 있는 제1 전극을 포함하는 제6 트랜지스터를 더 포함하며,
    상기 제6 트랜지스터의 제2 전극은 상기 표시 화소에서는 상기 발광 다이오드의 애노드와 연결되고,
    상기 제6 트랜지스터의 제2 전극은 상기 리페어 화소에서는 상기 제10 트랜지스터의 상기 제1 전극 및 상기 리페어선과 연결되어 있는 발광 표시 장치.
  14. 제13항에서,
    상기 제1 화소 회로부 및 상기 제1 리페어 화소부는
    상기 구동 트랜지스터의 제1 전극에 바이어스 전압을 전달하는 제8 트랜지스터; 및
    상기 구동 트랜지스터의 상기 제1 전극에 구동 전압을 전달하는 제9 트랜지스터를 더 포함하는 발광 표시 장치.
  15. 제13항에서,
    상기 제11 트랜지스터의 상기 제1 전극에 전달되는 초기화 전압은
    상기 제4 트랜지스터를 통하여 상기 G 노드를 초기화시키는 전압과 동일하거나 다른 전압인 발광 표시 장치.
  16. 제15항에서,
    상기 제7 트랜지스터에 의하여 상기 애노드를 초기화시키는 전압은 상기 제4 트랜지스터를 통하여 상기 G 노드를 초기화시키는 상기 전압 또는 상기 제11 트랜지스터의 상기 제1 전극에 전달되는 상기 초기화 전압과 동일한 발광 표시 장치.
  17. 제13항에서,
    상기 제1 화소 회로부 및 상기 제1 리페어 화소부에 포함되는 동일한 트랜지스터 중 적어도 하나는 트랜지스터의 크기가 동일한 발광 표시 장치.
  18. 제17항에서,
    상기 제1 화소 회로부 및 상기 제1 리페어 화소부에 포함되는 상기 유지 커패시터의 커패시턴스 크기는 서로 동일하거나 다를 수 있으며,
    상기 제1 화소 회로부 및 상기 제1 리페어 화소부에 포함되는 상기 홀드 커패시터의 커패시턴스 크기는 서로 동일하거나 다른 발광 표시 장치.
  19. 제8항에서,
    상기 리페어선은 상기 표시 화소 및 상기 리페어 화소가 위치하는 영역에 각각 확장부를 포함하며,
    상기 확장부는 불량 표시 화소의 수리시 쇼트되는 발광 표시 장치.
  20. 제19항에서,
    상기 리페어선은 끝단에도 확장부를 가지며,
    상기 리페어선의 상기 끝단에 위치하는 상기 확장부는 상기 불량 표시 화소의 수리시 함께 쇼트되는 발광 표시 장치.
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