KR20230077804A - 발광 표시 장치 - Google Patents

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김현준
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Abstract

실시예들에 따르면, 발광 표시 장치는 제1 전극 및 구동 전압을 인가받는 제2 전극을 포함하는 발광 다이오드; 게이트 전극, 제1 전극 및 제2 전극을 포함하는 구동 트랜지스터; 게이트 전극, 데이터 전압이 인가되는 데이터선과 연결되어 있는 제1 전극 및 D 노드에 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 상기 구동 트랜지스터의 상기 제1 전극에 연결되어 있는 제1 전극 및 N 노드에 연결되어 있는 제2 전극을 포함하는 유지 커패시터; 상기 D 노드에 연결되어 있는 제1 전극 및 상기 N 노드에 연결되어 있는 제2 전극을 포함하는 홀드 커패시터; 게이트 전극, 상기 D 노드에 연결되어 있는 제1 전극 및 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제2 전극을 포함하는 제3 트랜지스터; 게이트 전극, 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제1 전극 및 기준 전압을 전달받는 제2 전극을 포함하는 제4 트랜지스터; 게이트 전극, 상기 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제1 전극 및 상기 N 노드에 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터; 게이트 전극, 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 제1 전극 및 구동 저전압을 전달 받는 제2 전극을 포함하는 제6 트랜지스터; 게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극 및 초기화 전압을 전달 받는 제2 전극을 포함하는 제7 트랜지스터; 및 게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극 및 상기 발광 다이오드의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 포함한다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 보다 구체적으로 구동 트랜지스터를 기준으로 구동 전압(ELVDD) 쪽에 발광 소자가 위치하는 화소를 가지는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치와 같은 표시 장치는 플렉서블 기판을 사용하여 표시 장치가 휘거나 접힐 수 있는 구조를 가질 수 있다.
이러한 유기 발광 표시 장치에 사용되는 화소의 구조는 다양한 방향으로 개발되고 있다.
실시예들은 신규한 구조를 가지는 인버티드 화소(inverted pixel), 즉, 구동 트랜지스터를 기준으로 구동 전압(ELVDD) 쪽에 발광 소자가 위치하는 화소,를 제공하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 제1 전극 및 구동 전압을 인가받는 제2 전극을 포함하는 발광 다이오드; 게이트 전극, 제1 전극 및 제2 전극을 포함하는 구동 트랜지스터; 게이트 전극, 데이터 전압이 인가되는 데이터선과 연결되어 있는 제1 전극 및 D 노드에 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터; 상기 구동 트랜지스터의 상기 제1 전극에 연결되어 있는 제1 전극 및 N 노드에 연결되어 있는 제2 전극을 포함하는 유지 커패시터; 상기 D 노드에 연결되어 있는 제1 전극 및 상기 N 노드에 연결되어 있는 제2 전극을 포함하는 홀드 커패시터; 게이트 전극, 상기 D 노드에 연결되어 있는 제1 전극 및 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제2 전극을 포함하는 제3 트랜지스터; 게이트 전극, 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제1 전극 및 기준 전압을 전달받는 제2 전극을 포함하는 제4 트랜지스터; 게이트 전극, 상기 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제1 전극 및 상기 N 노드에 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터; 게이트 전극, 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 제1 전극 및 구동 저전압을 전달 받는 제2 전극을 포함하는 제6 트랜지스터; 게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극 및 초기화 전압을 전달 받는 제2 전극을 포함하는 제7 트랜지스터; 및 게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극 및 상기 발광 다이오드의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 포함한다.
상기 구동 전압은 고레벨의 전압값을 가지고, 상기 초기화 전압은 상기 구동 전압과 동일하거나 상기 구동 전압에 준하는 고레벨의 전압값을 가지며, 상기 구동 저전압은 저레벨의 전압값을 가지며, 상기 기준 전압은 고레벨의 전압일 수 있다.
상기 유지 커패시터는 상기 구동 트랜지스터의 상기 제1 전극의 전압을 저장하거나 유지시키며, 상기 홀드 커패시터는 상기 제2 트랜지스터에서 출력되는 상기 데이터 전압을 저장할 수 있다.
상기 제2 트랜지스터의 상기 게이트 전극은 제1 스캔선과 연결되어 있으며, 상기 제4 트랜지스터의 상기 게이트 전극 및 상기 제5 트랜지스터의 상기 게이트 전극은 제2 스캔선과 연결되어 있고, 상기 제3 트랜지스터의 상기 게이트 전극 및 상기 제6 트랜지스터의 상기 게이트 전극은 제1 발광 제어선과 연결되어 있으며, 상기 제7 트랜지스터의 상기 게이트 전극은 제3 스캔선과 연결되어 있으며, 상기 제8 트랜지스터의 상기 게이트 전극은 제2 발광 제어선과 연결될 수 있다.
초기화 구간에는 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터가 턴 온 될 수 있다.
기입 구간에는 상기 제2 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터가 턴 온 될 수 있다.
보상 구간에는 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제7 트랜지스터가 턴 온 될 수 있다.
게이트 전극, 상기 발광 다이오드의 상기 제1 전극과 연결되어 있는 제1 전극 및 상기 초기화 전압을 인가받는 제2 전극을 포함하는 제9 트랜지스터를 더 포함하며, 상기 제9 트랜지스터의 상기 게이트 전극은 상기 제3 스캔선과 연결되어 있으며, 상기 보상 구간에는 상기 제9 트랜지스터도 턴 온 될 수 있다.
발광 구간에는 상기 제3 트랜지스터, 상기 제6 트랜지스터, 및 상기 제8 트랜지스터가 턴 온 될 수 있다.
실시예에 따른 발광 표시 장치는 기판; 상기 기판 위에 위치하는 금속층; 상기 금속층 위에 위치하는 버퍼층; 상기 버퍼층 위에 위치하는 반도체층; 상기 반도체층 위에 위치하는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 위치하는 제1 게이트 도전층; 상기 제1 게이트 도전층 위에 위치하는 제2 게이트 절연막; 상기 제2 게이트 절연막 위에 위치하는 제2 게이트 도전층; 상기 제2 게이트 도전층 위에 위치하는 제1 층간 절연막; 상기 제1 층간 절연막 위에 위치하는 제1 데이터 도전층; 상기 제1 데이터 도전층 위에 위치하는 제1 유기막; 상기 제1 유기막 위에 위치하는 제2 데이터 도전층; 및 상기 제2 데이터 도전층 위에 위치하는 제2 유기막을 포함하며, 상기 금속층에 위치하는 홀드 커패시터의 제1 전극, 상기 제1 게이트 도전층에 위치하는 제1 노드 전극, 및 상기 제2 게이트 도전층에 위치하는 유지 커패시터의 제1 유지 전극이 평면상 중첩하며, 상기 홀드 커패시터의 상기 제1 전극과 상기 제1 노드 전극이 평면상 중첩하는 부분에 상기 홀드 커패시터가 형성되고, 상기 제1 노드 전극과 상기 유지 커패시터의 상기 제1 유지 전극이 평면상 중첩하는 부분에 상기 유지 커패시터가 형성된다.
상기 반도체층은 구동 트랜지스터의 반도체, 제2 트랜지스터의 반도체, 제3 트랜지스터의 반도체, 제4 트랜지스터의 반도체, 제5 트랜지스터의 반도체, 제6 트랜지스터의 반도체, 제7 트랜지스터의 반도체, 및 제8 트랜지스터의 반도체를 포함하며, 상기 제1 게이트 도전층은 상기 구동 트랜지스터의 게이트 전극, 상기 제2 트랜지스터의 게이트 전극, 상기 제3 트랜지스터의 게이트 전극, 상기 제4 트랜지스터의 게이트 전극, 상기 제5 트랜지스터의 게이트 전극, 상기 제6 트랜지스터의 게이트 전극, 상기 제7 트랜지스터의 게이트 전극, 및 상기 제8 트랜지스터의 게이트 전극을 더 포함하며, 상기 제2 데이터 도전층은 데이터선 및 구동 저 전압선을 포함할 수 있다.
상기 제1 데이터 도전층은 제1 연결 부재를 포함하며, 상기 제1 연결 부재는 상기 유지 커패시터의 상기 제1 유지 전극과 상기 구동 트랜지스터의 상기 반도체 및 상기 제6 트랜지스터의 상기 반도체와 연결될 수 있다.
상기 제1 연결 부재는 상기 금속층에 위치하며, 상기 구동 트랜지스터의 상기 반도체의 적어도 일부분과 평면상 중첩하는 제1 금속 패턴과 연결될 수 있다.
상기 제1 데이터 도전층은 제2 연결 부재를 더 포함하며, 상기 제2 연결 부재는 상기 제2 게이트 도전층에 위치하는 제1 노드 연결 부재 및 상기 제1 노드 전극과 연결되어 있으며, 상기 제2 연결 부재는 상기 유지 커패시터의 상기 제1 유지 전극에 위치하는 오프닝을 통하여 상기 제1 노드 전극과 연결될 수 있다.
상기 제1 노드 연결 부재는 상기 제1 데이터 도전층에 위치하는 제5 연결 부재를 통하여 상기 제5 트랜지스터의 상기 반도체와 연결될 수 있다.
상기 제1 데이터 도전층은 제4 연결 부재를 더 포함하며, 상기 제4 연결 부재는 상기 구동 트랜지스터의 게이트 전극, 상기 제3 트랜지스터의 상기 반도체, 상기 제4 트랜지스터의 상기 반도체, 상기 제5 트랜지스터의 상기 반도체와 연결될 수 있다.
상기 홀드 커패시터의 상기 제1 전극은 돌출되어 있는 연결부를 포함하며, 상기 홀드 커패시터의 상기 제1 전극의 상기 연결부는 상기 제1 데이터 도전층에 위치하는 제3 연결 부재를 통하여 상기 제2 트랜지스터의 상기 반도체 및 상기 제3 트랜지스터의 상기 반도체와 연결될 수 있다.
상기 금속층은 제1 스캔선, 제2 스캔선, 제1 발광 제어선, 제3 스캔선, 제2 발광 제어선, 기준 전압선, 초기화 전압선, 및 제1 구동 저 전압선을 포함할 수 있다.
제1 데이터 도전층은 제1-1 스캔선, 제2-1 스캔선, 제3-1 스캔선, 제2-1 발광 제어선, 제2 기준 전압선, 제2 초기화 전압선, 및 제2 구동 저 전압선을 포함하며, 상기 제2 트랜지스터의 상기 게이트 전극은 상기 제1 스캔선 및 상기 제1-1 스캔선과 연결되어 있고, 상기 제3 트랜지스터의 상기 게이트 전극 및 상기 제6 트랜지스터의 상기 게이트 전극은 상기 제1 발광 제어선과 연결되어 있으며, 상기 제4 트랜지스터의 상기 게이트 전극 및 상기 제5 트랜지스터의 상기 게이트 전극은 상기 제2 스캔선 및 상기 제2-1 스캔선 과 연결되어 있으며, 상기 제7 트랜지스터의 상기 게이트 전극은 상기 제3 스캔선 및 상기 제3-1 스캔선과 연결되어 있고, 상기 제8 트랜지스터의 상기 게이트 전극은 상기 제2 발광 제어선 및 상기 제2-1 발광 제어선과 연결될 수 있다.
상기 반도체층은 제9 트랜지스터의 반도체를 더 포함하며, 상기 제1 게이트 도전층은 상기 제9 트랜지스터의 게이트 전극을 더 포함하며, 상기 제9 트랜지스터의 상기 게이트 전극은 상기 제3 스캔선 및 상기 제3-1 스캔선과 연결될 수 있다.
실시예들에 따르면, 신규한 구조를 가지며, 구동 트랜지스터를 기준으로 구동 전압(ELVDD) 쪽에 발광 소자가 위치하는 화소(인버티드 화소; inverted pixel)를 포함하는 표시 장치를 제공할 수 있다.
실시예에 따라서는 보상 구간과 기입 구간을 분리하여 고속 구동 주파수로 동작할 수 있으며, 고해상도를 가질 수 있다. 인버티드 화소에서 구동 트랜지스터의 소스측과 연동하여 보상 동작으로 하여 보다 향상된 보상 성능을 제공할 수 있다. 인버티드 화소에서 데이터 전압 기입시 데이터 전압이 구동 트랜지스터의 게이트 전극으로 커패시터를 거치지 않고 전달되어 전달률이 높을 수 있다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 2는 도 1의 화소에 인가되는 신호를 보여주는 파형도이다.
도 3 내지 도 6은 도 2의 파형도의 각 구간 별 동작을 도시한 도면이다.
도 7은 도 1 및 도 2에 따른 화소에서 전압 및 전류의 변동을 시뮬레이션한 그래프이다.
도 8 내지 도 16은 일 실시예에 따른 발광 표시 장치의 제조 순서에 따른 각 층의 평면도이다.
도 17은 도 16의 XVII-XVII', XVII'-XVII''선에 따른 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
또한, 명세서 전체에서, 배선, 층, 막, 영역, 판, 구성 요소 등의 부분이 "제1 방향 또는 제2 방향으로 연장된다"라고 할 때, 이는 해당 방향으로 곧게 뻗은 직선 형상만을 의미하는 것이 아니고, 제1 방향 또는 제2 방향을 따라 전반적으로 연장되는 구조로, 일 부분에서 꺾이거나, 지그재그 구조를 가지거나, 곡선 구조를 포함하면서 연장되는 구조도 포함한다.
또한, 명세서에서 설명된 표시 장치, 표시 패널 등이 포함된 전자 기기(예를 들면, 휴대폰, TV, 모니터, 노트북 컴퓨터, 등)나 명세서에서 설명된 제조 방법에 의하여 제조된 표시 장치, 표시 패널 등이 포함된 전자 기기도 본 명세서의 권리 범위에서 배제되지 않는다.
이하에서는 도 1을 통하여 일 실시예에 따른 발광 표시 장치 중 하나의 화소의 회로 구조를 살펴본다.
도 1은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
일 실시예에 따른 하나의 화소는 여러 배선(151, 152, 153, 154, 155, 171, 172, 174, 175, 176)들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9), 유지 커패시터(Cst), 홀드 커패시터(Chold) 그리고 발광 다이오드를 포함한다. 여기서, 발광 다이오드를 제외한 트랜지스터 및 커패시터는 화소 회로부를 구성한다.
하나의 화소(PX)에는 복수의 배선(151, 152, 153, 154, 155, 171, 172, 174, 175, 176)이 연결되어 있다. 복수의 배선은 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(154), 제1 발광 제어선(153), 제2 발광 제어선(155), 데이터선(171), 구동 전압선(172), 기준 전압선(174), 초기화 전압선(175) 및 구동 저 전압선(176)을 포함한다.
제1 스캔선(151)은 스캔 구동부(도시되지 않음)에 연결되어 제1 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달한다. 제2 스캔선(152)은 스캔 구동부(도시되지 않음)에 연결되어 제2 스캔 신호(GR)를 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)에 전달하며, 제3 스캔선(154)은 스캔 구동부(도시되지 않음)에 연결되어 제3 스캔 신호(GC)를 제7 트랜지스터(T7) 및 제9 트랜지스터(T9)에 전달한다. 제1 발광 제어선(153)은 발광 신호 생성부(도시되지 않음)에 연결되어 제1 발광 제어 신호(EM1)를 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)에 전달하며, 제2 발광 제어선(155)은 발광 신호 생성부(도시되지 않음)에 연결되어 제2 발광 제어 신호(EM2)를 제8 트랜지스터(T8)에 전달한다. 실시예에 따라서는 스캔 구동부와 발광 신호 생성부는 인접하여 형성되거나 하나의 구동부로 형성될 수 있다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(DATA)을 전달하는 배선으로, 이에 따라 구동 트랜지스터(T1)를 흐르는 전류(이하 발광 전류라고도 함)의 크기가 변하며, 해당 전류의 크기에 따라서 발광 다이오드가 발광하는 휘도도 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가하는 배선이며, 기준 전압선(174)은 기준 전압(VREF)을 인가하는 배선이고, 초기화 전압선(175)은 발광 다이오드의 일 전극인 애노드(이하 제1 전극이라고도 함)를 초기화시키는 초기화 전압(VCINT)을 인가하는 배선이며, 구동 저 전압선(176)은 공통 전압(ELVSS)을 인가하는 배선이다. 여기서, 초기화 전압(VCINT)은 구동 전압(ELVDD)과 동일한 전압 또는 구동 전압(ELVDD)에 준하는 전압을 가질 수 있어 구동 전압(ELVDD)과 함께 고레벨의 전압값을 가지며, 보상 구간에 구동 트랜지스터(T1)가 동작하여 문턱 전압이 보상되도록 하는 전압일 수 있다. 본 실시예에서 구동 전압선(172), 기준 전압선(174), 초기화 전압선(175) 및 구동 저 전압선(176)에 인가되는 각 전압은 각각 일정한 전압일 수 있다.
이하에서는 각 트랜지스터 및 커패시터의 연결 관계를 상세하게 살펴본다.
구동 트랜지스터(T1; 또는 제1 트랜지스터라고도 함)는 n형 트랜지스터로, 발광 구간 동안 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압(즉, 홀드 커패시터(Chold)에 저장된 전압)의 크기에 따라서 구동 트랜지스터(T1)를 흐르는 발광 전류의 크기가 조절되는 트랜지스터이다. 구동 트랜지스터(T1)를 흐르는 발광 전류의 크기에 따라서 발광 다이오드에 흐르는 전류의 크기도 정해지고, 전류의 크기에 따라서 발광 다이오드의 밝기도 조절된다. 화소에 인가되는 데이터 전압(DATA)이 홀드 커패시터(Chold)에 저장되므로, 데이터 전압(DATA)에 따라서 발광 다이오드의 발광 휘도를 조절할 수 있다. 이를 위하여 발광 구간에는 발광 다이오드 및 구동 트랜지스터(T1)가 구동 전압(ELVDD)과 구동 저전압(ELVSS)의 사이에 연결되어 있으며, 도 1의 실시예에서는 구동 전압(ELVDD)측에 발광 다이오드가 위치하고, 구동 저전압(ELVSS)측에 구동 트랜지스터(T1)가 위치한다. 구동 트랜지스터(T1)의 소스 전극(Source; 이하 제1 전극이라고도 함)은 제6 트랜지스터(T6; 이하 제1 발광 트랜지스터라고도 함)의 제1 전극 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있다. 한편, 구동 트랜지스터(T1)의 드레인 전극(Drain; 이하 제2 전극이라고도 함)은 제7 트랜지스터(이하 초기화 전압 인가 트랜지스터라고도 함)의 제1 전극 및 제8 트랜지스터(이하 제2 발광 트랜지스터라고도 함)의 제1 전극과 연결되어 있다. 한편, 구동 트랜지스터(T1)의 게이트 전극(Gate)은 제3 트랜지스터(T3; 게이트 전압 전달 트랜지스터라고도 함)의 제2 전극, 제4 트랜지스터(T4; 제1 기준 전압 전달 트랜지스터라고도 함)의 제1 전극, 및 제5 트랜지스터(T5; 제2 기준 전압 전달 트랜지스터라고도 함)의 제1 전극과 연결되어 있다.
제2 트랜지스터(T2; 이하 데이터 전압 전달 트랜지스터라고도 함)는 n형 트랜지스터로, 기입 구간에 데이터 전압(DATA)을 화소내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)과 연결되어 있으며, 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있고, 제2 트랜지스터(T2)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극 및 홀드 커패시터(Chold)의 제1 전극과 연결되어 있다. 화소 내로 전달된 데이터 전압(DATA)은 홀드 커패시터(Chold)의 제1 전극에 저장된다. 여기서, 제2 트랜지스터(T2)의 제2 전극, 제3 트랜지스터(T3)의 제1 전극 및 홀드 커패시터(Chold)의 제1 전극이 연결되는 단자를 이하에는 D 노드(D-node; 이하 제2 노드라도고 함)라 한다.
제3 트랜지스터(T3; 게이트 전압 전달 트랜지스터)는 n형 트랜지스터로, 발광 구간에 홀드 커패시터(Chold)의 제1 전극에 저장된 데이터 전압(DATA)을 구동 트랜지스터(T1)의 게이트 전극(Gate)로 전달하여 해당 전압의 크기에 따라서 구동 트랜지스터(T1)가 발광 전류를 흘릴 수 있도록 한다. 제3 트랜지스터(T3)의 게이트 전극은 제1 발광 제어선(153)과 연결되어 있으며, 제3 트랜지스터(T3)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극 및 홀드 커패시터(Chold)의 제1 전극이 연결되어 있다. 또한, 제3 트랜지스터(T3)의 제2 전극은 구동 트랜지스터(T1)의 게이트 전극(Gate), 제4 트랜지스터(T4)의 제1 전극, 및 제5 트랜지스터(T5)의 제1 전극과 연결되어 있다.
제4 트랜지스터(T4; 제1 기준 전압 전달 트랜지스터)는 n형 트랜지스터로, 제2 스캔 신호(GR)에 따라서 기준 전압(VREF)을 구동 트랜지스터(T1)의 게이트 전극(Gate)으로 전달하는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 제2 스캔선(152)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 구동 트랜지스터(T1)의 게이트 전극(Gate), 제3 트랜지스터(T3)의 제2 전극, 및 제5 트랜지스터(T5)의 제1 전극과 연결되며, 제4 트랜지스터(T4)의 제2 전극은 기준 전압선(174)과 연결되어 있다.
제5 트랜지스터(T5; 제2 기준 전압 전달 트랜지스터)는 n형 트랜지스터로, 제2 스캔 신호(GR)에 따라서 제4 트랜지스터(T4)에서 전달된 기준 전압(VREF)을 N 노드(N-node; 이하 제1 노드라고도 함)로 전달하는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 제2 스캔선(152)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 트랜지스터(T1)의 게이트 전극(Gate), 제3 트랜지스터(T3)의 제2 전극, 및 제4 트랜지스터(T4)의 제1 전극과 연결되며, 제5 트랜지스터(T5)의 제2 전극은 N 노드와 연결되어 홀드 커패시터(Chold)의 제2 전극 및 유지 커패시터(Cst)의 제2 전극과 연결되어 있다.
제6 트랜지스터(T6; 제1 발광 트랜지스터)는 n형 트랜지스터로, 발광 구간에서 구동 트랜지스터(T1)와 구동 저전압(ELVSS)이 인가되는 구동 저 전압선(176)을 연결시켜, 구동 트랜지스터(T1)에 출력 전류가 흐르도록 하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 제1 발광 제어선(153)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극은 구동 트랜지스터(T1)의 소스 전극(Source) 및 유지 커패시터(Cst)의 제1 전극과 연결되며, 제7 트랜지스터(T7)의 제2 전극은 구동 저 전압선(176) 과 연결되어 있다.
제7 트랜지스터(T7; 초기화 전압 인가 트랜지스터)는 n형 트랜지스터로, 보상 구간에 구동 트랜지스터(T1)가 동작할 수 있도록 초기화 전압(VCINT)을 전달하는 역할을 한다. 제7 트랜지스터(T7)의 게이트 전극은 제3 스캔선(154)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극은 구동 트랜지스터(T1)의 드레인 전극(Drain) 및 제8 트랜지스터(T8)의 제1 전극과 연결되어 있다. 또한, 제7 트랜지스터(T7)의 제2 전극은 초기화 전압선(175)과 연결되어 있다.
제8 트랜지스터(T8; 제2 발광 트랜지스터)는 n형 트랜지스터로, 발광 구간에서 제6 트랜지스터(T6)와 함께 구동 트랜지스터(T1)에 출력 전류가 흐를 수 있도록 하는 구동 전압(ELVDD)과 구동 저전압(ELVSS) 사이의 전류 패스(path)를 형성하는 역할을 한다. 제8 트랜지스터(T8)의 게이트 전극은 제2 발광 제어선(155)과 연결되어 있고, 제8 트랜지스터(T8)의 제1 전극은 구동 트랜지스터(T1)의 드레인 전극(Drain) 및 제7 트랜지스터(T7)의 제1 전극과 연결되어 있으며, 제8 트랜지스터(T8)의 제2 전극은 발광 다이오드의 애노드(Anode) 및 제9 트랜지스터(T9)의 제1 전극과 연결되어 있다.
제9 트랜지스터(T9; 애노드 초기화 트랜지스터)는 n형 트랜지스터로, 발광 다이오드의 애노드(Anode)를 초기화 전압(VCINT)으로 초기화시키는 역할을 한다. 이하에서 제9 트랜지스터(T9)의 게이트 전극은 제3 스캔선(154)과 연결되어 있고, 제9 트랜지스터(T9)의 제1 전극은 발광 다이오드의 애노드(Anode)와 연결되어 있으며, 제9 트랜지스터(T9)의 제2 전극은 초기화 전압선(175)과 연결되어 있다.
발광 다이오드는 제8 트랜지스터(T8)의 제2 전극 및 제9 트랜지스터(T9)의 제1 전극과 연결되어 있는 애노드(Anode; 제1 전극) 및 구동 전압(ELVDD)을 직접 인가 받는 캐소드(이하 제2 전극이라고도 함)를 포함한다.
이상의 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9)는 모두 n형 트랜지스터로 형성되어 고전압이 게이트 전극으로 인가될 때 턴 온된다. 실시예에 따라서 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9)는 반도체층으로 다결정 반도체를 포함하거나 산화물 반도체를 포함할 수 있다. 또한, 이상에서는 트랜지스터의 소스 전극, 드레인 전극, 제1 전극, 제2 전극, 및 발광 다이오드의 애노드, 캐소드 등이 명명되어 있지만, 극성에 따라서 이상의 설명과 반대로 명명될 수 있다.
홀드 커패시터(Chold)는 D 노드(D-node)와 N 노드(N-node)의 사이에 위치하고, 유지 커패시터(Cst)는 N 노드(N-node)와 구동 트랜지스터(T1)의 소스 전극(Source) 사이에 위치하고 있다.
홀드 커패시터(Chold)의 제1 전극은 D 노드(D-node)를 통하여 제2 트랜지스터(T2)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결되어 있으며, 홀드 커패시터(Chold)의 제2 전극은 N 노드(N-node)를 통하여 제5 트랜지스터(T5)의 제2 전극 및 유지 커패시터(Cst)의 제2 전극과 연결되어 있다. N 노드(N-node)는 발광 구간을 제외하고는 기준 전압(VREF)으로 유지되어 데이터 전압(DATA)이 인가되면 홀드 커패시터(Chold)의 제1 전극에 전달되고 홀드 커패시터(Chold)에 저장된다. 즉, 홀드 커패시터(Chold)는 데이터 전압(DATA)을 저장하는 역할을 한다.
유지 커패시터(Cst)의 제1 전극은 구동 트랜지스터(T1)의 소스 전극(Source) 및 제6 트랜지스터(T6)의 제1 전극과 연결되어 있으며, 유지 커패시터(Cst)의 제2 전극은 N 노드(N-node)를 통하여 제5 트랜지스터(T5)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극과 연결되어 있다. N 노드(N-node)는 발광 구간을 제외하고는 기준 전압(VREF)으로 유지되어 구동 트랜지스터(T1)의 소스 전극(Source)의 전압이 정해지면 이를 유지 커패시터(Cst)의 제1 전극에 저장되며, 구동 트랜지스터(T1)의 소스 전극(Source)의 전압이 용이하게 변경되지 않도록 하는 역할을 한다.
실시예에 따라서는 도 1에서는 홀드 커패시터(Chold)와 유지 커패시터(Cst)의 이름을 서로 바꾸어 부를 수 있다.
도 1에서는 발광 다이오드는 제8 트랜지스터(T8)의 제2 전극과 구동 전압선(172)의 사이에 위치한다. 발광 다이오드가 구동 트랜지스터(T1)와 구동 전압(ELVDD)의 사이에 위치하고 있어, 발광 다이오드가 구동 트랜지스터(T1)와 구동 저전압(ELVSS)의 사이에 위치하는 화소와 구분하기 위하여 인버티드 화소(inverted pixel)라고도 부를 수 있다. 발광 다이오드는 구동 전압(ELVDD)으로부터 구동 트랜지스터(T1)를 지나 구동 저전압(ELVSS)으로 연결되는 전류 패스(path)로 흐르는 전류의 크기에 따라서 휘도를 방출하며, 전류가 클수록 표시되는 휘도도 높을 수 있다.
도 1의 실시예에서는 하나의 화소(PX)가 9개의 트랜지스터(T1 내지 T9) 및 2개의 커패시터(홀드 커패시터(Chold)와 유지 커패시터(Cst))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 실시예에 따라서는 추가적으로 커패시터나 트랜지스터가 더 포함될 수도 있으며, 일부 커패시터나 트랜지스터가 생략될 수도 있다.
이상에서는 도 1을 통하여 표시 영역(DA)에 형성되는 화소의 회로 구조를 살펴보았다.
이하에서는 도 1의 화소에 도 2의 파형의 신호를 인가하는 경우 화소의 동작에 대하여 도 3 내지 도 6을 통하여 살펴본다.
도 2는 도 1의 화소에 인가되는 신호를 보여주는 파형도이고, 도 3 내지 도 6은 도 2의 파형도의 각 구간 별 동작을 도시한 도면이다.
도 2를 참고하면, 화소에 인가되는 신호를 구간으로 구분하면, 초기화 구간, 기입 구간, 보상 구간, 및 발광 구간으로 구분되며, 발광 구간이 끝나면 다시 초기화 구간부터 반복된다.
먼저, 발광 구간은 발광 다이오드가 빛을 방출하는 구간으로 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(고 레벨의 전압)이 인가되어 전류 패스(path)가 형성되는 구간이다. 즉, 구간으로 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)에 의하여 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 각각 턴 온되어 구동 전압(ELVDD), 발광 다이오드, 구동 트랜지스터(T1), 및 구동 저전압(ELVSS)으로 구성되는 전류 패스(path)가 형성되며, 이 때, 구동 트랜지스터(T1)를 흐르는 전류가 발광 다이오드에도 흐르게 된다. 구동 트랜지스터(T1)를 흐르는 전류는 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압에 의하여 결정되며, 발광 구간에는 제1 발광 신호(EM1)에 의하여 제3 트랜지스터(T3)가 턴 온되어 홀드 커패시터(Chold)의 제1 전극에 저장되어 있던 데이터 전압(DATA)이 구동 트랜지스터(T1)의 게이트 전극(Gate)으로 인가되어 해당 데이터 전압(DATA)의 크기에 따라서 구동 트랜지스터(T1)를 흐르는 전류의 크기가 정해지고, 그에 따라서 발광 다이오드가 방출하는 빛의 휘도도 결정된다.
도 2를 참고하면, 제2 발광 신호(EM2)가 게이트 오프 전압(저 레벨의 전압)으로 변경 된 후, 제2 스캔 신호(GR)가 게이트 온 전압(고 레벨의 전압)이 인가되면서 초기화 구간으로 진입한다. 이 때, 제1 발광 신호(EM1)는 계속 게이트 온 전압(고 레벨의 전압)을 유지할 수 있다.
초기화 구간에서의 화소의 동작은 도 3에 도시되어 있다.
도 3을 참고하면, 제2 발광 신호(EM2)가 게이트 오프 전압(저 레벨의 전압)으로 변경되어 제8 트랜지스터(T8)가 턴 오프 되지만, 게이트 온 전압(고 레벨의 전압)이 인가되는 제2 스캔 신호(GR) 및 제1 발광 신호(EM1)로 인하여 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제3 트랜지스터(T3), 및 제6 트랜지스터(T6)가 턴 온 된다. 도 3에서는 턴 온된 트랜지스터에 의하여 연결되는 경로를 굵은 선으로 표시하였고, 턴 오프 상태의 트랜지스터는 엑스표로 표시하였다.
초기화 구간에서는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 제3 트랜지스터(T3)가 턴 온되면서 기준 전압(VREF)이 구동 트랜지스터(T1)의 게이트 전극(Gate), D 노드(D-node), 및 N 노드(N-node)에 인가되어 각 전극 및 노드가 초기화 된다. 여기서 기준 전압(VREF)은 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 높은 전압(고 레벨의 전압)을 가질 수 있다. 또한, 제6 트랜지스터(T6)가 턴 온되지만, 구동 트랜지스터(T1)의 드레인 전극에서는 모든 트랜지스터가 턴 오프되어 있어 전류 패스는 형성되지 않고, 구동 트랜지스터(T1)의 소스 전극(Source)의 전압만 구동 저전압(ELVSS)으로 초기화된다. 구동 트랜지스터(T1)의 소스 전극(Source)의 전압(구동 저전압(ELVSS))은 유지 커패시터(Cst)의 제1 전극에 저장되고 유지될 수 있다.
도 2를 참고하면, 제1 발광 신호(EM1)가 게이트 오프 전압(저 레벨의 전압)으로 변경 된 후, 제1 스캔 신호(GW)가 게이트 온 전압(고 레벨의 전압)이 인가되면서 기입 구간으로 진입한다. 이 때, 제2 스캔 신호(GR)는 계속 게이트 온 전압(고 레벨의 전압)을 유지할 수 있다.
기입 구간에서의 화소의 동작은 도 4에 도시되어 있다.
도 4를 참고하면, 제1 발광 신호(EM1)가 게이트 오프 전압(저 레벨의 전압)으로 변경되어 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)가 턴 오프 되지만, 게이트 온 전압(고 레벨의 전압)이 인가되는 제1 스캔 신호(GW) 및 제2 스캔 신호(GR)로 인하여 제2 트랜지스터(T2), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)가 턴 온 된다. 도 4에서는 턴 온된 트랜지스터에 의하여 연결되는 경로를 굵은 선으로 표시하였고, 턴 오프 상태의 트랜지스터는 엑스표로 표시하였다.
기입 구간에서는 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)에 의하여 N 노드(N-node) 및 구동 트랜지스터(T1)의 게이트 전극(Gate)이 기준 전압(VREF)으로 유지되지만, D 노드(D-node)는 제2 트랜지스터(T2)를 통하여 데이터 전압(DATA)이 전달되어 홀드 커패시터(Chold)의 제1 전극에 전달되고 저장된다. 이 때, 초기화 구간에 유지 커패시터(Cst)의 제1 전극으로 전달된 구동 저전압(ELVSS)은 유지되어 구동 트랜지스터(T1)의 소스 전극(Source)의 전압은 구동 저전압(ELVSS)을 가진다. 또한, 구동 트랜지스터(T1)의 양단에 위치하는 모든 트랜지스터가 턴 오프 상태를 가지므로 전류 패스는 형성되지 않는다.
도 2를 참고하면, 제1 스캔 신호(GW)가 게이트 오프 전압(저 레벨의 전압)으로 변경 된 후, 제3 스캔 신호(GC)가 게이트 온 전압(고 레벨의 전압)이 인가되면서 보상 구간으로 진입한다. 이 때, 제2 스캔 신호(GR)는 계속 게이트 온 전압(고 레벨의 전압)을 유지할 수 있다.
보상 구간에서의 화소의 동작은 도 5에 도시되어 있다.
도 5를 참고하면, 제1 스캔 신호(GW)가 게이트 오프 전압(저 레벨의 전압)으로 변경되어 제2 트랜지스터(T2)가 턴 오프 되지만, 게이트 온 전압(고 레벨의 전압)이 인가되는 제2 스캔 신호(GR) 및 제3 스캔 신호(GC)로 인하여 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제7 트랜지스터(T7), 및 제9 트랜지스터(T9)가 턴 온 된다. 도 5에서는 턴 온된 트랜지스터에 의하여 연결되는 경로를 굵은 선으로 표시하였고, 턴 오프 상태의 트랜지스터는 엑스표로 표시하였다.
보상 구간에서는 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)에 의하여 N 노드(N-node) 및 구동 트랜지스터(T1)의 게이트 전극(Gate)이 기준 전압(VREF)으로 유지되며, 구동 트랜지스터(T1)의 드레인 전극에 연결되어 있는 제7 트랜지스터(T7)가 턴 온되어 구동 트랜지스터(T1)의 드레인 전극으로 초기화 전압(VCINT)이 전달된다. 초기화 전압(VCINT)은 구동 전압(ELVDD)과 동일한 전압 또는 구동 전압(ELVDD)에 준하는 전압을 가질 수 있으며, 구동 트랜지스터(T1)의 게이트 전극(Gate)에는 고 전압을 가지는 기준 전압(VREF)이 인가되고 있으므로, 구동 트랜지스터(T1)는 전류를 구동 트랜지스터(T1)의 소스 전극(Source)으로 출력하게 된다. 구동 트랜지스터(T1)에서 출력된 전류는 유지 커패시터(Cst)의 제1 전극으로 전달되어 유지 커패시터(Cst)의 제1 전극의 전압을 구동 저전압(ELVSS)에서 점점 높은 전압값으로 변경시킨다. 유지 커패시터(Cst)의 제1 전극의 전압, 즉, 구동 트랜지스터(T1)의 소스 전극(Source)의 전압이 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압보다 구동 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압에 이르게 되면 구동 트랜지스터(T1)는 턴 오프되어 더 이상 전류를 출력시키지 않는다. 그러므로, 보상 구간이 끝날 때, 유지 커패시터(Cst)의 제1 전극의 전압은 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압보다 구동 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압값을 가진다. 이 때, 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압은 제4 트랜지스터(T4)에 의하여 기준 전압(VREF)을 유지하므로, 보상 구간의 종료 후 구동 트랜지스터(T1)의 소스 전극(Source)의 전압은 아래의 수학식 1과 같을 수 있다.
[수학식 1]
Vsource = V(VREF) - V(Vth)
여기서, Vsource는 후 구동 트랜지스터(T1)의 소스 전극(Source)의 전압값을 나타내며, V(VREF)는 기준 전압(VREF)의 전압값을 나타내고, V(Vth)는 구동 트랜지스터(T1)의 문턱 전압(Vth)의 전압값을 나타낸다. 각 구동 트랜지스터(T1) 별로 서로 다른 문턱 전압(Vth)값을 가질 수 있다. 이와 같이 정해지는 구동 트랜지스터(T1)의 소스 전극(Source)의 전압은 유지 커패시터(Cst)의 제1 전극에 저장되고 유지된다.
한편, 보상 구간에서는 제3 스캔 신호(GC)로 인하여 제9 트랜지스터(T9)도 턴 온 되므로, 초기화 전압(VCINT)이 발광 다이오드의 애노드(Anode)에 인가되어 발광 다이오드의 애노드(Anode)가 초기화 된다. 초기화 전압(VCINT)은 구동 전압(ELVDD)과 동일한 전압 또는 구동 전압(ELVDD)에 준하는 전압을 가져, 발광 다이오드는 전류가 흐르지 않고 빛을 방출하지 않을 수 있다.
도 2를 참고하면, 제2 스캔 신호(GR) 및 제3 스캔 신호(GC)가 게이트 오프 전압(저 레벨의 전압)으로 변경 된 후, 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)가 게이트 온 전압(고 레벨의 전압)으로 인가되면서 발광 구간으로 진입한다.
발광 구간에서의 화소의 동작은 도 6에 도시되어 있다.
도 6을 참고하면, 제2 스캔 신호(GR) 및 제3 스캔 신호(GC)가 게이트 오프 전압(저 레벨의 전압)으로 변경되어 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제7 트랜지스터(T7), 및 제9 트랜지스터(T9)가 턴 오프로 변경되지만, 게이트 온 전압(고 레벨의 전압)이 인가되는 제1 발광 신호(EM1) 및 제2 발광 신호(EM2)로 인하여 제3 트랜지스터(T3), 제6 트랜지스터(T6), 및 제8 트랜지스터(T8)가 턴 온 된다. 도 6에서는 턴 온된 트랜지스터에 의하여 연결되는 경로를 굵은 선으로 표시하였고, 턴 오프 상태의 트랜지스터는 엑스표로 표시하였다.
발광 구간에서는 제6 트랜지스터(T6) 및 제8 트랜지스터(T8)가 각각 턴 온되어 구동 전압(ELVDD), 발광 다이오드, 구동 트랜지스터(T1), 및 구동 저전압(ELVSS)으로 구성되는 전류 패스(path)가 형성되며, 이 때, 제3 트랜지스터(T3)가 턴 온되어 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압이 홀드 커패시터(Chold)의 제1 전극에 저장되어 있던 데이터 전압(DATA)을 가진다. 그 결과, 구동 트랜지스터(T1)의 게이트 전극(Gate)으로 인가되는 데이터 전압(DATA)의 크기에 따라서 구동 트랜지스터(T1)를 흐르는 전류의 크기가 정해지고, 그에 따라서 전류 패스(path)를 통하여 해당 전류가 흐르고, 발광 다이오드도 해당 전류에 따라서 빛을 방출하게 되는 발광 동작을 수행한다. 이와 같은 발광 동작은 제2 발광 신호(EM2)가 저전압으로 변경될 때까지 계속된다.
이하에서는 구동 트랜지스터(T1)에서 출력하는 전류의 크기를 보다 상세하게 살펴본다.
구동 트랜지스터(T1)에서 출력되는 전류의 크기는 아래의 수학식 2와 같다.
[수학식 2]
Ids = k*{V(Vg) - V(Vs) - V(Vth)}-2
여기서, Ids는 구동 트랜지스터(T1)의 소스 전극(Source)으로 출력되는 전류의 크기를 나타내며, k는 구동 트랜지스터(T1)의 특성에 따른 상수값이며, V(Vg)는 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압값을 나타내고, V(Vs)는 구동 트랜지스터(T1)의 소스 전극(Source) 의 전압값을 나타내며, V(Vth)는 구동 트랜지스터(T1)의 문턱 전압(Vth)의 전압값을 나타낸다.
발광 구간에서 구동 트랜지스터(T1)의 소스 전극(Source)의 전압은 보상 구간에 저장되어 있는 수학식 1의 전압값을 가진다. 즉, 구동 트랜지스터(T1)의 소스 전극(Source)의 전압은 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압보다 구동 트랜지스터(T1)의 문턱 전압(Vth)만큼 낮은 전압값을 가진다. 한편, 발광 구간에서 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압은 제3 트랜지스터에 의하여 데이터 전압(DATA)값을 가진다.
발광 구간의 구동 트랜지스터(T1)의 소스 전극(Source) 및 게이트 전극(Gate)의 전압값을 수학식 2에 대입하고 정리하면 아래의 수학식 3과 같다.
[수학식 3]
Ids = k*{V(DATA) - (V(VREF) - V(Vth)) - V(Vth) }-2
= k*{V(DATA) - V(VREF) + V(Vth) - V(Vth) }-2
= k*{V(DATA) - V(VREF)}-2
여기서, Ids는 구동 트랜지스터(T1)의 소스 전극(Source)으로 출력되는 전류의 크기를 나타내며, k는 구동 트랜지스터(T1)의 특성에 따른 상수값이며, V(DATA)는 데이터 전압의 전압값을 나타내며, V(VREF)는 기준 전압(VREF)의 전압값을 나타내고, V(Vth)는 구동 트랜지스터(T1)의 문턱 전압(Vth)의 전압값을 나타낸다.
수학식 3에 의하면, 구동 트랜지스터(T1)의 소스 전극(Source)으로 출력되는 전류의 크기는 데이터 전압(DATA)과 기준 전압(VREF)의 값에 따라서 정해진다. 기준 전압(VREF)의 값은 일정한 전압값을 가지므로, 구동 트랜지스터(T1)의 출력 전류의 크기는 데이터 전압(DATA)의 크기에 따라 결정된다. 한편, 수학식 3에 의하면, 구동 트랜지스터(T1)의 출력 전류는 구동 트랜지스터(T1)의 문턱 전압(Vth)과 무관하므로, 구동 트랜지스터(T1)마다 문턱 전압(Vth)이 다르거나, 오랜 시간 사용하면서 문턱 전압(Vth)이 변하더라도 구동 트랜지스터(T1)는 데이터 전압(DATA)의 크기에 따라 일정한 출력 전류를 출력할 수 있다.
이상과 같은 화소의 동작에 따른 전압 및 전류의 변동은 도 7에서 도시되어 있다.
도 7은 도 1 및 도 2에 따른 화소에서 전압 및 전류의 변동을 시뮬레이션한 그래프이다.
도 7에서 EM1은 제1 발광 제어 신호를 나타내고, EM2는 제2 발광 제어 신호를 나타내며, GR은 제2 스캔 신호를 나타내고, GC는 제3 스캔 신호를 나타내고, GW는 제1 스캔 신호를 나타낸다. 또한, 도 7에서 Gate-Source는 구동 트랜지스터(T1)의 게이트 전극(Gate)의 전압에서 소스 전극(Source)의 전압을 뺀 값이며, Gate는 구동 트랜지스터(T1)의 게이트 전극의 전압을 나타내고, Source는 구동 트랜지스터(T1)의 소스 전극의 전압을 나타내고, Drain은 구동 트랜지스터(T1)의 드레인 전극의 전압을 나타내며, D-node는 D 노드의 전압을 나타내고, Anode는 발광 다이오드의 애노드의 전압을 나타낸다. 또한, 도 7에서 IOLED는 발광 다이오드에 흐르는 전류, 즉, 발광 구간에 전류 패스(path)를 흐르는 전류로, 구동 트랜지스터(T1)의 출력 전류를 나타낸다.
각 구간에서의 전압의 변경은 이상에서 설명한 바와 같다.
도 2를 참고하면, 초기화 구간, 보상 구간은 각각 3H의 구간을 가질 수 있으며, 기입 구간은 3H의 구간 중 임의의 기간에 위치할 수 있다. 도 2에서는 기입 구간이 3H의 구간 중 중간에 형성되어 있지만, 화소의 위치 및/또는 실시예에 따라서 3H의 기입 구간 중 첫번째 H나 세번째 H 구간에 위치할 수도 있다. 실시예에 따라서는 초기화 구간, 기입 구간 및 보상 구간의 크기가 3H와 다른 값으로 변경될 수 있다.
도 2의 실시예에서는 보상 구간과 기입 구간이 분리되어 있다. 이는 보상 구간과 기입 구간을 분리하여 보상이 3H의 기간 동안 충분히 진행되면서도 기입은 빠르게 진행하여 고속 구동 주파수로 기입 동작이 가능하여 전체 발광 표시 장치가 고속 구동 주파수로 동작할 수 있는 장점이 있다. 이와 같은 고속 구동 주파수는 일정한 시간에 좀 더 많은 데이터를 기입할 수 있어 고해상도용 발광 표시 장치에 적합한 구동 방식이다.
또한, 도 1 및 도 2에 의하면, 인버티드 화소에서 구동 트랜지스터의 소스 전극(Source)의 전압을 저장하면서, 구동 트랜지스터의 소스 전극(Source)의 전압에 문턱 전압값이 포함되어 저장되도록 하여 종국적으로 구동 트랜지스터(T1)가 문턱 전압에 무관하게 출력 전류를 생성할 수 있도록 한다. 이와 같이 도 1 및 도 2의 실시예에서는 인버티드 화소에서 구동 트랜지스터(T1)의 소스 전극(Source) 전극의 전압을 이용하여 문턱 전압(Vth)의 특성을 제거하는 보상 동작을 진행한다.
또한, 도 1의 화소에서는 데이터 전압(DATA)이 제3 트랜지스터(T3)를 통하여 직접 구동 트랜지스터(T1)의 게이트 전극(Gate)으로 전달된다. 이에 데이터 전압(DATA)이 커패시터를 경유하여 구동 트랜지스터(T1)의 게이트 전극(Gate)으로 전달되지 않아 데이터 전압(DATA)의 변동에 직접적으로 구동 트랜지스터(T1)의 출력 전류가 변경되는 효과를 가진다.
이상에서는 화소의 회로 구조 및 동작에 대하여 살펴보았다.
이하에서는 도 8 내지 도 17을 통하여 일 실시예에 따른 화소 중 화소 회로부의 평면 구조 및 단면 구조를 상세하게 살펴본다.
도 7 내지 도 16은 일 실시예에 따른 발광 표시 장치의 제조 순서에 따른 각 층의 평면도이고, 도 17은 도 16의 XVII-XVII', XVII'-XVII''선에 따른 단면도이다.
도 8 및 도 17을 참고하면, 기판(110) 위에는 금속층이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우, 기판(110)은 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 복수 회 적층된 구조를 가질 수 있다.
금속층은 제1 스캔선(151), 제2 스캔선(152), 제1 발광 제어선(153), 제3 스캔선(154), 제2 발광 제어선(155), 기준 전압선(174), 초기화 전압선(175), 제1 구동 저 전압선(176), 제1 금속 패턴(BML1), 및 홀드 커패시터(Chold)의 제1 전극(Cholde)을 포함한다.
제1 스캔선(151), 제2 스캔선(152), 제1 발광 제어선(153), 제3 스캔선(154), 제2 발광 제어선(155), 기준 전압선(174), 초기화 전압선(175), 및 제1 구동 저 전압선(176)은 가로 방향(제1 방향)으로 연장되어 있으며, 적어도 하나의 돌출된 돌출부 또는 확장된 확장부를 가질 수 있다. 도 8에서는 제1 스캔선(151) 및 제2 스캔선(152)은 꺾인 구조를 가지며, 제1 스캔선(151)은 위로 확장된 확장부를 가지며, 제2 스캔선(152)은 아래로 돌출된 돌출부를 가질 수 있다. 제1 발광 제어선(153)은 상하로 돌출된 돌출부를 가지며, 제3 스캔선(154)은 아래로 확장된 확장부를 가지고, 제2 발광 제어선(155)은 위로 돌출된 돌출부를 가질 수 있다. 기준 전압선(174)은 아래로 확장된 확장부를 가지고, 초기화 전압선(175)은 아래로 확장된 확장부를 가지며, 제1 구동 저 전압선(176)은 위로 확장된 확장부를 가질 수 있다.
제1 금속 패턴(BML1)은 꺾인 구조를 가지며, 제1 발광 제어선(153)의 아래에 위치하며, 그 아래에는 홀드 커패시터(Chold)의 제1 전극(Cholde)이 위치할 수 있다. 홀드 커패시터(Chold)의 제1 전극(Cholde)는 돌출되어 있는 연결부를 더 포함할 수 있다.
금속층은 하부 실딩층이라고도 하며, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 17을 참고하면, 기판(110) 및 금속층의 위에는 이를 덮는 버퍼층(111)이 위치한다. 버퍼층(111)은 그 위에 위치하는 반도체층에 불순 원소의 침투를 차단하는 역할을 할 수 있으며, 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 도 9에서 도시하고 있는 바와 같이 반도체층이 위치한다. 반도체층은 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9)의 채널, 제1 영역 및 제2 영역을 포함한다. 또한, 반도체층 중 채널을 제외하고 채널의 양측에 위치하는 제1 영역 및 제2 영역은 플라즈마 처리 또는 도핑에 의하여 도전층과 동일하거나 그에 준하는 특성을 가질 수 있다. 여기서, 반도체층은 다결정 반도체를 포함하거나 산화물 반도체를 포함할 수 있다.
반도체층은 크게 두 부분(제1 반도체부, 제2 반도체부)으로 분리되어 있을 수 있으며, 제1 반도체부에는 구동 트랜지스터(T1)의 반도체(ACT1), 제6 트랜지스터(T6)의 반도체(ACT6), 제7 트랜지스터(T7)의 반도체(ACT7), 제8 트랜지스터(T8)의 반도체(ACT8), 및 제9 트랜지스터(T9)의 반도체(ACT9)가 포함되어 있다. 또한, 제2 반도체부에는 제2 트랜지스터(T2)의 반도체(ACT2), 제3 트랜지스터(T3)의 반도체(ACT3), 제4 트랜지스터(T4)의 반도체(ACT4), 및 제5 트랜지스터(T5)의 반도체(ACT5)가 포함되어 있다.
제1 반도체부의 구동 트랜지스터(T1)의 반도체(ACT1)는 제1 금속 패턴(BML1)의 일부분과 평면상 중첩하며, 일측으로 연장되어 제6 트랜지스터(T6)의 반도체(ACT6)가 위치하며, 타측으로 연장되면서 두 부분으로 분리되어 제7 트랜지스터(T7)의 반도체(ACT7) 및 제8 트랜지스터(T8)의 반도체(ACT8)가 위치한다. 제6 트랜지스터(T6)의 반도체(ACT6)는 제1 발광 제어선(153)의 아래로 돌출된 돌출부와 평면상 중첩하는 부분에 위치하고, 추가적으로 연장되어 폭이 확장된 확장부를 가진다. 제7 트랜지스터(T7)의 반도체(ACT7)는 제3 스캔선(154)의 아래로 확장된 확장부와 평면상 중첩하는 부분에 위치하고, 제8 트랜지스터(T8)의 반도체(ACT8)는 제2 발광 제어선(155)의 위로 돌출된 돌출부와 평면상 중첩하는 부분에 위치할 수 있다. 한편, 제8 트랜지스터(T8)의 반도체(ACT8)는 더 연장되어 제9 트랜지스터(T9)의 반도체(ACT9)가 위치하며, 제9 트랜지스터(T9)의 반도체(ACT9)는 제3 스캔선(154)의 아래로 확장된 확장부와 평면상 중첩하는 부분에 위치한다. 제7 트랜지스터(T7)의 반도체(ACT7) 및 제9 트랜지스터(T9)의 반도체(ACT9)는 각각 더 연장되어 폭이 확장된 확장부를 가진다.
제2 반도체부의 제2 트랜지스터(T2)의 반도체(ACT2)는 제1 스캔선(151)의 위로 확장된 확장부와 평면상 중첩하는 부분에 위치하며, 일측으로 연장되어 제3 트랜지스터(T3)의 반도체(ACT3)가 위치하며, 타측으로 연장되어 폭이 확장된 확장부를 가진다. 제3 트랜지스터(T3)의 반도체(ACT3)는 제1 발광 제어선(153)의 위로 돌출된 돌출부와 평면상 중첩하는 부분에 위치하고, 더 연장되면서 두 부분으로 분리되어 제4 트랜지스터(T4)의 반도체(ACT4) 및 제5 트랜지스터(T5)의 반도체(ACT5)가 위치한다. 제4 트랜지스터(T4)의 반도체(ACT4)는 제2 스캔선(152)의 일 부분과 평면상 중첩하는 부분에 위치하고, 제5 트랜지스터(T5)의 반도체(ACT5)는 제2 스캔선(152)의 아래로 돌출된 돌출부와 평면상 중첩하는 부분에 위치한다. 제4 트랜지스터(T4)의 반도체(ACT4) 및 제5 트랜지스터(T5)의 반도체(ACT5)는 각각 더 연장되어 폭이 확장된 확장부를 가진다.
도 17을 참고하면, 반도체층 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 10을 참고하면, 제1 게이트 절연막(141) 위에는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9)의 게이트 전극(G1, G2, G3, G4, G5, G6, G7, G8, G9) 및 N 노드 전극(CN)을 포함하는 제1 게이트 도전층이 위치한다.
복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9)의 게이트 전극(G1, G2, G3, G4, G5, G6, G7, G8, G9)은 반도체층의 각 반도체(ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9)와 평면상 중첩하는 부분에 위치한다. 제3 트랜지스터(T3)의 게이트 전극(G3)과 제6 트랜지스터(T6)의 게이트 전극(G6)은 일체로 형성되어 있으며, 제4 트랜지스터(T4)의 게이트 전극(G4)과 제5 트랜지스터(T5)의 게이트 전극(G5)은 일체로 형성될 수 있다.
N 노드 전극(CN)은 금속층에 위치하는 홀드 커패시터(Chold)의 제1 전극(Cholde)과 평면상 중첩하는 위치에 형성되어 있다. 홀드 커패시터(Chold)의 제1 전극(Cholde)과 N 노드 전극(CN)이 평면상 중첩하는 부분에는 홀드 커패시터(Chold)가 형성되며, 홀드 커패시터(Chold)의 제1 전극(Cholde)과 N 노드 전극(CN)이 홀드 커패시터(Chold)의 제1 전극 및 제2 전극을 구성하며, 그 사이에 위치하는 버퍼층(111) 및 제1 게이트 절연막(141)이 홀드 커패시터(Chold)의 절연층을 구성한다.
제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 게이트 도전층을 적층한 후에는 플라즈마 처리 또는 도핑 공정을 수행하여 제1 게이트 도전층에 의하여 평면상 중첩하지 않는 반도체층의 부분을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 반도체층은 도체화되지 않고, 제1 게이트 도전층에 의해 평면상 덮여 있지 않은 제1 반도체층의 부분은 도전층과 동일 또는 유사한 특성을 가질 수 있다. 그 결과 반도체층 중 도체화된 부분은 트랜지스터의 제1 전극 또는 제2 전극을 구성할 수 있으며, 반도체층 중 제1 게이트 도전층에 의해 가려진 반도체층은 채널을 구성한다.
도 17을 참고하면, 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 11을 참고하면, 제2 게이트 절연막(142) 위에는 유지 커패시터(Cst)의 제1 유지 전극(Cste) 및 N 노드 연결 부재(CN2; 이하 제1 노드 연결 부재라고도 함)를 포함하는 제2 게이트 도전층이 위치할 수 있다.
유지 커패시터(Cst)의 제1 유지 전극(Cste)은 오프닝(OPst)을 포함하며, 제1 게이트 도전층에 위치하는 N 노드 전극(CN)과 평면상 중첩하는 위치에 형성되어 있으며, 유지 커패시터(Cst)의 제1 유지 전극(Cste)의 오프닝(OPst)도 N 노드 전극(CN)과 평면상 중첩하는 위치에 형성될 수 있다. 유지 커패시터(Cst)의 제1 유지 전극(Cste)과 N 노드 전극(CN)이 평면상 중첩하는 부분에는 유지 커패시터(Cst)가 형성되며, 유지 커패시터(Cst)의 제1 유지 전극(Cste)과 N 노드 전극(CN)이 유지 커패시터(Cst)의 제1 전극 및 제2 전극을 구성하며, 그 사이에 위치하는 제2 게이트 절연막(142)이 유지 커패시터(Cst)의 절연층을 구성한다. 도 17에서 확대된 부분을 참고하면, 홀드 커패시터(Chold)와 유지 커패시터(Cst)가 상하로 중첩하는 구조를 가지며, N 노드 전극(CN)이 홀드 커패시터(Chold) 및 유지 커패시터(Cst)에 공통으로 포함된다.
N 노드 연결 부재(CN2)는 세로 방향(제2 방향)으로 연장되어 있으며, 일단은 확장된 확장부를 가지며, 제5 트랜지스터(T5)의 반도체(ACT5)에서 연장되어 있는 확장부와 평면상 인접하는 부분에 위치한다. N 노드 연결 부재(CN2)의 타단은 유지 커패시터(Cst)의 제1 유지 전극(Cste)에 인접하는 부분에 확장부를 가진다.
제2 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 17을 참고하면, 제2 게이트 도전층 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
도 12를 참고하면, 제1 층간 절연막(161) 및 그 하부의 절연막(버퍼층(111), 제1 게이트 절연막(141), 및 제2 게이트 절연막(142))에는 오프닝(OP1)이 형성될 수 있다. 즉, 오프닝(OP1)은 버퍼층(111), 제1 게이트 절연막(141), 제2 게이트 절연막(142), 및 제1 층간 절연막(161) 중 적어도 하나에 오프닝이 형성되어 있으며, 하부에 위치하는 금속층, 반도체층, 제1 게이트 도전층, 또는 제2 게이트 도전층을 노출시킬 수 있다.
도 13을 참고하면, 제1 층간 절연막(161)의 위에는 제1 데이터 도전층이 위치할 수 있다.
제1 데이터 도전층은 제1-1 스캔선(151-1), 제2-1 스캔선(152-1), 제3-1 스캔선(154-1), 제2-1 발광 제어선(155-1), 제2 기준 전압선(174-1), 제2 초기화 전압선(175-1), 제2 구동 저 전압선(176-1), 연결 부재(CNSD1, CNSD2, CNSD3, CNSD4, CNSD5, CNEM1), 및 보조 연결부(CN171, CN172, CN174, ACN1)를 포함할 수 있다.
제1-1 스캔선(151-1), 제2-1 스캔선(152-1), 제3-1 스캔선(154-1), 제2-1 발광 제어선(155-1), 제2 기준 전압선(174-1), 제2 초기화 전압선(175-1), 제2 구동 저 전압선(176-1)은 가로 방향(제1 방향)으로 연장되어 있으며, 각각 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(154), 제2 발광 제어선(155), 기준 전압선(174), 초기화 전압선(175), 및 구동 저 전압선(176)과 중첩하도록 형성되어 있다. 제1-1 스캔선(151-1), 제2-1 스캔선(152-1), 제3-1 스캔선(154-1), 제2-1 발광 제어선(155-1), 제2 기준 전압선(174-1), 제2 초기화 전압선(175-1), 제2 구동 저 전압선(176-1)은 각각 적어도 하나의 돌출된 돌출부 또는 확장된 확장부를 가지며, 오프닝(OP1)을 통하여 각각 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(154), 제2 발광 제어선(155), 기준 전압선(174), 초기화 전압선(175), 및 제1 구동 저 전압선(176)과 연결되어 있다.
제1 데이터 도전층에 위치하는 제1-1 스캔선(151-1), 제2-1 스캔선(152-1), 제3-1 스캔선(154-1) 및 제2-1 발광 제어선(155-1)는 금속층에 위치하는 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(154), 및 제2 발광 제어선(155)과 각각 연결되면서 각 트랜지스터의 게이트 전극과도 연결되는데, 이를 구체적으로 살펴보면 다음과 같다.
제1 게이트 도전층에 위치하는 제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔선(151)및 제1-1 스캔선(151-1)과 오프닝(OP1)을 통하여 연결되어 있고, 제1 게이트 도전층에 위치하는 제4 트랜지스터(T4)의 게이트 전극(G4) 및 제5 트랜지스터(T5)의 게이트 전극(G5)은 제2 스캔선(152) 및 제2-1 스캔선(152-1)과 연결되어 있다. 또한, 제1 게이트 도전층에 위치하는 제7 트랜지스터(T7)의 게이트 전극(G7) 및 제9 트랜지스터(T9)의 게이트 전극(G9)은 제3 스캔선(154) 및 제3-1 스캔선(154-1) 과 연결되어 있고, 제1 게이트 도전층에 위치하는 제8 트랜지스터(T8)의 게이트 전극(G8)은 제2 발광 제어선(155) 및 제2-1 발광 제어선(155-1)과 연결되어 있다. 한편, 제1 게이트 도전층에 위치하는 제3 트랜지스터(T3)의 게이트 전극(G3) 및 제6 트랜지스터(T6)의 게이트 전극(G6)은 제1 발광 제어선(153)과 연결되어 있다.
제1 연결 부재(CNSD1)는 세로 방향(제2 방향)으로 연장되어 있으며, 양 끝단에는 확장부가 위치하며, 일측의 확장부는 오프닝(OP1)을 통하여 유지 커패시터(Cst)의 제1 유지 전극(Cste)과 연결되어 있으며, 타측의 확장부는 오프닝(OP1)을 통하여 제1 금속 패턴(BML1)과 연결되어 있다. 또한, 제1 연결 부재(CNSD1)의 타측의 확장부는 또 다른 오프닝(OP1)을 통하여 반도체층과 연결되며, 제1 연결 부재(CNSD1)의 타측의 확장부가 연결되는 반도체층은 구동 트랜지스터(T1)의 반도체(ACT1)와 제6 트랜지스터(T6)의 반도체(ACT6) 사이에 위치한다.
제2 연결 부재(CNSD2)는 세로 방향(제2 방향)으로 연장되어 있으며, 양 끝단에는 확장부가 위치하며, 일측의 확장부는 오프닝(OP1)을 통하여 N 노드 연결 부재(CN2)와 연결되며, 타측의 확장부는 오프닝(OP1) 및 제1 유지 전극(Cste)의 오프닝(OPst)을 통하여 N 노드 전극(CN)과 연결되어 있다.
제3 연결 부재(CNSD3)는 꺾인 구조를 가지며, 양 끝단에는 확장부가 위치하며, 일측의 확장부는 오프닝(OP1)을 통하여 홀드 커패시터(Chold)의 제1 전극(Cholde)에서 돌출되어 있는 연결부와 연결되며, 타측의 확장부는 오프닝(OP1)을 통하여 반도체층과 연결된다. 제3 연결 부재(CNSD3)의 타측의 확장부가 연결되는 반도체층은 제2 트랜지스터(T2)의 반도체(ACT2)와 제3 트랜지스터(T3)의 반도체(ACT3) 사이와 연결되어 있다.
제4 연결 부재(CNSD4)는 세로 방향(제2 방향)으로 연장되어 있으며, 양 끝단에는 확장부가 위치하며, 일측의 확장부는 오프닝(OP1)을 통하여 구동 트랜지스터(T1)의 게이트 전극(G1)과 연결되며, 타측의 확장부는 오프닝(OP1)을 통하여 반도체층과 연결된다. 제4 연결 부재(CNSD4)의 타측의 확장부가 연결되는 반도체층은 제4 트랜지스터(T4)의 반도체(ACT4) 및 제5 트랜지스터(T5)의 반도체(ACT5)에 인접하는 확장부로 제3 트랜지스터(T3)의 반도체(ACT3)와도 연결되어 있는 부분과 연결되어 있다.
제5 연결 부재(CNSD5)는 세로 방향(제2 방향)으로 연장되어 있으며, 오프닝(OP1)을 통하여 N 노드 연결 부재(CN2)의 일단과 제5 트랜지스터(T5)의 반도체(ACT5)에서 연장되어 있는 확장부를 연결한다.
제6 연결 부재(CNEM1)는 오프닝(OP1)을 통하여 제1 발광 제어선(153)과 일체로 형성되어 있는 제3 트랜지스터(T3)의 게이트 전극(G3) 및 제6 트랜지스터(T6)의 게이트 전극(G6)을 연결시킨다.
제1 보조 연결부(CN171)는 섬형 구조를 가지며, 오프닝(OP1)을 통하여 제2 트랜지스터(T2)의 반도체(ACT2)에 인접한 확장부와 연결되어 있다.
제2 보조 연결부(CN172)는 오프닝(OP1)을 통하여 제6 트랜지스터(T6)의 반도체(ACT6)에 인접하는 확장부와 연결되는 확장부와 확장부에서 세로 방향으로 길게 연장되어 있는 연장부를 더 포함한다. 연장부는 차폐 특성을 가질 수 있다.
제3 보조 연결부(CN174)는 확장부 및 확장부에서 세로 방향으로 길게 연장되어 있는 연장부를 포함한다.
제1 애노드 연결부(ACN1)는 오프닝(OP1)을 통하여 반도체층과 연결되며, 제1 애노드 연결부(ACN1)가 연결되는 반도체층은 제8 트랜지스터(T8)의 반도체(ACT8)와 제9 트랜지스터(T9)의 반도체(ACT9) 사이에 위치한다.
제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 17을 참고하면, 제1 데이터 도전층 위에는 제1 유기막(180)이 위치할 수 있다. 제1 유기막(180)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 14를 참고하면, 제1 유기막(180)에는 오프닝(OP2)이 위치한다. 제1 유기막(180)의 오프닝(OP2)은 제1 데이터 도전층을 노출시키며, 노출되는 제1 데이터 도전층은 제1 보조 연결부(CN171), 제2 보조 연결부(CN172), 제3 보조 연결부(CN174), 제1 애노드 연결부(ACN1), 제2 기준 전압선(174-1), 및 제2 초기화 전압선(175-1)의 일 부분일 수 있다.
도 15를 참고하면, 제1 유기막(180)위에는 제2 데이터 도전층이 위치하며, 제2 데이터 도전층은 데이터선(171), 제3 구동 저 전압선(176-2; 이하 구동 저전압선이라고도 함), 제3 기준 전압선(174-2), 제3 초기화 전압선(175-2), 및 제2 애노드 연결부(ACN2)를 포함한다.
데이터선(171)은 오프닝(OP2)을 통하여 제1 보조 연결부(CN171)와 연결되고, 제3 구동 저 전압선(176-2)은 오프닝(OP2)을 통하여 제2 보조 연결부(CN172) 및 제2 구동 저 전압선(176-1)과 연결되며, 제3 기준 전압선(174-2)은 오프닝(OP2)을 통하여 제2 기준 전압선(174-1) 및 제3 보조 연결부(CN174)와 연결되고, 제3 초기화 전압선(175-2)은 오프닝(OP2)을 통하여 제2 초기화 전압선(175-1)과 연결될 수 있다.
한편, 제2 애노드 연결부(ACN2)는 오프닝(OP2)을 통하여 제1 애노드 연결부(ACN1)와 연결될 수 있다.
제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 17을 참고하면, 제2 데이터 도전층의 위에는 제2 유기막(181)이 위치한다. 제2 유기막(181)은 유기 절연막일 수 있으며, 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 17에서는 도시하고 있지 않지만, 제2 유기막(181)의 위에는 애노드가 위치할 수 있으며, 애노드는 제2 애노드 연결부(ACN2)와 연결될 수 있다.
도 16은, 이상의 각 층이 모두 적층되어 있는 평면 구조에 각 부분에 인가되는 신호나 전압을 표시하였으며, 또한 평면도 상에서 어느 부분이 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8, T9)이고, 커패시터(Chold, Cst)인지 도시하였다.
또한, 도 16에서는 단면선 XVII-XVII' 및 XVII'-XVII''가 도시되어 있으며, 도 16의 단면선에 따른 단면도가 도 17에 도시되어 있다.
이상과 같은 평면 구조를 기초로, 도 16의 XVII-XVII' 및 XVII'-XVII'' 단면선을 따라 자른 단면 구조를 도 17을 통하여 살펴본다.
기판(110)의 위에는 홀드 커패시터(Chold)의 제1 전극(Cholde)을 포함하는 금속층이 위치한다.
금속층의 위에는 이를 덮는 버퍼층(111)이 위치하며, 버퍼층(111)의 위에는 반도체층이 위치하고, 반도체층의 위에는 제1 게이트 절연막(141)이 위치한다.
제1 게이트 절연막(141)의 위에는 N 노드 전극(CN)을 포함하는 제1 게이트 도전층이 위치한다.
제1 게이트 도전층의 위에는 제2 게이트 절연막(142)이 위치하며, 제2 게이트 절연막(142)의 위에는 유지 커패시터(Cst)의 제1 유지 전극(Cste) 및 N 노드 연결 부재(CN2)를 포함하는 제2 게이트 도전층이 위치할 수 있다.
제2 게이트 도전층 위에는 제1 층간 절연막(161)이 위치하며, 제1 층간 절연막(161)의 위에는 제1 연결 부재(CNSD1), 제2 연결 부재(CNSD2), 및 제3 연결 부재(CNSD3)를 포함하는 제1 데이터 도전층이 위치한다.
도 17을 참고하면, 제1 연결 부재(CNSD1)는 오프닝(OP1)을 통하여 유지 커패시터(Cst)의 제1 유지 전극(Cste)과 연결되어 있다. 도 17에는 도시되어 있지 않지만, 제1 연결 부재(CNSD1)의 타단은 제1 금속 패턴(BML1) 및 반도체층과 연결되며, 제1 연결 부재(CNSD1)의 타측의 확장부가 연결되는 반도체층은 구동 트랜지스터(T1)의 반도체(ACT1)와 제6 트랜지스터(T6)의 반도체(ACT6) 사이에 위치한다.
도 17을 참고하면, 제2 연결 부재(CNSD2)는 일측의 확장부는 오프닝(OP1)을 통하여 N 노드 연결 부재(CN2)와 연결되며, 타측의 확장부는 오프닝(OP1) 및 제1 유지 전극(Cste)의 오프닝(OPst)을 통하여 N 노드 전극(CN)과 연결되어 있다.
도 17을 참고하면, 제3 연결 부재(CNSD3)는 오프닝(OP1)을 통하여 홀드 커패시터(Chold)의 제1 전극(Cholde)에서 돌출되어 있는 연결부와 연결되며, 도 17에는 도시되어 있지 않지만, 타측의 확장부는 오프닝(OP1)을 통하여 반도체층과 연결되며, 제3 연결 부재(CNSD3)의 타측의 확장부가 연결되는 반도체층은 제2 트랜지스터(T2)의 반도체(ACT2)와 제3 트랜지스터(T3)의 반도체(ACT3) 사이에 위치한다.
도 17을 참고하면, 제1 데이터 도전층 위에는 제1 유기막(180)이 위치하며, 제1 유기막(180)위에는 구동 저 전압선(176)을 포함하는 제2 데이터 도전층이 위치한다. 제2 데이터 도전층의 위에는 제2 유기막(181)이 위치한다.
도 17에서는 제2 유기막(181)의 상부의 구조는 도시하고 있지 않지만, 아래와 같은 구조를 가질 수 있다.
제2 유기막(181)의 위에는 애노드가 위치하며, 애노드의 위에는 애노드를 노출시키는 오프닝을 가지면서 애노드의 적어도 일부를 덮는 화소 정의막이 위치할 수 있다. 화소 정의막은 검은색 색소를 포함하거나 투명한 유기 물질로 형성될 수 있다.
화소 정의막의 위에는 스페이서가 위치할 수 있으며, 애노드, 스페이서, 및 화소 정의막의 위에는 기능층과 캐소드가 순차적으로 형성될 수 있다. 기능층의 사이에는 발광층이 위치하며, 발광층은 화소 정의막의 오프닝 내에만 위치할 수 있다. 기능층은 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층 중 적어도 하나의 층을 포함할 수 있다. 캐소드에는 구동 전압선(172)과 연결되어 구동 전압(ELVDD)이 인가될 수 있다.
캐소드의 위에는 봉지층이 위치하며, 봉지층은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하며, 실시예에 따라서는 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다.
실시예에 따라서 봉지층 위에는 터치 감지를 위하여 감지 절연층 및 복수의 감지 전극을 포함할 수 있다.
감지 절연층 및 복수의 감지 전극의 위에는 차광 부재 및 컬러 필터층이 위치할 수 있다.
도 17을 참고하면, 일부 영역을 확대 도시한 부분이 도시되어 있으며, 이 부분은 제일 아래에서부터 홀드 커패시터(Chold)의 제1 전극(Cholde), 버퍼층(111), 제1 게이트 절연막(141), N 노드 전극(CN), 제2 게이트 절연막(142), 유지 커패시터(Cst)의 제1 유지 전극(Cste), 및 제1 층간 절연막(161)이 순차적으로 적층되어 있다.
이 중 홀드 커패시터(Chold)의 제1 전극(Cholde)과 N 노드 전극(CN)은 중첩하여 홀드 커패시터(Chold)를 구성하며, N 노드 전극(CN)과 유지 커패시터(Cst)의 제1 유지 전극(Cste)은 중첩하여 유지 커패시터(Cst)를 구성한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
T1, T2, T3, T4, T5, T6, T7, T8, T9: 트랜지스터
Chold: 홀드 커패시터 Cholde: 홀드 커패시터의 제1 전극
Cst: 유지 커패시터 Cste: 유지 커패시터의 제1 유지 전극
OPst: 제1 유지 전극의 오프닝 151, 151-1: 제1 스캔선
152, 152-1: 제2 스캔선 153: 제1 발광 제어선
154, 154-1: 제3 스캔선 155, 155-1: 제2 발광 제어선
171: 데이터선 172: 구동 전압선
174, 174-1, 174-2: 기준 전압선 175, 175-1, 175-2: 초기화 전압선
156, 176-1, 176-2: 구동 저 전압선
VCINT: 초기화 전압 VREF: 기준 전압
110: 기판 111: 버퍼층
141: 제1 게이트 절연막 142: 제2 게이트 절연막
161: 제1 층간 절연막 180: 제1 유기막
181: 제2 유기막
ACT1, ACT2, ACT3, ACT4, ACT5, ACT6, ACT7, ACT8, ACT9: 반도체
G1, G2, G3, G4, G5, G6, G7, G8, G9: 게이트 전극
BML1: 제1 금속 패턴 CN: N 노드 전극
CN2: N 노드 연결 부재 CN171, CN172, CN174: 보조 연결부
CNSD1, CNSD2, CNSD3, CNSD4, CNSD5, CNEM1: 연결 부재
Anode: 애노드 ACN1, ACN2: 애노드 연결부
OP1, OP2: 오프닝

Claims (20)

  1. 제1 전극 및 구동 전압을 인가받는 제2 전극을 포함하는 발광 다이오드;
    게이트 전극, 제1 전극 및 제2 전극을 포함하는 구동 트랜지스터;
    게이트 전극, 데이터 전압이 인가되는 데이터선과 연결되어 있는 제1 전극 및 D 노드에 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터;
    상기 구동 트랜지스터의 상기 제1 전극에 연결되어 있는 제1 전극 및 N 노드에 연결되어 있는 제2 전극을 포함하는 유지 커패시터;
    상기 D 노드에 연결되어 있는 제1 전극 및 상기 N 노드에 연결되어 있는 제2 전극을 포함하는 홀드 커패시터;
    게이트 전극, 상기 D 노드에 연결되어 있는 제1 전극 및 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제2 전극을 포함하는 제3 트랜지스터;
    게이트 전극, 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제1 전극 및 기준 전압을 전달받는 제2 전극을 포함하는 제4 트랜지스터;
    게이트 전극, 상기 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제1 전극 및 상기 N 노드에 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터;
    게이트 전극, 상기 구동 트랜지스터의 상기 제1 전극과 연결되어 있는 제1 전극 및 구동 저전압을 전달 받는 제2 전극을 포함하는 제6 트랜지스터;
    게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극 및 초기화 전압을 전달 받는 제2 전극을 포함하는 제7 트랜지스터; 및
    게이트 전극, 상기 구동 트랜지스터의 상기 제2 전극과 연결되어 있는 제1 전극 및 상기 발광 다이오드의 상기 제1 전극과 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 포함하는 발광 표시 장치.
  2. 제1항에서,
    상기 구동 전압은 고레벨의 전압값을 가지고,
    상기 초기화 전압은 상기 구동 전압과 동일하거나 상기 구동 전압에 준하는 고레벨의 전압값을 가지며,
    상기 구동 저전압은 저레벨의 전압값을 가지며,
    상기 기준 전압은 고레벨의 전압인 발광 표시 장치.
  3. 제2항에서,
    상기 유지 커패시터는 상기 구동 트랜지스터의 상기 제1 전극의 전압을 저장하거나 유지시키며,
    상기 홀드 커패시터는 상기 제2 트랜지스터에서 출력되는 상기 데이터 전압을 저장하는 발광 표시 장치.
  4. 제3항에서,
    상기 제2 트랜지스터의 상기 게이트 전극은 제1 스캔선과 연결되어 있으며,
    상기 제4 트랜지스터의 상기 게이트 전극 및 상기 제5 트랜지스터의 상기 게이트 전극은 제2 스캔선과 연결되어 있고,
    상기 제3 트랜지스터의 상기 게이트 전극 및 상기 제6 트랜지스터의 상기 게이트 전극은 제1 발광 제어선과 연결되어 있으며,
    상기 제7 트랜지스터의 상기 게이트 전극은 제3 스캔선과 연결되어 있으며,
    상기 제8 트랜지스터의 상기 게이트 전극은 제2 발광 제어선과 연결되어 있는 발광 표시 장치.
  5. 제4항에서,
    초기화 구간에는 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터가 턴 온 되는 발광 표시 장치.
  6. 제4항에서,
    기입 구간에는 상기 제2 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터가 턴 온 되는 발광 표시 장치.
  7. 제4항에서,
    보상 구간에는 상기 제4 트랜지스터, 상기 제5 트랜지스터, 및 상기 제7 트랜지스터가 턴 온 되는 발광 표시 장치.
  8. 제7항에서,
    게이트 전극, 상기 발광 다이오드의 상기 제1 전극과 연결되어 있는 제1 전극 및 상기 초기화 전압을 인가받는 제2 전극을 포함하는 제9 트랜지스터를 더 포함하며,
    상기 제9 트랜지스터의 상기 게이트 전극은 상기 제3 스캔선과 연결되어 있으며,
    상기 보상 구간에는 상기 제9 트랜지스터도 턴 온 되는 발광 표시 장치.
  9. 제4항에서,
    발광 구간에는 상기 제3 트랜지스터, 상기 제6 트랜지스터, 및 상기 제8 트랜지스터가 턴 온 되는 발광 표시 장치.
  10. 기판;
    상기 기판위에 위치하는 금속층;
    상기 금속층위에 위치하는 버퍼층;
    상기 버퍼층위에 위치하는 반도체층;
    상기 반도체층 위에 위치하는 제1 게이트 절연막;
    상기 제1 게이트 절연막 위에 위치하는 제1 게이트 도전층;
    상기 제1 게이트 도전층 위에 위치하는 제2 게이트 절연막;
    상기 제2 게이트 절연막 위에 위치하는 제2 게이트 도전층;
    상기 제2 게이트 도전층 위에 위치하는 제1 층간 절연막;
    상기 제1 층간 절연막 위에 위치하는 제1 데이터 도전층;
    상기 제1 데이터 도전층 위에 위치하는 제1 유기막;
    상기 제1 유기막 위에 위치하는 제2 데이터 도전층; 및
    상기 제2 데이터 도전층 위에 위치하는 제2 유기막을 포함하며,
    상기 금속층에 위치하는 홀드 커패시터의 제1 전극, 상기 제1 게이트 도전층에 위치하는 제1 노드 전극, 및 상기 제2 게이트 도전층에 위치하는 유지 커패시터의 제1 유지 전극이 평면상 중첩하며,
    상기 홀드 커패시터의 상기 제1 전극과 상기 제1 노드 전극이 평면상 중첩하는 부분에 상기 홀드 커패시터가 형성되고, 상기 제1 노드 전극과 상기 유지 커패시터의 상기 제1 유지 전극이 평면상 중첩하는 부분에 상기 유지 커패시터가 형성되는 발광 표시 장치.
  11. 제10항에서,
    상기 반도체층은 구동 트랜지스터의 반도체, 제2 트랜지스터의 반도체, 제3 트랜지스터의 반도체, 제4 트랜지스터의 반도체, 제5 트랜지스터의 반도체, 제6 트랜지스터의 반도체, 제7 트랜지스터의 반도체, 및 제8 트랜지스터의 반도체를 포함하며,
    상기 제1 게이트 도전층은 상기 구동 트랜지스터의 게이트 전극, 상기 제2 트랜지스터의 게이트 전극, 상기 제3 트랜지스터의 게이트 전극, 상기 제4 트랜지스터의 게이트 전극, 상기 제5 트랜지스터의 게이트 전극, 상기 제6 트랜지스터의 게이트 전극, 상기 제7 트랜지스터의 게이트 전극, 및 상기 제8 트랜지스터의 게이트 전극을 더 포함하며,
    상기 제2 데이터 도전층은 데이터선 및 구동 저 전압선을 포함하는 발광 표시 장치.
  12. 제11항에서,
    상기 제1 데이터 도전층은 제1 연결 부재를 포함하며,
    상기 제1 연결 부재는 상기 유지 커패시터의 상기 제1 유지 전극과 상기 구동 트랜지스터의 상기 반도체 및 상기 제6 트랜지스터의 상기 반도체와 연결되어 있는 발광 표시 장치.
  13. 제12항에서,
    상기 제1 연결 부재는 상기 금속층에 위치하며, 상기 구동 트랜지스터의 상기 반도체의 적어도 일부분과 평면상 중첩하는 제1 금속 패턴과 연결되어 있는 발광 표시 장치.
  14. 제11항에서,
    상기 제1 데이터 도전층은 제2 연결 부재를 더 포함하며,
    상기 제2 연결 부재는 상기 제2 게이트 도전층에 위치하는 제1 노드 연결 부재 및 상기 제1 노드 전극과 연결되어 있으며,
    상기 제2 연결 부재는 상기 유지 커패시터의 상기 제1 유지 전극에 위치하는 오프닝을 통하여 상기 제1 노드 전극과 연결되어 있는 발광 표시 장치.
  15. 제14항에서,
    상기 제1 노드 연결 부재는 상기 제1 데이터 도전층에 위치하는 제5 연결 부재를 통하여 상기 제5 트랜지스터의 상기 반도체와 연결되어 있는 발광 표시 장치.
  16. 제11항에서,
    상기 제1 데이터 도전층은 제4 연결 부재를 더 포함하며,
    상기 제4 연결 부재는 상기 구동 트랜지스터의 게이트 전극, 상기 제3 트랜지스터의 상기 반도체, 상기 제4 트랜지스터의 상기 반도체, 상기 제5 트랜지스터의 상기 반도체와 연결되어 있는 발광 표시 장치.
  17. 제11항에서,
    상기 홀드 커패시터의 상기 제1 전극은 돌출되어 있는 연결부를 포함하며,
    상기 홀드 커패시터의 상기 제1 전극의 상기 연결부는 상기 제1 데이터 도전층에 위치하는 제3 연결 부재를 통하여 상기 제2 트랜지스터의 상기 반도체 및 상기 제3 트랜지스터의 상기 반도체와 연결되어 있는 발광 표시 장치.
  18. 제11항에서,
    상기 금속층은 제1 스캔선, 제2 스캔선, 제1 발광 제어선, 제3 스캔선, 제2 발광 제어선, 기준 전압선, 초기화 전압선, 및 제1 구동 저 전압선을 포함하는 발광 표시 장치.
  19. 제18항에서,
    제1 데이터 도전층은 제1-1 스캔선, 제2-1 스캔선, 제3-1 스캔선, 제2-1 발광 제어선, 제2 기준 전압선, 제2 초기화 전압선, 및 제2 구동 저 전압선을 포함하며,
    상기 제2 트랜지스터의 상기 게이트 전극은 상기 제1 스캔선 및 상기 제1-1 스캔선과 연결되어 있고,
    상기 제3 트랜지스터의 상기 게이트 전극 및 상기 제6 트랜지스터의 상기 게이트 전극은 상기 제1 발광 제어선과 연결되어 있으며,
    상기 제4 트랜지스터의 상기 게이트 전극 및 상기 제5 트랜지스터의 상기 게이트 전극은 상기 제2 스캔선 및 상기 제2-1 스캔선 과 연결되어 있으며,
    상기 제7 트랜지스터의 상기 게이트 전극은 상기 제3 스캔선 및 상기 제3-1 스캔선과 연결되어 있고,
    상기 제8 트랜지스터의 상기 게이트 전극은 상기 제2 발광 제어선 및 상기 제2-1 발광 제어선과 연결되어 있는 발광 표시 장치.
  20. 제19항에서,
    상기 반도체층은 제9 트랜지스터의 반도체를 더 포함하며,
    상기 제1 게이트 도전층은 상기 제9 트랜지스터의 게이트 전극을 더 포함하며,
    상기 제9 트랜지스터의 상기 게이트 전극은 상기 제3 스캔선 및 상기 제3-1 스캔선과 연결되어 있는 발광 표시 장치.
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