JP2021048341A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2021048341A
JP2021048341A JP2019171104A JP2019171104A JP2021048341A JP 2021048341 A JP2021048341 A JP 2021048341A JP 2019171104 A JP2019171104 A JP 2019171104A JP 2019171104 A JP2019171104 A JP 2019171104A JP 2021048341 A JP2021048341 A JP 2021048341A
Authority
JP
Japan
Prior art keywords
region
silicon carbide
dot
carbide region
guard ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019171104A
Other languages
English (en)
Other versions
JP7249921B2 (ja
Inventor
洋志 河野
Hiroshi Kono
洋志 河野
創造 蟹江
Sozo Kanie
創造 蟹江
茂人 深津
Shigeto Fukatsu
茂人 深津
拓馬 鈴木
Takuma Suzuki
拓馬 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2019171104A priority Critical patent/JP7249921B2/ja
Priority to EP20155365.8A priority patent/EP3796396A1/en
Priority to CN202010092192.9A priority patent/CN112542507A/zh
Priority to US16/808,696 priority patent/US11094786B2/en
Publication of JP2021048341A publication Critical patent/JP2021048341A/ja
Priority to US17/375,248 priority patent/US11728386B2/en
Application granted granted Critical
Publication of JP7249921B2 publication Critical patent/JP7249921B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】信頼性の向上を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、素子領域と、素子領域の周囲に設けられる終端領域であって、第１の方向に延びる第１の直線部と、第２の方向に延びる第２の直線部と、第１の直線部と第２の直線部との間の角部とを有し、素子領域を囲み、第１のドット部と、第１のスペース部で構成されるドットライン状で、角部の第１のドット部の占める割合が、第１の直線部の記第１のドット部の占める割合より大きい第２導電型の第２の炭化珪素領域と、第２の炭化珪素領域を囲み、第２のドット部と、第２のスペース部で構成されるドットライン状で、角部の第２のドット部の占める割合が、第１の直線部の第２のドット部の占める割合より大きい第２導電型の第３の炭化珪素領域と、を有する終端領域と、を有する炭化珪素層とを備える。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
半導体デバイスの信頼性を劣化させる要因として、外部電荷の移動や、半導体層上の酸化膜への注入電荷による特性変動が知られている。例えば、半導体デバイスの動作中に、半導体デバイスの終端領域の酸化膜中に外部電荷や注入電荷がトラップされる。終端領域の酸化膜中に外部電荷や注入電荷がトラップされると、終端領域の電界分布が変化し、半導体デバイスの耐圧の変動を引き起こす。
特開２０１８−６６２９号公報
本発明の一態様は、信頼性の向上を可能とする半導体装置を提供する。
実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層であって、素子領域と、前記素子領域の周囲に設けられる終端領域であって、第１の方向に延びる第１の直線部と、前記第１の方向と交差する第２の方向に延びる第２の直線部と、前記第１の直線部と前記第２の直線部との間の角部とを有し、第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記素子領域を囲み、第１のドット部と、前記第１のドット部の間の第１のスペース部で構成されるドットライン状で、前記角部の前記第１のドット部の占める割合が、前記第１の直線部の前記第１のドット部の占める割合より大きい第２導電型の第２の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域を囲み、第２のドット部と、前記第２のドット部の間の第２のスペース部で構成されるドットライン状で、前記角部の前記第２のドット部の占める割合が、前記第１の直線部の前記第２のドット部の占める割合より大きい第２導電型の第３の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第３の炭化珪素領域を囲み、第３のドット部と、前記第３のドット部の間の第３のスペース部で構成されるドットライン状で、前記角部の前記第３のドット部の占める割合が、前記第１の直線部の前記第３のドット部の占める割合より大きい第２導電型の第４の炭化珪素領域と、を有する終端領域と、を有する炭化珪素層と、前記炭化珪素層の前記第１の面の側に設けられた第１の電極と、前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
を備える。
第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 比較例の半導体装置の模式上面図。 第２の実施形態の半導体装置の模式上面図。 第３の実施形態の半導体装置の模式上面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−、ｐ−−の表記がある場合、それらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ−はｐよりも、ｐ−−はｐ−よりも、ｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型、ｐ−−型を単にｐ型と記載する場合もある。
なお、本明細書中、別段の記載がない限り、「不純物濃度」とは、反対導電型の不純物の濃度を補償した濃度を意味するものとする。すなわち、ｎ型の炭化珪素領域のｎ型不純物濃度とは、ｎ型不純物の濃度からｐ型不純物の濃度を引いた濃度を意味する。また、ｐ型の炭化珪素領域のｐ型不純物濃度とは、ｐ型不純物の濃度からｎ型不純物の濃度を引いた濃度を意味する。
不純物濃度は、例えば、Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ−Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＴＯＦ−ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＴＯＦ−ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ（ＡＦＭ）像との合成画像から求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層であって、素子領域と、素子領域の周囲に設けられる終端領域であって、第１の方向に延びる第１の直線部と、第１の方向と交差する第２の方向に延びる第２の直線部と、第１の直線部と第２の直線部との間の角部とを有し、第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、素子領域を囲み、第１のドット部と、第１のドット部の間の第１のスペース部で構成されるドットライン状で、角部の第１のドット部の占める割合が、第１の直線部の第１のドット部の占める割合より大きい第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第２の炭化珪素領域を囲み、第２のドット部と、第２のドット部の間の第２のスペース部で構成されるドットライン状で、角部の第２のドット部の占める割合が、第１の直線部の第２のドット部の占める割合より大きい第２導電型の第３の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第３の炭化珪素領域を囲み、第３のドット部と、第３のドット部の間の第３のスペース部で構成されるドットライン状で、角部の前記第３のドット部の占める割合が、第１の直線部の第３のドット部の占める割合より大きい第２導電型の第４の炭化珪素領域と、を有する終端領域と、を有する炭化珪素層と、炭化珪素層の第１の面の側に設けられた第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、を備える。
図１は、第１の実施形態の半導体装置の模式上面図である。図２は、第１の実施形態の半導体装置の模式上面図である。図３は、第１の実施形態の半導体装置の模式断面図である。図３は、図２のＡＡ’断面図である。
第１の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ１００である。第１の実施形態のＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。
ＭＯＳＦＥＴ１００は、素子領域１０１と、素子領域１０１を囲む終端領域１０２とを備える。素子領域１０１は、ＭＯＳＦＥＴ１００がオン状態の時に主に電流が流れる領域として機能する。終端領域１０２は、ＭＯＳＦＥＴ１００がオフ状態の時に、素子領域１０１の端部に印加される電界の強度を緩和し、ＭＯＳＦＥＴ１００の耐圧を向上させる領域として機能する。
終端領域１０２は、第１の方向に延びる第１の直線部１０２ａと、第１の方向にと交差する第２の方向に延びる第２の直線部１０２ｂと、第１の直線部１０２ａと第２の直線部１０２ｂとの間の角部１０２ｃとを有する。第１の方向と第２の方向のなす角度は、例えば、８０度以上１００度以下である。第１の方向と第２の方向は、例えば、直交する。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０、フィールド絶縁層２１を備える。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ−型のドリフト領域２４（第１の炭化珪素領域）、ｐ型のボディ領域２６、ｎ＋型のソース領域２８、ｐ−型の第１のガードリング領域３１（第２の炭化珪素領域）、ｐ−型の第２のガードリング領域３２（第３の炭化珪素領域）、ｐ−型の第３のガードリング領域３３（第４の炭化珪素領域）、ｐ−−型のリサーフ領域３４（第５の炭化珪素領域）を備える。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
炭化珪素層１０は、第１の面（図３中“Ｐ１”）と第２の面（図３中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面と称する場合がある。第１の面Ｐ１は、炭化珪素層１０のソース電極１２側に位置する。また、第２の面Ｐ２は、炭化珪素層１０のドレイン電極１４側に位置する。なお、以下、「深さ」とは、第１の面を基準として第２の面に向かう方向の深さを意味する。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｐ２は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２４は、ドレイン領域２２と第１の面Ｐ１との間に設けられる。ｎ−型のドリフト領域２４は、ソース電極１２とドレイン電極１４との間に設けられる。ｎ−型のドリフト領域２４は、ゲート電極１８とドレイン電極１４との間に設けられる。
ｎ−型のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物濃度は、ドレイン領域２２のｎ型不純物濃度よりも低い。ドリフト領域２４のｎ型不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｐ型のボディ領域２６は、ドリフト領域２４と第１の面Ｐ１との間に設けられる。ボディ領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ボディ領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２６のｐ型不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０１９ｃｍ−３以下である。
ボディ領域２６の深さは、例えば、０．５μｍ以上１．０μｍ以下である。
ボディ領域２６は、ソース電極１２に接する。ボディ領域２６は、ソース電極１２の電位に固定される。
ｎ＋型のソース領域２８は、ボディ領域２６と第１の面Ｐ１との間に設けられる。ソース領域２８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域２８のｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。
ソース領域２８のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。ソース領域２８の深さは、ボディ領域２６の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
ソース領域２８は、ソース電極１２に接する。ソース領域２８とソース電極１２との間のコンタクトは、例えば、オーミックコンタクトである。ソース領域２８は、ソース電極１２の電位に固定される。
ｐ−型の第１のガードリング領域３１は、ドリフト領域２４と第１の面Ｐ１との間に設けられる。第１のガードリング領域３１は、素子領域１０１を囲む。
第１のガードリング領域３１は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のガードリング領域３１のｐ型不純物濃度は、ボディ領域２６のｐ型不純物濃度よりも低い。第１のガードリング領域３１のｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ｐ−型の第２のガードリング領域３２は、ドリフト領域２４と第１の面Ｐ１との間に設けられる。第２のガードリング領域３２は、第１のガードリング領域３１を囲む。
第２のガードリング領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のガードリング領域３２のｐ型不純物濃度は、ボディ領域２６のｐ型不純物濃度よりも低い。第２のガードリング領域３２のｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ｐ−型の第３のガードリング領域３３は、ドリフト領域２４と第１の面Ｐ１との間に設けられる。第３のガードリング領域３３は、第２のガードリング領域３２を囲む。
第３のガードリング領域３３は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第３のガードリング領域３３のｐ型不純物濃度は、ボディ領域２６のｐ型不純物濃度よりも低い。第３のガードリング領域３３のｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３は、ＭＯＳＦＥＴ１００がオフ状態の時に、素子領域１０１の端部に印加される電界の強度を緩和する機能を有する。
図２に、第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３の、炭化珪素層１０の第１の面Ｐ１上のパターンを示す。
第１のガードリング領域３１は、第１のドット部３１ａと、第１のドット部３１ａの間の第１のスペース部３１ｂで構成されるドットライン状である。第１のガードリング領域３１において、終端領域１０２の角部１０２ｃの第１のドット部３１ａの占める割合は、第１の直線部１０２ａ及び第２の直線部１０２ｂの第１のドット部３１ａの占める割合より大きい。例えば、終端領域１０２の角部１０２ｃの第１のドット部３１ａの長さは、第１の直線部１０２ａ及び第２の直線部１０２ｂの第１のドット部３１ａの長さより長い。
第２のガードリング領域３２は、第２のドット部３２ａと、第２のドット部３２ａの間の第２のスペース部３２ｂで構成されるドットライン状である。第２のガードリング領域３２において、終端領域１０２の角部１０２ｃの第２のドット部３２ａの占める割合は、第１の直線部１０２ａ及び第２の直線部１０２ｂの第２のドット部３２ａの占める割合より大きい。例えば、終端領域１０２の角部１０２ｃの第２のドット部３２ａの長さは、第１の直線部１０２ａ及び第２の直線部１０２ｂの第２のドット部３２ａの長さより長い。
第３のガードリング領域３３は、第３のドット部３３ａと、第３のドット部３３ａの間の第３のスペース部３３ｂで構成されるドットライン状である。第３のガードリング領域３３において、終端領域１０２の角部１０２ｃの第３のドット部３３ａの占める割合は、第１の直線部１０２ａ及び第２の直線部１０２ｂの第３のドット部３３ａの占める割合より大きい。例えば、終端領域１０２の角部１０２ｃの第３のドット部３３ａの長さは、第１の直線部１０２ａ及び第２の直線部１０２ｂの第３のドット部３３ａの長さより長い。
例えば、第１のガードリング領域３１の第１のスペース部３１ｂと、第３のガードリング領域３３の第３のスペース部３３ｂとの間に、第２のガードリング領域３２の第２のドット部３２ａが位置するように配置されている。
例えば、第１のガードリング領域３１の第１のドット部３１ａの占める割合が、第３のガードリング領域３３の第３のドット部３３ａの占める割合よりも高い。例えば、第１の直線部１０２ａ及び第２の直線部１０２ｂにおいて、第１のガードリング領域３１の第１のドット部３１ａの占める割合が、第３のガードリング領域３３の第３のドット部３３ａの占める割合よりも高い。
ｐ−−型のリサーフ領域３４は、ドリフト領域２４と第１の面Ｐ１との間に設けられる。リサーフ領域３４は、素子領域１０１を囲む。リサーフ領域３４は、第１のガードリング領域３１と第２のガードリング領域３２との間に設けられる。
リサーフ領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。リサーフ領域３４のｐ型不純物濃度は、第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３のｐ型不純物濃度よりも低い。リサーフ領域３４のｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上５×１０１６ｃｍ−３以下である。
リサーフ領域３４は、ＭＯＳＦＥＴ１００がオフ状態の時に、フィールド絶縁層２１に印加される電界の強度を緩和する機能を有する。
リサーフ領域３４の深さは、例えば、ボディ領域２６の深さより浅い。第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３の深さは、例えば、リサーフ領域３４の深さよりも浅い。
ゲート電極１８は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１６は、ゲート電極１８と、ボディ領域２６との間に設けられる。ゲート絶縁層１６は、ゲート電極１８と、ソース領域２８との間に設けられる。
ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ−ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
層間絶縁層２０は、ゲート電極１８上及び炭化珪素層１０上に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。
フィールド絶縁層２１は、終端領域１０２の炭化珪素層１０上に設けられる。フィールド絶縁層２１は、第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３、及び、リサーフ領域３４の上に設けられる。フィールド絶縁層２１は、例えば、酸化シリコンである。
ソース電極１２は、金属を含む。ソース電極１２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
次に、第１の実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
図４は、比較例の半導体装置の模式上面図である。比較例の半導体装置は、ＭＯＳＦＥＴ９００である。図４は、ＭＯＳＦＥＴ９００の第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３の、炭化珪素層１０の第１の面Ｐ１上のパターンが示される。
ＭＯＳＦＥＴ９００は、第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３が、略一定の幅のライン状である点で、第１の実施形態のＭＯＳＦＥ１００と異なる。
ＭＯＳＦＥＴ９００の動作を続けると、ＭＯＳＦＥＴ９００の耐圧が変動して信頼性不良が生じる場合がある。耐圧が変動する一つの要因は、終端領域の酸化膜中に外部電荷や注入電荷がトラップされて、終端領域の電界分布が変化することにあると考えられる。特に、終端領域の角部は、不純物領域の形状の特異点となり、電界が集中しやすいため、酸化膜への外部電荷や注入電荷のトラップが生じやすいと考えられる。
第１の実施形態のＭＯＳＦＥＴ１００は、第１のガードリング領域３１を、第１のドット部３１ａと、第１のドット部３１ａの間の第１のスペース部３１ｂで構成されるドットライン状とする。そして、終端領域１０２の角部１０２ｃの第１のドット部３１ａの占める割合が、第１の直線部１０２ａ及び第２の直線部１０２ｂの第１のドット部３１ａの占める割合より大きい。第２のガードリング領域３２、及び、第３のガードリング領域３３についても、第１のガードリング領域３１と同様の構成とする。
上記構成により、終端領域１０２の角部１０２ｃのｐ型不純物量を、第１の直線部１０２ａ及び第２の直線部１０２ｂのｐ型不純物量よりも多くすることが可能である。例えば、単位面積あたりのｐ型不純物量が、角部１０２ｃにおいて、第１の直線部１０２ａ及び第２の直線部１０２ｂよりも大きくなる。したがって、ＭＯＳＦＥＴ１００の動作中に終端領域１０２のフィールド絶縁層２１中に外部電荷や注入電荷がトラップされたとしても、電荷の影響が抑制される。言い換えれば、角部１０２ｃにおいて、外部電荷や注入電荷に対する耐圧変動のマージンが向上する。よって、ＭＯＳＦＥＴ１００の耐圧の変動が抑制され、信頼性の向上が可能となる。
ＭＯＳＦＥＴ１００の耐圧を向上させる観点から、第１のガードリング領域３１の第１のスペース部３１ｂと、第３のガードリング領域３３の第３のスペース部３３ｂとの間に、第２のガードリング領域３２の第２のドット部３２ａが位置するようにガードリングが配置されることが好ましい。スペース部に電界が集中することが抑制される。
ＭＯＳＦＥＴ１００の耐圧を向上させる観点から、第１のガードリング領域３１の第１のドット部３１ａの占める割合が、第３のガードリング領域３３の第３のドット部３３ａの占める割合よりも高いことが好ましい。例えば、第１の直線部１０２ａ及び第２の直線部１０２ｂにおいて、第１のガードリング領域３１の第１のドット部３１ａの占める割合が、第３のガードリング領域３３の第３のドット部３３ａの占める割合よりも高いことが好ましい。終端領域１０２の外側から内側に向かって、ｐ型不純物量が増加していくことで、ＭＯＳＦＥＴ１００の耐圧が向上する。
ＭＯＳＦＥＴ１００の耐圧を向上させる観点から、第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３の深さは、リサーフ領域３４の深さよりも浅いことが好ましい。
以上、第１の実施形態によれば、外部電荷や注入電荷に対する耐圧変動のマージンが向上し、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層であって、素子領域と、素子領域の周囲に設けられる終端領域であって、第１の方向に延びる第１の直線部と、第１の方向と交差する第２の方向に延びる第２の直線部と、第１の直線部と第２の直線部との間の角部とを有し、第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、素子領域を囲むライン状で、角部のライン幅が、第１の直線部のライン幅よりも大きい第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第２の炭化珪素領域を囲むライン状で、角部のライン幅が、第１の直線部のライン幅よりも大きい第２導電型の第３の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第３の炭化珪素領域を囲むライン状で、角部のライン幅が、第１の直線部のライン幅よりも大きい第２導電型の第４の炭化珪素領域と、を有する終端領域と、を有する炭化珪素層と、炭化珪素層の第１の面の側に設けられた第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、を備える。
第２の実施形態の半導体装置は、第２の炭化珪素領域、第３の炭化珪素領域、及び、第４の炭化珪素領域がライン状で、角部のライン幅が、第１の直線部のライン幅よりも大きい点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図５は、第２の実施形態の半導体装置の模式上面図である。第２の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ２００である。
図５に、第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３の、炭化珪素層１０の第１の面Ｐ１上のパターンを示す。
第１のガードリング領域３１は、素子領域１０１を囲むライン状である。第１のガードリング領域３１の角部１０２ｃのライン幅が、第１の直線部１０２ａのライン幅よりも大きい。また、第１のガードリング領域３１の角部１０２ｃのライン幅が、第２の直線部１０２ｂのライン幅よりも大きい。角部１０２ｃのライン幅は、例えば、第１の直線部１０２ａのライン幅の１．２倍以上である。角部１０２ｃのライン幅は、例えば、第２の直線部１０２ｂのライン幅の１．２倍以上である。
第２のガードリング領域３２は、第１のガードリング領域３１を囲むライン状である。第２のガードリング領域３２の角部１０２ｃのライン幅が、第１の直線部１０２ａのライン幅よりも大きい。また、第２のガードリング領域３２の角部１０２ｃのライン幅が、第２の直線部１０２ｂのライン幅よりも大きい。角部１０２ｃのライン幅は、例えば、第１の直線部１０２ａのライン幅の１．２倍以上である。角部１０２ｃのライン幅は、例えば、第２の直線部１０２ｂのライン幅の１．２倍以上である。
第３のガードリング領域３３は、第２のガードリング領域３２を囲むライン状である。第３のガードリング領域３３の角部１０２ｃのライン幅が、第１の直線部１０２ａのライン幅よりも大きい。また、第３のガードリング領域３３の角部１０２ｃのライン幅が、第２の直線部１０２ｂのライン幅よりも大きい。角部１０２ｃのライン幅は、例えば、第１の直線部１０２ａのライン幅の１．２倍以上である。角部１０２ｃのライン幅は、例えば、第２の直線部１０２ｂのライン幅の１．２倍以上である。
なお、第１のガードリング領域３１、第２のガードリング領域３２、及び、第３のガードリング領域３３のライン幅は、各領域の延びる方向に垂直な方向の幅と定義する。
第２の実施形態のＭＯＳＦＥＴ２００によれば、角部１０２ｃのライン幅を第１の直線部１０２ａのライン幅及び第２の直線部１０２ｂのライン幅よりも大きくすることで、終端領域１０２の角部１０２ｃのｐ型不純物量を、終端領域１０２の第１の直線部１０２ａ及び第２の直線部１０２ｂのｐ型不純物量よりも多くすることが可能である。よって、ＭＯＳＦＥＴ２００の耐圧の変動が抑制され、信頼性の向上が可能となる。
終端領域１０２の角部１０２ｃのｐ型不純物量を、多くする観点から、角部１０２ｃのライン幅は、第１の直線部１０２ａのライン幅の１．２倍以上であることが好ましく、１．５倍以上であることがより好ましい。また、角部１０２ｃのライン幅は、第２の直線部１０２ｂのライン幅の１．２倍以上であることが好ましく、１．５倍以上であることがより好ましい。
以上、第２の実施形態によれば、外部電荷や注入電荷に対する耐圧変動のマージンが向上し、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層であって、素子領域と、素子領域の周囲に設けられる終端領域であって、第１の方向に延びる第１の直線部と、第１の方向と交差する第２の方向に延びる第２の直線部と、第１の直線部と第２の直線部との間の角部とを有し、第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、素子領域を囲むライン状の第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第２の炭化珪素領域を囲むライン状の第２導電型の第３の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、角部の第２の炭化珪素領域と第３の炭化珪素領域の間に設けられ、第１の直線部の第２の炭化珪素領域と第３の炭化珪素領域の間の少なくとも一部には設けられない第２導電型の第４の炭化珪素領域と、を有する終端領域と、を有する炭化珪素層と、炭化珪素層の第１の面の側に設けられた第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、を備える。
第３の実施形態の半導体装置は、第２の炭化珪素領域、及び、第３の炭化珪素領域がライン状で、第４の炭化珪素領域が、第２の炭化珪素領域と第３の炭化珪素領域との間に挟まれ、第４の炭化珪素領域が、第１の直線部の第２の炭化珪素領域と第３の炭化珪素領域の間の少なくとも一部には設けられない点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図６は、第３の実施形態の半導体装置の模式上面図である。第３の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ３００である。
図６に、第１のガードリング領域３１（第２の炭化珪素領域）、第２のガードリング領域３２（第４の炭化珪素領域）、及び、第３のガードリング領域３３（第３の炭化珪素領域）の、炭化珪素層１０の第１の面Ｐ１上のパターンを示す。
第１のガードリング領域３１は、素子領域１０１を囲むライン状である。第３のガードリング領域３３は、第１のガードリング領域３１を囲むライン状である。
第２のガードリング領域３２は、第１のガードリング領域３１と第３のガードリング領域３３との間に設けられる。第２のガードリング領域３２は、角部１０２ｃの第１のガードリング領域３１と第３のガードリング領域３３との間に設けられる。第２のガードリング領域３２は、第１の直線部１０２ａの第１のガードリング領域３１と第３のガードリング領域３３との間の少なくとも一部には設けられない。また、第２のガードリング領域３２は、第２の直線部１０２ｂの第１のガードリング領域３１と第３のガードリング領域３３との間の少なくとも一部には設けられない
第２のガードリング領域３２は、第１の直線部１０２ａ及び第２の直線部１０２ｂで分断されている。言い換えれば、ＭＯＳＦＥＴ３００では、ガードリングが、第１の直線部１０２ａ及び第２の直線部１０２ｂで間引かれている。
第３の実施形態のＭＯＳＦＥＴ３００によれば、第１の直線部１０２ａ及び第２の直線部１０２ｂに第２のガードリング領域３２を設けないことで、終端領域１０２の角部１０２ｃのｐ型不純物量を、終端領域１０２の第１の直線部１０２ａ及び第２の直線部１０２ｂのｐ型不純物量よりも多くすることが可能である。よって、ＭＯＳＦＥＴ３００の耐圧の変動が抑制され、信頼性の向上が可能となる。
以上、第３の実施形態によれば、外部電荷や注入電荷に対する耐圧変動のマージンが向上し、信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
第１ないし第３の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１ないし第３の実施形態では、プレーナゲート型の縦型のＭＯＳＦＥＴを例に説明したが、本発明は、例えば、トレンチゲート型の縦型のＭＯＳＦＥＴにも適用可能である。また、本発明は、例えば、ショットキーバリアダイオード（ＳＢＤ）等、ＭＯＳＦＥＴ以外のデバイスにも適用することが可能である。
第１ないし第３の実施形態では、ガードリング領域が３本の場合を例に説明したが、ガードリング領域は、２本以下であっても４本以上であっても構わない。
第１ないし第３の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１ないし第３の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
２４ ドリフト領域（第１の炭化珪素領域）
３１ 第１のガードリング領域（第２の炭化珪素領域）
３１ａ 第１のドット部
３１ｂ 第１のスペース部
３２ 第２のガードリング領域（第３の炭化珪素領域、第４の炭化珪素領域）
３２ａ 第２のドット部
３２ｂ 第２のスペース部
３３ 第３のガードリング領域（第４の炭化珪素領域、第３の炭化珪素領域）
３３ａ 第３のドット部
３３ｂ 第３のスペース部
３４ リサーフ領域（第５の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
１０１ 素子領域
１０２ 終端領域
１０２ａ 第１の直線部
１０２ｂ 第２の直線部
１０２ｃ 角部
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (9)

  1. 第１の面と第２の面とを有する炭化珪素層であって、
    素子領域と、
    前記素子領域の周囲に設けられる終端領域であって、第１の方向に延びる第１の直線部と、前記第１の方向と交差する第２の方向に延びる第２の直線部と、前記第１の直線部と前記第２の直線部との間の角部とを有し、
    第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記素子領域を囲み、第１のドット部と、前記第１のドット部の間の第１のスペース部で構成されるドットライン状で、前記角部の前記第１のドット部の占める割合が、前記第１の直線部の前記第１のドット部の占める割合より大きい第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域を囲み、第２のドット部と、前記第２のドット部の間の第２のスペース部で構成されるドットライン状で、前記角部の前記第２のドット部の占める割合が、前記第１の直線部の前記第２のドット部の占める割合より大きい第２導電型の第３の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第３の炭化珪素領域を囲み、第３のドット部と、前記第３のドット部の間の第３のスペース部で構成されるドットライン状で、前記角部の前記第３のドット部の占める割合が、前記第１の直線部の前記第３のドット部の占める割合より大きい第２導電型の第４の炭化珪素領域と、を有する終端領域と、
    を有する炭化珪素層と、
    前記炭化珪素層の前記第１の面の側に設けられた第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    を備える半導体装置。
  2. 前記第１のスペース部と、前記第３のスペース部との間に、前記第２のドット部が位置する請求項１記載の半導体装置。
  3. 前記第２の炭化珪素領域の前記第１のドット部の占める割合が、前記第４の炭化珪素領域の前記第３のドット部の占める割合よりも高い請求項１又は請求項２記載の半導体装置。
  4. 前記終端領域は、前記第２の炭化珪素領域と前記第３の炭化珪素領域との間に、前記第２の炭化珪素領域よりも第２導電型不純物濃度の低い第２導電型の第５の炭化珪素領域を有する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 第１の面と第２の面とを有する炭化珪素層であって、
    素子領域と、
    前記素子領域の周囲に設けられる終端領域であって、
    第１の方向に延びる第１の直線部と、前記第１の方向と交差する第２の方向に延びる第２の直線部と、前記第１の直線部と前記第２の直線部との間の角部とを有し、
    第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記素子領域を囲むライン状で、前記角部のライン幅が、前記第１の直線部のライン幅よりも大きい第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域を囲むライン状で、前記角部のライン幅が、前記第１の直線部のライン幅よりも大きい第２導電型の第３の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第３の炭化珪素領域を囲むライン状で、前記角部のライン幅が、前記第１の直線部のライン幅よりも大きい第２導電型の第４の炭化珪素領域と、を有する終端領域と、
    を有する炭化珪素層と、
    前記炭化珪素層の前記第１の面の側に設けられた第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    を備える半導体装置。
  6. 前記第２の炭化珪素領域の前記角部のライン幅は、前記第２の炭化珪素領域の前記第１の直線部のライン幅の１．２倍以上である請求項５記載の半導体装置。
  7. 前記終端領域は、前記第２の炭化珪素領域と前記第３の炭化珪素領域との間に、前記第２の炭化珪素領域よりも第２導電型不純物濃度の低い第２導電型の第５の炭化珪素領域を有する請求項５又は請求項６記載の半導体装置。
  8. 第１の面と第２の面とを有する炭化珪素層であって、
    素子領域と、
    前記素子領域の周囲に設けられる終端領域であって、
    第１の方向に延びる第１の直線部と、前記第１の方向と交差する第２の方向に延びる第２の直線部と、前記第１の直線部と前記第２の直線部との間の角部とを有し、
    第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記素子領域を囲むライン状の第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域を囲むライン状の第２導電型の第３の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記角部の前記第２の炭化珪素領域と前記第３の炭化珪素領域の間に設けられ、前記第１の直線部の前記第２の炭化珪素領域と前記第３の炭化珪素領域の間の少なくとも一部には設けられない第２導電型の第４の炭化珪素領域と、を有する終端領域と、
    を有する炭化珪素層と、
    前記炭化珪素層の前記第１の面の側に設けられた第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    を備える半導体装置。
  9. 前記終端領域は、前記第２の炭化珪素領域と前記第３の炭化珪素領域との間に、前記第２の炭化珪素領域よりも第２導電型不純物濃度の低い第２導電型の第５の炭化珪素領域を有する請求項８記載の半導体装置。

JP2019171104A 2019-09-20 2019-09-20 半導体装置 Active JP7249921B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2019171104A JP7249921B2 (ja) 2019-09-20 2019-09-20 半導体装置
EP20155365.8A EP3796396A1 (en) 2019-09-20 2020-02-04 Semiconductor device
CN202010092192.9A CN112542507A (zh) 2019-09-20 2020-02-14 半导体装置
US16/808,696 US11094786B2 (en) 2019-09-20 2020-03-04 Semiconductor device
US17/375,248 US11728386B2 (en) 2019-09-20 2021-07-14 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019171104A JP7249921B2 (ja) 2019-09-20 2019-09-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2021048341A true JP2021048341A (ja) 2021-03-25
JP7249921B2 JP7249921B2 (ja) 2023-03-31

Family

ID=69468423

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019171104A Active JP7249921B2 (ja) 2019-09-20 2019-09-20 半導体装置

Country Status (4)

Country Link
US (2) US11094786B2 (ja)
EP (1) EP3796396A1 (ja)
JP (1) JP7249921B2 (ja)
CN (1) CN112542507A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112022000400T5 (de) 2021-03-23 2023-10-05 Mitsubishi Heavy Industries, Ltd. Statorschaufelanordnung einer gasturbine, stationäres elementsegment und verfahren zur herstellung einer statorschaufelanordnung einer gasturbine
WO2024203119A1 (ja) * 2023-03-30 2024-10-03 ローム株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244405A (ja) * 1993-02-15 1994-09-02 Fuji Electric Co Ltd 半導体素子
US20120205666A1 (en) * 2011-02-10 2012-08-16 Jason Henning Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
JP2015008281A (ja) * 2013-05-29 2015-01-15 三菱電機株式会社 半導体装置及びその製造方法
JP2018006629A (ja) * 2016-07-05 2018-01-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007173418A (ja) * 2005-12-20 2007-07-05 Toshiba Corp 半導体装置
JP2007227620A (ja) * 2006-02-23 2007-09-06 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
JP2014003200A (ja) * 2012-06-20 2014-01-09 Renesas Electronics Corp 縦型パワーｍｏｓｆｅｔおよび半導体装置
CN103515416B (zh) * 2012-06-26 2016-11-23 比亚迪股份有限公司 一种芯片结构及其制作方法
JP6148070B2 (ja) * 2013-05-27 2017-06-14 ルネサスエレクトロニクス株式会社 縦チャネル型ジャンクションＳｉＣパワーＦＥＴおよびその製造方法
JP6224100B2 (ja) * 2013-06-27 2017-11-01 三菱電機株式会社 半導体装置
US10361266B2 (en) * 2014-06-09 2019-07-23 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
JP6265274B2 (ja) * 2014-09-17 2018-01-24 富士電機株式会社 半導体装置
JP6914624B2 (ja) * 2016-07-05 2021-08-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6666224B2 (ja) * 2016-09-21 2020-03-13 株式会社東芝 半導体装置
JP6673174B2 (ja) 2016-12-12 2020-03-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2018186160A (ja) * 2017-04-25 2018-11-22 パナソニックＩｐマネジメント株式会社 半導体素子
JP7113230B2 (ja) * 2019-02-19 2022-08-05 パナソニックＩｐマネジメント株式会社 半導体素子

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244405A (ja) * 1993-02-15 1994-09-02 Fuji Electric Co Ltd 半導体素子
US20120205666A1 (en) * 2011-02-10 2012-08-16 Jason Henning Junction termination structures including guard ring extensions and methods of fabricating electronic devices incorporating same
JP2014508411A (ja) * 2011-02-10 2014-04-03 クリー インコーポレイテッド 保護リング延長部を含む接合部終端構造及びそれを組み込む電子デバイスの製作方法
JP2015008281A (ja) * 2013-05-29 2015-01-15 三菱電機株式会社 半導体装置及びその製造方法
JP2018006629A (ja) * 2016-07-05 2018-01-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112022000400T5 (de) 2021-03-23 2023-10-05 Mitsubishi Heavy Industries, Ltd. Statorschaufelanordnung einer gasturbine, stationäres elementsegment und verfahren zur herstellung einer statorschaufelanordnung einer gasturbine
WO2024203119A1 (ja) * 2023-03-30 2024-10-03 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US11094786B2 (en) 2021-08-17
US11728386B2 (en) 2023-08-15
EP3796396A1 (en) 2021-03-24
CN112542507A (zh) 2021-03-23
US20210343842A1 (en) 2021-11-04
JP7249921B2 (ja) 2023-03-31
US20210091186A1 (en) 2021-03-25

Similar Documents

Publication Publication Date Title
JP6666224B2 (ja) 半導体装置
JP6526591B2 (ja) 半導体装置
TWI596783B (zh) Semiconductor device
US10930773B2 (en) Semiconductor device
JP7077648B2 (ja) 半導体装置
JP6416143B2 (ja) 半導体装置
JP7030665B2 (ja) 半導体装置
JP6524002B2 (ja) 半導体装置
US10763354B2 (en) Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP7003019B2 (ja) 半導体装置
US11728386B2 (en) Semiconductor device
US9634136B2 (en) Semiconductor device
JP6523886B2 (ja) 半導体装置
US20230307496A1 (en) Semiconductor device
JP2018046247A (ja) 半導体装置
JP7472059B2 (ja) 半導体装置
US20240321967A1 (en) Semiconductor device
US20240313104A1 (en) Semiconductor device
JP6933746B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210826

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220818

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230320

R150 Certificate of patent or registration of utility model

Ref document number: 7249921

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150