JP2021043429A - Ｉｉｉ−ｖ族半導体デバイスの相互接続を作成する方法、及びそれによって作成された相互接続を含むｉｉｉ−ｖ族半導体デバイス - Google Patents

Ｉｉｉ−ｖ族半導体デバイスの相互接続を作成する方法、及びそれによって作成された相互接続を含むｉｉｉ−ｖ族半導体デバイス Download PDF

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Abstract

【課題】作成される相互接続の高さが著しく増加するような、ＩＩＩ−Ｖ族半導体デバイスの相互接続を作成する方法を提供する。【解決手段】ＩＩＩ−Ｖ族半導体デバイスの相互接続を作成する方法において、ポジ型フォトレジスト層（２００）及び像反転性フォトレジスト層（３００）を塗布するステップと、像反転性フォトレジスト層（３００）及びポジ型フォトレジスト層（２００）をパターン露光させるステップと、像反転性フォトレジスト層（３００）を像反転ベークさせるステップと、像反転性フォトレジスト層（３００）及びポジ型フォトレジスト層（２００）をフラッド露光させるステップと、像反転性フォトレジスト層（３００）及びポジ型フォトレジスト層（２００）を現像させるステップと、拡散バリア層（２４）を堆積するステップと、銅層を堆積し、且つ、像反転性フォトレジスト層（３００）及びポジ型フォトレジスト層（２００）を除去するステップと、を含む。【選択図】図１

Description

本開示は、相互接続を作成する方法に関し、より詳細には、ＩＩＩ−Ｖ族半導体デバイスの相互接続を作成する方法に関する。また、本開示は、該方法によって作成された相互接続を含むＩＩＩ−Ｖ族半導体デバイスに関する。
高出力、優れた線形性、高遮断周波数、低電力損失など複数のパワーデバイスに対する利点があるＩＩＩ−Ｖ族材料（例えば、ＧａＮ、ＧａＡｓなど）で作られたパワーデバイスの幾つかの例として、ヘテロ接合バイポーラトランジスタ（ＨＢＴｓ）及び高電子移動度トランジスタ（ＨＥＭＴｓ）がある。従って、ＩＩＩ−Ｖ族材料は、高周波パワーデバイスを製造するための優れた材料と考えられている。
高周波パワーデバイスは、通常、高電圧、高電流、高周波の条件下で動作されるため、一般のパワーデバイスよりも高い通電容量と熱放散能力を備える必要がある。しかしながら、一般のパワーデバイスによく使用される２μｍの厚さを有する金属相互接続は、高周波パワーデバイスの動作に使用される前述の条件に耐えることができない。また、高さが不十分な金属相互接続を備えた高周波パワーデバイスの動作周波数を上げると、高周波パワーデバイスの寄生インピーダンスが大幅に増加し、高周波パワーデバイスの動作性能に悪影響を与える可能性がある。従って、高周波パワーデバイスの動作性能を満たすために、十分な高さを有する金属相互接続を提供することが望ましい。
米国特許出願公開第２００７／００４０２７４号明細書には、ＩＩＩ−Ｖ族半導体デバイスの相互接続を作成して相互接続のプロセスウインドウを増加させるための製造方法が開示されている。該製造方法は、ＩＩＩ−Ｖ族半導体デバイス上に中間層を形成するステップと、該中間層内のＩＩＩ−Ｖ族半導体デバイスの一部を露出させる複数の開口を画成するステップと、該ＩＩＩ−Ｖ族半導体デバイスの露出部分上に第１の接着層を形成するステップと、該第１の接着層上に拡散バリア層を形成するステップと、該拡散バリア層上に第２の接着層を形成するステップと、該第２の接着層上に銅層を形成するステップとを含む。この製造方法において、ＩＩＩ−Ｖ族半導体デバイスと銅配線とのインタフェースに、第２の接着層／拡散バリア層／第１の接着層を含む積層構造が形成されることにより、拡散バリア層は、確実にＩＩＩ−Ｖ族半導体デバイス、中間層及び銅層に効果的に付着して、銅線の銅がＩＩＩ−Ｖ族半導体デバイスに拡散することを防ぐ。
米国特許出願公開第２００７／００４０２７４号明細書
本開示の第１の目的は、作成される相互接続の高さが著しく増加するような、ＩＩＩ−Ｖ族半導体デバイスの相互接続を作成する方法を提供することである。
本開示の第２の目的は、該方法によって作られた相互接続を含むＩＩＩ−Ｖ族半導体デバイスを提供することである。
本開示の第１の態様によれば、ＩＩＩ−Ｖ族半導体デバイスの相互接続を作成する方法が提供され、その方法は
（ａ）ＩＩＩ−Ｖ族半導体デバイスの導電部上に第１の厚さを有するポジ型フォトレジスト層を塗布するステップと、
（ｂ）前記ポジ型フォトレジスト層上に第２の厚さを有する像反転性フォトレジスト層を塗布するステップと、
（ｃ）前記像反転性フォトレジスト層及び前記ポジ型フォトレジスト層のそれぞれに、現像可能な形態の第１の部分及び現像不可能な形態の第２の部分が形成されるように、前記像反転性フォトレジスト層及び前記ポジ型フォトレジスト層をパターン露光させて、前記像反転性フォトレジスト層の前記第１の部分及び前記第２の部分が前記ポジ型フォトレジスト層の前記第１の部分及び前記第２の部分の上に重なるステップと、
（ｄ）前記像反転性フォトレジスト層を像反転ベークさせて、前記像反転性フォトレジスト層の前記第１の部分及び前記第２の部分を、現像可能な形態及び現像不可能な形態から、それぞれ現像不可能な形態及び現像可能な形態に変換するステップと、
（ｅ）前記像反転性フォトレジスト層及び前記ポジ型フォトレジスト層をフラッド露光させて、前記ポジ型フォトレジスト層の前記第２の部分を現像不可能な形態から現像可能な形態に変換するステップと、
（ｆ）前記像反転性フォトレジスト層及び前記ポジ型フォトレジスト層のそれぞれの現像可能な形態の前記第２の部分が除去されるように、前記像反転性フォトレジスト層及び前記ポジ型フォトレジスト層を現像させて、前記ＩＩＩ−Ｖ族半導体デバイスの前記導電部で終結するように下方に延伸する開口部に隣接するアンダーカット側壁を前記像反転性フォトレジスト層に形成するステップと、
（ｇ）前記開口部を介して前記ＩＩＩ−Ｖ族半導体デバイスの前記導電部上に拡散バリア層を堆積するステップと、
（ｈ）前記開口部を介して前記拡散バリア層上に銅層を堆積して、相互接続を形成するステップと、を含む。
本開示の第２の態様によれば、基板と、前記基板上に形成された導電部と、上記の方法によって作成され、前記導電部上に形成された相互接続と、を含むＩＩＩ−Ｖ族半導体デバイスが提供される。
本発明の他の特徴および利点は、添付の図面を参照して、以下の実施形態の詳細に説明することにより明白になる。
本開示によるＩＩＩ−Ｖ族半導体デバイスの相互接続を作成する方法の実施形態のフロー図である。 本開示による方法の実施形態の一連のステップを示す概略図である。 本開示による方法の実施形態の一連のステップを示す概略図である。 本開示による方法の実施形態の一連のステップを示す概略図である。 本開示による方法の実施形態の一連のステップを示す概略図である。 本開示による方法の実施形態の一連のステップを示す概略図である。 本開示による方法の実施形態の一連のステップを示す概略図である。 本開示による方法の実施形態の一連のステップを示す概略図である。 本開示による方法の実施形態によって作られた相互接続を含むＩＩＩ−Ｖ族半導体デバイスの概略斜視図である。
図１〜図８を参照すると、本開示によるＩＩＩ−Ｖ族半導体デバイス２の相互接続２５を作成する方法の実施形態は、（ａ）ポジ型フォトレジスト層２００を塗布するステップと、（ｂ）像反転性フォトレジスト層３００を塗布するステップと、（ｃ）該像反転性フォトレジスト層３００及び該ポジ型フォトレジスト層２００をパターン露光させるステップと、（ｄ）該像反転性フォトレジスト層３００を像反転ベークさせるステップと、（ｅ）該像反転性フォトレジスト層３００及び該ポジ型フォトレジスト層２００をフラッド露光させるステップと、（ｆ）該像反転性フォトレジスト層３００及び該ポジ型フォトレジスト層２００を現像させるステップと、（ｇ）拡散バリア層２４を堆積するステップと、（ｈ）銅層を堆積するステップと、（ｉ）該像反転性フォトレジスト層３００及び該ポジ型フォトレジスト層２００を除去するステップとを含む。
具体的に図２を参照すると、ステップ（ａ）において、第１の厚さを有するポジ型フォトレジスト層２００が、ＩＩＩ−Ｖ族半導体デバイス２の導電部２２上に塗布される。
導電部２２は、ＩＩＩ−Ｖ族半導体デバイス２のＩＩＩ−Ｖ族半導体コンポーネント２１上に配置されて、電極として形成される。ＩＩＩ−Ｖ族半導体コンポーネント２１は、例えば、ヒ化ガリウム（ＧａＡｓ）で作られた、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）または金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの当技術分野で周知の任意の半導体電力コンポーネントであり得る。
特定の実施形態において、ステップ（ａ）は、５００ｒｐｍ〜４５００ｒｐｍの範囲の回転速度で５秒〜６０秒の範囲の時間で、ＩＩＩ−Ｖ族半導体デバイス２の導電部２２上にポジ型フォトレジストをスピンコーティングすることにより実施され、ポジ型フォトレジストが乾燥した後に、ポジ型フォトレジスト層２００が形成される。ポジ型フォトレジストは、光（例えば、紫外線）の照射後に現像液に溶解できる当技術分野で周知の任意のポジ型フォトレジストであり得る。ポジ型フォトレジストの非限定的な例は、ＡＺ４６２０（Ｍｅｒｃｋ社からの市販品）である。
ステップ（ｂ）においては、第２の厚さを有する像反転性フォトレジスト層３００が、ポジ型フォトレジスト層２００上に塗布される。特定の実施形態において、像反転性フォトレジスト層３００の第２の厚さは、ポジ型フォトレジスト層２００の第１の厚さよりも小さい。特定の実施形態において、第１の厚さは２μｍ〜１２μｍの範囲にあり、第２の厚さは１．１４μｍ〜２．３μｍの範囲にある。
特定の実施形態において、ステップ（ｂ）は、５００ｒｐｍ〜６０００ｒｐｍの範囲の回転速度で５秒〜６０秒の範囲の時間で、ポジ型フォトレジスト層２００上に像反転性フォトレジストをスピンコーティングすることにより実施され、像反転性フォトレジストが乾燥した後に、像反転性フォトレジスト層３００が形成される。像反転性フォトレジストの非限定的な例は、ＡＺ５２１４Ｅ（Ｍｅｒｃｋからの市販品）である。
具体的に図３を参照すると、ステップ（ｃ）においては、像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００のそれぞれに、現像可能な形態の第１の部分３０１、２０１（マーク「Ｘ」で示されている）及び現像不可能な形態の第２の部分３０２、２０２が形成されるように、像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００をパターン露光させる。像反転性フォトレジスト層３００の第１の部分３０１及び第２の部分３０２のそれぞれは、ポジ型フォトレジスト層２００の第１の部分２０１及び第２の部分２０２の上に重なる。
特定の実施形態において、ステップ（ｃ）において、パターン露光は、マスク４００を介して、像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００を、波長が３６５ｎｍ〜４３６ｎｍの範囲にある放射線で０．３秒〜２秒間、露光させることにより実施される。特定の実施形態において、パターン露光は、波長が３６５ｎｍにある紫外線による１．２秒間の露光により実施される。
具体的に図４を参照すると、ステップ（ｄ）において、像反転性フォトレジスト層３００を像反転ベークさせて、像反転性フォトレジスト層３００の第１の部分３０１及び第２の部分３０２を、現像可能な形態及び現像不可能な形態から、それぞれ現像不可能な形態及び現像可能な形態に変換する。像反転ベークした後の像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００の現像可能な形態の部分は、図４において符号「Ｘ」で示されている。
特定の実施形態において、ステップ（ｄ）において、像反転ベークは、１００℃〜１２０℃の範囲のベーキング温度で、９０秒〜１５０秒の範囲の時間で実施される。特定の実施形態において、像反転ベークは、１１０℃のベーキング温度で１２０秒間実施される。
具体的に図５を参照すると、ステップ（ｅ）において、像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００をフラッド露光させて、ポジ型フォトレジスト層２００の第２の部分２０２を現像不可能な形態から現像可能な形態に変換する。フラッド露光した後の像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００の現像可能な形態の部分は、図５における符号「Ｘ」で示されている。
特定の実施形態において、フラッド露光は、像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００を、波長が３６５ｎｍ〜４３６ｎｍの範囲にある放射線で、５秒〜１５秒の範囲で露光させることにより実施される。
具体的に図６を参照すると、ステップ（ｆ）において、像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００のそれぞれの現像可能な形態の第２の部分３０２、２０２が除去されるように、像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００を現像させ、それによって、ＩＩＩ−Ｖ族半導体デバイス２の導電部２２で終結するように下方に延伸する開口部５００に隣接するアンダーカット側壁３０３を像反転性フォトレジスト層３００に形成する。具体的には、開口部５００は、ＩＩＩ−Ｖ族半導体デバイス２の導電部２２で終結するように末広がりに下方に延伸している。
特定の実施形態において、ステップ（ｆ）において、現像は、１．５分〜５分の範囲の時間で、現像液中における撹拌下で実施される。
具体的に図７を参照すると、ステップ（ｇ）において、拡散バリア層２４は、開口部５００を介してＩＩＩ−Ｖ族半導体デバイス２の導電部２２上に堆積されて、その後に堆積される銅層に含まれる銅原子の拡散を防ぐ。拡散バリア層２４がないと、銅原子の拡散によりＩＩＩ−Ｖ族半導体デバイス２の電気的性能が低下する可能性がある。拡散バリア層２４は、単層構成または多層構成として形成されることができる。ステップ（ｇ）において、図示された実施形態に示されるように、拡散バリア層２４は多層構成で形成され、該構成は、
（ｇ１）ＩＩＩ−Ｖ族半導体デバイス２の導電部２２上に１０ｎｍ〜５０ｎｍの範囲の厚さを有する第１のチタン層２４１をスパッタ堆積するサブステップと、
（ｇ２）第１のチタン層２４１上に３０ｎｍ〜６０ｎｍの範囲の厚さを有する窒化タングステン層２４２をスパッタ堆積するサブステップと、
（ｇ３）窒化タングステン層２４２上に１０ｎｍ〜５０ｎｍの範囲の厚さを有する第２のチタン層２４３をスパッタ堆積するサブステップとを含む。
ステップ（ｈ）において、銅層は、開口部５００を介して拡散バリア層２４上に堆積されることにより、相互接続２５を形成する。像反転性フォトレジスト層３００には、アンダーカット側壁３０３と下向きに末広がりの開口部５００とが形成されるため、ステップ（ｈ）で堆積した銅層は像反転性フォトレジスト層３００と接触しないので、このように形成された相互接続２５は、アンダーカット側壁３０３から離れた部分となり、従って、相互接続２５の構成が損なわれない。
特定の実施形態において、ステップ（ｈ）（即ち、銅層を堆積して相互接続２５を形成すること）は、電子銃蒸着システムを使用して実施される。
図８を参照すると、像反転性フォトレジスト層３００及びポジ型フォトレジスト層２００は、例えばリフトオフ方法により除去される。
図８及び図９を参照すると、ＩＩＩ−Ｖ族半導体デバイス２は、基板（例えば、上述の半導体コンポーネント２１）と、基板上に形成された導電部２２と、誘電体分離層２３に形成された開口部を介して導電部２２を露出するように、導電部２２を部分的に覆っている誘電体分離層２３と、上述の方法によって作成され、導電部２２上に形成された相互接続２５と、導電部２２と相互接続２５との間に配置されている拡散バリア層２４とを含む。
具体的に図１及び図７を再び参照すると、ステップ（ａ）においては、比較的に厚い厚さを有するポジ型フォトレジスト層２００が、ＩＩＩ−Ｖ族半導体デバイス２の導電部２２上に塗布された。従って、このようにＩＩＩ−Ｖ族半導体デバイス２の導電部２２上に形成された相互接続２５は、導電性及び熱放散を高めるために著しく高さが増加され、そして、相互接続２５が形成されたＩＩＩ−Ｖ族半導体デバイス２は、高周波パワーデバイスとして使用できる。特定の実施形態において、相互接続２５は、３μｍより大きく且つ１０μｍを超えない厚さを有する。
その上、像反転性フォトレジスト層３００は、アンダーカット側壁３０３と、末広がりで下方に延びる開口部５００とが形成されたため、ステップ（ｈ）中に堆積された銅層は、像反転性フォトレジスト層３００と接触しなく、そして、このように形成された相互接続２５は、アンダーカット側壁３０３から離間した部分となり、従って、相互接続２５の構成が損なわれない。
上記においては、説明のため、本発明の全体的な理解を促すべく多くの具体的な詳細が示された。しかしながら、当業者であれば、一またはそれ以上の他の実施形態が具体的な詳細を示さなくとも実施され得ることが明らかである。また、本明細書における「一つの実施形態」「一実施形態」を示す説明において、序数などの表示を伴う説明は全て、特定の態様、構造、特徴を有する本発明の具体的な実施に含まれ得るものであることと理解されたい。更に、本説明において、時には複数の変形例が一つの実施形態、図面、またはこれらの説明に組み込まれているが、これは本説明を合理化させるためのもので、また、本発明の多面性が理解されることを目的としたものであり、また、一実施形態における一またはそれ以上の特徴あるいは特定の具体例は、適切な場合には、本開示の実施において、他の実施形態における一またはそれ以上の特徴あるいは特定の具体例と共に実施され得る。
以上、本発明の好ましい実施形態及び変形例を説明したが、本発明はこれらに限定されるものではなく、最も広い解釈の精神および範囲内に含まれる様々な構成として、全ての修飾および均等な構成を包含するものとする。
２ ＩＩＩ−Ｖ族半導体デバイス
２１ ＩＩＩ−Ｖ族半導体コンポーネント
２２ 導電部
２３ 誘電体分離層
２４ 拡散バリア層
２５ 相互接続
２００ ポジ型フォトレジスト層
２０１ 第１の部分
２０２ 第２の部分
２４１ 第１のチタン層
２４２ 窒化タングステン層
２４３ 第２のチタン層
３００ 像反転性フォトレジスト層
３０１ 第１の部分
３０２ 第２の部分
３０３ アンダーカット側壁
４００ マスク
５００ 開口部

Claims (15)

  1. （ａ）ＩＩＩ−Ｖ族半導体デバイス（２）の導電部（２２）上に第１の厚さを有するポジ型フォトレジスト層（２００）を塗布するステップと、
    （ｂ）前記ポジ型フォトレジスト層（２００）上に第２の厚さを有する像反転性フォトレジスト層（３００）を塗布するステップと、
    （ｃ）前記像反転性フォトレジスト層（３００）及び前記ポジ型フォトレジスト層（２００）のそれぞれに、現像可能な形態の第１の部分（３０１、２０１）及び現像不可能な形態の第２の部分（３０２、２０２）が形成されるように、前記像反転性フォトレジスト層（３００）及び前記ポジ型フォトレジスト層（２００）をパターン露光させて、前記像反転性フォトレジスト層（３００）の前記第１の部分（３０１）及び前記第２の部分（３０２）が前記ポジ型フォトレジスト層（２００）の前記第１の部分（２０１）及び前記第２の部分（２０２）の上に重なるステップと、
    （ｄ）前記像反転性フォトレジスト層（３００）を像反転ベークさせて、前記像反転性フォトレジスト層（３００）の前記第１の部分（３０１）及び前記第２の部分（３０２）を、現像可能な形態及び現像不可能な形態から、それぞれ現像不可能な形態及び現像可能な形態に変換するステップと、
    （ｅ）前記像反転性フォトレジスト層（３００）及び前記ポジ型フォトレジスト層（２００）をフラッド露光させて、前記ポジ型フォトレジスト層（２００）の前記第２の部分（２０２）を現像不可能な形態から現像可能な形態に変換するステップと、
    （ｆ）前記像反転性フォトレジスト層（３００）及び前記ポジ型フォトレジスト層（２００）のそれぞれの現像可能な形態の前記第２の部分（３０２、２０２）が除去されるように、前記像反転性フォトレジスト層（３００）及び前記ポジ型フォトレジスト層（２００）を現像させて、前記ＩＩＩ−Ｖ族半導体デバイス（２）の前記導電部（２２）で終結するように下方に延伸する開口部（５００）に隣接するアンダーカット側壁（３０３）を前記像反転性フォトレジスト層（３００）に形成するステップと、
    （ｇ）前記開口部（５００）を介して前記ＩＩＩ−Ｖ族半導体デバイス（２）の前記導電部（２２）上に拡散バリア層（２４）を堆積するステップと、
    （ｈ）前記開口部（５００）を介して前記拡散バリア層（２４）上に銅層を堆積して、相互接続（２５）を形成するステップと、
    を含む、ＩＩＩ−Ｖ族半導体デバイスの相互接続を作成する方法。
  2. 前記ステップ（ｈ）の後に、前記像反転性フォトレジスト層（３００）及び前記ポジ型フォトレジスト層（２００）を除去するステップを更に含む、請求項１に記載の方法。
  3. 前記ステップ（ａ）は、５００ｒｐｍ〜４５００ｒｐｍの範囲の回転速度で、５秒〜６０秒の範囲の時間で、前記ＩＩＩ−Ｖ族半導体デバイス（２）の前記導電部（２２）上にポジ型フォトレジストをスピンコーティングすることにより実施される、請求項１または請求項２に記載の方法。
  4. 前記ステップ（ｂ）は、５００ｒｐｍ〜６０００ｒｐｍの範囲の回転速度で、５秒〜６０秒の範囲の時間で、前記ポジ型フォトレジスト層（２００）上に像反転性フォトレジストをスピンコーティングすることにより実施される、請求項１〜請求項３のいずれか一項に記載の方法。
  5. 前記第２の厚さが前記第１の厚さよりも小さい、請求項１〜請求項４のいずれか一項に記載の方法。
  6. 前記第１の厚さが２μｍ〜１２μｍの範囲にあり、前記第２の厚さが１．１４μｍ〜２．３μｍの範囲にある、請求項１〜請求項５のいずれか一項に記載の方法。
  7. 前記ステップ（ｃ）において、前記パターン露光は、マスク（４００）を介して、前記像反転性フォトレジスト層（３００）及び前記ポジ型フォトレジスト層（２００）を、波長が３６５ｎｍ〜４３６ｎｍの範囲にある放射線で、０．３秒〜２秒の範囲で露光させることにより実施される、請求項１〜請求項６のいずれか一項に記載の方法。
  8. 前記ステップ（ｄ）において、前記像反転ベークは、１００℃〜１２０℃の範囲のベーキング温度で、９０秒〜１５０秒の範囲の時間で実施される、請求項１〜請求項７のいずれか一項に記載の方法。
  9. 前記ステップ（ｅ）において、前記フラッド露光は、前記像反転性フォトレジスト層（３００）及び前記ポジ型フォトレジスト層（２００）を、波長が３６５ｎｍ〜４３６ｎｍの範囲にある放射線で、５秒〜１５秒の範囲で露光させることにより実施される、請求項１〜請求項８のいずれか一項に記載の方法。
  10. 前記ステップ（ｆ）において、前記現像は、１．５分〜５分の範囲の時間で、現像液中における撹拌下で実施される、請求項１〜請求項９のいずれか一項に記載の方法。
  11. 前記ステップ（ｇ）は、
    （ｇ１）前記ＩＩＩ−Ｖ族半導体デバイス（２）の前記導電部（２２）上に１０ｎｍ〜５０ｎｍの範囲の厚さを有する第１のチタン層（２４１）をスパッタ堆積するサブステップと、
    （ｇ２）前記第１のチタン層（２４１）上に３０ｎｍ〜６０ｎｍの範囲の厚さを有する窒化タングステン層（２４２）をスパッタ堆積するサブステップと、
    （ｇ３）前記窒化タングステン層（２４２）上に１０ｎｍ〜５０ｎｍの範囲の厚さを有する第２のチタン層（２４３）をスパッタ堆積するサブステップと、を含む、請求項１〜請求項９のいずれか一項に記載の方法。
  12. 前記ステップ（ｈ）は、電子銃蒸着システムを使用して実施される、請求項１〜請求項１１のいずれか一項に記載の方法。
  13. 前記像反転性フォトレジスト層（３００）及び前記ポジ型フォトレジスト層（２００）は、リフトオフ方法により除去される、請求項２〜請求項１２のいずれかに記載の方法。
  14. 基板（２１）と、
    前記基板（２１）上に形成された導電部（２２）と、
    請求項１〜請求項１３のいずれか一項に記載の方法によって作成され、前記導電部（２２）上に形成された相互接続（２５）と、
    を含む、ＩＩＩ−Ｖ族半導体デバイス（２）。
  15. 前記相互接続（２５）は、３μｍより大きく且つ１０μｍを越えない厚さを有する、請求項１４に記載のＩＩＩ−Ｖ族半導体デバイス（２）。
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