JPH10154707A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10154707A JPH10154707A JP8281101A JP28110196A JPH10154707A JP H10154707 A JPH10154707 A JP H10154707A JP 8281101 A JP8281101 A JP 8281101A JP 28110196 A JP28110196 A JP 28110196A JP H10154707 A JPH10154707 A JP H10154707A
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- resist
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- film
- layer
- resist layer
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】
【課題】リフトオフ処理時間を大巾に短縮すると共に、
バリの発生を阻止して寸法精度に優れたパターンを形成
できる半導体装置の製造方法を提供する。 【解決手段】基板１１上或いはその上に形成された被膜
上に、フォトレジスト膜を二層に形成した後、レジスト
パターン１０を形成し、その後表面レジスト層１５を反
転させて不溶化させ、下層のレジスト層１３をそのレジ
スト側壁より溶解させて表面レジスト層１５に対してア
ンダーカットされた形状に加工し、その後レジストパタ
ーン１０上に導電性膜２０を形成し、上記レジストパタ
ーン１０を溶解させると共にレジストパターン１０上の
導電性膜２０ｏを除去してパターニングを行う。
バリの発生を阻止して寸法精度に優れたパターンを形成
できる半導体装置の製造方法を提供する。 【解決手段】基板１１上或いはその上に形成された被膜
上に、フォトレジスト膜を二層に形成した後、レジスト
パターン１０を形成し、その後表面レジスト層１５を反
転させて不溶化させ、下層のレジスト層１３をそのレジ
スト側壁より溶解させて表面レジスト層１５に対してア
ンダーカットされた形状に加工し、その後レジストパタ
ーン１０上に導電性膜２０を形成し、上記レジストパタ
ーン１０を溶解させると共にレジストパターン１０上の
導電性膜２０ｏを除去してパターニングを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、リフトオフ法によ
り電極・配線となる導電性膜のパターニングを行う工程
が含まれる半導体装置の製造方法に関するものである。
り電極・配線となる導電性膜のパターニングを行う工程
が含まれる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体素子の電極・配線の加工方法とし
て、例えば図４（ａ）に示すように、半導体基板４１上
に形成されたレジスト膜４３で囲まれたパターン領域
に、このレジスト膜４３をマスクにして真空蒸着処理に
より金属膜４５を形成し、これをアセトン等の有機溶剤
中に浸漬してレジスト膜４３及びそのレジスト膜４３上
に形成された金属膜４５ｏを除去するリフトオフ法によ
るパターン形成が多く用いられている。
て、例えば図４（ａ）に示すように、半導体基板４１上
に形成されたレジスト膜４３で囲まれたパターン領域
に、このレジスト膜４３をマスクにして真空蒸着処理に
より金属膜４５を形成し、これをアセトン等の有機溶剤
中に浸漬してレジスト膜４３及びそのレジスト膜４３上
に形成された金属膜４５ｏを除去するリフトオフ法によ
るパターン形成が多く用いられている。
【０００３】このリフトオフ法によるパターン形成にあ
っては、金属膜４５の真空蒸着処理の際に、蒸着金属粒
子の散乱や拡散に起因して、半導体基板４１のレジスト
膜４３の側壁部に薄い金属の側壁付着層４５ｓが形成さ
れる。この側壁付着層４５ｓは有機溶剤のレジスト膜へ
の浸透を妨げる。そのため、通常、半導体基板４１を有
機溶剤中に浸漬しながら、超音波振動等の機械的力を加
えて側壁付着層４５ｓの破壊を促進する方法が採られて
いる。
っては、金属膜４５の真空蒸着処理の際に、蒸着金属粒
子の散乱や拡散に起因して、半導体基板４１のレジスト
膜４３の側壁部に薄い金属の側壁付着層４５ｓが形成さ
れる。この側壁付着層４５ｓは有機溶剤のレジスト膜へ
の浸透を妨げる。そのため、通常、半導体基板４１を有
機溶剤中に浸漬しながら、超音波振動等の機械的力を加
えて側壁付着層４５ｓの破壊を促進する方法が採られて
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、通常用
いられるポジ型レジスト膜４３の断面形状は、垂直形状
ではなく、やや順テーパ形状となるため、金属膜４５が
厚くなると側壁付着層４５ｓも厚くなり、リフトオフ処
理時間が長くなってしまう。
いられるポジ型レジスト膜４３の断面形状は、垂直形状
ではなく、やや順テーパ形状となるため、金属膜４５が
厚くなると側壁付着層４５ｓも厚くなり、リフトオフ処
理時間が長くなってしまう。
【０００５】更に、リフトオフ処理後に形成された所定
のパターンの金属膜４５には、図４（ｂ）に示すよう
に、リフトオフで完全に除去されなかった側壁付着層４
５ｓの一部分がバリ４５ａとして付着したり、金属膜４
５の近傍の半導体基板４１の表面に付着したり（バリ４
５ｂ）、或いは金属膜４５から突出した状態で残存した
りする（バリ４５ｃ）。その結果、多層配線時に配線が
断線したり、短絡する問題があった。
のパターンの金属膜４５には、図４（ｂ）に示すよう
に、リフトオフで完全に除去されなかった側壁付着層４
５ｓの一部分がバリ４５ａとして付着したり、金属膜４
５の近傍の半導体基板４１の表面に付着したり（バリ４
５ｂ）、或いは金属膜４５から突出した状態で残存した
りする（バリ４５ｃ）。その結果、多層配線時に配線が
断線したり、短絡する問題があった。
【０００６】そのため従来、レジスト膜４３の側壁付着
層４５ｓを薄くするため、レジスト膜４３の断面形状に
対し、様々な工夫がされてきた。
層４５ｓを薄くするため、レジスト膜４３の断面形状に
対し、様々な工夫がされてきた。
【０００７】例えば、図５に示すように、ポジ型レジス
ト膜５１の露光後、クロロベンゼン処理を行ったり又は
ＤｅｅｐＵＶ光等を照射し、レジスト膜５１の表面層を
現像液に対して難溶化処理を行った後、現像を行い、レ
ジスト膜５１の断面形状をＴ字に近い形状にする（表面
層をひさし形状にする）という手段や、また、図６に示
すように、レジスト膜６１を一層形成した後、全面露光
を行い、レジストの感度を高めた後、更にその上にレジ
スト膜６１を形成し、パターン露光、現像を行い、レジ
スト膜６１の断面形状を逆テーパ形状にするといった手
段が採られてきた。
ト膜５１の露光後、クロロベンゼン処理を行ったり又は
ＤｅｅｐＵＶ光等を照射し、レジスト膜５１の表面層を
現像液に対して難溶化処理を行った後、現像を行い、レ
ジスト膜５１の断面形状をＴ字に近い形状にする（表面
層をひさし形状にする）という手段や、また、図６に示
すように、レジスト膜６１を一層形成した後、全面露光
を行い、レジストの感度を高めた後、更にその上にレジ
スト膜６１を形成し、パターン露光、現像を行い、レジ
スト膜６１の断面形状を逆テーパ形状にするといった手
段が採られてきた。
【０００８】しかしながら、これらの方法はいずれもレ
ジストパターンの精度を低下させたり、また真空蒸着時
に斜めから入射する金属粒子のレジスト膜側壁への回り
込みを十分に防ぐことができないため、バリの発生を完
全に防ぐことができなかった。
ジストパターンの精度を低下させたり、また真空蒸着時
に斜めから入射する金属粒子のレジスト膜側壁への回り
込みを十分に防ぐことができないため、バリの発生を完
全に防ぐことができなかった。
【０００９】そこで本発明の目的は、前記課題を解決
し、リフトオフ処理時間を大巾に短縮すると共に、バリ
の発生を阻止して寸法精度に優れたパターンを形成でき
る半導体装置の製造方法を提供することにある。
し、リフトオフ処理時間を大巾に短縮すると共に、バリ
の発生を阻止して寸法精度に優れたパターンを形成でき
る半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に請求項１の発明は、基板上或いはその上に形成された
被膜上に、フォトレジスト膜を二層に形成した後、レジ
ストパターンを形成し、その後表面レジスト層を反転さ
せて不溶化させ、下層のレジスト層をそのレジスト側壁
より溶解させて表面レジスト層に対してアンダーカット
された形状に加工し、その後レジストパターン上に導電
性膜を形成し、上記レジストパターンを溶解させると共
にレジストパターン上の導電性膜を除去してパターニン
グを行う方法である。
に請求項１の発明は、基板上或いはその上に形成された
被膜上に、フォトレジスト膜を二層に形成した後、レジ
ストパターンを形成し、その後表面レジスト層を反転さ
せて不溶化させ、下層のレジスト層をそのレジスト側壁
より溶解させて表面レジスト層に対してアンダーカット
された形状に加工し、その後レジストパターン上に導電
性膜を形成し、上記レジストパターンを溶解させると共
にレジストパターン上の導電性膜を除去してパターニン
グを行う方法である。
【００１１】請求項２の発明は、上記下層のレジスト層
は厚さが約１．０〜２．５μｍで形成され、表面レジス
ト層は厚さが２．０〜４．０μｍで形成される方法であ
る。上記構成によれば、導電性膜の真空蒸着時に、レジ
ストパターンの斜めから入射される金属粒子が順テーパ
形状である表面レジスト層にブロックされるので、アン
ダーカット部である下層のレジスト層に蒸着金属粒子が
付着しない。その結果、電極・配線となる金属パターン
部分と繋がった側壁付着層が形成せず、リフトオフ処理
時間を大巾に短縮できると共に、リフトオフ処理により
形成した金属パターンの外周部にはバリは全く発生しな
い。
は厚さが約１．０〜２．５μｍで形成され、表面レジス
ト層は厚さが２．０〜４．０μｍで形成される方法であ
る。上記構成によれば、導電性膜の真空蒸着時に、レジ
ストパターンの斜めから入射される金属粒子が順テーパ
形状である表面レジスト層にブロックされるので、アン
ダーカット部である下層のレジスト層に蒸着金属粒子が
付着しない。その結果、電極・配線となる金属パターン
部分と繋がった側壁付着層が形成せず、リフトオフ処理
時間を大巾に短縮できると共に、リフトオフ処理により
形成した金属パターンの外周部にはバリは全く発生しな
い。
【００１２】
【発明の実施の形態】次に、本発明の好適実施の形態を
添付図面を参照しながら詳述する。
添付図面を参照しながら詳述する。
【００１３】先ず、本発明のレジストパターンの製造方
法を図２と共に説明する。
法を図２と共に説明する。
【００１４】図２（ａ）に示すように、半導体基板１１
の表面に、ジアゾ／ノボラック形のポジ型フォトレジス
トを約１．０〜２．０μｍの膜厚で形成して、下層のレ
ジスト層１３を形成する。
の表面に、ジアゾ／ノボラック形のポジ型フォトレジス
トを約１．０〜２．０μｍの膜厚で形成して、下層のレ
ジスト層１３を形成する。
【００１５】次に、その下層のレジスト層１３上に、図
２（ｂ）に示すように、画像反転技術等によく用いられ
るＡＺ５２００シリーズ（シップレイ社商品名）のポジ
型フォトレジストを２．０〜４．０μｍの膜厚で形成し
て、表面レジスト層１５を形成する。尚、この表面レジ
スト層１５のポジ型フォトレジストは、通常のジアゾ／
ノボラック形のポジ型フォトレジストと比較して、露光
後アミン系触媒の拡散処理を行わずとも熱処理のみによ
りネガ型に反転し、露光されたネガ型レジストがアルカ
リ現像液に対して不溶となる特徴を有する。
２（ｂ）に示すように、画像反転技術等によく用いられ
るＡＺ５２００シリーズ（シップレイ社商品名）のポジ
型フォトレジストを２．０〜４．０μｍの膜厚で形成し
て、表面レジスト層１５を形成する。尚、この表面レジ
スト層１５のポジ型フォトレジストは、通常のジアゾ／
ノボラック形のポジ型フォトレジストと比較して、露光
後アミン系触媒の拡散処理を行わずとも熱処理のみによ
りネガ型に反転し、露光されたネガ型レジストがアルカ
リ現像液に対して不溶となる特徴を有する。
【００１６】そして、図２（ｃ）に示すように、これら
レジスト層１３，１５の上からパターン露光、現像を行
い、レジストパターン１０を形成する。
レジスト層１３，１５の上からパターン露光、現像を行
い、レジストパターン１０を形成する。
【００１７】ここまでのプロセスは標準的なプロセスで
あり、レジストの断面形状は、順テーパ形状となる。
あり、レジストの断面形状は、順テーパ形状となる。
【００１８】次に、前記レジストパターン１０に全面露
光を行った後、温度１１０〜１２０℃で６０〜３００秒
ホットプレート上で熱処理を行い、図２（ｄ）に示すよ
うに、表面レジスト層１５をネガ型のレジスト層１５ｎ
に反転させ、アルカリ現像液に対して不溶化させる。
光を行った後、温度１１０〜１２０℃で６０〜３００秒
ホットプレート上で熱処理を行い、図２（ｄ）に示すよ
うに、表面レジスト層１５をネガ型のレジスト層１５ｎ
に反転させ、アルカリ現像液に対して不溶化させる。
【００１９】そして最後に、再び現像処理を２０〜３０
秒行う。これにより、ネガ型に反転した表面レジスト層
１５ｎはアルカリ現像液に不溶のため、下層のレジスト
層１３のみがそのレジスト側壁部よりアルカリ現像液に
溶かされ、図２（ｅ）に示すように、下層のレジスト層
１３は、順テーパ形状の表面レジスト層１５ｎに対し、
アンダーカットされた形状となり、本発明のレジストパ
ターン１０が形成される。
秒行う。これにより、ネガ型に反転した表面レジスト層
１５ｎはアルカリ現像液に不溶のため、下層のレジスト
層１３のみがそのレジスト側壁部よりアルカリ現像液に
溶かされ、図２（ｅ）に示すように、下層のレジスト層
１３は、順テーパ形状の表面レジスト層１５ｎに対し、
アンダーカットされた形状となり、本発明のレジストパ
ターン１０が形成される。
【００２０】尚、図２（ｄ）に示した表面レジスト層１
５ｎをネガ型に反転させた後、図２（ｅ）に示す最終現
像処理前に、下層のレジスト層１３のアルカリ現像液に
対する溶解速度を増すために、レジストパターンを再度
全面露光しておくと更に容易に図２（ｅ）に示した本発
明のレジスト断面形状が得られ易くなる。
５ｎをネガ型に反転させた後、図２（ｅ）に示す最終現
像処理前に、下層のレジスト層１３のアルカリ現像液に
対する溶解速度を増すために、レジストパターンを再度
全面露光しておくと更に容易に図２（ｅ）に示した本発
明のレジスト断面形状が得られ易くなる。
【００２１】次に、電極・配線となる金属パターンを形
成するに際しては、先ず、図２（ｅ）に示したレジスト
パターン１０上に金属を真空蒸着させ、膜厚が約１μｍ
の金属膜を形成する。この状態を図１に示す。
成するに際しては、先ず、図２（ｅ）に示したレジスト
パターン１０上に金属を真空蒸着させ、膜厚が約１μｍ
の金属膜を形成する。この状態を図１に示す。
【００２２】図１は、本発明により形成したレジストパ
ターン１０と、そのレジストパターン１０をマスクにし
て形成した金属パターンとを有する半導体基板の断面図
を示している。
ターン１０と、そのレジストパターン１０をマスクにし
て形成した金属パターンとを有する半導体基板の断面図
を示している。
【００２３】図１に示すように、本発明の金属パターン
２０ｐは、レジストパターン１０で囲まれ、半導体基板
１１上に側壁付着層２０ｓと分離して形成されている。
２０ｐは、レジストパターン１０で囲まれ、半導体基板
１１上に側壁付着層２０ｓと分離して形成されている。
【００２４】そして、この金属膜２０が形成された半導
体基板３０を、アセトン等の有機溶剤中に浸漬してレジ
スト層１３，１５及びその表面レジスト層１５上に形成
された金属膜２０ｏを除去することにより、半導体素子
の電極・配線となる金属パターン２０ｐのみが残留され
る。このように形成した金属パターン２０ｐを図３に示
す。
体基板３０を、アセトン等の有機溶剤中に浸漬してレジ
スト層１３，１５及びその表面レジスト層１５上に形成
された金属膜２０ｏを除去することにより、半導体素子
の電極・配線となる金属パターン２０ｐのみが残留され
る。このように形成した金属パターン２０ｐを図３に示
す。
【００２５】本発明方法により、真空蒸着時にレジスト
パターン１０の斜めから入射される金属粒子が順テーパ
形状である表面レジスト層１５にブロックされ、表面レ
ジスト層１５に対しアンダーカットされている下層のレ
ジスト層１３に蒸着金属粒子が付着せず、またアンダー
カット部にも金属膜は形成しない。
パターン１０の斜めから入射される金属粒子が順テーパ
形状である表面レジスト層１５にブロックされ、表面レ
ジスト層１５に対しアンダーカットされている下層のレ
ジスト層１３に蒸着金属粒子が付着せず、またアンダー
カット部にも金属膜は形成しない。
【００２６】その結果、本発明の金属パターン２０ｐは
側壁付着層２０ｓと一体に形成されないので、リフトオ
フ処理時間を大巾に短縮できると共に、次にリフトオフ
処理を行った場合、金属パターン２０ｐの外周部にはバ
リは全く発生しない。また、アンダーカット部に金属膜
が形成しないことにより、レジスト寸法と仕上り寸法と
の差（寸法変換量）もほとんどなく、寸法精度の高い金
属パターンが得られる。
側壁付着層２０ｓと一体に形成されないので、リフトオ
フ処理時間を大巾に短縮できると共に、次にリフトオフ
処理を行った場合、金属パターン２０ｐの外周部にはバ
リは全く発生しない。また、アンダーカット部に金属膜
が形成しないことにより、レジスト寸法と仕上り寸法と
の差（寸法変換量）もほとんどなく、寸法精度の高い金
属パターンが得られる。
【００２７】尚、本実施の形態においては、半導体基板
１１上に導電性膜として金属膜２０を形成する例で説明
したが、この導電性膜を形成する基板は絶縁性基板や絶
縁性被膜等でも良いことはいうまでもない。
１１上に導電性膜として金属膜２０を形成する例で説明
したが、この導電性膜を形成する基板は絶縁性基板や絶
縁性被膜等でも良いことはいうまでもない。
【００２８】
【発明の効果】以上要するに本発明によれば、導電性膜
パターンと側壁付着層とが一体に形成されないので、リ
フトオフ処理時間を大巾に短縮することができる。
パターンと側壁付着層とが一体に形成されないので、リ
フトオフ処理時間を大巾に短縮することができる。
【００２９】また、仕上がった導電性膜パターンにはバ
リが全く発生しないので、レジスト寸法と仕上り寸法と
の差（寸法変換量）もほとんどなく、寸法精度の高いパ
ターンが得られると共に、多層配線時に配線が断線した
り、短絡する問題が生じない。
リが全く発生しないので、レジスト寸法と仕上り寸法と
の差（寸法変換量）もほとんどなく、寸法精度の高いパ
ターンが得られると共に、多層配線時に配線が断線した
り、短絡する問題が生じない。
【図１】本発明により半導体基板上に形成されたレジス
トパターンをマスクにして導電性膜パターンを形成した
状態を示す断面図である。
トパターンをマスクにして導電性膜パターンを形成した
状態を示す断面図である。
【図２】本発明により半導体基板上に形成されるレジス
トパターンの形成方法を示す図である。
トパターンの形成方法を示す図である。
【図３】図１で示した半導体基板にリフトオフ処理を施
した状態を示す断面図である。
した状態を示す断面図である。
【図４】従来方法により形成した金属パターンを示す図
であり、（ａ）はポジ型フォトレジスト膜をマスクにし
て金属膜を形成した状態を示す断面図であり、（ｂ）は
（ａ）の半導体基板にリフトオフ処理を施した状態を示
す断面図である。
であり、（ａ）はポジ型フォトレジスト膜をマスクにし
て金属膜を形成した状態を示す断面図であり、（ｂ）は
（ａ）の半導体基板にリフトオフ処理を施した状態を示
す断面図である。
【図５】従来方法により半導体基板上に形成されたポジ
型フォトレジスト膜をマスクにして金属パターンを形成
した状態を示す断面図である。
型フォトレジスト膜をマスクにして金属パターンを形成
した状態を示す断面図である。
【図６】従来方法により半導体基板上に形成されたポジ
型フォトレジスト膜をマスクにして金属パターンを形成
した状態を示す断面図である。
型フォトレジスト膜をマスクにして金属パターンを形成
した状態を示す断面図である。
【符号の説明】 １０ レジストパターン １１ 半導体基板 １３ 下層のレジスト層 １５ 表面レジスト層 ２０ 導電性膜（金属膜）
Claims (2)
- 【請求項１】基板上或いはその上に形成された被膜上
に、フォトレジスト膜を二層に形成した後、レジストパ
ターンを形成し、その後表面レジスト層を反転させて不
溶化させ、下層のレジスト層をそのレジスト側壁より溶
解させて表面レジスト層に対してアンダーカットされた
形状に加工し、その後レジストパターン上に導電性膜を
形成し、上記レジストパターンを溶解させると共にレジ
ストパターン上の導電性膜を除去してパターニングを行
うことを特徴とする半導体装置の製造方法。 - 【請求項２】下層のレジスト層は厚さが約１．０〜２．
５μｍで形成され、表面レジスト層は厚さが２．０〜
４．０μｍで形成される請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28110196A JP3339331B2 (ja) | 1996-09-27 | 1996-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-256367 | 1996-09-27 | ||
| JP25636796 | 1996-09-27 | ||
| JP28110196A JP3339331B2 (ja) | 1996-09-27 | 1996-10-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10154707A true JPH10154707A (ja) | 1998-06-09 |
| JP3339331B2 JP3339331B2 (ja) | 2002-10-28 |
Family
ID=26542696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28110196A Expired - Fee Related JP3339331B2 (ja) | 1996-09-27 | 1996-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3339331B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041477A (ja) * | 2004-06-23 | 2006-02-09 | Hitachi Cable Ltd | 半導体装置の製造方法 |
| EP1733281A2 (en) * | 2004-04-06 | 2006-12-20 | MacDermid, Incorporated | Method of forming a metal pattern on a substrate |
| US7180926B2 (en) | 2002-12-16 | 2007-02-20 | Fuji Xerox Co., Ltd. | Surface emitting semiconductor laser |
| WO2008035059A2 (en) * | 2006-09-19 | 2008-03-27 | Polymer Vision Limited | Exposure and patterning process for forming multi-layer resist structures |
| JP2011096707A (ja) * | 2009-10-27 | 2011-05-12 | Stanley Electric Co Ltd | 半導体素子の製造方法 |
| WO2015141166A1 (ja) * | 2014-03-17 | 2015-09-24 | スタンレー電気株式会社 | 半導体発光装置とその製造方法 |
| WO2020217490A1 (ja) * | 2019-04-26 | 2020-10-29 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2021043429A (ja) * | 2019-09-10 | 2021-03-18 | 國立交通大學 | Ｉｉｉ−ｖ族半導体デバイスの相互接続を作成する方法、及びそれによって作成された相互接続を含むｉｉｉ−ｖ族半導体デバイス |
-
1996
- 1996-10-23 JP JP28110196A patent/JP3339331B2/ja not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180926B2 (en) | 2002-12-16 | 2007-02-20 | Fuji Xerox Co., Ltd. | Surface emitting semiconductor laser |
| EP1733281A2 (en) * | 2004-04-06 | 2006-12-20 | MacDermid, Incorporated | Method of forming a metal pattern on a substrate |
| EP1733281A4 (en) * | 2004-04-06 | 2010-06-09 | Macdermid Inc | METHOD FOR FORMING A METAL PATTERN ON A SUBSTRATE |
| JP2006041477A (ja) * | 2004-06-23 | 2006-02-09 | Hitachi Cable Ltd | 半導体装置の製造方法 |
| JP4556757B2 (ja) * | 2004-06-23 | 2010-10-06 | 日立電線株式会社 | 半導体装置の製造方法 |
| WO2008035059A2 (en) * | 2006-09-19 | 2008-03-27 | Polymer Vision Limited | Exposure and patterning process for forming multi-layer resist structures |
| WO2008035059A3 (en) * | 2006-09-19 | 2008-07-03 | Polymer Vision Ltd | Exposure and patterning process for forming multi-layer resist structures |
| JP2011096707A (ja) * | 2009-10-27 | 2011-05-12 | Stanley Electric Co Ltd | 半導体素子の製造方法 |
| WO2015141166A1 (ja) * | 2014-03-17 | 2015-09-24 | スタンレー電気株式会社 | 半導体発光装置とその製造方法 |
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