JP2021034393A - パッケージの製造方法 - Google Patents
パッケージの製造方法 Download PDFInfo
- Publication number
- JP2021034393A JP2021034393A JP2019148594A JP2019148594A JP2021034393A JP 2021034393 A JP2021034393 A JP 2021034393A JP 2019148594 A JP2019148594 A JP 2019148594A JP 2019148594 A JP2019148594 A JP 2019148594A JP 2021034393 A JP2021034393 A JP 2021034393A
- Authority
- JP
- Japan
- Prior art keywords
- device wafer
- groove
- sealing material
- sealing
- back surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 54
- 238000000227 grinding Methods 0.000 claims abstract description 55
- 238000002360 preparation method Methods 0.000 claims abstract description 9
- 239000003566 sealing material Substances 0.000 claims description 77
- 238000007789 sealing Methods 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 22
- 230000002093 peripheral effect Effects 0.000 claims description 16
- 239000008393 encapsulating agent Substances 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005538 encapsulation Methods 0.000 abstract 2
- 238000005520 cutting process Methods 0.000 description 38
- 239000000758 substrate Substances 0.000 description 28
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 229920005989 resin Polymers 0.000 description 11
- 239000011347 resin Substances 0.000 description 11
- 229920001187 thermosetting polymer Polymers 0.000 description 10
- 230000001681 protective effect Effects 0.000 description 8
- 239000012530 fluid Substances 0.000 description 4
- 238000003672 processing method Methods 0.000 description 3
- 238000002679 ablation Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
Abstract
【解決手段】パッケージの製造方法は、デバイスウェーハを準備するデバイスウェーハ準備ステップST1と、デバイスウェーハの表面から分割予定ラインに沿ってデバイスチップの仕上げ厚みに至る深さの溝を形成する溝形成ステップST2と、デバイスウェーハの表面を封止材で封止し溝を封止材で充填する表面封止ステップST3と、デバイス領域に対応するデバイスウェーハの裏面を研削して溝に至る深さの凹部を形成し凹部を囲繞する外周余剰領域に対応した環状凸部を形成する裏面研削ステップST5と、凹部に封止材を充填して封止する裏面封止ステップST7と、デバイスウェーハの表面から溝よりも幅の狭い分割溝を溝に沿って形成し、デバイスウェーハを分割し、デバイスチップが封止材で封止された複数のパッケージを形成する分割ステップST9と、を備える。
【選択図】図3
Description
本発明の実施形態1に係るパッケージの製造方法を図面に基づいて説明する。図1は、実施形態1に係るパッケージの製造方法により製造されるパッケージの一例を示す平面図である。図2は、図1中のII−II線に沿う断面図である。図3は、実施形態1に係るパッケージの製造方法の流れを示すフローチャートである。
図4は、図3に示されたパッケージの製造方法のデバイスウェーハ準備ステップにおいて準備されるウェーハの斜視図である。図5は、図4中のV部を拡大して示す平面図である。デバイスウェーハ準備ステップST1は、図4に示すデバイスウェーハ20を準備するステップである。
図6は、図3に示されたパッケージの製造方法の溝形成ステップを模式的に示す斜視図である。溝形成ステップST2は、デバイスウェーハ20の基板4の表面5側から分割予定ライン21に沿ってデバイスチップ2の仕上げ厚み12(図2に示す)に至る深さ24−1の溝24を形成するステップである。なお、デバイスチップ2の仕上げ厚み12は、バンプ8の先端11から金属膜10までのデバイスチップ2の厚みである。
図7は、図3に示されたパッケージの製造方法の表面封止ステップ後のデバイスウェーハの断面図である。表面封止ステップST3は、溝形成ステップST2を実施した後、デバイスウェーハ20のデバイス6の表面7側を封止材3で封止するとともに、溝24を封止材3で充填するステップである。
図8は、図3に示されたパッケージの製造方法の表面平坦化ステップを模式的に一部断面で示す側面図である。図9は、図3に示されたパッケージの製造方法の表面平坦化ステップ後のデバイスウェーハの断面図である。表面平坦化ステップST4は、表面封止ステップST3を実施した後、裏面研削ステップST5を実施する前に、デバイスウェーハ20のデバイス6の表面7側の封止材3の表面13を平坦化するとともにバンプ8の先端11を露出させるステップである。
図10は、図3に示されたパッケージの製造方法の裏面研削ステップを模式的に示す斜視図である。図11は、図3に示されたパッケージの製造方法の裏面研削ステップ後のデバイスウェーハの断面図である。裏面研削ステップST5は、表面封止ステップST3を実施した後、デバイス領域22に対応するデバイスウェーハ20の基板4の裏面9を研削して、溝24に至る深さの凹部25を形成するとともに、凹部25を囲繞する外周余剰領域23に対応した環状凸部26を形成するステップである。
図12は、図3に示されたパッケージの製造方法の金属膜形成ステップ後のデバイスウェーハの断面図である。金属膜形成ステップST6は、凹部25の底に金属膜10を形成するステップである。実施形態1において、金属膜形成ステップST6では、図12に示すように、凹部25の底全体に厚みが一様の金属膜10を形成すると、裏面封止ステップST7に進む。
図13は、図3に示されたパッケージの製造方法の裏面封止ステップ後のデバイスウェーハの断面図である。裏面封止ステップST7は、裏面研削ステップST5を実施した後、凹部25に封止材3を充填して封止するステップである。
図14は、図3に示されたパッケージの製造方法の平坦化ステップを模式的に一部断面で示す側面図である。平坦化ステップST8は、裏面封止ステップST7を実施した後、分割ステップST9を実施する前に、デバイスウェーハ20の基板4の裏面9側の封止材3の表面14を平坦化するステップである。
図15は、図3に示されたパッケージの製造方法の分割ステップを模式的に示す斜視図である。図16は、図15中のXVI部を拡大して示す平面図である。図17は、図3に示されたパッケージの製造方法の分割ステップ後のデバイスウェーハの断面図である。分割ステップST9は、裏面封止ステップST7を実施した後、デバイスウェーハ20の封止材3の表面13から溝24よりも幅27−2の狭い分割溝27を溝24に沿って形成し、デバイスウェーハ20を分割し、複数のパッケージ1を形成するステップである。
2 デバイスチップ
3 封止材
5 表面
6 デバイス
8 バンプ(突起電極)
9 裏面
11 先端(端部)
12 仕上げ厚み
20 デバイスウェーハ
21 分割予定ライン
22 デバイス領域
23 外周余剰領域
24 溝
24−1 深さ
25 凹部
26 環状凸部
27 分割溝
27−2 幅
ST1 デバイスウェーハ準備ステップ
ST2 溝形成ステップ
ST3 表面封止ステップ
ST4 表面平坦化ステップ
ST5 裏面研削ステップ
ST7 裏面封止ステップ
ST8 平坦化ステップ
ST9 分割ステップ
Claims (3)
- デバイスチップが封止材で封止されたパッケージの製造方法であって、
交差する複数の分割予定ラインで区画された領域にそれぞれデバイスが形成されたデバイス領域と該デバイス領域を囲繞する外周余剰領域とを備えた表面を有するデバイスウェーハを準備するデバイスウェーハ準備ステップと、
該デバイスウェーハの表面から該分割予定ラインに沿ってデバイスチップの仕上げ厚みに至る深さの溝を形成する溝形成ステップと、
該溝形成ステップを実施した後、該デバイスウェーハの該表面を封止材で封止するとともに該溝を該封止材で充填する表面封止ステップと、
該表面封止ステップを実施した後、該デバイス領域に対応する該デバイスウェーハの裏面を研削して該溝に至る深さの凹部を形成するとともに該凹部を囲繞する該外周余剰領域に対応した環状凸部を形成する裏面研削ステップと、
該裏面研削ステップを実施した後、該凹部に封止材を充填して封止する裏面封止ステップと、
該裏面封止ステップを実施した後、該デバイスウェーハの該表面から該溝よりも幅の狭い分割溝を該溝に沿って形成し、該デバイスウェーハを分割し、デバイスチップが封止材で封止された複数のパッケージを形成する分割ステップと、を備えたパッケージの製造方法。 - 該デバイスは突起電極を有し、
該表面封止ステップでは該突起電極を覆うように該封止材で封止し、
該表面封止ステップを実施した後、該裏面研削ステップを実施する前に、該デバイスウェーハの該表面の該封止材を平坦化するとともに該突起電極の端部を露出させる表面平坦化ステップを更に備えた、請求項1に記載のパッケージの製造方法。 - 該裏面封止ステップを実施した後、該分割ステップを実施する前に、該デバイスウェーハの該裏面の該封止材を平坦化する平坦化ステップを更に備えた、請求項1または請求項2に記載のパッケージの製造方法。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019148594A JP7397598B2 (ja) | 2019-08-13 | 2019-08-13 | パッケージの製造方法 |
MYPI2020004145A MY194577A (en) | 2019-08-13 | 2020-08-12 | Manufacturing method of packages |
US16/991,418 US11133220B2 (en) | 2019-08-13 | 2020-08-12 | Manufacturing method of packages |
KR1020200100920A KR20210019964A (ko) | 2019-08-13 | 2020-08-12 | 패키지의 제조 방법 |
SG10202007717QA SG10202007717QA (en) | 2019-08-13 | 2020-08-12 | Manufacturing method of packages |
TW109127361A TW202107581A (zh) | 2019-08-13 | 2020-08-12 | 封裝的製造方法 |
CN202010812750.4A CN112397448A (zh) | 2019-08-13 | 2020-08-13 | 封装的制造方法 |
DE102020210294.5A DE102020210294A1 (de) | 2019-08-13 | 2020-08-13 | Herstellungsverfahren für gehäuse |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019148594A JP7397598B2 (ja) | 2019-08-13 | 2019-08-13 | パッケージの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021034393A true JP2021034393A (ja) | 2021-03-01 |
JP7397598B2 JP7397598B2 (ja) | 2023-12-13 |
Family
ID=74239614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019148594A Active JP7397598B2 (ja) | 2019-08-13 | 2019-08-13 | パッケージの製造方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US11133220B2 (ja) |
JP (1) | JP7397598B2 (ja) |
KR (1) | KR20210019964A (ja) |
CN (1) | CN112397448A (ja) |
DE (1) | DE102020210294A1 (ja) |
MY (1) | MY194577A (ja) |
SG (1) | SG10202007717QA (ja) |
TW (1) | TW202107581A (ja) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6908784B1 (en) * | 2002-03-06 | 2005-06-21 | Micron Technology, Inc. | Method for fabricating encapsulated semiconductor components |
JP2007019379A (ja) | 2005-07-11 | 2007-01-25 | Disco Abrasive Syst Ltd | ウェーハの加工方法 |
JP2009272590A (ja) | 2008-05-12 | 2009-11-19 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法、半導体ウェーハの研削ホイールおよび半導体ウェーハの加工装置 |
JP5522773B2 (ja) | 2008-12-09 | 2014-06-18 | リンテック株式会社 | 半導体ウエハの保持方法、チップ体の製造方法、およびスペーサ |
US9263406B2 (en) * | 2009-11-10 | 2016-02-16 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US9704823B2 (en) * | 2015-03-21 | 2017-07-11 | Nxp B.V. | Reduction of defects in wafer level chip scale package (WLCSP) devices |
JP6487275B2 (ja) | 2015-06-01 | 2019-03-20 | 株式会社ディスコ | ウエーハの加工方法 |
JP6788508B2 (ja) | 2017-01-13 | 2020-11-25 | 株式会社ディスコ | ウェーハの加工方法 |
JP6976651B2 (ja) | 2017-09-08 | 2021-12-08 | 株式会社ディスコ | ウェーハの加工方法 |
US10276510B2 (en) * | 2017-09-25 | 2019-04-30 | Powertech Technology Inc. | Manufacturing method of package structure having conductive shield |
-
2019
- 2019-08-13 JP JP2019148594A patent/JP7397598B2/ja active Active
-
2020
- 2020-08-12 TW TW109127361A patent/TW202107581A/zh unknown
- 2020-08-12 SG SG10202007717QA patent/SG10202007717QA/en unknown
- 2020-08-12 MY MYPI2020004145A patent/MY194577A/en unknown
- 2020-08-12 KR KR1020200100920A patent/KR20210019964A/ko not_active Application Discontinuation
- 2020-08-12 US US16/991,418 patent/US11133220B2/en active Active
- 2020-08-13 CN CN202010812750.4A patent/CN112397448A/zh active Pending
- 2020-08-13 DE DE102020210294.5A patent/DE102020210294A1/de active Pending
Also Published As
Publication number | Publication date |
---|---|
US11133220B2 (en) | 2021-09-28 |
DE102020210294A1 (de) | 2021-02-18 |
CN112397448A (zh) | 2021-02-23 |
KR20210019964A (ko) | 2021-02-23 |
JP7397598B2 (ja) | 2023-12-13 |
TW202107581A (zh) | 2021-02-16 |
SG10202007717QA (en) | 2021-03-30 |
MY194577A (en) | 2022-12-02 |
US20210050265A1 (en) | 2021-02-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107275234B (zh) | 封装晶片的制造方法和器件芯片的制造方法 | |
CN106997867B (zh) | 晶片的加工方法 | |
JP7098221B2 (ja) | ウェーハの加工方法 | |
US8052505B2 (en) | Wafer processing method for processing wafer having bumps formed thereon | |
US10431496B2 (en) | Device chip package manufacturing method | |
JP2015041687A (ja) | ウエーハの加工方法 | |
JP7397598B2 (ja) | パッケージの製造方法 | |
KR102253564B1 (ko) | 패키지 웨이퍼의 제조 방법 | |
CN109473348B (zh) | 晶片的加工方法 | |
TWI752239B (zh) | 半導體封裝件的製造方法 | |
JP2018117049A (ja) | パッケージデバイスの製造方法 | |
JP6800523B2 (ja) | パッケージ基板の加工方法 | |
JP7058904B2 (ja) | ウェーハの加工方法 | |
CN109473394B (zh) | 晶片的加工方法 | |
JP2013243310A (ja) | 表面保護テープ及びウエーハの加工方法 | |
JP2020181876A (ja) | デバイスパッケージの製造方法 | |
KR102223697B1 (ko) | 패키지 디바이스 칩의 제조 방법 | |
JP2021002625A (ja) | パッケージデバイスチップの製造方法 | |
JP7450460B2 (ja) | ウェーハの加工方法 | |
KR20220132452A (ko) | 패키지 디바이스의 제조 방법 | |
JP2022148414A (ja) | パッケージデバイスの製造方法 | |
JP2021013995A (ja) | ウェーハの加工方法 | |
TW201913779A (zh) | 晶圓之加工方法 | |
JP2017112268A (ja) | ウエーハの加工方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220617 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230615 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230620 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230817 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20231201 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7397598 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |