JP2021034393A - パッケージの製造方法 - Google Patents

パッケージの製造方法 Download PDF

Info

Publication number
JP2021034393A
JP2021034393A JP2019148594A JP2019148594A JP2021034393A JP 2021034393 A JP2021034393 A JP 2021034393A JP 2019148594 A JP2019148594 A JP 2019148594A JP 2019148594 A JP2019148594 A JP 2019148594A JP 2021034393 A JP2021034393 A JP 2021034393A
Authority
JP
Japan
Prior art keywords
device wafer
groove
sealing material
sealing
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019148594A
Other languages
English (en)
Other versions
JP7397598B2 (ja
Inventor
ウアィ キー ジョウ
Wai Kit Choong
ウアィ キー ジョウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Abrasive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2019148594A priority Critical patent/JP7397598B2/ja
Application filed by Disco Abrasive Systems Ltd filed Critical Disco Abrasive Systems Ltd
Priority to SG10202007717QA priority patent/SG10202007717QA/en
Priority to MYPI2020004145A priority patent/MY194577A/en
Priority to US16/991,418 priority patent/US11133220B2/en
Priority to KR1020200100920A priority patent/KR20210019964A/ko
Priority to TW109127361A priority patent/TW202107581A/zh
Priority to CN202010812750.4A priority patent/CN112397448A/zh
Priority to DE102020210294.5A priority patent/DE102020210294A1/de
Publication of JP2021034393A publication Critical patent/JP2021034393A/ja
Application granted granted Critical
Publication of JP7397598B2 publication Critical patent/JP7397598B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043Making grooves, e.g. cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding

Abstract

【課題】デバイスウェーハが破損するおそれを低減することができること。
【解決手段】パッケージの製造方法は、デバイスウェーハを準備するデバイスウェーハ準備ステップST1と、デバイスウェーハの表面から分割予定ラインに沿ってデバイスチップの仕上げ厚みに至る深さの溝を形成する溝形成ステップST2と、デバイスウェーハの表面を封止材で封止し溝を封止材で充填する表面封止ステップST3と、デバイス領域に対応するデバイスウェーハの裏面を研削して溝に至る深さの凹部を形成し凹部を囲繞する外周余剰領域に対応した環状凸部を形成する裏面研削ステップST5と、凹部に封止材を充填して封止する裏面封止ステップST7と、デバイスウェーハの表面から溝よりも幅の狭い分割溝を溝に沿って形成し、デバイスウェーハを分割し、デバイスチップが封止材で封止された複数のパッケージを形成する分割ステップST9と、を備える。
【選択図】図3

Description

本発明は、デバイスチップが封止材で封止されたパッケージの製造方法に関する。
例えば、デバイスチップの裏面にヒートシンクとなる金属膜を成膜する場合、成膜工程でのハンドリングを容易にするために、デバイスウェーハのデバイス領域に対応した裏面のみを研削して薄化し、外周部はもとの厚みに残存させておく加工方法が利用されている(例えば、特許文献1参照)。
特開2007−19379号公報
前述した特許文献1に示された加工方法により製造されたデバイスチップは、実装基板上にそれぞれ実装される。デバイスチップ等が封止されて複数のデバイスチップが実装された封止基板が、形成される。そして、封止基板を分割することでデバイスチップを備えるパッケージが製造されている。
特許文献1に示された加工方法において、中央に凹部が形成され外周凸部が形成されたデバイスウェーハは、外周凸部を除去してしまうと薄化された中央部のみとなるため破損するおそれがあり、改善が切望されていた。
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、デバイスウェーハが破損するおそれを低減することができるパッケージの製造方法を提供することである。
上述した課題を解決し、目的を達成するために、本発明のパッケージの製造方法は、デバイスチップが封止材で封止されたパッケージの製造方法であって、交差する複数の分割予定ラインで区画された領域にそれぞれデバイスが形成されたデバイス領域と該デバイス領域を囲繞する外周余剰領域とを備えた表面を有するデバイスウェーハを準備するデバイスウェーハ準備ステップと、該デバイスウェーハの表面から該分割予定ラインに沿ってデバイスチップの仕上げ厚みに至る深さの溝を形成する溝形成ステップと、該溝形成ステップを実施した後、該デバイスウェーハの該表面を封止材で封止するとともに該溝を該封止材で充填する表面封止ステップと、該表面封止ステップを実施した後、該デバイス領域に対応する該デバイスウェーハの裏面を研削して該溝に至る深さの凹部を形成するとともに該凹部を囲繞する該外周余剰領域に対応した環状凸部を形成する裏面研削ステップと、該裏面研削ステップを実施した後、該凹部に封止材を充填して封止する裏面封止ステップと、該裏面封止ステップを実施した後、該デバイスウェーハの該表面から該溝よりも幅の狭い分割溝を該溝に沿って形成し、該デバイスウェーハを分割し、デバイスチップが封止材で封止された複数のパッケージを形成する分割ステップと、を備えたことを特徴とする。
前記パッケージの製造方法において、該デバイスは突起電極を有し、該表面封止ステップでは該突起電極を覆うように該封止材で封止し、該表面封止ステップを実施した後、該裏面研削ステップを実施する前に、該デバイスウェーハの該表面の該封止材を平坦化するとともに該突起電極の端部を露出させる表面平坦化ステップを更に備えても良い。
前記パッケージの製造方法において、該裏面封止ステップを実施した後、該分割ステップを実施する前に、該デバイスウェーハの該裏面の該封止材を平坦化する平坦化ステップを更に備えても良い。
本発明のパッケージの製造方法は、デバイスウェーハが破損するおそれを低減することができるという効果を奏する。
図1は、実施形態1に係るパッケージの製造方法により製造されるパッケージの一例を示す平面図である。 図2は、図1中のII−II線に沿う断面図である。 図3は、実施形態1に係るパッケージの製造方法の流れを示すフローチャートである。 図4は、図3に示されたパッケージの製造方法のデバイスウェーハ準備ステップにおいて準備されるウェーハの斜視図である。 図5は、図4中のV部を拡大して示す平面図である。 図6は、図3に示されたパッケージの製造方法の溝形成ステップを模式的に示す斜視図である。 図7は、図3に示されたパッケージの製造方法の表面封止ステップ後のデバイスウェーハの断面図である。 図8は、図3に示されたパッケージの製造方法の表面平坦化ステップを模式的に一部断面で示す側面図である。 図9は、図3に示されたパッケージの製造方法の表面平坦化ステップ後のデバイスウェーハの断面図である。 図10は、図3に示されたパッケージの製造方法の裏面研削ステップを模式的に示す斜視図である。 図11は、図3に示されたパッケージの製造方法の裏面研削ステップ後のデバイスウェーハの断面図である。 図12は、図3に示されたパッケージの製造方法の金属膜形成ステップ後のデバイスウェーハの断面図である。 図13は、図3に示されたパッケージの製造方法の裏面封止ステップ後のデバイスウェーハの断面図である。 図14は、図3に示されたパッケージの製造方法の平坦化ステップを模式的に一部断面で示す側面図である。 図15は、図3に示されたパッケージの製造方法の分割ステップを模式的に示す斜視図である。 図16は、図15中のXVI部を拡大して示す平面図である。 図17は、図3に示されたパッケージの製造方法の分割ステップ後のデバイスウェーハの断面図である。
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成は適宜組み合わせることが可能である。また、本発明の要旨を逸脱しない範囲で構成の種々の省略、置換又は変更を行うことができる。
〔実施形態1〕
本発明の実施形態1に係るパッケージの製造方法を図面に基づいて説明する。図1は、実施形態1に係るパッケージの製造方法により製造されるパッケージの一例を示す平面図である。図2は、図1中のII−II線に沿う断面図である。図3は、実施形態1に係るパッケージの製造方法の流れを示すフローチャートである。
実施形態1に係るパッケージの製造方法は、図1及び図2に示すパッケージ1を製造すする方法である。実施形態1に係るパッケージの製造方法により製造されるパッケージ1は、図1及び図2に示すように、デバイスチップ2と、封止材3とを備える。デバイスチップ2は、図1に示すように、基板4と、基板4の表面5に形成されたデバイス6とを備える。実施形態1では、デバイス6は、IC(Integrated Circuit)又はLSI(Large Scale Integration)等の集積回路である。
また、デバイス6は、図2に示すように、表面7に図示しない基板等に接続するための突起電極であるバンプ8を複数有する。バンプ8は、導電性の金属により構成されている。バンプ8は、デバイス6の表面7から突出しており、実施形態1では、球状に形成されている。
デバイスチップ2の基板4の表面5の裏側の裏面9には、図2に示すように、金属膜10が形成されている。実施形態1では、金属膜10は、導電性を有する金属により構成され、パッケージ1のヒートシンクとして機能する。
封止材3は、絶縁性を有する合成樹脂により構成され、デバイスチップ2のデバイス6の表面7と、デバイスチップ2の側面と、金属膜10とを被覆して、デバイス6の表面7、即ちデバイスチップ2の表面と側面と裏面9とを封止している。また、封止材3は、バンプ8の端部であるデバイス6の表面7から離れた先端11を露出させている。実施形態1では、封止材3は、全ての側面を封止している。即ち、デバイスチップ2は、封止材3により封止されている。また。実施形態1では、封止材3は、熱硬化性樹脂により構成されている。
実施形態1に係るパッケージの製造方法は、図3に示すように、デバイスウェーハ準備ステップST1と、溝形成ステップST2と、表面封止ステップST3と、表面平坦化ステップST4と、裏面研削ステップST5と、金属膜形成ステップST6と、裏面封止ステップST7と、平坦化ステップST8と、分割ステップST9とを備える。
(デバイスウェーハ準備ステップ)
図4は、図3に示されたパッケージの製造方法のデバイスウェーハ準備ステップにおいて準備されるウェーハの斜視図である。図5は、図4中のV部を拡大して示す平面図である。デバイスウェーハ準備ステップST1は、図4に示すデバイスウェーハ20を準備するステップである。
デバイスウェーハ20は、シリコン、サファイア、又はガリウムヒ素などを基板4とする円板状の半導体ウェーハ等である。なお、デバイスウェーハ20の説明において、デバイスチップ2と共通する部分には、同一符号を付して説明する。デバイスウェーハ20は、図4に示すように、交差する複数の分割予定ライン21で区画された領域にそれぞれデバイス6が形成されたデバイス領域22と、デバイス領域22を囲繞する外周余剰領域23とを備えた表面5を有する。外周余剰領域23は、デバイス6が形成されていない領域である。デバイス6は、図5に示すように、平面形状が矩形状に形成され、表面7にバンプ8を複数設けている。デバイスウェーハ20を準備すると、溝形成ステップST2に進む。
(溝形成ステップ)
図6は、図3に示されたパッケージの製造方法の溝形成ステップを模式的に示す斜視図である。溝形成ステップST2は、デバイスウェーハ20の基板4の表面5側から分割予定ライン21に沿ってデバイスチップ2の仕上げ厚み12(図2に示す)に至る深さ24−1の溝24を形成するステップである。なお、デバイスチップ2の仕上げ厚み12は、バンプ8の先端11から金属膜10までのデバイスチップ2の厚みである。
実施形態1において、溝形成ステップST2では、図6に示す切削装置30の図示しないチャックテーブルの保持面にデバイスウェーハ20の裏面9側が載置され、切削装置30がデバイスウェーハ20の裏面9側をチャックテーブルの保持面に吸引保持する。溝形成ステップST2では、切削装置30が、図示しない撮像手段によりデバイスウェーハ20の表面5を撮像して、分割予定ライン21を検出し、切削ユニット31の切削ブレード32と分割予定ライン21とを位置合わせするアライメントを遂行する。
溝形成ステップST2では、切削装置30が、チャックテーブルと切削ブレード32とを分割予定ライン21に沿って相対的に移動させながら、図6に示すように、切削ブレード32をバンプ8の先端11から仕上げ厚み12に至る深さ24−1までデバイスウェーハ20の表面5側から分割予定ライン21の幅方向の中央に切り込ませる。溝形成ステップST2では、切削装置30が、切削ブレード32で分割予定ライン21に溝24を形成する。溝24は、デバイスウェーハ20の基板4の表面5から基板4の厚み方向の中央まで形成された所謂ハーフカット溝である。溝形成ステップST2では、図7に示すように、全ての分割予定ライン21に溝24を形成すると、表面封止ステップST3に進む。
なお、実施形態1では、切削ブレード36が第1の厚みを有して、溝24は、第1の厚みと同等の第1の幅24−2(図7に示す)を有する。また、実施形態1では、溝24のバンプ8の先端11から底面までの深さ24−1は、仕上げ厚み12よりも深い。実施形態1では、分割予定ライン21に切削ブレード36を切り込ませる切削加工により溝24を形成したが、本発明では、分割予定ライン21に沿ってデバイスウェーハ20に対して吸収性を有する波長のレーザビームを照射するアブレーション加工により第1の幅24−2を有する溝24を形成しても良い。
(表面封止ステップ)
図7は、図3に示されたパッケージの製造方法の表面封止ステップ後のデバイスウェーハの断面図である。表面封止ステップST3は、溝形成ステップST2を実施した後、デバイスウェーハ20のデバイス6の表面7側を封止材3で封止するとともに、溝24を封止材3で充填するステップである。
表面封止ステップST3では、デバイスウェーハ20のデバイス6の表面7側に封止材3を構成する熱硬化性樹脂を供給して、熱硬化性樹脂で表面7を被覆するとともに、溝24を熱硬化性樹脂で埋める。表面封止ステップST3では、熱硬化性樹脂を加熱して硬化させて、図7に示すように、表面5,7を封止材3で封止するとともに、溝24内を封止材3で充填する。表面5,7を封止材3で封止し、溝24を封止材3で埋めると、表面平坦化ステップST4に進む。なお、実施形態1において、表面封止ステップST3では、バンプ8の全体を覆うように封止材3でデバイス6の表面7側を封止するが、本発明では、バンプ8の先端11を封止材3の表面13から露出した状態になるように、封止材3でデバイスウェーハ20のデバイス6の表面5,7側を封止しても良い。
(表面平坦化ステップ)
図8は、図3に示されたパッケージの製造方法の表面平坦化ステップを模式的に一部断面で示す側面図である。図9は、図3に示されたパッケージの製造方法の表面平坦化ステップ後のデバイスウェーハの断面図である。表面平坦化ステップST4は、表面封止ステップST3を実施した後、裏面研削ステップST5を実施する前に、デバイスウェーハ20のデバイス6の表面7側の封止材3の表面13を平坦化するとともにバンプ8の先端11を露出させるステップである。
実施形態1において、表面平坦化ステップST4では、図8に示すバイト切削装置40が、チャックテーブル41の保持面42にデバイスウェーハ20の裏面9側を吸引保持する。表面平坦化ステップST4では、バイト切削装置40が、バイトホイール43のバイト工具44の先端を封止材3の表面13にバンプ8の先端11の高さに位置付ける。表面平坦化ステップST4では、バイト切削装置40が、図8に示すように、スピンドル45によりバイトホイール43を鉛直方向と平行な軸心回りに回転しつつチャックテーブル41を例えば図8中の矢印に沿って水平方向に移動させ、チャックテーブル41をバイトホイール43の下方を通過させて、バイトホイール43のバイト工具44で封止材3の表面13全体を切削する。
表面平坦化ステップST4では、バイト切削装置40が、図9に示すように、封止材3の表面13からバンプ8の先端11が露出するように、デバイスウェーハ20のデバイス6の表面7を封止した封止材3を切削する。表面平坦化ステップST4では、封止材3の表面13からバンプ8が露出するように封止材3を切削すると裏面研削ステップST5に進む。
なお、実施形態1において、表面平坦化ステップST4では、封止材3の表面13をバイト切削装置40のバイト工具44で切削して、封止材3の表面13にバンプ8の先端11を露出させたが、本発明では、研削装置が、デバイスウェーハ20の裏面側を保持したチャックテーブルを軸心回りに回転させながらスピンドルより回転された研削用の研削ホイールの研削砥石を封止材3の表面13に当接させて、封止材3の表面13を研削して、封止材3の表面13にバンプ8の先端11を露出させても良い。また、本発明では、表面封止ステップST3において、バンプ8の先端11を表面13から露出させた状態で封止材3を封止した場合には、表面平坦化ステップST4を実施しなくても良い。
(裏面研削ステップ)
図10は、図3に示されたパッケージの製造方法の裏面研削ステップを模式的に示す斜視図である。図11は、図3に示されたパッケージの製造方法の裏面研削ステップ後のデバイスウェーハの断面図である。裏面研削ステップST5は、表面封止ステップST3を実施した後、デバイス領域22に対応するデバイスウェーハ20の基板4の裏面9を研削して、溝24に至る深さの凹部25を形成するとともに、凹部25を囲繞する外周余剰領域23に対応した環状凸部26を形成するステップである。
裏面研削ステップST5では、デバイスウェーハ20の封止材3の表面13にデバイスウェーハ20と同径の円板状の保護部材である図10に示す保護テープ50を貼着する。なお、実施形態1では、デバイスウェーハ20の封止材3の表面13に合成樹脂からなる保護テープ50を貼着するが、本発明では、保護部材は、保護テープ50に限定されることなく、硬質でかつデバイスウェーハ20と同径の円板状の部材であっても良い。
裏面研削ステップST5では、図10に示す研削装置60が、チャックテーブル61の保持面62に保護テープ50を介してデバイスウェーハ20の封止材3の表面13側を吸引保持する。裏面研削ステップST5では、図10に示すように、研削装置60が、スピンドル63により研削ホイール64を鉛直方向と平行な軸心回りに回転させかつチャックテーブル61を鉛直方向と平行な軸心回りに回転させ、図示しない研削液ノズルから研削液を供給しつつ、研削ホイール64の研削砥石65を裏面9のデバイス領域22に対応する部分に当接させてチャックテーブル61に所定の送り速度で近づけて、研削砥石65で裏面9のデバイス領域22に対応する部分を研削する。
裏面研削ステップST5では、図10及び図11に示すように、研削砥石65で裏面9のデバイス領域22に対応する部分を研削して、基板4の裏面9側にデバイス領域22に対応した平面形状が円形の凹部25を形成するとともに、裏面9の外周余剰領域23に対応する部分を研削せずに研削前の厚みに維持して、基板4の裏面9側に外周余剰領域23に対応した平面形状がリング状の環状凸部26を形成する。なお、本発明において、デバイスウェーハ20の基板4の裏面9のデバイス領域22に対応する部分とは、デバイスウェーハ20の基板4の裏面9のデバイス領域22とデバイスウェーハ20の厚み方向に重なる部分を示している。本発明において、デバイスウェーハ20の基板4の裏面9の外周余剰領域23に対応する部分とは、デバイスウェーハ20の基板4の裏面9の外周余剰領域23とデバイスウェーハ20の厚み方向に重なる部分を示している。
裏面研削ステップST5では、デバイスウェーハ20の凹部25の厚みが所定の厚み(実施形態1では、仕上げ厚み12から金属膜10の厚みを引いた厚み)になるまで、デバイスウェーハ20の基板4の裏面9のデバイス領域22に対応した部分を研削する。所定の厚みまで、デバイスウェーハ20の基板4の裏面9のデバイス領域22に対応した部分を研削すると金属膜形成ステップST6に進む。なお、裏面研削ステップST5において、デバイスウェーハ20の凹部25の厚みが所定の厚みになるまで研削されたデバイスウェーハ20は、溝24の深さ24−1が仕上げ厚み12よりも深いために、裏面9側に溝24内に充填された封止材3が露出する。
(金属膜形成ステップ)
図12は、図3に示されたパッケージの製造方法の金属膜形成ステップ後のデバイスウェーハの断面図である。金属膜形成ステップST6は、凹部25の底に金属膜10を形成するステップである。実施形態1において、金属膜形成ステップST6では、図12に示すように、凹部25の底全体に厚みが一様の金属膜10を形成すると、裏面封止ステップST7に進む。
(裏面封止ステップ)
図13は、図3に示されたパッケージの製造方法の裏面封止ステップ後のデバイスウェーハの断面図である。裏面封止ステップST7は、裏面研削ステップST5を実施した後、凹部25に封止材3を充填して封止するステップである。
裏面封止ステップST7では、デバイスウェーハ20の裏面9に形成された凹部25内に封止材3を構成する熱硬化性樹脂を供給して、熱硬化性樹脂で凹部25を埋める。裏面封止ステップST7では、熱硬化性樹脂を加熱して硬化させて、図13に示すように、凹部25内を封止材3で充填して、封止する。凹部25内を封止材3で封止すると、平坦化ステップST8に進む。なお、実施形態1では、裏面封止ステップST7において凹部25を封止する熱硬化性樹脂は、表面封止ステップST3において表面5,7側を封止する熱硬化性樹脂であるが、本発明では、これに限定されない。
(平坦化ステップ)
図14は、図3に示されたパッケージの製造方法の平坦化ステップを模式的に一部断面で示す側面図である。平坦化ステップST8は、裏面封止ステップST7を実施した後、分割ステップST9を実施する前に、デバイスウェーハ20の基板4の裏面9側の封止材3の表面14を平坦化するステップである。
実施形態1において、平坦化ステップST8では、図14に示す研削装置70が、チャックテーブル71の保持面72に保護テープ50を介してデバイスウェーハ20の封止材3の表面13側を吸引保持する。平坦化ステップST8では、図14に示すように、スピンドル73により研削用の研削ホイール74を鉛直方向と平行な軸心回りに回転しかつチャックテーブル71を鉛直方向と平行な軸心回りに回転させ、図示しない研削液ノズルから研削液を供給しつつ、研削ホイール74の研削砥石75を凹部25を封止した封止材3の表面14に当接させてチャックテーブル71に所定の送り速度で近づけて、研削砥石75で封止材3の表面14を研削する。
平坦化ステップST8では、研削ホイール74をチャックテーブル71に所定の送り量近付くまで、デバイスウェーハ20の凹部25内を封止した封止材3の表面14及び環状凸部26を研削して平坦化する。実施形態では、平坦化ステップST8では、研削装置70が、封止材3の表面14と環状凸部26と面一になるまで、平坦化する。研削ホイール74がチャックテーブル71に所定の送り量近付くと、分割ステップST9に進む。なお、実施形態1において、平坦化ステップST8は、封止材3の表面14を研削して平坦化したが、本発明では、表面平坦化ステップST4と同様に、バイト切削装置40のバイト工具44で切削して平坦化しても良い。本発明では、平坦化ステップST8において、封止材3に応じて研削装置70を用いても良く、バイト切削装置40を用いても良い。例えば、本発明では、平坦化ステップST8において、封止材3のコンパウンドによっては、研削装置70で研削すると摩耗が多くなるために、バイト切削装置40で切削するのが望ましい。
(分割ステップ)
図15は、図3に示されたパッケージの製造方法の分割ステップを模式的に示す斜視図である。図16は、図15中のXVI部を拡大して示す平面図である。図17は、図3に示されたパッケージの製造方法の分割ステップ後のデバイスウェーハの断面図である。分割ステップST9は、裏面封止ステップST7を実施した後、デバイスウェーハ20の封止材3の表面13から溝24よりも幅27−2の狭い分割溝27を溝24に沿って形成し、デバイスウェーハ20を分割し、複数のパッケージ1を形成するステップである。
実施形態1において、分割ステップST9では、保護テープ50をデバイスウェーハ20の封止材3の表面13側から剥がす。実施形態1において、分割ステップST9では、デバイスウェーハ20の基板4の裏面9側にデバイスウェーハ20よりも大径な円板状の図15に示すダイシングテープ51を貼着するとともに、ダイシングテープ51の外周縁に内径がデバイスウェーハ20よりも大径な環状フレーム52を装着する。
実施形態1において、分割ステップST9では、図15に示す切削装置80が図示しないチャックテーブルの保持面にダイシングテープ51を介してデバイスウェーハ20の裏面9側を吸引保持する。分割ステップST9では、切削装置80が、撮像手段でデバイスウェーハ20の表面7を封止した封止材3の表面13を撮像して、図16に示すように、封止材3の表面13から露出したバンプ8を検出し、切削ユニット81の切削ブレード82と溝24とを位置合わせするアライメントを遂行する。なお、分割ステップST9で用いられる切削ブレード82の第2の厚みは、溝形成ステップST2で用いられる切削ブレード32の第1の厚みよりも薄い。
分割ステップST9では、切削装置80が、チャックテーブルと切削ブレード82とを溝24に沿って相対的に移動させながら、図15に示すように、切削ブレード82をデバイスウェーハ20の表面5,7側からダイシングテープ51に至るまで溝24内を埋設した封止材3の幅方向の中央に切り込ませる。分割ステップST9では、切削装置80が、切削ブレード82で溝24を封止した封止材3に第2の幅27−2の分割溝27を形成する。分割ステップST9では、図17に示すように、全ての溝24を封止した封止材3に分割溝27を形成して、デバイスウェーハ20を個々のパッケージ1に分割すると、パッケージの製造方法を終了する。なお、図7から図9、図11から図14、図17は、各デバイスチップ2のデバイス6のバンプ8を2つのみ示し、他のバンプ8を省略している。
実施形態1では、切削ブレード82の第2の厚みが第1の厚みより薄いので、分割溝27は、第2の厚みと同等でかつ第1の幅24−2よりも狭い第2の幅27−2を有する。実施形態1では、溝24内を埋設した封止材3に切削ブレード82を切り込ませる切削加工により分割溝27を形成したが、本発明では、溝24に沿って封止材3に対して吸収性を有する波長のレーザビームを照射するアブレーション加工により分割溝27を形成しても良い。個々に分割されたパッケージ1は、図示しないピックアップ装置によりダイシングテープ51からピックアップされて後工程に搬送される。
以上説明した実施形態1に係るパッケージの製造方法は、基板4の表面5にハーフカット溝である溝24を形成し、表面5,7側を封止材3で封止した後、デバイスウェーハ20の基板4の裏面9のデバイス領域22に対応した部分のみを研削して薄化して中央に凹部25を形成し、外周余剰領域23を研削前の厚みの環状凸部26に形成する。そして、パッケージの製造方法は、基板4の裏面9のデバイス領域22に対応した中央の凹部25に封止材3を構成する熱硬化性樹脂を充填した後で、デバイスウェーハ20を分割する。このため、パッケージの製造方法は、デバイスウェーハ20を個々のパッケージ1に分割する切削装置80のチャックテーブルで保持させるために環状凸部26を除去する必要が生じない。その結果、パッケージの製造方法は、デバイスウェーハ20が破損するおそれを低減することができる。更に、パッケージの製造方法は、デバイスウェーハ20の凹部25を封止材3で封止し個々のパッケージ1に分割するため、基板への実装や封止基板の分割工程が不要となる。
パッケージの製造方法は、表面平坦化ステップST4において、バンプ8の先端11を封止材3の表面13から露出させるので、分割後のパッケージ1を基板などに確実に実装できる。
また、パッケージの製造方法は、平坦化ステップST8において、凹部25内を封止した封止材3の表面14を平坦化するので、高精度な寸法のパッケージ1を得ることができる。
また、パッケージの製造方法は、表面平坦化ステップST4においてバイト切削装置40のバイト工具44で封止材3の表面13を平坦化してバンプ8の先端11を露出させるために、封止材3の表面13を研削砥石等で平坦化する場合よりもバンプ8を構成する金属が引き延ばされて形成されるバリを抑制することができる。
なお、本発明は、上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
1 パッケージ
2 デバイスチップ
3 封止材
5 表面
6 デバイス
8 バンプ(突起電極)
9 裏面
11 先端(端部)
12 仕上げ厚み
20 デバイスウェーハ
21 分割予定ライン
22 デバイス領域
23 外周余剰領域
24 溝
24−1 深さ
25 凹部
26 環状凸部
27 分割溝
27−2 幅
ST1 デバイスウェーハ準備ステップ
ST2 溝形成ステップ
ST3 表面封止ステップ
ST4 表面平坦化ステップ
ST5 裏面研削ステップ
ST7 裏面封止ステップ
ST8 平坦化ステップ
ST9 分割ステップ

Claims (3)

  1. デバイスチップが封止材で封止されたパッケージの製造方法であって、
    交差する複数の分割予定ラインで区画された領域にそれぞれデバイスが形成されたデバイス領域と該デバイス領域を囲繞する外周余剰領域とを備えた表面を有するデバイスウェーハを準備するデバイスウェーハ準備ステップと、
    該デバイスウェーハの表面から該分割予定ラインに沿ってデバイスチップの仕上げ厚みに至る深さの溝を形成する溝形成ステップと、
    該溝形成ステップを実施した後、該デバイスウェーハの該表面を封止材で封止するとともに該溝を該封止材で充填する表面封止ステップと、
    該表面封止ステップを実施した後、該デバイス領域に対応する該デバイスウェーハの裏面を研削して該溝に至る深さの凹部を形成するとともに該凹部を囲繞する該外周余剰領域に対応した環状凸部を形成する裏面研削ステップと、
    該裏面研削ステップを実施した後、該凹部に封止材を充填して封止する裏面封止ステップと、
    該裏面封止ステップを実施した後、該デバイスウェーハの該表面から該溝よりも幅の狭い分割溝を該溝に沿って形成し、該デバイスウェーハを分割し、デバイスチップが封止材で封止された複数のパッケージを形成する分割ステップと、を備えたパッケージの製造方法。
  2. 該デバイスは突起電極を有し、
    該表面封止ステップでは該突起電極を覆うように該封止材で封止し、
    該表面封止ステップを実施した後、該裏面研削ステップを実施する前に、該デバイスウェーハの該表面の該封止材を平坦化するとともに該突起電極の端部を露出させる表面平坦化ステップを更に備えた、請求項1に記載のパッケージの製造方法。
  3. 該裏面封止ステップを実施した後、該分割ステップを実施する前に、該デバイスウェーハの該裏面の該封止材を平坦化する平坦化ステップを更に備えた、請求項1または請求項2に記載のパッケージの製造方法。
JP2019148594A 2019-08-13 2019-08-13 パッケージの製造方法 Active JP7397598B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2019148594A JP7397598B2 (ja) 2019-08-13 2019-08-13 パッケージの製造方法
MYPI2020004145A MY194577A (en) 2019-08-13 2020-08-12 Manufacturing method of packages
US16/991,418 US11133220B2 (en) 2019-08-13 2020-08-12 Manufacturing method of packages
KR1020200100920A KR20210019964A (ko) 2019-08-13 2020-08-12 패키지의 제조 방법
SG10202007717QA SG10202007717QA (en) 2019-08-13 2020-08-12 Manufacturing method of packages
TW109127361A TW202107581A (zh) 2019-08-13 2020-08-12 封裝的製造方法
CN202010812750.4A CN112397448A (zh) 2019-08-13 2020-08-13 封装的制造方法
DE102020210294.5A DE102020210294A1 (de) 2019-08-13 2020-08-13 Herstellungsverfahren für gehäuse

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019148594A JP7397598B2 (ja) 2019-08-13 2019-08-13 パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2021034393A true JP2021034393A (ja) 2021-03-01
JP7397598B2 JP7397598B2 (ja) 2023-12-13

Family

ID=74239614

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019148594A Active JP7397598B2 (ja) 2019-08-13 2019-08-13 パッケージの製造方法

Country Status (8)

Country Link
US (1) US11133220B2 (ja)
JP (1) JP7397598B2 (ja)
KR (1) KR20210019964A (ja)
CN (1) CN112397448A (ja)
DE (1) DE102020210294A1 (ja)
MY (1) MY194577A (ja)
SG (1) SG10202007717QA (ja)
TW (1) TW202107581A (ja)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP2007019379A (ja) 2005-07-11 2007-01-25 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2009272590A (ja) 2008-05-12 2009-11-19 Fujitsu Microelectronics Ltd 半導体装置の製造方法、半導体ウェーハの研削ホイールおよび半導体ウェーハの加工装置
JP5522773B2 (ja) 2008-12-09 2014-06-18 リンテック株式会社 半導体ウエハの保持方法、チップ体の製造方法、およびスペーサ
US9263406B2 (en) * 2009-11-10 2016-02-16 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9704823B2 (en) * 2015-03-21 2017-07-11 Nxp B.V. Reduction of defects in wafer level chip scale package (WLCSP) devices
JP6487275B2 (ja) 2015-06-01 2019-03-20 株式会社ディスコ ウエーハの加工方法
JP6788508B2 (ja) 2017-01-13 2020-11-25 株式会社ディスコ ウェーハの加工方法
JP6976651B2 (ja) 2017-09-08 2021-12-08 株式会社ディスコ ウェーハの加工方法
US10276510B2 (en) * 2017-09-25 2019-04-30 Powertech Technology Inc. Manufacturing method of package structure having conductive shield

Also Published As

Publication number Publication date
US11133220B2 (en) 2021-09-28
DE102020210294A1 (de) 2021-02-18
CN112397448A (zh) 2021-02-23
KR20210019964A (ko) 2021-02-23
JP7397598B2 (ja) 2023-12-13
TW202107581A (zh) 2021-02-16
SG10202007717QA (en) 2021-03-30
MY194577A (en) 2022-12-02
US20210050265A1 (en) 2021-02-18

Similar Documents

Publication Publication Date Title
CN107275234B (zh) 封装晶片的制造方法和器件芯片的制造方法
CN106997867B (zh) 晶片的加工方法
JP7098221B2 (ja) ウェーハの加工方法
US8052505B2 (en) Wafer processing method for processing wafer having bumps formed thereon
US10431496B2 (en) Device chip package manufacturing method
JP2015041687A (ja) ウエーハの加工方法
JP7397598B2 (ja) パッケージの製造方法
KR102253564B1 (ko) 패키지 웨이퍼의 제조 방법
CN109473348B (zh) 晶片的加工方法
TWI752239B (zh) 半導體封裝件的製造方法
JP2018117049A (ja) パッケージデバイスの製造方法
JP6800523B2 (ja) パッケージ基板の加工方法
JP7058904B2 (ja) ウェーハの加工方法
CN109473394B (zh) 晶片的加工方法
JP2013243310A (ja) 表面保護テープ及びウエーハの加工方法
JP2020181876A (ja) デバイスパッケージの製造方法
KR102223697B1 (ko) 패키지 디바이스 칩의 제조 방법
JP2021002625A (ja) パッケージデバイスチップの製造方法
JP7450460B2 (ja) ウェーハの加工方法
KR20220132452A (ko) 패키지 디바이스의 제조 방법
JP2022148414A (ja) パッケージデバイスの製造方法
JP2021013995A (ja) ウェーハの加工方法
TW201913779A (zh) 晶圓之加工方法
JP2017112268A (ja) ウエーハの加工方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220617

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230615

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230817

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231201

R150 Certificate of patent or registration of utility model

Ref document number: 7397598

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150