JP2020517116A - 多層デバイス及び多層デバイスを製造するための方法 - Google Patents

Abstract

以下を有する基体を備える多層デバイス（１０）が提供される。- 少なくとも２つの外部電極（１１，１１’）- それぞれが１つの外部電極（１１，１１’）と導電的に接続されている少なくとも１つの第１及び第２の内部電極（１２，１２’）- 前記内部電極（１２，１２’）を包囲する複数のセラミック層（１４）- 前記セラミック層（１４）の積層方向（２０）に沿って見て前記内部電極（１２，１２’）の間に配置されていると共に、前記セラミック層（１４）のうち１つの少なくとも１つの部分領域上に印刷されている少なくとも１つの誘電体層（１５）。更に、一体化されたＥＳＤ保護デバイスを有するバリスタの機能を備えた多層デバイスを製造するための方法が提供される。【選択図】図３

Description

多層デバイスが記述される。更に、多層デバイスを製造するための方法が記述される。

ＥＳＤ保護デバイスの寄生容量は、保護されるべき配線の伝送周波数がますます高くなっているために、特定の最大値を超えてはならず、また、低い容量に加えて小さな分散を有していなければならない。ＥＳＤ保護デバイスは、通常、非線形のＵ−Ｉ特性曲線を有する材料から成り、この材料には内部電極が導かれており、この内部電極は他方でまた外部電極と接続されている。電極対の寄生容量を最小化するために、内部電極間のオーバーラップ面を、一定の距離を保った状態で可能な限り最小化することが試みられている。

特許文献１から、ＥＳＤ保護デバイスとしての電気多層デバイスが知られている。（半）導電性材料で充填された穿孔された開口を有する誘電体層を設けることにより、内部電極のオーバーラップ面は分離され、それによって寄生容量は低減される。

独国特許出願公開第１０２００９００７３１６号明細書

解決すべき課題は、改良された多層デバイス及び対応する製造方法を提供することにある。好ましくは、改善された特性、例えば最小の容量を有するＥＳＤ保護デバイスを備える、シンプルで安価な多層デバイスが提供されるべきである。

この課題は、独立請求項による多層デバイス及び方法によって解決される。多層デバイスの有利な構成は、従属請求項の主題である。

１つの態様によれば、多層デバイスが提供される。

多層デバイスは、少なくとも２つの外部電極及び少なくとも１つの第１及び第２の内部電極を有する基体を備え、それぞれ１つの内部電極が１つの外部電極と導電的に接続されている。それぞれの内部電極は、直接的に又はビア接点（Durchkontaktierung）を介して、それぞれの外部電極と導電的に接続されている。

多層デバイスは、更に、複数のセラミック層、好ましくはバリスタ層を備える。セラミック層は、内部電極を包囲している。内部電極は、セラミック層の材料によって、ほぼ完全に取り囲まれている。しかしながら、それぞれの内部電極は、少なくとも接触領域において、それぞれの外部電極と自由に接触可能である。

多層デバイスは、更に、少なくとも１つの誘電体層を備える。多層デバイスは、複数の誘電体層、例えば、２個、５個又は１０個の誘電体層を備えることもできる。誘電体層は、セラミック層の積層方向に沿って見て、内部電極の間に配置されている。誘電体層は、セラミック層のうち１つの少なくとも１つの部分領域の上に、例えばスクリーン印刷又はインクジェット印刷によって印刷されている。

セラミック層に誘電体材料を部分的に印刷することにより、内部電極間のオーバーラップ面を簡単な方法で減少させることができ、これにより寄生容量を減少させることができる。好ましくは、多層デバイスは、０.５ｐＦ以下、好ましくは０.２ｐＦの容量を有する。セラミック層に誘電体材料を単に印刷することによって、多層デバイスの構造が、更に容易に実現可能である。これによって、最小の容量を有するシンプルで安価な多層デバイスが提供される。

１つの実施例によれば、誘電体層は、セラミック層の積層方向に沿って、２μｍ≦Ｄ≦６μｍの広がりＤを有する。誘電体層が印刷されることによって、誘電体層の非常に小さな厚さが達成され得る。多層デバイス内の材料混合は、これにより著しく低減される。製造プロセス中の境界層における異なる広がり回避され得る。

１つの実施例によれば、少なくとも１つの誘電体層は、積層方向に対して垂直な方向において、少なくとも２つの互いに分離されたセクションに分割されている。換言すれば、誘電体層は凹部を備える。

セクションは、誘電体層の印刷の際に自動的に生成される。追加の事後的に誘電体層内に導入される開口は、排除される。誘電体層のセクションは、セラミック層の材料によって互いに分離されている。これにより、充填材料の使用及び追加の充填工程が排除される。したがって、単純化された安価な多層デバイスが提供される。

１つの実施例によれば、セクション間の凹部は、角張った又は円形の断面を有する。誘電体層の印刷の際、凹部の幾何学的形状は、任意の所望の形状に高精度で形成することができ、したがって、部材の幾何学的形状に正確に適合させることができる。

１つの実施例によれば、少なくとも１つの誘電体層は、チタン酸マグネシウムを含む。しかし、代替的な材料も考えられる。誘電体層は、インク又はペーストの形態で、セラミック層の上に印刷される。したがって、好ましくは、インク又はペーストの形態で印刷可能な材料が使用される。

１つの実施例によれば、誘電体層は、少なくとも２つの隣接するセラミック層及び２つのオーバーラップした内部電極と共にＥＳＤ放電経路を形成するよう、形成され配置されている、特に、多層デバイスは、ＥＳＤ保護デバイスとしてのバリスタの機能を有する。

別の態様によれば、多層デバイスを製造するための方法が提供される。多層デバイスは、好ましくは、上述した多層デバイスに対応する。特に、製造方法は、上述したような多層デバイスの製造のために用いられ得る。当該方法は、以下のステップを備えている：

- バリスタ層を含むセラミック層を準備するステップ。セラミック層は、好ましくはグリーンシートの形態で準備される。

- 内部電極を形成するために、セラミック層の一部の表面の上に、電極材料、好ましくは電極ペースト又はインクを塗布するステップ。好ましくは、電極材料は、セラミック層の上に印刷される。電極材料は、銀及び／又はパラジウムを含む。

- 少なくとも１つの誘電体層を形成するために、少なくとも１つのセラミック層の表面に、誘電体材料を部分的に印刷するステップ。好ましくは、誘電体材料は、ペースト又はインクの形態で、スクリーン印刷又はインクジェット印刷によって、セラミック層の上に印刷される。誘電体材料は、好ましくはチタン酸マグネシウムを含む。部分的にのみ印刷することにより、不連続な誘電体層、特に、複数のセクションに分割された誘電体層がもたらされる。したがって、誘電体層は、少なくとも１つの凹部を自動的に備える。印刷は、内部電極間のオーバーラップ面を減少させるために、セクション又は凹部の正確な位置決めを可能とする。

- 誘電体材料が印刷された少なくとも１つのセラミック層を、電極材料を備えるセラミック層の間に積層するステップ

- 基体を形成するために、セラミック層をプレスするステップ

- 基体の対向する外面の上に外部電極を配置するステップ

- 基体を焼結するステップ。代替的に、基体は、外部電極を配置する前に焼結され得る。それに引き続く温度ステップにおいて、外部電極は焼成される。

１つ又は複数のセラミック層に、ペースト又はインクの形態の誘電体を印刷することによって、多層デバイスの単純な構造が実現される。内部電極間のオーバーラップ面を減少させるために、先行技術のような手間がかかり高価なレーザ技術を用いて、誘電体層に開口を穿孔することが、排除される。

多層デバイスにおける材料混合は更に本質的に低減され、それと結び付けられた境界層における異なる広がりの問題は、セラミック層上への誘電体層の積層（先行技術を参照）及びその逆の積層の際に起こり得る積層問題と同様に、排除される。

更に、不正確に位置決めされたレーザ穿孔された開口では不可能であり、したがって高い不良品発生率につながる金属ペーストを用いた開口／凹部の充填は、排除される。全体として、上述した方法によって、最小の容量を有する単純化された安価な多層デバイスが提供される。

以下で、実施例を参照しながら、上述した事項がより詳細に説明される。

以下に記載される図面は、縮尺どおりであると解釈されるべきではなく、むしろ、図面は、個々の寸法において拡大、縮小又は歪められて示され得る。

先行技術による多層デバイスの概略的な構造を示している。 図１の多層デバイスの部分領域を示している。 本発明による多層デバイスの概略的な構造を示している。 本発明による多層デバイスを製造するための方法を概略的に示している。

図１は、先行技術による多層デバイス１を示す。多層デバイス１は、ＥＳＤ保護デバイスとしてのバリスタの機能を有する。

多層デバイス１は特に基体を備え、その側面には、基体の内部に配置された内部電極３，３’と導電的に接続された外部電極２，２’が配置されている。多層デバイス１の基体は、積層方向において支持材料８によって閉鎖されている。支持材料８は、好ましくは、少なくとも１つの誘電体層を備える。

基体は更に、セラミック層４、特にバリスタ層を備える。セラミック層４は、第１の内部電極３を包囲している。第１の内部電極３は、大部分がセラミック層４によって包囲されている。多層デバイス１は更に、別のセラミック層４’、特に別のバリスタ層を備える。別のセラミック層４’は第２の内部電極３’を包囲し、内部電極３’は、大部分が別のセラミック層４’によって包囲されている。

セラミック層４と別のセラミック層４’との間には、１つの誘電体層５が配置されている。誘電体層５は、開口又は凹部６を備える。開口６は、誘電体層５に、レーザ技術を用いて穿設される。これは、特に、開口６の円形の幾何学的形状から、及び、積層方向における誘電体層５の広がり（誘電体層５の厚さ）から認識することができる。レーザ加工は、円形の幾何学的形状を有する開口６のみを可能とするが、その寸法及び誘電体層５上での目標位置は大いにばらつき、レーザ出力を通じて調整可能であるが困難である。更に、積層方向における誘電体層５の広がりは、そもそも開口６が穿設され得るよう、十分に大きくなければならない。例えば、誘電体層５は、少なくとも１００μｍの積層方向における広がり又は厚さを有する。開口６は、半導電性又は導電性の材料７、例えば金属で充填されている。

誘電体層５によって、内部電極３，３’のオーバーラップ面が分離される。これにより、ＥＳＤ保護デバイスの寄生容量が低減される。開口６の直径は、１０〜５０μｍであり、したがって、図１に示されているように、内部電極３，３’の規定された小さなオーバーラップ面の実現が可能となる。

この解決策に伴う問題は、レーザ穿孔、及び、例えば金属ペーストによる穿設された孔の充填によって、非常に高コストでしか製造することができない、開口６の加工性である。金属ペーストによる開口６の充填のために、更に、追加の独自のスクリーン印刷プロセスが必要とされる。多くの場合、上方からの開口６の充填は、下方からの真空と組み合わせて、非常に高コストでしか機能しない。これにより、多層デバイス１の製造は、複雑且つ高価になる。

誘電体層５は、そもそも穿孔プロセスが可能となるよう、実際のレーザ穿孔プロセスの前に予めプレスされなければならない。しかしながら、既にプレスされ穿孔された誘電体層５のセラミック層４，４’の上への新たな積層は、積層問題なしにはほとんど不可能である。それにもかかわらず、予め穿孔され充填された開口６を有する誘電体層５がセラミック層４，４’の間に積層される場合、後続の焼結ステップにおいては、セラミック層４，４’、誘電体層５、外部電極２，２’及び開口６の充填材料の材料間の熱的な不整合が考慮されなければならない。

更に、開口６の長さ又は水平方向の広がり（積層方向に対して垂直な広がり）は、（単一の）誘電体層５の厚さに制限されている。開口６の長さを増大させるために、既に穿孔された複数の誘電体層５が互いに積層される場合、積層された状態における開口６の閉塞を回避するために（図２参照）、レーザ穿孔は、非常に高い精度で常に同じポイントにおいて行われなければならない。これにより、不良品発生率は高まり、製造は更に複雑になる。

図３の本発明による多層デバイス１０は、上述した問題を簡単な方法で解決する。

図３は、多層デバイス１０を示す。多層デバイス１０は、ＥＳＤ保護デバイスとしてのバリスタの機能を有する。多層デバイス１０は、基体を備える。多層デバイス１０、特に基体は、少なくとも２つの外部電極１１，１１’を備える。外部電極１１，１１’は、基体の対向する外面に形成されている。多層デバイス１０、特に基体は、少なくとも１つの第１の内部電極１２及び少なくとも１つの第２の内部電極１２’を備える。内部電極１２，１２’は、例えば、銀及び／又はパラジウムを含む。内部電極１２，１２’は逆の極性を有する。それぞれの内部電極１２，１２’は、外部電極１１，１１’と導電的に接続されている。

多層デバイス１０、特に基体は、複数のセラミック層１４を備える。セラミック層１４は、バリスタ材料を含む。例えば、バリスタ材料は、酸化亜鉛（ＺｎＯ）又はプラセオジム（Ｐｒ）を含む。セラミック層１４は、上下に積層されて積層体を形成する。図３では、積層体内のセラミック層１４が破線で示されている。したがって、多層デバイス１０は、図３に示されているように、積層方向２０と、積層方向２０に対して垂直な方向２１とを有する。

セラミック層１４は、内部電極１２，１２’を包囲している。特に、内部電極１２，１２’は、大部分がセラミック層１４から成る積層体によって包囲されている。多層デバイス１０の基体は、積層方向２０において支持材料１３によって閉鎖されており、その結果、セラミック層１４、内部電極１２，１２’及び以下で説明される誘電体層１５は、図３に示されているように、積層方向２０において支持材料１３を有する２つの層の間に配置されている。支持材料１３は、２つの外部電極１１，１１’の寄生容量を最小化するために、好ましくは誘電体材料を含む。

多層デバイス１０、特に基体は、更に少なくとも１つの誘電体層１５を備える。多層デバイス１０は、図３に示されているように、複数の誘電体層１５、例えば、図示されているように２個又は２個より多くの、例えば５個又は１０個の誘電体層１５を備えることもできる。１個又は複数個の誘電体層１５は、セラミック層１４の積層方向２０に沿って見て、内部電極１２，１２’の間に形成されている。換言すれば、１個又は複数個の誘電体層１５の上下に、内部電極１２，１２’が形成されている。１個又は複数個の誘電体層１５は、例えばチタン酸マグネシウムを含む。１個又は複数個の誘電体層１５は、少なくとも２つ以上の隣接するセラミック層１４及び２つのオーバーラップした内部電極１２，１２’と共に、ＥＳＤ放電経路を形成する。

それぞれの誘電体層１５は、セラミック層１４の上に、特にこのセラミック層１４の部分領域の上に、例えばスクリーン印刷又はインクジェット印刷によって印刷されている。それぞれの誘電体層１５は、ペースト又はインクの形態で、対応するセラミック層１４の上に塗布される。特に、誘電体層１５を形成するための誘電体材料は、固体材料を含まない。したがって、図１による誘電体層５とは対照的に、誘電体層１５は、完成した多層デバイス１０において、セラミック層１４から成る積層体の構成要素である。

誘電体層１５は、図３に示されているように、積層方向２０に沿って非常に小さい厚さ又は広がりＤを有する。したがって、厚さＤは２〜６μｍであり、その際、境界はそれぞれに含まれている。個々のセラミック層１４に誘電体材料を印刷することにより、結果として、各セラミック層の上に、それぞれ非常に薄い誘電体層１５を得ることができる。これは、製造プロセスに起因してはるかに大きな厚さを有する図１の誘電体層５とは対照的である。したがって、特に有利には、多層デバイス１０は、多数の誘電体層１５を備え、誘電体層１５は、セラミック層１４の積層方向２０に沿って見て、内部電極１２，１２’の間に上下に重なり合って配置されており、各誘電体層１５は、それぞれセラミック層１４のうち１つの部分領域上に印刷されており、誘電体層１５は、セラミック層１４の積層方向２０に沿って、それぞれ２μｍ≦Ｄ≦６μｍの広がりＤを有する。

それぞれの誘電体層１５は、それぞれのセラミック層１４の上において、不連続的に形成、特に印刷されている。特に、それぞれの誘電体層１５は、積層方向２０に対して垂直な方向２１において、少なくとも２つのセクション１６に分割されている。これらのセクション１６は、互いに分離されている。換言すれば、（複数の）セクション１６の間には、誘電体層１５に凹部１６ａが存在する。特に、（複数の）セクション１６の間には、セラミック層１４の材料が存在する。

誘電体層１５の凹部１６ａは、セラミック層１４の印刷の際に生成される。誘電体層１５をセラミック層１４上に狙いを定めて印刷することにより、所定の幾何学的形状及び寸法を有する凹部１６ａを、特に正確な方法で生成することができる。

したがって、凹部１６ａは、図１との関連で説明された開口６に匹敵する。しかしながら、この凹部１６ａは、誘電体層１５の印刷の際に自動的に生成される。更に、（複数の）セクション１６の間の凹部１６ａは、単にセラミック材料１４によって占められているので、凹部１６ａの充填も重複している。（複数の）セクション１６の間の凹部１６ａは、可変の形状を有する。特に、凹部１６ａは、円形の又は角張った断面を有することができる。凹部１６ａの開口直径は、５〜４０μｍ、例えば２０μｍ又は２５μｍである。

誘電体層１５によって、反対極の内部電極１２，１２’の間のオーバーラップ面が、簡単な方法で減少される。特別に設計された誘電体層１５によって、多層デバイス１０は、０.５ｐＦ以下の、例えば０.２ｐＦの容量を有する。これにより、最小の容量を有する多層デバイス１０が提供される。

更に、１個又は複数個の誘電体層１５は、図３に示されているように、有利には、外部電極１１，１１’にまで達しておらず、これらから隔てられている。したがって、１個又は複数個の誘電体層１５は、先行技術とは異なり、外部電極の幅全体に亘って多層デバイス１０の外部電極にまで達しておらず、図示されているように、セラミック層１４の材料によって外部電極１１，１１’から分離されている。このように、１個又は複数個の誘電体層の材料を、縁部すなわち外部電極まで完全に達していない状態で印刷することにより、更に以下で説明される焼結の際、積層された層の収縮及び剥離が最小化され又は完全に防止される。なぜなら、縁部領域すなわち外部電極に隣接して、２つのセラミック材料に代えて１つのみのセラミック材料が存在するからである。更に、先行技術と比較して材料を節約することができる。

図１及び２による先行技術と比較して、そこに示された誘電体層１５は、本発明によって容易に、その上に誘電体材料が印刷される別のセラミック層１４によって置き換えられている。セラミック層１４に、ペースト又はインクとしての誘電体を印刷することによって、多層デバイス１０の全体構造がはるかに容易に実現される。手間がかかり高価なレーザ技術による開口６の穿孔は排除される。更に、凹部１６ａの幾何学的形状及び外部電極１１，１１’からの誘電体層１５の隔たりは、任意の幾何学的形状及びより高い精度で形成することができ、したがって、部材の幾何学的形状に適合させることができる。多層デバイス１０における材料混合は更に本質的に低減され、それと結び付けられた誘電体層１５とセラミック層１４との間の境界層、及び、誘電体層１５と外部電極１１，１１’との間の境界層における異なる広がりの問題は、セラミック層１４上への誘電体層１５の積層及びその逆の積層の際に起こり得る積層問題と同様に、排除される。

更に、不正確に位置決めされたレーザ穿孔された開口では不可能であり、したがって高い不良品発生率につながる金属ペーストを用いた開口／凹部の充填は、排除される。全体として、はるかに単純で安価な多層デバイス１０が提供される。

以下では、図３及び４と関連して、多層デバイス１０を製造するための方法が説明される。多層デバイス１０との関連で説明された全ての特徴は、当該方法にも適用することができ、その逆もまたそのとおりである。

第１のステップ１０１では、未焼成セラミック箔（以下、セラミック層１４）が準備される。セラミック層１４は、バリスタ層を含む。多数のセラミック層１４が準備される。

更なるステップ１０２において、内部電極１２，１２’を形成するために、セラミック層１４の一部の表面の上に、電極材料が塗布される。好ましくは、セラミック層１４は、電極ペーストを備える。未焼成セラミックには、電極パターンで電極ペーストがコーティングされる。電極ペーストは、銀及び／又はパラジウムを含む。

更なるステップ１０３において、少なくとも１つの誘電体層１５を形成するために、少なくとも１つのセラミック層１４の表面に、誘電体材料が部分的に印刷される。有利には、複数の誘電体層１５を形成するために、複数のセラミック層１４に、誘電体材料が部分的に印刷され得る。誘電体材料は、好ましくは、チタン酸マグネシウムを含む。誘電体材料は、ペースト又はインクの形態で、セラミック箔上に印刷される。これは、スクリーン印刷又はインクジェット印刷によって行われる。

更なるステップ１０４において、誘電体材料が印刷された１つ又は複数のセラミック層１４が、電極材料を備えるセラミック層１４の間に配置（積層）される。続いて、積層体は、基体を形成するためにプレスされる。

更なるステップ１０５において、外部電極１１，１１’が、基体の対向する外面の上に配置される。続いて、基体が焼結（共焼結）される。しかしながら、代替的な実施例では、外部電極１１，１１’は、基体の焼結後に初めて、外面上に塗布されることもできる。それによって、外部電極１１，１１’の塗布の後に、更なる温度ステップが必要とされる。

ここで提示された主題の記載は、個々の特定の実施形態に限定されない。むしろ、個々の実施形態の特徴は、技術的に意味のある限り、任意に互いに組み合わせられ得る。

１ 多層デバイス
２，２’ 外部電極
３，３’ 内部電極
４ セラミック層
５ 誘電体層
６ 開口／凹部
７ 材料
８ 支持材料
９ 単一誘電体層
１０ 多層デバイス
１１，１１’ 外部電極
１２，１２’ 内部電極
１３ 支持材料
１４ セラミック層
１５ 誘電体層
１６ セクション
１６ａ 凹部
２０ 積層方向
２１ 積層方向に対して垂直な方向
１０１，１０２，１０３，１０４，１０５ 方法ステップ
Ｄ 誘電体層の広がり

Claims (19)

1. 以下を有する基体を備える多層デバイス（１０）。
   - 少なくとも２つの外部電極（１１，１１’）
   - それぞれが１つの外部電極（１１，１１’）と導電的に接続されている少なくとも１つの第１及び第２の内部電極（１２，１２’）
   - 前記内部電極（１２，１２’）を包囲する複数のセラミック層（１４）
   - 前記セラミック層（１４）の積層方向（２０）に沿って見て前記内部電極（１２，１２’）の間に配置されていると共に、前記セラミック層（１４）のうち１つの少なくとも１つの部分領域上に印刷されている少なくとも１つの誘電体層（１５）
2. 前記セラミック層（１４）は、バリスタ層を含む、請求項１に記載の多層デバイス（１０）。
3. 前記セラミック層（１４）は、前記セラミック層（１４）の前記積層方向（２０）に沿って、２μｍ≦Ｄ≦６μｍの広がりＤを有する、請求項１又は２に記載の多層デバイス（１０）。
4. 前記誘電体層（１５）は、反対極の内部電極（１２，１２’）の間のオーバーラップ面を減少させるために形成され配置されている、請求項１〜３のいずれか１項に記載の多層デバイス（１０）。
5. 前記少なくとも１つの誘電体層（１５）は、前記積層方向（２０）に対して垂直な方向（２１）において、少なくとも２つの互いに分離したセクション（１６）に分割されており、前記セクション（１６）は、前記セラミック層（１４）の材料によって、互いに分離されている、請求項１〜４のいずれか１項に記載の多層デバイス（１０）。
6. 前記セクション（１６）の間の凹部（１６ａ）は角張った断面を有する、請求項５に記載の多層デバイス（１０）。
7. 前記セクション（１６）の間の凹部（１６ａ）は円形の断面を有する、請求項５に記載の多層デバイス（１０）。
8. 前記少なくとも１つの誘電体層（１５）はチタン酸マグネシウムを含む、請求項１〜７のいずれか１項に記載の多層デバイス（１０）。
9. 前記誘電体層（１５）は、少なくとも２つの隣接するセラミック層（１４）及び２つのオーバーラップした内部電極（１２，１２’）と共に、ＥＳＤ放電経路を形成するように形成され配置されている、請求項１〜８のいずれか１項に記載の多層デバイス（１０）。
10. ＥＳＤ保護デバイスとしてのバリスタの機能を有する、請求項１〜９のいずれか１項に記載の多層デバイス（１０）。
11. ０.５ｐＦ以下の容量を有する、請求項１〜１０のいずれか１項に記載の多層デバイス（１０）。
12. 複数の誘電体層（１５）を有する請求項１〜１１のいずれか１項に記載の多層デバイス（１０）であって、前記誘電体層（１５）は、前記セラミック層（１４）の積層方向（２０）に沿って見て、前記内部電極（１２，１２’）の間に上下に重なり合って配置されており、各前記誘電体層（１５）は、それぞれ前記セラミック層（１４）のうち１つの部分領域の上に印刷されており、前記誘電体層（１５）は、前記セラミック層（１４）の前記積層方向（２０）に沿って、それぞれ２μｍ≦Ｄ≦６μｍの広がりＤを有する、多層デバイス（１０）。
13. 前記基体は、積層方向（２０）において、誘電性の支持材料（１３）によって閉鎖されている、請求項１〜１２のいずれか１項に記載の多層デバイス（１０）。
14. ＥＳＤ保護デバイスとしてのバリスタの機能を有する多層デバイス（１０）を製造するための方法であって、以下のステップを有する方法。
    - バリスタ層を含むセラミック層（１４）を準備するステップ
    - 内部電極（１２，１２’）を形成するために、前記セラミック層（１４）の一部の表面の上に、電極材料を塗布するステップ
    - 少なくとも１つの誘電体層（１５）を形成するために、少なくとも１つのセラミック層（１４）の表面に、誘電体材料を部分的に印刷するステップ
    - 前記誘電体材料が印刷された前記セラミック層（１４）を、前記電極材料を備える前記セラミック層（１４）の間に積層するステップ
    - 基体を形成するために、前記セラミック層（１４）をプレスするステップ
    - 前記基体の対向する外面の上に外部電極（１１，１１’）を配置するステップ
    - 前記基体を焼結するステップ
15. 前記誘電体材料は、スクリーン印刷又はインクジェット印刷によって、前記少なくとも１つのセラミック層（１４）の上に塗布される、請求項１４に記載の方法。
16. 前記誘電体材料は、チタン酸マグネシウムを含む、請求項１４又は１５に記載の方法。
17. 前記誘電体材料は、ペースト又はインクとして、前記セラミック層（１４）の上に塗布される、請求項１４〜１６のいずれか１項に記載の方法。
18. セラミック層（１４）複数のそれぞれの表面には、前記誘電体材料が部分的に印刷されており、その結果、前記多層デバイスは積層の後に複数の誘電体層（１５）を備え、前記誘電体層（１５）は、前記セラミック層（１４）の積層方向（２０）に沿って見て、前記内部電極（１２，１２’）の間に上下に重なり合って配置されており、各前記誘電体層（１５）は、それぞれ前記セラミック層（１４）のうち１つの部分領域の上に印刷されており、前記誘電体層（１５）は、前記セラミック層（１４）の前記積層方向（２０）に沿って、それぞれ２μｍ≦Ｄ≦６μｍの広がりＤを有する、請求項１４〜１７のいずれか１項に記載の方法。
19. 前記多層デバイス（１０）の前記基体は、積層方向（２０）において、誘電性の支持材料（１３）によって閉鎖されている、請求項１４〜１８のいずれか１項に記載の方法。

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