JP2020501197A - 画素構造、動作方法及びアレイ基板 - Google Patents

画素構造、動作方法及びアレイ基板 Download PDF

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Abstract

本発明は、画素構造を提供し、前記画素構造は、データ線（３）、ゲート（１）、画素電極（４）及び前記ゲート（１）を駆動する共通電極線（２）を含み、前記共通電極線（２）と画素電極（４）との間のコンデンサは、蓄積コンデンサであり、前記共通電極線（２）は、ゲート（１）と短絡している。本発明は、さらに、上記画素構造のための動作方法及びアレイ基板を提供する。従来技術に比べて共通電極線の駆動能力を向上させ、共通電極線ＡＣＯＭのＷＯＡ配線を減少させ、液晶パネルの設計スペースを節約する。【選択図】 図１

Description

本発明は、ＴＦＴ表示装置の分野に関し、特に液晶パネルの共通電極の電圧安定性を改善する画素構造、動作方法及びアレイ基板に関する。
クロストークは、ＴＦＴ‐ＬＣＤ表示不良のうちの一般的な現象であり、ある領域の画面が他の領域の画面に影響を与えることを指す。ＴＦＴ‐ＬＣＤでは、クロストークの位置によって縦クロストーク及び横クロストークに分けられる。ＶＡ表示モードを例として、クロストークが発生した画面を判断し、不具合が水平であれば横クロストークとする。
異なるタイプのクロストークの原因が異なり、ここで、本発明者らは、横クロストークの不具合のみを検討し、一般的に、駆動方式の違いは、異なるマクロな表現の横クロストークを引き起こし、例えば、フレーム反転を行うと、線状横クロストークが発生する可能性があるが、列反転及びドット反転を行うと、横クロストーク現象が非常に軽微である。
しかしながら、いずれの駆動方式であっても、このような画面不良が発生する真の原因は一致しており、データ回路と共通電極との容量カップリング効果によるものである。データ回路の電位が変化すると、データ回路と共通電極線（ＡＣＯＭ）との間の寄生コンデンサ（ＣＤＣ）によって共通電極線に一瞬の電位遷移が形成される。
共通電極線（ＡＣＯＭ）の信号遅延が深刻であるか又は電圧駆動能力が不足すると、電位がすぐに予め設定された電位に復帰することができず、この電位遷移は、蓄積コンデンサＣｓｔのカップリング効果により画素のクロスオーバー電圧を引き下げて、画素輝度が低下して横クロストークを形成する。
ＶＡ表示モード、Ｒｏｗ Ｉｎｖｅｒｓｉｏｎ（行反転）の駆動方式を例として、１本のデータ線の駆動電圧は、常に１２８階調電位であり、もう１本のデータ線の駆動電圧は、２／３の時間で１２８階調電位であり、１／３の時間で２５５階調電位であり、２本のデータ線の電位は周期的に反転して、共通電極線の電位もそれに応じて変化し、共通電極線の電位変化による結果は、画面全体が暗く、共通電極線の電位変化が大きいため、２５５階調電位の横方向領域に色が暗い水平ブロックが現れる。
一般的に、横クロストークに対応する解決手段は、列反転（Ｃｏｌｕｍ Ｉｎｖｅｒｓｉｏｎ）又はドット反転（Ｄｏｔ Ｉｎｖｅｒｓｉｏｎ）の駆動方式を採用することであるが、この解決手段は、プロセス変化による影響を受けやすく、左右２本のデータ線の共通電極線に対する容量カップリング効果が異なり、横クロストークを完全に除去することができない。
４ＭＡＳＫプロセスで、データ線と共通電極線との間のコンデンサＣＤＣ構造は、順に、第一金属層（Ｍｅｔａｌ １）、Ｎ＋層、ＡＳ層（アルキルシラン薄膜）、ＳｉＮｘ層（絶縁層）及び第二金属層（Ｍｅｔａｌ ２）を有し、Ｍｅｔａｌ １とＭｅｔａｌ ２の間にＡＳ層とＮ＋層が存在し、正フレームと負フレームの駆動でＣＤＣの大きさに差があり、それぞれＣＤＣ＋、ＣＤＣ−として表され、このような変化により左右２本のデータ線の共通電極線に対する容量カップリング効果に大きな差が存在する。
従来技術において、キール構造は、横方向に貫通し、かつ両辺の金属線によりＤＣ駆動電圧を提供し、このような設計により共通電極線ＡＣＯＭの駆動能力が不足しやすい。したがって、共通電極線ＡＣＯＭの駆動能力が高い構造及び方法を提供する必要がある。
本発明が解決しようとする技術的問題は、従来技術に存在する共通電極線ＡＣＯＭの駆動能力が不足するという技術的問題であり、本発明は、共通電極線ＡＣＯＭとゲート信号線を一定の方式で短絡して、共通電極線ＡＣＯＭの駆動能力を向上させる画素構造を提供する。
上記技術的問題を解決するために、本発明は、以下の技術的解決手段を採用する。
本発明は、画素構造を提供し、前記画素構造は、データ線、ゲート、画素電極及び前記ゲートを駆動する共通電極線を含み、前記共通電極線と画素電極との間のコンデンサは、蓄積コンデンサであり、前記共通電極線は、ゲートに電気的に接続されている。
さらに、前記共通電極線は、前記ゲートと同層に設けられて接続されている。
さらに、共通電極線は、金属ワイヤを重ね継してゲートと短絡している。
さらに、前記共通電極線の電位は、ゲートの電位と等しく、前記ゲートにおける第ｎ段のゲート信号と前記第ｎ＋１段の蓄積コンデンサの共通電極線の電位が等しく、ここで、ｎ＝１、２、３、…である。
本発明は、さらに、アレイ基板を提供し、前記画素構造を含み、各前記画素構造内の前記共通電極線がそれに対応する１本のゲート線と電気的に接続されている。
さらに、各前記画素構造内の前記共通電極線は、それに対応する１本のゲート線と電気的に接続されている。
本発明は、さらに、画素構造の動作方法を提供し、前記画素構造は、データ線、ゲート、画素電極及び前記ゲートを駆動する共通電極線を含み、前記共通電極線と画素電極との間のコンデンサは蓄積コンデンサであり、前記共通電極線は、ゲートに電気的に接続され、前記方法は、
（１）第ｎ段のゲート信号の電位をオフにした後、低電位に保持し、このときに第ｎ＋１段の蓄積コンデンサの共通電極線の電位が低電位になるステップと、
（２）第ｎ＋１段のゲート信号の電位をオンにした後、高電位になり、第ｎ＋１段の蓄積コンデンサの画素電極を正常に充電し、第ｎ＋１段の蓄積コンデンサの共通電極線の電位を低電位に維持し、第ｎ＋２段の蓄積コンデンサの共通電極線の電位が高電位になるステップと、
（３）第ｎ＋１段のゲート信号の電位をオフにした後、低電位になり、第ｎ＋２段の蓄積コンデンサの共通電極線の電位が低電位になるステップと、
（４）第ｎ＋２段のゲート信号の電位をオンにした後、高電位になり、第ｎ＋２段の蓄積コンデンサの画素電極を正常に充電し、第ｎ＋２段の蓄積コンデンサの共通電極線の電位を低電位に維持するステップと、
（５）ステップ（１）〜（４）を繰り返すステップとを含む。
さらに、前記動作方法において、第ｎ段のゲート信号の電位をオンにする前に、前記第ｎ段の蓄積コンデンサの共通電極線の電位は低電位である。
さらに、前記第ｎ段のゲート信号の電位をオフにして、時間ｔを経過した後に再びオンにし、第ｎ＋１段のゲート信号の電位をオンにする。本発明は、従来技術に比べて、共通電極線ＡＣＯＭと走査駆動ゲート（Ｇａｔｅ ｌｉｎｅ）を一定の方式で短絡して、共通電極線ＡＣＯＭの駆動能力を向上させ、各走査駆動ゲートＧａｔｅをオンにする前に、共通電極線ＡＣＯＭはいずれも安定した電位Ｖｌｏｗを維持することができる。
このような走査駆動ゲートＧａｔｅ ｌｉｎｅにより共通電極線ＡＣＯＭを駆動する有益な効果は、走査駆動ゲートＧａｔｅ ｌｉｎｅの電位がＩＣにより独立して制御され、その駆動能力が一般的な設計より強く、かつ共通電極線を個別に制御するＷＯＡ配線（非ＣＯＭ信号アレイ外の配線（Ｗｉｒｅ ｏｎ ａｒｒａｙ、ＷＯＡ））を減少させ、液晶パネルの他の設計構造に、より広いスペースを提供することができることである。
本発明は次の有益な効果を有する。
１、共通電極線の駆動能力を向上させる。
２、共通電極線ＡＣＯＭのＷＯＡ配線を減少させる。
３、液晶パネルの設計スペースを節約する。
本発明の概略構成図である。 本発明の等価回路図である。 本発明の共通電極線ＡＣＯＭと第ｎ段のゲート線信号の波形の概略図である。 本発明の動作方法のフローチャートである。
本発明の目的、技術的解決手段及び利点をより明確にするために、以下、実施例を参照して、本発明をさらに詳細に説明する。理解されるように、ここで記述された具体的な実施例は本発明を説明するものに過ぎず、本発明を限定するものではない。
図１及び図２に示すように、本発明は、液晶パネルの共通電極の安定性を改善し、データ線３（ＤＡＴＡ）、ゲート１（Ｇａｔｅ）、画素電極４（Ｐｉｘｅｌ）及び前記ゲートを駆動する共通電極線２（ＡＣＯＭ）を含む画素構造を提供し、前記共通電極線２（ＡＣＯＭ）と画素電極４（Ｐｉｘｅｌ）との間のコンデンサは、蓄積コンデンサＣｓｔであり、前記共通電極線２（ＡＣＯＭ）は、ゲート１と短絡しており、共通電極線２と下方のゲート１は、切断して設けられる。
前記ゲート１の電位は、ＩＣ集積回路により独立して制御される。前記共通電極線２（ＡＣＯＭ）とゲート１の電位は等しい。
図２に示すように、前記ゲート１、第ｎ段のゲート信号Ｇａｔｅ ｎは、前記第ｎ＋１段の蓄積コンデンサＣｓｔ ｎ＋１の共通電極線２（ＡＣＯＭ）の電位と等しく、ここで、ｎ＝１、２、３、…である。
液晶パネルの共通電極の電圧安定性を改善する画素構造は、ＴＦＴ‐ＬＣＤ表示装置に用いられ、アレイ基板は、前記画素構造を含み、各前記画素構造内の前記共通電極線２がそれに対応する１つのゲート１と電気的に接続されている。
図２は、本実施例の前記構造の等価回路図である。これにより、本実施例は、さらに、液晶パネルの共通電極の安定性を改善する画素構造の動作方法を提供し、図４に示すように、前記方法は、
（１）第ｎ段のゲート信号の電位Ｇａｔｅ ｎをオフにした後、低電位Ｖｌｏｗに保持し、このときに第ｎ＋１段の蓄積コンデンサＣｓｔ ｎ＋１の共通電極線２（ＡＣＯＭ）の電位が低電位Ｖｌｏｗになるステップと、
（２）第ｎ＋１段のゲート信号の電位Ｇａｔｅ ｎ＋１をオンにした後、高電位Ｖｈｉｇｈになり、第ｎ＋１段の蓄積コンデンサＣｓｔ ｎ＋１の画素電極４（Ｐｉｘｅｌ）を正常に充電し、第ｎ＋１段の蓄積コンデンサＣｓｔ ｎ＋１の共通電極線２（ＡＣＯＭ）の電位を低電位Ｖｌｏｗに維持し、第ｎ＋２段の蓄積コンデンサＣｓｔ ｎ＋２の共通電極線２（ＡＣＯＭ）の電位が高電位Ｖｈｉｇｈになるステップと、
（３）第ｎ＋１段のゲート信号の電位Ｇａｔｅ ｎ＋１をオフにした後、低電位Ｖｌｏｗになり、第ｎ＋２段の蓄積コンデンサＣｓｔ ｎ＋２の共通電極線２（ＡＣＯＭ）の電位が低電位Ｖｌｏｗになるステップと、
（４）第ｎ＋２段のゲート信号の電位Ｇａｔｅ ｎ＋２をオンにした後、高電位Ｖｈｉｇｈになり、第ｎ＋２段の蓄積コンデンサＣｓｔ ｎ＋２の画素電極４（Ｐｉｘｅｌ）を正常に充電し、第ｎ＋２段の蓄積コンデンサＣｓｔ ｎ＋２の共通電極線２（ＡＣＯＭ）の電位を低電位Ｖｌｏｗに維持するステップと、
（５）ステップ（１）〜（４）を繰り返すステップとを含む。
図３及び図４に示すように、前記方法において、第ｎ段のゲート信号の電位をオンにする前に、前記第ｎ段の蓄積コンデンサＣｓｔｎの共通電極線（ＡＣＯＭ）の電位は低電位Ｖｌｏｗである。前記第ｎ段のゲート信号の電位をオフにして、時間ｔを経過した後に再びオンにし、第ｎ＋１段のゲート信号の電位Ｇａｔｅ ｎ＋１をオンにする。
本発明の別の実施形態として、共通電極線は、さらに、他の層の金属ワイヤを重ね継してビアを介してゲート線と接続してもよい。例えば、絶縁層に一層の導電層を設けて、共通電極線をゲートに接続する。
当業者が本発明を理解することができるように、本発明を説明するための特定の実施形態についての説明がなされているが、本発明は、これらの実施形態に限定されるものではなく、当業者であれば、様々な変更が添付の特許請求の範囲に記載及び確定されている本発明の精神および範囲内にある限り、本発明の構想を利用した発明が本発明の保護範囲に属する。

Claims (9)

  1. データ線、ゲート、画素電極及び前記ゲートを駆動する共通電極線を含む画素構造であって、
    前記共通電極線と画素電極との間のコンデンサは、蓄積コンデンサであり、
    前記共通電極線は、ゲートに電気的に接続されていることを特徴とする画素構造。
  2. 前記共通電極線は、前記ゲートと同層に設けられて接続されていることを特徴とする請求項１に記載の画素構造。
  3. 共通電極線は、金属ワイヤを重ね継してゲートと短絡していることを特徴とする請求項１に記載の画素構造。
  4. 前記共通電極線の電位はゲートの電位と等しく、
    前記ゲートにおける第ｎ段のゲート信号と前記第ｎ＋１段の蓄積コンデンサの共通電極線の電位が等しく、
    ここで、ｎ＝１、２、３、…であることを特徴とする請求項１に記載の画素構造。
  5. データ線、ゲート、画素電極及び前記ゲートを駆動する共通電極線を含む画素構造を含むアレイ基板であって、
    前記共通電極線と画素電極との間のコンデンサは、蓄積コンデンサであり、
    前記共通電極線は、ゲートに電気的に接続され、
    各前記画素構造内の前記共通電極線がそれに対応する１つのゲートと電気的に接続されていることを特徴とするアレイ基板。
  6. 各前記画素構造内の前記共通電極線がそれに対応する１つのゲートと電気的に接続されていることを特徴とする請求項５に記載のアレイ基板。
  7. データ線、ゲート、画素電極及び前記ゲートを駆動する共通電極線を含む画素構造の動作方法であって、
    前記共通電極線と画素電極との間のコンデンサは、蓄積コンデンサであり、
    前記共通電極線は、ゲートに電気的に接続され、前記方法は、
    （１）第ｎ段のゲート信号の電位をオフにした後、低電位に保持し、このときに第ｎ＋１段の蓄積コンデンサの共通電極線の電位が低電位になるステップと、
    （２）第ｎ＋１段のゲート信号の電位をオンにした後、高電位になり、第ｎ＋１段の蓄積コンデンサの画素電極を正常に充電し、第ｎ＋１段の蓄積コンデンサの共通電極線の電位を低電位に維持し、第ｎ＋２段の蓄積コンデンサの共通電極線の電位が高電位になるステップと、
    （３）第ｎ＋１段のゲート信号の電位をオフにした後、低電位になり、第ｎ＋２段の蓄積コンデンサの共通電極線の電位が低電位になるステップと、
    （４）第ｎ＋２段のゲート線信号の電位をオンにした後、高電位になり、第ｎ＋２段の蓄積コンデンサの画素電極を正常に充電し、第ｎ＋２段の蓄積コンデンサの共通電極線の電位を低電位に維持するステップと、
    （５）ステップ（１）〜（４）を繰り返すステップとを含むことを特徴とする画素構造の動作方法。
  8. 前記動作方法において、第ｎ段のゲート信号の電位をオンにする前に、前記第ｎ段の蓄積コンデンサの共通電極線の電位は低電位であることを特徴とする請求項７に記載の画素構造の動作方法。
  9. 前記第ｎ段のゲート信号の電位をオフにして、時間ｔを経過した後に再びオンにし、第ｎ＋１段のゲート信号の電位をオンにすることを特徴とする請求項７に記載の画素構造の動作方法。
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