KR20110077965A - 액정표시장치용 어레이기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 스토리지 캐패시터의 용량을 줄이지 않으면서도 화소영역의 개구율을 향상시킬 수 있는 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다. 액정표시장치용 어레이 기판은 기판상에 형성되는 게이트 라인; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차로 형성되어 화소영역을 정의하는 데이터 라인; 상기 게이트 라인 및 데이터 라인의 교차 영역에 형성되는 박막 트랜지스터; 상기 게이트 절연막 상에 형성되며 박막 트랜지스터와 직접 접속되는 제 1 화소전극; 상기 게이트 절연막 상에 형성되며 상기 제1 화소전극 및 상기 박막 트랜지스터를 덮는 보호막; 및 상기 보호막 상에 상기 데이터 라인과 중첩되게 형성되어 스토리지 캐패시터를 형성하는 공통전극을 포함하는 것을 특징으로 한다.

Description

액정표시장치용 어레이기판 및 그 제조방법{ARRAY SUBSTRATE FOR LIQUID CRYSTAL DISPLAY AND METHOD OF MAUFACTGUREING THE SAME}
본 발명은 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것으로, 특히 스토리지 캐패시터의 용량을 줄이지 않으면서도 화소영역의 개구율을 향상시킬 수 있는 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하는 표시장치의 일종이다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
도 1을 참조하면, 수평 전계형 액정표시장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(50) 및 칼라 필터 어레이 기판(60)과, 두 기판(50, 60) 사이에 마련되는 액정 공간에 채워진 액정 분자들(40)을 구비한다.
칼라 필터 어레이 기판(60)은 상부 기판(11), 상부 기판(11) 상에 순차적으로 형성된 블랙 매트릭스(32), 칼라 필터(34)와, 칼라 필터(34) 및 블랙 매트릭 스(32)가 형성된 상부 기판(11)을 평탄화하기 위한 오버코트층(36)을 포함한다.
박막 트랜지스터 어레이 기판(50)은 하부 기판(1), 하부 기판(1) 상에 형성된 게이트 라인(2), 게이트 라인과 교차되어 셀 영역을 정의하는 데이터 라인(4), 게이트 라인(2) 및 데이터 라인(4)의 교차로 정의된 셀 영역마다 형성된 박막 트랜지스터(30)와, 그 셀 영역에 수평 전계를 이루도록 형성된 화소전극(22) 및 공통전극(24)과, 공통전극(24)과 접속된 공통라인(26)을 포함한다.
공통라인(26)은 셀 영역을 사이에 두고 게이트 라인(2)과 나란하게 형성되며 액정분자들(40)의 구동을 위한 기준전압을 공통전극(24)에 공급한다.
박막 트랜지스터(30)는 게이트 라인(2)으로부터의 게이트 신호에 응답하여 데이터 라인(4)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 박막 트랜지스터(30)를 통해 데이터 신호가 공급된 화소 전극(22)과 공통 라인(26)을 통해 기준전압이 공급된 공통전극(24) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판(50)과 칼라 필터 기판(60) 사이에서 배열된 액정분자들(40)이 유전 이방성에 의해 회전하게 된다. 이러한 액정분자들(40)의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다.
다음으로, 도 2를 참조하여 수평전계를 형성하는 구조에 대해 보다 상세히 설명하기로 한다. 박막 트랜지스터 어레이 기판(50)은 게이트 라인(2)과 데이터 라인(4)의 교차에 의하여 정의되는 화소영역을 구비하며, 상하로 배치된 게이트 라인(2)과 좌우로 배치된 데이터 라인(4)에 의해 형성되는 화소영역의 내측에는 상하의 게이트 라인 및 좌우의 데이터 라인(4)과 근접하여 형성되는 공통라인(26)으로 부터 연장된 핑거부(24b)와 수평부(24a)가 배치된다.
게이트 라인(2)과 데이터 라인(4)의 교차영역에는 게이트 전극(G), 액티브층(A), 소스 전극(S), 드레인 전극(D)을 포함하는 박막트랜지스터(T)가 형성된다.
화소영역(P)에는 드레인 전극(D)과 접촉하는 수평부(22a)와 수평부(22a)에서 수직 연장된 복수의 핑거부(22b)로 구성된 화소전극(22)이 형성되며, 또한 공통라인의 수평부(59c)와 접촉하는 수평부(24a)와 수평부(24a)에서 화소전극의 핑거부(22b)와 평행하게 이격되는 위치로 수직 분기된 복수의 핑거부(24b)로 구성된 공통전극(24)이 형성된다.
이와 같은 구성에 의하면, 게이트 라인(2)과 평행한 공통라인의 수평부(24a)을 제 1 전극으로 하고, 제 1 전극의 상부와 중첩되는 화소전극(22)의 수평부(22a)을 제 2 전극으로 하는 스토리지 캐패시터(storage capacitor)(Cst)가 형성된다.
스토리지 캐패시터(Cst)는 액정의 배열상태를 일정시간 유지할 수 있어 표시장치가 고화질을 구현할 수 있게 해 줄 뿐 아니라 박막트랜지스터에서 발생하는 킥백전압(kickback voltage)을 최소화할 수 있는 장점이 있기 때문에 액정표시장치에서는 필수적으로 갖추어야 하는 구성요소이다. 킥백전압은 게이트 전극(G)과 드레인 전극(D)이 중첩될 때 발생하는 기생 캐패시터에 의해 액정에 인가되는 직류성분의 전압을 말하며, 액정을 열화시키는 원인이 된다. 따라서, 게이트 전극(G)과 드 레인 전극(D)이 중첩되는 구조에서는 이러한 킥백전압을 줄이기 위한 방안이 강구되지 않으면 안된다. 킥백전압을 줄이기 위한 방법으로는 스토리지 캐패시터(Cst)의 용량을 크게 하는 방법이 있다. 이에 대해 다음의 수학식 1을 들어 설명하기로 한다.
△Vp=Cgf/(Cgd+Clc+Cst)△Vg
상기 수학식 1에서, △Vp는 킥백전압값을, Vg는 게이트 전압의 로우값과 하이값의 차이값을, Clc는 액정 캐패시터의 용량을, Cst는 스토리지 캐패시터의 용량을, Cgd는 게이트 전극과 드레인 전극간의 중첩 면적에 의해 발생하는 기생용량값을 각각 나타낸다.
상기 수학식 1에서, Cgd, Clc 및 △Vg는 고정값이라 가정할 때, Cgd의 크기를 직접적으로 줄여 킥백전압(△Vp)을 최소화하는 방법을 생각해 볼 수 있으나, 공정상의 제한으로 인해 게이트 전극(G)과 드레인 전극(D)이 겹치는 면적을 최소화하는 것에는 한계가 있다. 따라서, Cst의 변동에 의해 킥백전압(△Vp)이 영향을 받게 된다는 것을 알 수 있다. 상기 수학식 1로부터 Cst가 클수록 킥백전압(△Vp)이 작아진다는 것을 알 수 있다.
이러한 이유로 스토리지 캐패시터(Cst)를 설계할 때, 좀 더 많은 양의 보조용량을 확보하기 위해 화소영역(P) 내에 도 2 에 도시된 바와 같이 화소전극의 수평부(22a)와 공통라인(24)의 수평부(24a)가 충분히 중첩되도록 설계하여 스토리지 캐패시터(Cst)의 면적을 넓게 형성하는 것이 필연적이었다.
그러나, 이러한 구조에 의하면 스토리지 캐패시터의 면적이 화소영역을 과도하게 차지하게 되어 개구율을 저하시키고, 그에 따라 액정표시장치의 휘도를 저하시킨다는 문제점이 있었다.
따라서, 본 발명의 목적은 상술한 문제점을 해소하고 화소영역을 차지하는 스토리지 캐패시터의 면적을 최소화하여 개구율을 증가시키면서도 충분한 용량의 스토리지 캐패시터를 확보할 수 있는 액정표시장치용 어레이 기판을 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은 기판상에 형성되는 게이트 라인; 이트 절연막을 사이에 두고 상기 게이트 라인과 교차로 형성되어 화소영역을 정의하는 데이터 라인; 상기 게이트 라인 및 데이터 라인의 교차 영역에 형성되는 박막 트랜지스터; 상기 박막 트랜지스터와 직접 접속되는 제 1 화소전극; 상기 게이트 절연막 상에 형성되며 상기 제 1 화소전극 및 상기 박막 트랜지스터를 덮는 보호막; 및 상기 보호막 상에 상기 데이터 라인과 중첩되게 형성되어 스토리지 캐패시터를 형성하는 공통전극을 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 보호막은 콘택홀을 구비하며, 액정표시장치용 어레이 기판은 상기 콘택홀을 통해 상기 제 1 화소전극및 상기 트랜지스터의 드레인 전극의 어느 하나와 접속되고, 상기 공통전극과 수평전계를 형성하는 제 2 화소전극을 더 포함하도록 구성된다.
또한, 상기 제 1 화소전극은 상기 데이터 라인과 평행하게 형성되는 적어도 하나의 핑거부와, 상기 핑거부의 일단부로부터 연장되어 상기 트랜지스터의 드레인 전극과 직접 접속되는 수평부를 포함하도록 구성된다.
또한, 제 2 화소전극은 상기 제 1 화소전극의 핑거부와 나란하게 형성되며, 서로 이격되는 2 이상의 핑거부들과, 상기 2 이상의 핑거부들을 연결하는 수평부를 포함하며, 상기 제 2 화소전극의 수평부의 일단부는 상기 보호막을 관통하는 상기 콘택홀을 통해 상기 제 1 화소전극의 수평부와 접속되도록 구성된다.
또한, 공통전극은 상기 데이터 라인의 전체 폭 및 상기 제 1 화소전극의 핑거부의 적어도 일부분과 중첩되도록 형성되어 상기 스토리지 캐패시터를 형성하는 제 1 핑거부와, 상기 제 1 핑거부로 부터 제 1 거리 만큼 이격되어 상기 제 1 핑거부와 나란하게 형성되는 제 2 핑거부와, 상기 제 2 핑거부로부터 제 1 거리 보다 큰 제 2거리 만큼 이격되어 형성되는 적어도 하나의 제 3 핑거부와, 상기 제 1 내지 제 3 핑거부를 연결하는 수평부를 포함하며, 상기 공통전극의 제 2 핑거부와 상기 공통전극의 제 3 핑거부 사이 및 상기 공통전극의 제 3 핑거부들 사이에는 상기 제 2 화소전극의 핑거부가 배치되어 액정배향을 위한 수평전계를 형성하도록 구성된다.
또한, 공통전극의 제 1 및 제 2 핑거부의 각각은 상기 제 1 화소전극의 핑거부의 적어도 일부분과 중첩되도록 형성되어 상기 스토리지 캐패시터의 용량을 증가시킨다.
또한, 공통전극의 제 1 핑거부의 폭은 상기 공통전극의 제 2 핑거부의 폭 보다 크며, 상기 제 1 공통전극의 제 1 핑거부와 상기 공통전극의 제 2 핑거부 사이의 거리는 상기 공통전극의 제 2 핑거부와 상기 제 2 화소전극의 핑거부 사이의 거리 보다 짧도록 구성된다.
또한, 제 2 화소전극과 상기 공통전극은 동일한 도전성 물질로 형성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 제조방법은 기판상에 게이트 라인을 형성하는 단계; 이트 절연막을 사이에 두고 상기 게이트 라인과 교차로 형성되어 화소영역을 정의하는 데이터 라인을 형성하는 단계; 상기 게이트 라인 및 데이터 라인의 교차 영역에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터가 형성된 상기 게이트 절연막 상에 상기 박막 트랜지스터와 직접 접속되는 제 1 화소전극을 형성하는 단계; 상기 게이트 절연막 상에 상기 제 1 화소전극 및 상기 박막 트랜지스터를 덮으며 상기 박막 트랜지스터의 일부를 노출시키는 콘택홀을 구비한 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 데이터 라인과 중첩되게 형성되어 스토리지 캐패시터를 형성하는 공통전극과, 상기 보호막에 형성된 콘택홀을 통해 상기 제 1 화소전극과 접속되며 상기 공통전극과 액정배향을 위한 수평전계를 형성하는 제 2 화소전극을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 액정표시장치용 어레이 기판의 제조방법은 기판상에 게이트 라인을 형성하는 단계; 이트 절연막을 사이에 두고 상기 게이트 라인과 교차로 형성되어 화소영역을 정의하는 데이터 라인을 형성하는 단계; 상기 게이트 라인 및 데이터 라인의 교차 영역에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터가 형성된 상기 게이트 절연막 상에 상기 박막 트랜지스터와 직접 접속되는 제 1 화소전극을 형성하는 단계; 상기 게이트 절연막 상에 상기 제 1 화소전극 및 상기 박막 트랜지스터를 덮으며 상기 박막 트랜지스터의 일부를 노출시키는 콘택홀을 구비한 보호막을 형성하는 단계; 및 상기 보호막 상에 상기 데이터 라인과 중첩되게 형성되어 스토리지 캐패시터를 형성하는 공통전극과, 상기 보호막에 형성된 콘택홀을 통해 상기 제 1 화소전극과 접속되며 상기 공통전극과 액정배향을 위한 수평전계를 형성하는 제 2 화소전극을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 방법에서 상기 데이터 라인 및 상기 박막 트랜지스터는 하프톤 마스크 공정을 이용한 하나의 마스크 공정에 의해 형성된다.
또한, 제 1 화소전극 형성단계는 상기 데이터 라인 및 트랜지스터가 형성된 게이트 절연막 상에 증착 공정을 통해 제 1 투명 도전층을 전면 증착하는 단계; 상기 제 1 투명 도전층에 포토레지스트를 전면 형성한 후 제 1 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 상기 제 1 투명 도전층 중에서 상기 제 1 화소전극이 형성될 영역을 제외한 나머지 영역을 노출시키는 제 1 포토레지스트 패턴을 형성하는 단계; 및 상기 제 1 포토레지스트 패턴에 의해 노출된 상기 투명 도전층을 에칭한 후 잔류하는 상기 제 1 포토레지스트 패턴을 제거함으로써 상기 공통전극과 함께 액정배향을 위한 프린지 필드를 형성하는 핑거부와 상기 핑거부로부터 연장되며 상기 박막 트랜지스터와 접속되는 수평부를 형성하는 단계를 포함한다.
또한, 콘택홀을 구비한 보호막을 형성하는 단계는 상기 제 1 화소전극이 형성된 상기 게이트 절연막 상에 보호막을 전면 도포하는 단계; 상기 보호막 상에 포토레지스트를 전면 도포한 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써 상기 보호막의 일부를 노출시키는 제 2 포토레지스트 패턴을 형성하는 단계; 및 상기 제 2 포토레지스트 패턴에 의해 노출된 상기 보호막을 에칭함으로써 상기 보호막을 관통하여 상기 제 1 화소전극의 핑거부를 노출시키는 콘택홀을 형성하는 단계를 포함한다.
또한, 상기 제 2 화소전극 및 상기 공통전극을 형성하는 단계는 상기 콘택홀을 갖는 보호막 상에 증착공정을 통해 제 2 투명도전층을 전면 증착하는 단계; 상기 제 2 투명도전층 상에 포토레지스트를 전면 도포한 후 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써 상기 제 2 투명도전층을 노출시키는 제 3 포토레지스트 패턴을 형성하는 단계; 및 상기 제 3 포토레지스트 패턴에 의해 노출된 상기 제 2 투명도전층을 에칭한 후 잔류하는 상기 제 3 포토레지스트 패턴을 제거함으로써 상기 제 2 화소전 및 상기 공통전극을 동시에 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 액정표시장치용 박막 트랜지스터 기판에 따르면, 공통전극의 제 1 핑거부는 보호막을 사이에 두고 데이터 라인과 중첩되게 형성되므로 화소영역의 개구율을 증가시키면서도 스토리지 커패시터 용량을 향상시킬 수 있는 효과를 얻게 된다. 또한, 공통전극의 제 1 핑거부가 제 1 화소전극의 제 1 핑거부의 일부와도 중첩되게 형성되면 스토리지 캐패시터의 용량을 더욱 증가시킬 수 있다.
또한, 공통전극의 제 1 및 제 2 핑거부가 보호막을 사이에 두고 제 1 화소전극의 제 1 핑거부와 상하로 배치되므로 화소영역에 배향된 액정을 소정 방향으로 배향시키는 프린지 필드가 형성되고, 제 2 화소전극의 핑거부들과 공통전극의 핑거부들 사이에 형성되는 전계에 의해 액정을 수평방향으로 배향시킬 수 있으므로 액정구동능력을 향상시킬 수 있는 효과를 얻을 수 있다.
이하, 도 3 내지 도 12f를 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 나타낸다.
도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 액정표시장치용 어레이 기판에 대해 설명하기로 한다. 도 3은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판을 도시한 평면도, 도 4는 도 3에 도시된 박막 트랜지스터 어레이 기판의 I-I'선을 따라 취한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에서 게이트 절연막(103)을 사이에 두고 교차되게 형성되어 화소영역을 정의하는 게이트 라인(102) 및 데이터 라인(110)과, 그 교차부마다 형성된 박막 트랜지스터(T)와, 데이터 라인(110)으로 부터 이격되어 데이터 라인(110)과 인접한 영역에서 평행하게 형성되는 제 1 화소전극(114)과, 게이트 절연막(103) 상에 형성되며 상기 제 1 화소전극(114) 및 상기 박막 트랜지스터(T)를 덮는 보호막(116)과, 데이터 라인(110)과 중첩되게 보호막(116) 상에 형성되어 스토리지 캐패시터(Cst)를 형성하는 공통전극(132)과, 제 1 화소전극(114)과 접속되고 상기 공통전극(132)과 수평전계를 형성하는 제 2 화소전극(122)을 포함한다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(T)를 구성하는 게이트 전극(102G)으로 전달한다. 게이트 라인(102) 및 게이트 전극(102G)은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로부터 선택된 게이트 금속으로 구성되어 있다.
데이터 라인(110)은 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(102G)의 온/오프에 연동하여 박막 트랜지스터(T)의 소스 전극(110S) 및 드레인 전극(110D)으로 전달하는 역할을 수행한다. 데이터 라인(110)은 게이트 절연막(103)을 사이에 두고 게이트 라인(102)과 교차되어 제 2 화소전극(122)과 공통전극(132)이 위치하는 화소영역을 정의한다.
박막 트랜지스터(T)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(110)의 화소신호를 화소전극들(114, 122)에 충전시키는 역할을 한다. 박막 트랜지스터(T)는 게이트 라인(102)에 접속된 게이트 전극(102G), 게이트 절연막(103)을 사이에 두고 게이트 라인(102)과 교차 형성되는 데이터 라인(110)에 접속되는 소스 전극(110S) 및 채널을 사이에 두고 소스 전극(110S)과 대향되게 형성되는 동시에 제1 및 제 2 화소전극(114, 122)과 중첩된 형태로 접속되는 드레인 전극(110D)을 포함한다.
또한, 박막 트랜지스터(T)는 게이트 절연막(103)을 사이에 두고 게이트 전극(102G)과 대응되게 형성되어 채널을 형성하는 활성층(104') 및 활성층(104') 상에 형성되며 소스 전극(110S) 및 드레인 전극(110D)과 오믹접촉(ohmic contact)되는 오믹접촉층(106')을 더 포함한다.
제 1 화소전극(114)은 데이터 라인(110)과 평행하게 형성되는 제 1 및 제 2 핑거부(114a, 114d)와, 제 1 핑거부(114a)의 일단부로부터 연장되어 드레인 전극(110D)과 접속되는 제 1 수평부(114b)와, 제 1 핑거부(114a)의 타단부로부터 연장되어 제 1 핑거부(114a)와 제 2 핑거부(114d)를 연결하는 제 2 수평부(114c)를 포함한다. 제 1 화소전극(114)은 박막 트랜지스터(T)를 구성하는 드레인 전극(110D)과 직접 접속되도록 형성되며, ITO 등의 투명 도전성 물질로 형성된다.
보호막(116)은 박막 트랜지스터(T) 및 제 1 화소전극(114)이 형성된 게이트 절연막(103) 상에 소정의 두께를 갖도록 형성되며, 채널을 형성하는 활성층(104')을 습기나 스크래치(scratch) 등으로부터 보호하는 역할을 한다. 보호막(116)은 질화실리콘 등의 무기절연물질, 포토 아크릴(photo-acryl) 등의 유기화합물질, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절연물질로 형 성된다. 보호막(116)에는 마스크 공정을 통해 형성된 콘택홀(118)이 형성되고 이 콘택홀을 통해 제 2 화소전극(122)이 제 1 화소전극(114)과 접속되도록 되어 있다.
공통전극(132)은 데이터 라인(110)의 전체 폭 및 제 1 화소전극의 제 1 핑거부(114a)의 적어도 일부분과 중첩되도록 형성되는 제 1 핑거부(132a)와, 제 1 핑거부(132a)로 부터 제 1 거리 d1 만큼 이격되어 제 1 핑거부(132a)와 나란하게 형성되며, 제 1 화소전극의 제 1 핑거부(114a)의 적어도 일부분과 중첩되도록 형성되는 제 2 핑거부(132b, 132e)와, 제 2 핑거부(132b, 132e)로부터 제 1 거리 d1보다 큰 제 2거리 d2 만큼 이격되어 형성되는 적어도 하나의 제 3 핑거부(132d)를 포함한다. 공통전극의 제 1 핑거부(132a, 132f)의 폭 w1은 공통전극의 제 2 핑거부(132b, 132e) 및 공통전극의 제 3 핑거부(132d)의 폭 w2 보다 크다. 또한, 제 1 공통전극의 제 1 핑거부(132a, 132f)와 공통전극의 제 2 핑거부(132b, 132e) 사이의 거리 d1은 공통전극의 제 2 핑거부(132b ,132e)와 제 2 화소전극의 제 1 및 제 2 핑거부(122a, 122c) 사이의 거리 d3보다 짧다. 공통전극(132)은 제 2 화소전극(122)과 동일한 도전성 물질로 형성된다.
한편, 본 발명의 실시예에 따른 도면에서는 공통전극(132)이 제 3 핑거부(132d)를 하나만 가지는 것으로 도시되어 있으나, 이는 예시적인 사항에 지나지 않으며 제 3 핑거부의 수는 필요에 따라 조정될 수 있다. 또한, 공통전극의 제 1 핑거부(132a)는 제 1 화소전극의 제 1 핑거부(114a)와 중첩되지 않도록 형성될 수도 있으며, 공통전극의 제 2 핑거부(132b, 132e)가 제 1 화소전극의 제 1 핑거부(114a)와 중첩되지 않도록 형성될 수도 있다. 공통전극의 제 1 핑거부(132a)와 제 1 화소전극의 제 1 핑거부(114a)와 중첩되도록 형성될 경우 스토리지 캐패시터(Cst)의 용량이 증가되는 효과가 있다. 반면, 공통전극의 제 1 핑거부(132a)가 제 1 화소전극의 제 1 핑거부(114a)와 중첩되지 않도록 형성되거나 공통전극의 제 2 핑거부(132b, 132e)가 제 1 화소전극의 제 1 핑거부(114a)와 중첩되지 않도록 구성되는 경우, 프린지 필드 효과에 의한 액정구동능력이 향상되는 효과가 있다.
상술한 본 발명의 실시예에 따른 구성에 의하면, 공통전극의 제 1 핑거부(132a 132f)가 데이터 라인(110)의 전체 폭 및 제 1 화소전극의 제 1 핑거부(114a)의 적어도 일부분과 중첩되므로 충분한 용량의 스토리지 캐패시터(Cst)가 얻어진다.
다음으로, 도 5 내지 도 14c를 참조하여 본 발명의 실시예에 따른 액정표시장치용 박막 트랜지스터 어레이 기판의 제조방법에 대해 설명하기로 한다. 이하에서는 설명의 편의를 위해 하나의 화소영역에 대해서만 설명하기로 한다. 또한, 하나의 화소영역은 상하 한쌍의 게이트 라인과 좌우 한쌍의 데이터 라인들에 형성되지만 설명을 간략화하기 위해 이하의 제조방법의 설명에서는 하나의 게이트 라인과 하나의 데이터 라인만을 도시하였다.
우선, 도 5 내지 도 6b를 참조하여 게이트 라인(102) 및 게이트 전극(102G)을 형성하기 위한 공정에 대해 설명하기로 한다. 도 5는 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 라인 및 게이트 전극 형성공정을 설명하기 위한 평면도이고, 도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 라인 및 게이트 전극 형성공정을 단계적으로 설명하기 위한 단면도이다.
도 5 내지 도 6b를 참조하면, 기판(100)상에 스퍼터링 등의 증착 공정을 통해 제 1 도전층으로서의 게이트 금속층(101)을 전면 증착시킨다. 게이트 금속층(101)은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등의 재료로 부터 선택된다.
기판(100)상에 포토레지스트(photo resist)를 전면 도포한 후 제 1 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 게이트 금속층을 노출시키는 제 1 포토레지스트 패턴(200)을 형성한다. 그리고 제 1 포토레지스트 패턴(200)에 의해 노출된 게이트 금속층을 습식 에칭(wet etching)을 통해 제거한 후 잔류하는 제 1 포토레지스트 패턴(200)을 애싱함으로써, 기판(100)상에 게이트 라인(102), 상기 게이트 라인(102)에 일체적으로 형성된 게이트 전극(102G)을 형성한다.
다음으로, 도 7 내지 도 12f를 참조하여 데이터 라인 및 박막 트랜지스터(T)를 형성하기 위한 공정에 대해 설명한다. 도 7은 본 발명에 따른 박막 트랜지스터 어레이 기판의 데이터 라인 및 박막 트랜지스터 형성공정을 설명하기 위한 평면도이고, 도 8a 내지 도 8e는 본 발명에 따른 박막 트랜지스터 어레이 기판의 데이터 라인 및 박막 트랜지스터 형성 공정을 단계적으로 설명하기 위한 단면도이다.
도 7 내지 도 8e를 참조하면, 게이트 전극(102G)을 구비하는 게이트 라인(102)이 형성된 기판(100)상에 게이트 절연막(103)을 형성한 후, 게이트 절연막(103) 상에 a-Si층(104) 및 n+실리콘층(106)으로 구성된 반도체층을 순차적으로 형성한다. 이후, 도 8a에 도시된 바와 같이 반도체층(104, 106) 상에 포토레지스트를 전면 도포한 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 반도체층 중에서 채널영역에 대응되는 영역을 제외한 나머지 영역을 노출시키는 제 2 포토레지스트 패턴(210)을 형성한다.
이어서 제 2 포토레지스트 패턴(210)에 의해 노출된 반도체층을 에칭한 후 잔류하는 제 2 포토레지트 패턴(210)을 제거함으로써, 도 8b에 도시된 바와 같은 채널을 형성하는 활성층(104') 및 오믹 접촉을 위한 오믹 접촉층(106')으로 구성된 반도체 패턴을 형성한다.
다음으로, 반도체 패턴(104', 106')이 형성된 게이트 절연막(103) 상에 제 2 도전층으로서의 데이터 금속층(108)을 증착시키고, 데이터 금속층(108) 상에 포토레지스트를 전면 도포한 후 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 도 8c에 도시된 바와 같이, 데이터 금속층(108)을 노출시키는 제 3 포토레지스트 패턴(220)을 형성한다. 상술한 바와 같이 구성된 제 3 포토레지스트 패턴(220)에 의해 노출된 데이터 금속층(108)을 에칭하여 제거함으로써, 도 8d에 도시된 바와 같이, 박막 트랜지스터의 채널 영역에 형성된 데이터 금속층(108)을 분리한다. 이후, 데이터 금속층(108)이 분리됨에 따라 채널영역에 노출되는 n+ 실리콘층(106)을 건식 에칭을 통해 제거함으로써, 도 8d에 도시된 바와 같이, 박막 트랜지스터(T)의 채널을 형성하는 활성층(104') 및 오믹 접촉층(106')으로 구성된 반도체 패턴을 형성한다.
상술한 바와 같이 반도체 패턴(104', 106')을 형성한 후 데이터 금속층(108) 상에 잔류하는 제 3 포토레지스트 패턴(220)을 제거함으로써, 도 8e에 도시된 바와 같이, 게이트 절연막(103)을 사이에 두고 게이트 라인(102)과 교차되는 데이터 라 인(110), 데이터 라인(110)에 접속된 소스 전극(110S), 채널을 개재하여 소스 전극(110S)과 대향하는 드레인 전극(110D)을 형성한다.
상술한 설명에서는 데이터 라인(110)과 박막 트랜지스터(T)가 2개의 마스크 공정에 의해 형성되는 것으로 설명하였으나, 하프톤 마스크를 사용하면 하나의 마스크 공정에 의해 형성될 수도 있다. 이 경우, 도 8e에 도시된 소스 전극(110S)의 좌측 단부는 오믹접촉층(106') 및 활성층(104')의 일단부와 일치하고, 드레인 전극(110D)의 우측 단부는 오믹접촉층(106') 및 활성층(104')의 타단부와 일치하도록 형성된다. 하프톤 마스크 공정에 대해서는 상세한 설명을 생략한다.
다음으로, 도 9 내지 도 10c를 참조하여 제 1 화소전극(114)을 형성하기 위한 공정에 대해 설명한다. 도 9는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 1 화소전극 형성공정을 설명하기 위한 평면도이고, 도 10a 내지 도 10c는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 1 화소전극 형성공정을 단계적으로 설명하기 위한 단면도이다.
도 9 내지 도 10c를 참조하면, 데이터 라인(110)과 트랜지스터가 형성된 게이트 절연막(103) 상에 도 10a에 도시된 바와 같이 PECVD 등의 증착 공정을 통해 제 3 도전층으로서의 제 1 투명 도전층(112)을 전면 증착시킨다. 이후, 제 1 투명 도전층(112)에 포토레지스트를 전면 형성한 후 제 4 마스크(데이터 라인 및 트랜지스터 형성공정에서 하프톤 마스크를 사용한 경우는 제 3 마스크)를 이용한 포토리소그래피 공정을 수행함으로써, 도 10b에 도시된 바와 같이 투명 도전층 중에서 제 1 화소전극(114)이 형성될 영역을 제외한 나머지 영역을 노출시키는 제 4 포토레지 스트 패턴(230)을 형성한다. 제 4 포토레지스트 패턴(230)에 의해 노출된 투명 도전층을 에칭한 후 잔류하는 제 4 포토레지스트 패턴(230)을 제거함으로써, 도 10c에 도시된 바와 같이 후술할 공통전극(132)과 함께 액정배향을 위한 프린지 필드를 형성하는 제 1 핑거부(114a)와 박막 트랜지스터(T)의 드레인 전극(110D)과 직접 접속되는 제 1 수평부(114b)를 갖는 제 1 화소전극(114)을 형성한다.
제 1 화소전극(114)은 데이터 라인(110)과 평행하게 형성되는 제 1 및 제 2 핑거부(114a, 114d)와, 제 1 핑거부(114a)의 일단부로부터 연장되어 드레인 전극(110D)과 직접 접속되는 제 1 수평부(114b)와, 제 1 핑거부(114a)의 타단부로부터 연장되어 제 1 핑거부(114a)와 제 2 핑거부(114d)를 연결하는 제 2 수평부(114c)를 포함한다. 또한, 제 1 화소전극(114)은 ITO 등의 투명 도전성 물질로 형성된다.
다음으로, 도 11a 내지 도 12f를 참조하여 제 2 화소전극(122) 및 공통전극(132)을 형성하기 위한 공정에 대해 설명한다. 도 11a 및 도 11b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 2 화소전극 및 공통전극 형성공정을 설명하기 위한 평면도이고, 도 12a 내지 도 12f는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 2 화소전극 및 공통전극 형성공정을 단계적으로 설명하기 위한 단면도이다.
도 11a 내지 도 12f를 참조하면, 도 11a에 도시된 바와 같이 제 1 화소전극(114)이 형성된 게이트 절연막(103) 상에 보호막(116)을 전면 도포한다. 보호막(116)은 질화실리콘 등의 무기절연물질, 포토 아크릴(photo-acryl) 등의 유기화 합물질, BCB(benzocyclobutene) 또는 PFCB(perfluorocyclobutane) 등의 유기절연물질로 구성된다. 이후, 보호막(116) 상에 포토레지스트를 전면 도포한 후 제 5 마스크(데이터 라인 및 트랜지스터 형성공정에서 하프톤 마스크를 사용한 경우는 제 4 마스크)를 이용한 포토리소그래피 공정을 수행함으로써, 도 12b에 도시된 바와 같은 보호막(116)을 노출시키는 제 5 포토레지스트 패턴(240)을 형성한다. 그리고, 제 5 포토레지스트 패턴(240)에 의해 노출된 보호막(116)을 에칭함으로써, 도 12c에 도시된 바와 같이 보호막(116)을 관통하여 제 1 화소전극의 제 1 핑거부(114a)를 노출시키는 콘택홀(118)을 형성한다.
콘택홀(118)을 갖는 보호막(116)을 형성한 후에는 PECVD 등의 증착공정을 통해 도 12d에 도시된 바와 같이 제 2 화소전극(122) 및 공통전극(132) 형성을 위한 제 4 도전층으로서의 제 2 투명도전층(120)을 콘택홀(118)을 갖는 보호막(116) 상에 전면 증착시킨다. 이후, 제 2 투명도전층(120) 상에 포토레지스트를 전면 도포한 후 제 6 마스크(데이터 라인 및 트랜지스터 형성공정에서 하프톤 마스크를 사용한 경우는 제 5 마스크)를 이용한 포토리소그래피 공정을 수행함으로써, 도 12e에 도시된 바와 같이 제 2 화소전극 형성영역과 공통전극 형성 영역을 제외한 나머지 영역의 제 2 투명도전층(제 2 투명 도전층)을 노출시키는 제 6 포토레지스트 패턴(250)을 형성한다.
그리고, 제 6 포토레지스트 패턴(250)에 의해 노출된 제 2 투명도전층(제 2 투명 도전층)을 에칭한 후 잔류하는 제 6 포토레지스트 패턴(250)을 제거함으로써 도 12f에 도시된 바와 같이 제 2 화소전극(122) 및 공통전극(132)을 형성한다.
제 2 화소전극(122)은 화소영역에 형성된 제 1 화소전극(114)의 제 1 및 제 2 핑거부(114a, 114d) 사이에서 이들과 평행하게 형성되며 서로 이격된 제 1 핑거부(122a) 및 제 2 핑거부(122c)와, 이들 제 1 및 제 2 핑거부(122a ,122c)를 연결하는 수평부(122b)를 포함한다. 제 2 화소전극의 수평부(122b)의 일단부는 보호막(116)을 관통하는 콘택홀(118)을 통해 제 1 화소전극의 제 1 수평부(114b)와 접속된다.
공통전극(132)은 데이터 라인(110)의 전체 폭 및 제 1 화소전극의 제 1 핑거부(114a)의 적어도 일부분과 중첩되도록 형성되는 제 1 핑거부(132a)와, 제 1 핑거부(132a)로 부터 제 1 거리 d1 만큼 이격되어 제 1 핑거부(132a)와 나란하게 형성되며, 제 1 화소전극의 제 1 핑거부(114a)의 적어도 일부분과 중첩되도록 형성되는 제 2 핑거부(132b, 132e)와, 제 2 핑거부(132b, 132e)로부터 제 1 거리 d1보다 큰 제 2거리 d2 만큼 이격되어 형성되는 적어도 하나의 제 3 핑거부(132d)를 포함한다. 공통전극의 제 1 핑거부(132a, 132f)의 폭 w1은 공통전극의 제 2 핑거부(132b, 132e) 및 공통전극의 제 3 핑거부(132d)의 폭 w2 보다 크다. 또한, 제 1 공통전극의 제 1 핑거부(132a, 132f)와 공통전극의 제 2 핑거부(132b, 132e) 사이의 거리 d1은 공통전극의 제 2 핑거부(132b ,132e)와 제 2 화소전극의 제 1 및 제 2 핑거부(122a, 122c) 사이의 거리 d3보다 짧다. 제 2 화소전극(122)과 공통전극(132)은 동일한 도전성 물질로 형성된다.
도 13은 상술한 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 변형 실시예를 도시한 단면도이다. 도 13을 참조하면, 제 1 화소전극의 제 1 수평 부(114b)는 박막 트랜지스터의 드레인 전극(110D)과 직접 접속되고, 제 2 공통전극의 수평부(122b)는 보호막(116)에 형성된 콘택홀(118)을 통해 드레인 전극(110D)과 접속되는 것을 제외한 다른 구성은 도 4의 실시예에 따른 구성과 동일하다.
도 14는 상술한 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 다른 변형 실시예를 도시한 단면도이다. 도 14의 변형 실시예는 공정 순서를 달리하여 구성한 것으로, 게이트 절연막(103) 상에 도 4의 실시예와 동일한 제 1 및 제 2 핑거부(114a, 114d)와 제 1 및 제 2 수평부(114b, 114c)를 갖는 제 1 화소전극(114)을 형성하고, 하프톤 마스크 공정을 이용하여 데이터 라인(110)과 소스 및 드레인 전극(110S, 110D)을 갖는 트랜지스터(T)를 형성하고(여기에서, 드레인 전극(110D)은 제 1 화소전극의 제 1 수평부(114b) 상에 형성됨), 그 상부에 콘택홀(118)이 형성된 보호막(116)을 형성하고 콘택홀(118)을 통해 드레인 전극(110D)과 접촉되도록 보호막(116) 상에 공통전극(132)을 형성한 것이다. 도 14의 변형 실시예에서는 소스 및 드레인 전극(100S, 110D)이 제 1 화소전극의 제 1 수평부 상에 형성되고, 제 2 화소전극의 수평부(122b)가 보호막의 콘택홀을 통해 드레인 전극과 접속되는 것을 제외한 다른 구성은 도 4의 실시예에 따른 구성과 동일하다.
상술한 본 발명의 실시예에 따르는 박막 트랜지스터 어레이 기판에 의하면, 공통전극의 제 1 핑거부(132a)는 보호막(116)을 사이에 두고 제 1 화소전극의 제 1 핑거부(114a) 및 데이터 라인(110)과 중첩되게 형성되므로 충분한 용량을 갖는 스토리지 커패시터가 형성된다. 또한, 공통전극의 제 1 및 제 2 핑거부(132a, 132b)는 보호막(116)을 사이에 두고 제 1 화소전극의 제 1 핑거부(114a)와 상하부에 배 치되므로 프린지 필드가 형성되고, 공통전극의 제 2 및 제 3 핑거부(132b, 132d)와 제 2 화소전극의 제 1 및 제 2 핑거부(122a, 122c)는 동일층 상에서 번갈아 배치되므로 수평전계가 형성되므로 화소영역에 배향된 액정의 구동능력을 향상시킬 수 있다.
다음의 표 1은 종래의 액정표시장치와 본 발명의 실시예에 따른 어레이 기판을 이용한 액정표시장치의 투과율 및 스토리지 커패시터의 크기를 비교하여 나타낸 결과이다.
구분 종래(H-IPS) 종래(S-IPS) 본 발명
투과율 100.0% 113.4% 123.8%
스토리지 커패시터(Cst)의 정전용량 200fP 195f 309fP
위의 표 1로부터 알 수 있는 바와 같이, 본 발명에 의하면 화소영역 내에 화소전극의 수평부와 공통라인의 수평부의 중첩면적을 크게 함으로써 스토리지 캐패시터(Cst)의 용량은 확보되었지만 스토리지 캐패시터의 면적이 화소영역을 과도하게 차지하여 개구율을 저하시키는 종래의 문제점을 해소할 수 있기 때문에 개구율 증가에 따른 투과율 향상과 함께 스토리지 커패시터(Cst)의 용량도 상승되었음을 확인할 수 있다. 본 발명의 실시예에 따르면 종래기술에 비해, 개구율 향상에 따른 투과율의 향상뿐 아니라 스토리지 커패시터의 용량도 증가되는 효과를 얻을 수 있었다.
도 15는 종래의 액정표시장치와 본 발명의 실시예에 따른 어레이 기판을 이용한 액정표시장치의 전압 투과율(V-T)곡선을 나타낸 그래프이다. 도 15로부터 본 발명의 실시예에 따른 액정표시장치의 V-T곡선의 기울기가 종래의 기술에 따른 액정표시장치의 V-T곡선에 비해 완만하므로 계조구분에 유리함을 알 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 수평 전계 인가형 액정표시장치를 나타내는 사시도.
도 2는 도 1에 도시된 수평 전계 인가형 액정표시장치의 Ⅰ-Ⅰ'선을 따라 취한 단면도.
도 3은 본 발명에 따른 액정표시장치의 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 4는 도 3에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 취한 단면도.
도 5는 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 라인 및 게이트 전극 형성공정을 설명하기 위한 평면도.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 라인 및 게이트 전극 형성공정을 단계적으로 설명하기 위한 단면도.
도 7은 본 발명에 따른 박막 트랜지스터 어레이 기판의 데이터 라인 및 박막 트랜지스터 형성공정을 설명하기 위한 평면도.
도 8a 내지 도 8e는 본 발명에 따른 박막 트랜지스터 어레이 기판의 데이터 라인 및 박막 트랜지스터 형성 공정을 단계적으로 설명하기 위한 단면도.
도 9는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 1 화소전극 형성공정을 설명하기 위한 평면도.
도 10a 내지 도 10c는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 1 화소전극 형성공정을 단계적으로 설명하기 위한 단면도.
도 11a 및 도 11b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 2 화소전극 및 공통전극 형성공정을 설명하기 위한 평면도.
도 12a 내지 도 12f는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 2 화소전극 및 공통전극 형성공정을 단계적으로 설명하기 위한 단면도.
도 13은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 변형 실시예를 도시한 단면도.
도 14는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 다른 변형 실시예를 도시한 단면도.
도 15는 종래의 액정표시장치와 본 발명의 실시예에 따른 전압 투과율(V-T)곡선을 나타낸 그래프.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 101 : 제 1 도전층(게이트 금속층)
102 : 게이트 라인 102G : 게이트 전극
103 : 게이트 절연막 104' : 활성층
106' : 오믹 접촉층 108 : 제 2 도전층(데이터 금속층)
110 : 데이터 라인 110S : 소스 전극
110D : 드레인 전극
112 : 제 3 도전층 (제 1 투명 도전층)
114 : 제 1 화소전극
114a : 제 1 화소전극의 제 1 핑거부
114b : 제 1 화소전극의 제 1 수평부
114c : 제 1 화소전극의 제 2 수평부
114d : 제 1 화소전극의 제 2 핑거부
116 : 보호막 118 : 콘택홀
120 : 제 4 도전층 (제 2 투명도전층)
122 : 제 2 화소전극
122a : 제 2 화소전극의 제 1 핑거부
122b : 제 2 화소전극 수평부
122c : 제 2 화소전극의 제 2 핑거부
132 : 공통전극 132a, 132f : 공통전극의 제 1 핑거부
132b, 132e : 공통전극의 제 2 핑거부
132d : 공통전극의 제 3 핑거부
132c : 공통전극의 수평부
200, 210, 220, 230, 240 : 포토레지스트 패턴

Claims (18)

  1. 기판상에 형성되는 게이트 라인;
    게이트 절연막을 사이에 두고 상기 게이트 라인과 교차로 형성되어 화소영역을 정의하는 데이터 라인;
    상기 게이트 라인 및 데이터 라인의 교차 영역에 형성되는 박막 트랜지스터;
    상기 박막 트랜지스터와 직접 접속되는 제 1 화소전극;
    상기 게이트 절연막 상에 형성되며 상기 제 1 화소전극 및 상기 박막 트랜지스터를 덮는 보호막; 및
    상기 보호막 상에 상기 데이터 라인과 중첩되게 형성되어 스토리지 캐패시터를 형성하는 공통전극을 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  2. 제 1 항에 있어서,
    상기 보호막은 콘택홀을 구비하며,
    상기 콘택홀을 통해 상기 제 1 화소전극및 상기 트랜지스터의 드레인 전극의 어느 하나와 접속되고, 상기 공통전극과 수평전계를 형성하는 제 2 화소전극을 더 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  3. 제 2 항에 있어서,
    상기 제 1 화소전극은 상기 데이터 라인과 평행하게 형성되는 적어도 하나의 핑거부와, 상기 핑거부의 일단부로부터 연장되어 상기 트랜지스터의 드레인 전극과 직접 접속되는 수평부를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  4. 제 3 항에 있어서,
    상기 제 2 화소전극은 상기 제 1 화소전극의 핑거부와 나란하게 형성되며, 서로 이격되는 2 이상의 핑거부들과, 상기 2 이상의 핑거부들을 연결하는 수평부를 포함하며, 상기 제 2 화소전극의 수평부의 일단부는 상기 보호막을 관통하는 상기 콘택홀을 통해 상기 제 1 화소전극의 수평부 및 상기 드레인 중의 어느 하나와 접속되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  5. 제 3 항에 있어서,
    상기 공통전극은 상기 데이터 라인의 전체 폭 및 상기 제 1 화소전극의 핑거부의 적어도 일부분과 중첩되도록 형성되어 상기 스토리지 캐패시터를 형성하는 제 1 핑거부와, 상기 제 1 핑거부로 부터 제 1 거리 만큼 이격되어 상기 제 1 핑거부와 나란하게 형성되는 제 2 핑거부와, 상기 제 2 핑거부로부터 제 1 거리 보다 큰 제 2거리 만큼 이격되어 형성되는 적어도 하나의 제 3 핑거부와, 상기 제 1 내지 제 3 핑거부를 연결하는 수평부를 포함하며,
    상기 공통전극의 제 2 핑거부와 상기 공통전극의 제 3 핑거부 사이 및 상기 공통전극의 제 3 핑거부들 사이에는 상기 제 2 화소전극의 핑거부가 배치되어 액정배향을 위한 수평전계를 형성하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  6. 제 5 항에 있어서,
    상기 공통전극의 제 1 및 제 2 핑거부의 각각은 상기 제 1 화소전극의 핑거부의 적어도 일부분과 중첩되도록 형성되어 상기 스토리지 캐패시터의 용량을 증가시키는 것을 특징으로 액정표시장치용 어레이 기판.
  7. 제 6 항에 있어서,
    상기 공통전극의 제 1 핑거부의 폭은 상기 공통전극의 제 2 핑거부의 폭 보다 크며, 상기 제 1 공통전극의 제 1 핑거부와 상기 공통전극의 제 2 핑거부 사이의 거리는 상기 공통전극의 제 2 핑거부와 상기 제 2 화소전극의 핑거부 사이의 거리 보다 짧은 것을 특징으로 하는 액정표시장치용 어레이 기판.
  8. 제 2 항에 있어서,
    상기 제 2 화소전극과 상기 공통전극은 동일한 도전성 물질로 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  9. 기판상에 게이트 라인을 형성하는 단계;
    게이트 절연막을 사이에 두고 상기 게이트 라인과 교차로 형성되어 화소영역을 정의하는 데이터 라인을 형성하는 단계;
    상기 게이트 라인 및 데이터 라인의 교차 영역에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터가 형성된 상기 게이트 절연막 상에 상기 박막 트랜지스터와 직접 접속되는 제 1 화소전극을 형성하는 단계;
    상기 게이트 절연막 상에 상기 제 1 화소전극 및 상기 박막 트랜지스터를 덮으며 상기 박막 트랜지스터의 일부를 노출시키는 콘택홀을 구비한 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 데이터 라인과 중첩되게 형성되어 스토리지 캐패시터를 형성하는 공통전극과, 상기 보호막에 형성된 콘택홀을 통해 상기 제 1 화소전극과 접속되며 상기 공통전극과 액정배향을 위한 수평전계를 형성하는 제 2 화소전극을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  10. 기판상에 게이트 라인을 형성하는 단계;
    상기 게이트 라인이 형성된 상기 기판 상에 게이트 절연막을 형성하고 상기 게이트 절연막 상에 제 1 화소전극을 형성하는 단계;
    상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차로 형성되어 화소영역을 정의하는 데이터 라인을 형성하는 단계;
    상기 게이트 라인 및 데이터 라인의 교차 영역에 상기 제 1 화소전극의 일부와 접촉하는 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터가 형성된 상기 게이트 절연막 상에 상기 제 1 화소전극 및 상기 박막 트랜지스터를 덮으며 상기 박막 트랜지스터의 일부를 노출시키는 콘택홀을 구비한 보호막을 형성하는 단계; 및
    상기 보호막 상에 상기 데이터 라인과 중첩되게 형성되어 스토리지 캐패시터를 형성하는 공통전극과, 상기 보호막에 형성된 상기 콘택홀을 통해 상기 박막 트랜지스터의 일부와 접속되며 상기 공통전극과 액정배향을 위한 수평전계를 형성하는 제 2 화소전극을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  11. 제 9 항 및 제 10 항 중 어느 한 항에 있어서,
    상기 데이터 라인 및 상기 박막 트랜지스터는 하프톤 마스크 공정을 이용한 하나의 마스크 공정에 의해 형성되는 것을 특징으로 하는 액정표시장치용 어레이기판의 제조방법.
  12. 제 9 항에 있어서,
    상기 제 1 화소전극 형성단계는,
    상기 데이터 라인 및 트랜지스터가 형성된 게이트 절연막 상에 증착 공정을 통해 제 1 투명 도전층을 전면 증착하는 단계;
    상기 제 1 투명 도전층에 포토레지스트를 전면 형성한 후 제 1 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 상기 제 1 투명 도전층 중에서 상기 제 1 화소전극이 형성될 영역을 제외한 나머지 영역을 노출시키는 제 1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제 1 포토레지스트 패턴에 의해 노출된 상기 투명 도전층을 에칭한 후 잔류하는 상기 제 1 포토레지스트 패턴을 제거함으로써 상기 공통전극과 함께 액정배향을 위한 프린지 필드를 형성하는 핑거부와 상기 핑거부로부터 연장되며 상기 박막 트랜지스터와 접속되는 수평부를 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  13. 제 12 항에 있어서,
    상기 콘택홀을 구비한 보호막을 형성하는 단계는,
    상기 제 1 화소전극이 형성된 상기 게이트 절연막 상에 보호막을 전면 도포하는 단계;
    상기 보호막 상에 포토레지스트를 전면 도포한 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써 상기 보호막의 일부를 노출시키는 제 2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제 2 포토레지스트 패턴에 의해 노출된 상기 보호막을 에칭함으로써 상기 보호막을 관통하여 상기 제 1 화소전극의 핑거부를 노출시키는 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 2 화소전극 및 상기 공통전극을 형성하는 단계는
    상기 콘택홀을 갖는 보호막 상에 증착공정을 통해 제 2 투명도전층을 전면 증착하는 단계;
    상기 제 2 투명도전층 상에 포토레지스트를 전면 도포한 후 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써 상기 제 2 투명도전층을 노출시키는 제 3 포토레지스트 패턴을 형성하는 단계; 및
    상기 제 3 포토레지스트 패턴에 의해 노출된 상기 제 2 투명도전층을 에칭한 후 잔류하는 상기 제 3 포토레지스트 패턴을 제거함으로써 상기 제 2 화소전 및 상기 공통전극을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  15. 제 14 항에 있어서,
    상기 제 2 화소전극은 상기 제 1 화소전극의 핑거부와 나란하게 형성되며, 서로 이격되는 2 이상의 핑거부들과, 상기 2 이상의 핑거부들을 연결하는 수평부를 포함하며, 상기 제 2 화소전극의 수평부의 일단부는 상기 보호막을 관통하는 상기 콘택홀을 통해 상기 제 1 화소전극의 수평부와 접속되도록 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  16. 제 15항에 있어서,
    상기 공통전극은 상기 데이터 라인의 전체 폭 및 상기 제 1 화소전극의 핑거부의 적어도 일부분과 중첩되도록 형성되어 상기 스토리지 캐패시터를 형성하는 제 1 핑거부와, 상기 제 1 핑거부로 부터 제 1 거리 만큼 이격되어 상기 제 1 핑거부와 나란하게 형성되는 제 2 핑거부와, 상기 제 2 핑거부로부터 제 1 거리 보다 큰 제 2거리 만큼 이격되어 형성되는 적어도 하나의 제 3 핑거부와, 상기 제 1 내지 제 3 핑거부를 연결하는 수평부를 포함하며,
    상기 공통전극의 제 2 핑거부와 상기 공통전극의 제 3 핑거부 사이 및 상기 공통전극의 제 3 핑거부들 사이에는 상기 제 2 화소전극의 핑거부가 배치되어 액정배향을 위한 수평전계를 형성하는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
  17. 제 16 항에 있어서,
    상기 공통전극의 제 1 및 제 2 핑거부의 각각은 상기 제 1 화소전극의 핑거부의 적어도 일부분과 중첩되도록 형성되어 상기 스토리지 캐패시터의 용량을 증가시키는 것을 특징으로 액정표시장치용 어레이 기판의 제조방법.
  18. 제 16 항에 있어서,
    상기 공통전극의 제 1 핑거부의 폭은 상기 공통전극의 제 2 핑거부의 폭 보다 크며, 상기 제 1 공통전극의 제 1 핑거부와 상기 공통전극의 제 2 핑거부 사이 의 거리는 상기 공통전극의 제 2 핑거부와 상기 제 2 화소전극의 핑거부 사이의 거리 보다 짧은 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.
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* Cited by examiner, † Cited by third party
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CN106502011A (zh) * 2016-12-30 2017-03-15 深圳市华星光电技术有限公司 画素结构及工作方法、阵列基板

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