KR20120075102A - 박막 트랜지스터 어레이 기판 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법을 개시한다. 개시된 본 발명의 박막 트랜지스터 어레이 기판은, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자; 상기 화소 영역에 상기 데이터 라인과 평행한 방향하고, 상기 화소 영역의 중앙을 중심으로 상하 서로 대칭 구조를 갖는 화소 전극; 및 상기 화소 전극과 데이터 라인 상에 게이트 절연막과 보호막을 사이에 두고 각각 배치되는 공통 전극 및 공통 라인을 포함하고, 상기 공통전극과 공통 라인의 사이에 노출된 보호막 영역에는 과식각에 의해 단차 영역이 형성되어, 상기 공통 전극과 공통 라인이 형성된 영역과 형성되지 않은 영역의 두께가 서로 다른 것을 특징으로 한다.
본 발명은 공통전극이 형성되는 보호막을 과식각 하여 화소전극과 공통전극 사이의 절연막의 두께는 줄이면서, 데이터 라인 영역의 절연막 두께는 종래와 동일하게 하여 액정 구동 전압을 낮춘 효과가 있다.

Description

박막 트랜지스터 어레이 기판 및 이의 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR FABRICATING THE SAME}
본원 발명은 액정 구동 전압을 저감시켜 소비전력을 줄인 액정표시장치에 관한 것이다.
통상적으로 액정표시장치(Liquid Crystal Display)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정표시장치는 주로 컬러필터 어레이가 형성되는 컬러필터 기판과 박막 트랜지스터(TFT: Thin Film Transistor) 어레이가 형성되는 박막 트랜지스터 어레이 기판이 액정을 사이에 두고 합착되어 형성된다.
최근에는 액정표시장치의 협소한 시야각 문제를 해결하기 위해 여러가지 새로운 방식을 채용한 액정표시장치가 개발되고 있다. 광시야각 특성을 갖는 액정표시장치는 횡전계 방식(IPS:in-plane switching mode), OCB 방식(optically compensated birefrigence mode) 및 FFS(Fringe Field Swithching) 방식 등이 있다.
이중 상기 횡전계 방식 액정표시장치는 화소 전극과 공통 전극을 동일한 기판 상에 배치하여 전극들 간에 수평 전계가 발생하도록 한다. 이로 인하여 액정 분자들의 장축이 기판에 대해서 수평 방향으로 배열되어 종래 TN(Twisted Nematic) 방식 액정표시장치에 비해 광시야각 특성이 있다.
최근에는 소비전력을 줄이기 위해 저전압에 의해 구동되는 액정을 사용하여 액정표시장치를 제조하는 기술이 개발되고 있다. 특히, 종래 횡전계 방식 액정표시장치는 게이트 절연막 상에 화소 전극을 형성하고, 이후, 보호막을 형성한 다음, 공통 전극을 형성하기 때문에 공통 전극과 화소전극 사이에는 보호막만이 존재하였다.
하지만, 최근에는 모니터용 액정표시장치의 경우 화소전극과 공통전극 사이에 게이트 절연막과 보호막이 개재되어 액정의 구동전압이 증가하는 문제가 있다.
이를 방지하기 위해 보호막의 증착 두께를 줄이는 방법이 고안되었는데, 보호막의 두께를 줄이면 데이터 라인과 공통전극(공통라인)과의 기생 커패시턴스가 증가하여 데이터 라인의 로드가 증가하는 문제가 발생된다.
특히, 화소 구동 전압이 상승하거나 기생 커패시턴스가 증가하면 소비 전력이 증가하거나 화면 품위가 떨어지는 문제가 있다.
본 발명은 공통전극이 형성되는 보호막을 과식각 하여 화소전극과 공통전극 사이의 절연막의 두께는 줄이면서, 데이터 라인 영역의 절연막 두께는 종래와 동일하게 하여 액정 구동 전압을 낮춘 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 목적이 있다.
또한, 본 발명의 공통전극들 사이의 보호막을 과식각에 의해 제거하여 액정 구동 면적이 증가시켜 소자 신뢰성을 향상시킨 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공함에 다른 목적이 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 기판; 상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자; 상기 화소 영역에 상기 데이터 라인과 평행한 방향하고, 상기 화소 영역의 중앙을 중심으로 상하 서로 대칭 구조를 갖는 화소 전극; 및 상기 화소 전극과 데이터 라인 상에 게이트 절연막과 보호막을 사이에 두고 각각 배치되는 공통 전극 및 공통 라인을 포함하고, 상기 공통전극과 공통 라인의 사이에 노출된 보호막 영역에는 과식각에 의해 단차 영역이 형성되어, 상기 공통 전극과 공통 라인이 형성된 영역과 형성되지 않은 영역의 두께가 서로 다른 것을 특징으로 한다.
또한, 본 발명의 박막 트랜지스터 어레이 기판 제조방법은, 표시 영역과 비표시 영역으로 구분되는 기판을 제공하는 단계; 상기 기판 상에 투명성 도전물질을 형성한 다음, 제 1 마스크 공정에 따라 표시 영역의 화소 영역에 화소 전극을 형성하는 단계; 상기 화소 전극이 형성된 기판 상에 금속막을 형성한 다음, 제 2 마스크 공정을 진행하여 게이트 라인, 게이트 전극, 게이트 패드 및 데이터 패드를 형성하는 단계; 상기 게이트 전극이 형성된 기판 상에 게이트 절연막, 반도체층 및 금속막을 순차적으로 형성한 다음, 회절 마스크 또는 하프톤 마스크를 사용하는 제 3 마스크 공정에 따라 소스/드레인 전극 및 데이터 라인을 형성하는 단계; 상기 소스/드레인 전극이 형성된 기판 상에 보호막을 형성한 다음, 제 4 마스크 공정에 따라 비표시 영역의 게이트 패드 영역과 데이터 패드 영역 및 상기 드레인 전극의 중앙을 관통하여 상기 화소전극의 일부가 노출되도록 콘택홀을 형성하는 단계; 및 상기 콘택홀이 형성된 기판 상에 투명성 도전물질을 형성한 다음, 제 5 마스크 공정에 따라 상기 화소전극 상부의 보호막 상에 공통전극과 상기 데이터 라인 상부의 보호막 상에 공통 라인을 일체로 형성하고, 상기 드레인 전극과 화소 전극을 전기적으로 연결하는 콘택전극을 동시에 형성하는 단계를 포함한다.
본 발명은 공통전극이 형성되는 보호막을 과식각 하여 화소전극과 공통전극 사이의 절연막의 두께는 줄이면서, 데이터 라인 영역의 절연막 두께는 종래와 동일하게 하여 액정 구동 전압을 낮춘 효과가 있다.
또한, 본 발명의 공통전극들 사이의 보호막을 과식각에 의해 제거하여 액정 구동 면적이 증가시켜 소자 신뢰성을 향상시킨 효과가 있다.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역을 도시한 도면이다.
도 2a 내지 도 2e는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다.
도 3a 및 도 3b는 종래 기술 및 본 발명의 데이터 라인 영역을 확대한 단면도이다.
도 4는 본 발명에 따라 보호막의 과식각 정도에 따라 액정 구동 전압이 감소하는 모습을 도시한 시뮬레이션 그래프이다.
이하, 본 발명의 실시 예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
또한, 실시예의 설명에 있어서, 각 패턴, 층, 막, 영역 또는 기판 등이 각 패턴, 층, 막, 영역 또는 기판 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다.
또한, 각 구성요소의 상, 옆 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역을 도시한 도면이다.
도 1을 참조하면, 본 발명의 횡전계 방식 액정표시장치는 복수개의 화소 영역이 형성되는 표시 영역과, 게이트 패드(120)와 데이터 패드(120)가 형성되는 비표시 영역으로 구분되고, 표시영역에서는 게이트 라인(101)과 데이터 라인(103)이 교차 배열되어 화소 영역(sub-pixel region)이 정의된다.
상기 게이트 라인(101)과 데이터 라인(103)이 교차되는 영역에는 스위칭 소자인 박막 트랜지스터(TFT)가 배치되어 있다. 박막 트랜지스터는, 상기 게이트 라인(101)보다 폭이 넓게 화소 영역 방향으로 인출된 게이트 전극(101a), 소스/드레인 전극 및 채널층(미도시)을 포함한다.
상기 화소 영역에는 플레이트(plate) 구조를 갖는 화소 전극(129)이 상기 데이터 라인(103)과 평행한 방향으로 기판 상에 형성되어 있다. 또한, 상기 화소 전극(129) 상에는 다수개의 슬릿 구조로 형성된 공통 전극(150)이 교대로 배치되어 있다. 또한, 화소 영역의 둘레에는 상기 공통 전극(150)과 일체로 형성된 공통 라인(151)이 배치되어 있다. 상기 공통 라인(151)은 화소 영역의 둘레를 따라 게이트 라인(101) 및 데이터 라인(103)과 오버랩되어 있다. 특히, 상기 데이터 라인(103) 상에 형성되는 공통라인(151)은 전계 차폐를 위한 쉴드전극 역할을 한다.
특히, 본 발명에서는 기판 상에 형성된 화소전극(129)이 보호막 상에 형성되는 콘택전극(300)에 의해 전기적으로 연결된다. 이는, 박막 트랜지스터의 드레인 전극 중앙을 관통하여 화소전극(129)이 노출된 제 2 콘택홀(232)에 상기 콘택전극(300)이 형성되어, 화소 전극(129)과 박막 트랜지스터의 드레인 전극이 전기적으로 연결된다. 이와 관련된 구체적인 도면과 설명은 도 2a 내지 도 2e를 참조한다.
또한, 본 발명의 화소 전극(129)과 공통 전극(150)은 상기 게이트 라인(101)과 평행한 화소 중심선을 중심으로 상기 데이터 라인(103) 방향을 따라 상하 대칭 구조로 형성되어 있다. 또한, 상기 공통 전극(150)과 화소 전극(129)은 화소 중심선을 중심으로 상하 방향으로 각각 소정의 각도를 갖도록 형성된다.
또한, 상기 화소 전극(129)은 사각형 플레이트(plate) 형태로 형성되어 있지만, 이는 고정된 것이 아니다. 따라서, 상기 공통 전극(150)과 같이 다수개의 슬릿 구조로 형성될 수 있다.
특히, 본 발명에서는 액정 구동 면적을 넓히면서 액정 구동 전압을 낮추기 위해 도면에 도시된 공통전극(150)과 공통 라인들 사이에 노출된 보호막을 과식각하여 단차 영역을 형성하였다. 이와 관련하여 구체적인 설명은 도 2a 내지 도 2e에서 설명한다.
또한, 액정표시장치의 게이트 패드 영역에는 상기 게이트 라인(101)으로부터 연장된 게이트 패드(110)가 형성되고, 상기 게이트 패드(110) 상에는 제 1 콘택홀(231)을 통해 서로 전기적으로 콘택된 게이트 패드 콘택전극(310)이 형성된다.
또한, 액정표시장치의 데이터 패드 영역에는 상기 데이터 라인(103)으로부터 연장된 데이터 패드(120)가 형성되고, 상기 데이터 패드(120) 상에는 제 3 콘택홀(233)을 통해 서로 전기적으로 콘택된 데이터 패드 콘택전극(320)이 형성된다.
도 2a 내지 도 2e는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 공정을 도시한 도면이다. Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선은 각각 도 1의 게이트 패드 영역, 데이터 패드 영역 및 화소 영역을 절단한 선이다.
도 2a를 참조하면, 투명성 절연물질로 된 하부기판(100) 상에 투명성 금속막, 예를 들어 인듐-틴-옥사이드(Indium Tin Oxide), 인듐-징크-옥사이드(Indium Zinc Oxide) 또는 ITZO와 같은 금속막을 스퍼터링 방식으로 증착한 다음, 제 1 마스크 공정에 따라 표시 영역인 화소 영역에 화소 전극(129)을 형성한다.
그런 다음, 계속해서 하부기판(100) 상에 금속막을 형성한 다음, 제 2 마스크 공정에 따라 화소 영역과 패드 영역에 각각 게이트 전극(101a)을 형성하고, 비표시 영역인 패드 영역에 게이트 패드(110) 및 데이터 패드(120)를 형성한다.
제 2 마스크 공정에서는 증착된 금속막 상에 감광성 물질인 감광막(photo resist)을 형성한 다음, 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 하여 식각 공정을 진행한다.
상기와 같이, 제 2 마스크 공정에서는 게이트 전극(101a) 및 게이트 패드(110) 뿐 아니라 게이트 라인(도 1의 도면부호 101)도 함께 형성된다.
상기 제 2 마스크 공정에서 형성하는 금속막은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 적어도 하나 이상을 적층하여 형성할 수 있다.
상기와 같이, 게이트 전극(101a) 등이 하부 기판(100) 상에 형성되면, 도 2b 및 도 2c에 도시한 바와 같이, 게이트 절연막(102), 비정질 실리콘막 및 도핑된 비정질 실리콘막(n+ 또는 p+)으로 구성된 반도체층을 순차적으로 형성한 다음 회절마스크 또는 하프톤 마스크를 이용한 제 3 마스크 공정을 진행하여 게이트 전극(101a) 상부의 게이트 절연막(102) 상에 채널층(114)과 소스/드레인 전극(117a, 117b) 및 데이터 라인(103)을 형성한다. 상기 데이터 라인(103) 하측에는 반도체층이 동시에 식각되어 형성된 반도체층패턴(114a)이 형성되어 있다.
그런 다음, 상기 하부 기판(100)의 전면에 보호막(250)을 형성한다.
상기와 같이 하부 기판(100) 상에 보호막(250)이 형성되면, 도 2d에 도시한 바와 같이, 제 4 마스크 공정을 진행하여 패드 영역에 형성된 게이트 패드(110) 및 데이터 패드(120)와, 드레인 전극(117b) 영역에 각각 제 1, 제 3 및 제 2 콘택홀(231, 233, 232)을 형성한다.
본 발명에서는 도 2d에 도시한 바와 같이, 드레인 전극(117b)이 하부기판(100) 상에 형성된 화소 전극(129)과 오버랩되어, 제 2 콘택홀(232)이 드레인 전극(117b)의 중앙을 관통하여 화소 전극(129)의 일부를 노출시키는 구조로 형성된다.
이때, 경우에 따라서는 건식각 공정과 습식각(드레인 전극을 식각하기 위한 식각 공정) 공정 및 건식각 공정(화소전극 상에 형성된 게이트 절연막 식각 공정)을 반복적으로 진행할 수 있다.
상기와 같이, 보호막(250) 상에 제 1, 2 및 제 3 콘택홀(231, 232, 233)이 형성되면, 도 2d에 도시한 바와 같이, 하부기판(100) 상에 투명성 도전물질을 형성한 다음 제 5 마스크 공정을 진행하여 공통전극(150), 공통라인(151), 콘택전극(300), 게이트 콘택전극(310) 및 데이터 콘택전극(320)을 동시에 형성한다. 상기 투명성 도전물질은 제 1 마스크 공정시 화소전극(129)을 형성하기 위해 사용하는 물질과 동일할 수 있다.
도면에 도시된 바와 같이, 콘택전극(300)은 제 2 콘택홀(232)을 통하여 드레인전극(117b)을 관통하여 화소 전극(129)과 전기적으로 연결되어 있다. 즉, 상기 콘택전극(300)은 제 2 콘택홀(232) 내측을 따라 형성되고, 상기 콘택전극(300)의 측면에는 드레인 전극(117b)과 측면 접촉된 후, 상기 화소 전극(129)과 전기적으로 연결된다.
따라서, 상기 콘택전극(300)은 상기 드레인 전극(117b)과 화소전극(129)을 전기적으로 연결시키는 역할을 한다.
상기와 같이, 공통 전극(150)이 형성되면, 도 2e에 도시한 바와 같이, 식각시 사용한 감광막 패턴을 제거하지 않고 계속해서 건식각 공정을 진행하여 보호막(250)을 과식각한다.
따라서, 상기 공통전극(150), 공통라인(151), 콘택전극(300), 게이트 콘택전극(310) 및 데이터 콘택전극(320)이 형성된 영역의 이외의 영역에서는 보호막(250)이 제거되어 소정의 단차영역(S)이 형성된다.
따라서, 상기 화소 전극(129)과 공통전극(150) 사이에는 게이트 절연막(102), 보호막(250) 및 액정층이 개재되어 전계가 형성된다. 액정층은 SiNx 계열의 보호막(250) 보다 고유전율을 갖고, 공통전극(150)과 화소전극(129) 사이에 개재된 보호막(250)의 두께는 실질적으로 작아지기 때문에 낮은 구동 전압으로 액정을 구동시킬 수 있다.
또한, 본 발명에서는 데이터 라인(103)과 오버랩되는 공통라인(151)과의 거리는 종래와 동일한 거리를 유지하고 있기 때문에 데이터 라인(103)을 따라 기생하는 커패시턴스는 증가하지 않는다.
도 3a 및 도 3b는 종래 기술 및 본 발명의 데이터 라인 영역을 확대한 단면도이다.
도 3a 및 도 3b를 참조하면, 기판(ST) 상에 제 1 화소전극(P1)과 제 2 화소전극(P2)이 형성되고, 상기 제 1 및 제 2 화소전극(P1, P2) 상에는 게이트 절연막(GI)가 형성된다.
상기 게이트 절연막(GI) 상에는 데이터 라인(DL)이 형성되고, 보호막(PI)을 사이에 두고 제 1 공통전극(Vcom1)과 제 2 공통전극(Vcom2) 및 공통라인(SE)이 형성되어 있다.
도 3a와 같이 종래 기술에서는 제 1 및 제 2 화소전극(P1, P2)들과 제 1 및 제 2 공통 전극(Vcom1 , Vcom2) 사이에는 게이트 절연막(GI)과 보호막(PI)이 적층되어 있다.
따라서, 제 1 및 제 2 화소전극(P1, P2)과 제 1 및 제 2 공통전극(Vcom1, Vcom2) 사이에는 C1의 경로를 따라 전계가 형성된다. C1의 경로에는 게이트 절연막(GI)과 보호막(PI)이 모두 존재하기 때문에 낮은 유전율 특성을 갖는 보호막(PI) 전체에 전계가 인가되어 액정 구동 전압이 증가된다.
하지만, 도 3b를 참조하면, 상기 제 1 및 제 2 화소전극(P1, P2)과 제 1 및 제 2 공통전극(Vcom1, Vcom2) 사이에는 C2의 경로를 따라 전계가 형성된다. C2의 경로를 보면 게이트 절연막(GI)과 보호막(PI) 및 액정층을 경유하고 있음을 볼 수 있다. 또한, C2 경로에 개재되는 보호막(PI)의 두께는 과식각에 의해 종래 기술에 개재된 보호막의 두께보다 훨씬 얇다.
따라서, 본 발명과 같은 화소 구조에서는 종래 기술보다 화소전극과 공통전극 사이에 얇은 저유전율 보호막이 개재되고, 아울러 고유전율 액정층이 개재되기 때문에 낮은 구동 전압으로 액정을 구동할 수 있다.
또한, 본 발명에서는 공통전극과 인접한 보호막이 모두 과식각 되기 때문에 전계에 의해 액정 분자가 동작하는 영역이 넓어져 소자 신뢰성을 향상시킬 수 있다.
또한, 본 발명에서는 데이터 라인(DL)과 공통라인(SE) 사이에 개재된 보호막(PI)의 두께는 동일하기 때문에 종래 기술과 본 발명에서 모두 동일하게 L의 길이만큼 이격되어 있다. 이것은 데이터 라인(DL) 영역에서의 기생 커패시턴스의 변화는 거의 없다는 것이다.
도 4는 본 발명에 따라 보호막의 과식각 정도에 따라 액정 구동 전압이 감소하는 모습을 도시한 시뮬레이션 그래프이다.
도 4에 도시된 바와 같이, 공통전극이 형성되어 있는 보호막의 식각 두께에 따라 투과율 곡선에 대응하는 감마 전압이 순차적으로 낮아지는 것을 볼 수 있다.
예를 들어, 90%의 투과율 특성을 갖는 경우 종래 기술에 따라 보호막을 과식각하지 않는 경우에는 5.2V의 전압이 필요했지만, 보호막의 과식각 두께가 1000Å인 경우에는 4.9V, 과식각의 두께가 2000Å인 경우에는 4.4V의 전압이 필요한 것을 볼 수 있다.
이와 같이, 본 발명에서는 데이터 라인 영역에서의 기생 커패시턴스를 증가시키지 않으면서, 공통전극과 화소전극에 의해 액정을 구동시킬 수 있는 전압을 낮추어 소비전력을 줄인 효과가 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
101: 게이트 라인 150: 공통 전극
151: 공통 라인 103: 데이터 라인
129: 화소 전극 250: 보호막
300: 콘택전극 S: 단차영역

Claims (9)

  1. 기판;
    상기 기판 상에 화소 영역을 정의하기 위해 교차배열된 게이트 라인과 데이터 라인;
    상기 게이트 라인과 데이터 라인의 교차 영역에 배치되어 있는 스위칭 소자;
    상기 화소 영역에 상기 데이터 라인과 평행한 방향하고, 상기 화소 영역의 중앙을 중심으로 상하 서로 대칭 구조를 갖는 화소 전극; 및
    상기 화소 전극과 데이터 라인 상에 게이트 절연막과 보호막을 사이에 두고 각각 배치되는 공통 전극 및 공통 라인을 포함하고,
    상기 공통전극과 공통 라인의 사이에 노출된 보호막 영역에는 과식각에 의해 단차 영역이 형성되어, 상기 공통 전극과 공통 라인이 형성된 영역과 형성되지 않은 영역의 두께가 서로 다른 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서, 상기 화소 전극은 상기 기판과 게이트 절연막 사이에 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1 항에 있어서, 상기 스위칭 소자의 드레인 전극과 상기 화소 전극은 상기 드레인 전극을 관통하여 상기 화소전극과 콘택되는 콘택전극에 의해 전기적으로 연결되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 표시 영역과 비표시 영역으로 구분되는 기판을 제공하는 단계;
    상기 기판 상에 투명성 도전물질을 형성한 다음, 제 1 마스크 공정에 따라 표시 영역의 화소 영역에 화소 전극을 형성하는 단계;
    상기 화소 전극이 형성된 기판 상에 금속막을 형성한 다음, 제 2 마스크 공정을 진행하여 게이트 라인, 게이트 전극, 게이트 패드 및 데이터 패드를 형성하는 단계;
    상기 게이트 전극이 형성된 기판 상에 게이트 절연막, 반도체층 및 금속막을 순차적으로 형성한 다음, 회절 마스크 또는 하프톤 마스크를 사용하는 제 3 마스크 공정에 따라 소스/드레인 전극 및 데이터 라인을 형성하는 단계;
    상기 소스/드레인 전극이 형성된 기판 상에 보호막을 형성한 다음, 제 4 마스크 공정에 따라 비표시 영역의 게이트 패드 영역과 데이터 패드 영역 및 상기 드레인 전극의 중앙을 관통하여 상기 화소전극의 일부가 노출되도록 콘택홀을 형성하는 단계; 및
    상기 콘택홀이 형성된 기판 상에 투명성 도전물질을 형성한 다음, 제 5 마스크 공정에 따라 상기 화소전극 상부의 보호막 상에 공통전극과 상기 데이터 라인 상부의 보호막 상에 공통 라인을 일체로 형성하고, 상기 드레인 전극과 화소 전극을 전기적으로 연결하는 콘택전극을 동시에 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판 제조방법.
  5. 제 4 항에 있어서, 상기 공통전극을 형성하는 단계는, 상기 공통전극을 형성한 다음, 계속적으로 식각 공정을 진행하여 상기 공통전극과 공통라인의 인접한 보호막을 과식각하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
  6. 제 4 항에 있어서, 상기 콘택전극은 상기 드레인 전극의 중앙을 관통하여 하측에 화소 전극이 노출되도록 형성된 콘택홀 내측에 형성되어, 상기 드레인 전극과 화소 전극을 전기적으로 연결하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
  7. 제 4 항에 있어서, 상기 콘택홀 공정에서는 상기 드레인 전극의 중앙을 관통하는 콘택홀의 경우에는 건식각 공정, 습식각 공정 및 건식각 공정을 반복적으로 진행하여 콘택홀을 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
  8. 제 4항에 있어서, 상기 공통전극과 화소전극 사이에 형성되는 전계 경로 사이에는 상기 게이트 절연막 및 보호막과 상기 공통전극 상부에 개재되는 액정층이 개재되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
  9. 제8항에 있어서, 상기 액정층의 유전율은 상기 보호막의 유전율보다 높은 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조방법.
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