JP2020072263A - 積層セラミック電子部品とその製造方法 - Google Patents

積層セラミック電子部品とその製造方法 Download PDF

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Abstract

【課題】低背化が可能で、しかも破損しにくい積層セラミックコンデンサなどの積層セラミック電子部品とその製造方法を提供する。【解決手段】積層セラミック電子部品２は、内部電極層１０と絶縁層１２とが積層方向に交互に積層してある素子本体４と、素子本体４の上面から素子本体４の内部に入り込み、内部電極層１０に接続してあるヴィアホール電極５２と、素子本体４の上面に密着して形成され、ヴィアホール電極５２に接続してある第１端子電極６、第２端子電極８と、を有する。ヴィアホール電極５２が、素子本体４に形成してあるヴィアホール５０内に所定の空隙５４が形成されるように埋め込まれている。【選択図】図１Ａ

Description

本発明は、たとえば積層セラミックコンデンサなどとして用いられる積層セラミック電子部品とその製造方法に係り、さらに詳しくは、薄型化が可能な積層セラミック電子部品とその製造方法に関する。
電子機器の軽薄短小化に伴い、電子基板に搭載される電子部品にも小型化、薄型化が求められている。実情として、ＬＳＩの高機能化、高集積化、特性向上化が求められているのに対し、部品を搭載する実装面積は反対に狭くなってきている。電子部品の実装に関し、従来の基板表面実装技術に代わる実装技術としてプリント配線基板内に電子部品を埋め込み、三次元実装を実現する技術が実用化されている。
しかしながら、従来の積層セラミックコンデンサは、たとえば下記の特許文献１にも示すように、素子本体の長手方向の両端部に端子電極を有し、各端子電極は、素子本体の端側電極部と、素子本体の上下面をそれぞれ覆う上下の被覆電極部とを有することが一般的である。このような従来の積層セラミックコンデンサでは、素子本体の薄型化が困難であり、そのため積層セラミックコンデンサの低背化が困難であった。
なお、ヴィアホール電極を素子本体の内部に形成することで、素子本体の上面にのみ端子電極を形成してある積層セラミックコンデンサも知られている。しかしながら、従来のこの種の積層セラミックコンデンサでは、比較的に厚みが大きく、薄型化が困難であった。
特に、積層セラミックコンデンサの実装工程において、積層セラミックコンデンサのピックアップにおけるノズル吸着などにおいて、素子本体への荷重の伝達により、素子本体の厚みが薄いが故に、積層セラミックコンデンサが破損しやすいと言う課題を有している。
特開２０１７−２８２５４号公報
本発明は、このような実状に鑑みてなされ、その目的は、低背化が可能で、しかも破損しにくい積層セラミックコンデンサなどの積層セラミック電子部品とその製造方法を提供することである。
上記目的を達成するために、本発明に係る積層セラミック電子部品は、
内部電極層と絶縁層とが積層方向に交互に積層してある素子本体と、
前記素子本体の上面から素子本体の内部に入り込み、前記内部電極層に接続してあるヴィアホール電極と、
前記素子本体の上面に密着して形成され、前記ヴィアホール電極に接続してある端子電極と、を有する積層セラミック電子部品であって、
前記ヴィアホール電極が、前記素子本体に形成してあるヴィアホール内に所定の空隙が形成されるように埋め込まれていることを特徴とする。
本発明に係る積層セラミック電子部品では、ヴィアホール電極が、前記素子本体に形成してあるヴィアホール内に所定の空隙が形成されるように埋め込まれている。ヴィアホール内に空隙があることで、外部からの荷重に対し、空隙への金属変形が発生し、セラミック製素子本体への荷重の伝達を緩和し、素子本体を薄くしても強度が向上し、クラックなどが生じ難くなり、破壊されにくくなる。
本発明の積層セラミック電子部品では、積層セラミック電子部品のトータル厚みは、１００μｍ以下、好ましくは９０μｍ以下、さらに好ましくは８０μｍ以下と薄くすることができ、積層セラミック電子部品の低背化に寄与する。したがって、本発明の積層セラミック電子部品は、基板の内部に内蔵させやすくなり、しかも基板を含めたパッケージの小型化が可能になる。
好ましくは、前記内部電極層に平行な前記素子本体の断面において、前記ヴィアホール電極の面積に対して前記空隙の面積割合を示す空隙率が１〜６０％の範囲内、さらに好ましくは５〜６０％の範囲内、特に好ましくは５〜３０％の範囲内である。このような範囲とすることで、素子本体を薄くしてもさらに強度が向上し、クラックなどが生じ難くなると共に、耐熱衝撃特性も向上する。
素子本体の上面から見た場合に、ヴィアホールの形状は、特に限定されず、たとえば円形またはスリット状であってもよい。特に、ヴィアホールの形状をスリット溝形状にすることで、ヴィアホール内に空隙を作りやすい。また、スリット溝形状のヴィアホールは、素子本体の横幅と略同等な幅で形成してもよく、そのスリット溝形状のヴィアホールの両端は、素子本体の外部に開放していてもよく、あるいは、絶縁性の被覆層（強化層でもよい）で覆われていてもよい。
好ましくは、前記ヴィアホール内で、前記ヴィアホール電極が、前記素子本体の内側に位置し、前記空隙が、前記素子本体の外側に位置する。このように構成することで、外力により素子本体に発生する応力が、より外部に逃げやすくなるため、積層セラミック電子部品の強度がさらに向上する。特に、スリット溝形状のヴィアホールの場合に、その傾向が強い。
好ましくは、前記ヴィアホールは、第１ヴィアホールと第２ヴィアホールとを有し、
前記ヴィアホール電極は、前記第１ヴィアホール内に入り込む第１ヴィアホール電極と、前記第２ヴィアホール内に入り込む第２ヴィアホール電極とを有し、
前記積層方向に隣り合う前記内部電極層の一方の第１引出部は、前記素子本体の一方の側面または側面近くにまで引き出され、前記内部電極層の他方の第２引出部は、前記素子本体の他方の側面または側面近くにまで引き出され、
前記第１ヴィアホール電極は、前記第１引出部に接続してあり、前記第２ヴィアホール電極は、前記第２引出部に接続してある。
好ましくは、前記素子本体の下面および側面には、電極層が形成されていない。このように構成することで、外力により素子本体に発生する応力が、より外部に逃げやすくなるため、積層セラミック電子部品の強度がさらに向上する。また、素子本体の下面に電極層が形成されていないことで、素子本体の下面は平坦面にし易くなり、たとえば基板の内部に埋込みやすくなる。
前記素子本体の下面および／または側面は、強化層で被覆してあってもよい。強化層は、絶縁層と比較して、弾性率が低い、あるいは線熱膨張係数が低い絶縁材料で構成してあってもよい。
本発明に係る積層セラミック電子部品の製造する方法は、
素子本体を準備する工程と、
素子本体にヴィアホールを形成する工程と、
ヴィアホールの内部に、所定の空間が形成されるように、導電成分が７０質量％以上で含まれる第１導電性ペーストを埋め込む工程と、
ビアホールの内部の所定の空間の内部に、樹脂ビーズが７０質量％以上で含まれる第２導電性ペーストを埋め込む工程と、
第１導電性ペーストおよび前記第２導電性ペーストを、前記樹脂ビーズが気化されて抜け出る温度で熱処理してヴィアホール電極を形成する工程とを有する。
本発明に係る積層セラミック電子部品の製造方法によれば、ヴィアホール電極を形成する際に、樹脂ビーズが気化されてヴィアホールから抜け出るため、ヴィアホールの内部には、所定の空隙が形成される。このため、上述した本発明に係る積層セラミック電子部品を製造しやすい。
図１Ａは本発明の一実施形態に係る積層セラミックコンデンサの縦断面図である。 図１Ｂは本発明の他の実施形態に係る積層セラミックコンデンサの縦断面図である。 図１Ｃは本発明のさらに他の実施形態に係る積層セラミックコンデンサの縦断面図である。 図１Ｄは本発明のさらに他の実施形態に係る積層セラミックコンデンサの縦断面図である。 図２Ａは図１Ａに示すIIＡ−IIＡ線に沿う積層セラミックコンデンサの横断面図である。 図２Ｂは図１Ｂに示すIIＢ−IIＢ線に沿う積層セラミックコンデンサの横断面図である。 図２Ｃは図１Ｃに示すIIＣ−IIＣ線に沿う積層セラミックコンデンサの横断面図である。 図３Ａは図１Ａに示すIIIＡ−IIIＡ線に沿う積層セラミックコンデンサの横断面図である。 図３Ｂは図３Ａに示す積層セラミックコンデンサの変形例に係る横断面図である。 図３Ｃは図３Ｂに示す積層セラミックコンデンサの変形例に係る横断面図である。 図３Ｄは図３Ａに示す積層セラミックコンデンサの変形例に係る横断面図である。 図３Ｅは図３Ｄに示す積層セラミックコンデンサの変形例に係る横断面図である。 図４は図１Ａに示す積層セラミックコンデンサの使用例を示す要部断面図である。 図５は図１Ａに示す積層セラミックコンデンサの他の使用例を示す要部断面図である。
以下、本発明を、図面に示す実施形態に基づき説明する。
第１実施形態
本実施形態に係る積層セラミック電子部品の一実施形態として、積層セラミックコンデンサについて説明する。
図１Ａに示すように、本実施形態に係る積層セラミックコンデンサ２は、素子本体４と、第１端子電極６と、第２端子電極８とを有する。素子本体４は、Ｘ軸およびＹ軸を含む平面に実質的に平行な内側誘電体層（絶縁層）１０と、内部電極層１２とを有し、内側誘電体層１０の間に、内部電極層１２がＺ軸の方向に沿って交互に積層してある。ここで、「実質的に平行」とは、ほとんどの部分が平行であるが、多少平行でない部分を有していてもよいことを意味し、内部電極層１２と内側誘電体層１０は、多少、凹凸があったり、傾いていたりしてもよいという趣旨である。
内側誘電体層１０と内部電極層１２とが交互に積層される部分が内装領域１３である。また、素子本体４は、その積層方向Ｚ（Ｚ軸）の両端面に、外装領域１１を有する。外装領域１１は、内装領域１３を構成する内側誘電体層１０よりも厚い外側誘電体層が複数積層されて形成してある。内装領域１３のＺ軸方向の厚みは、積層セラミックコンデンサ２のトータル厚みｚ０の１０〜７５％の範囲内であることが好ましい。また、２つの外側領域１１の合計厚みは、トータル厚みＺ０から内装領域１３の厚みと第１端子電極６，第２端子電極８の厚みとを引き算した値である。
なお、以下では、「内側誘電体層１０」および「外側誘電体層」をまとめて、「誘電体層」と記載する場合がある。
内側誘電体層１０および外装領域１１を構成する誘電体層の材質は、同じでも異なっていても良く、特に限定されず、たとえば、ＡＢＯ３などのペロブスカイト構造の誘電体材料を主成分として構成される。
ＡＢＯ３ において、Ａは、たとえばＣａ、Ｂａ、Ｓｒなどの少なくとも一種、Ｂは、Ｔｉ、Ｚｒなどの少なくとも一種である。Ａ／Ｂのモル比は、特に限定されず、０．９８０〜１．０２０である。このほか、副成分として、希土類（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕから選択される少なくとも１種）、アルカリ土類金属（ＭｇおよびＭｎ）、遷移金属（Ｖ、Ｗ、および Ｍｏから選択される少なくとも１種）の酸化物やその混合物、複合酸化物およびガラスとしてＳｉＯ２を含んだ焼結助剤等が含まれていてもよい。
交互に積層される一方の内部電極層１２は、素子本体４のＹ軸方向第１側面４ａ近くに形成してあるヴィアホール（第１ヴィアホール）５０内のヴィアホール電極（第１ヴィアホール電極）５２の内側に対して電気的に接続してある引出部１２ａを有する。また、交互に積層される他方の内部電極層１２は、素子本体４のＹ軸方向第２側面４ｂの近くに形成してあるヴィアホール（第２ヴィアホール）５０内のヴィアホール電極（第２ヴィアホール電極）５２の内側に対して電気的に接続してある引出部１２ｂを有する。
素子本体４のＹ軸方向第１側面４ａ近くに形成してあるヴィアホール５０内のヴィアホール電極５２は、素子本体４の上面４ｃの第１側面４ａの近くに密着して形成してある第１端子電極６に接続してある。また、素子本体４のＹ軸方向第２側面４ｂの近くに形成してあるヴィアホール５０内のヴィアホール電極５２は、素子本体４の上面ｃの第２側面４ｂの近くに密着して形成してある第２端子電極８に接続してある。第１端子電極６と第２端子電極８とは、素子本体４の上面４ｃでＹ軸方向に所定間隔で離れて形成してあり、相互に絶縁されている。
なお、図において、Ｘ軸、Ｙ軸およびＺ軸は、相互に垂直であり、Ｚ軸が、内側誘電体層１０および内部電極層１２の積層方向に一致し、Ｙ軸が引出部１２ａ，１２ｂが引き出される方向に一致する。
内装領域１３は、容量領域と引出領域とを有する。容量領域は、積層方向に沿って内部電極層１２が内側誘電体層１０を挟んで積層する領域である。引出領域は、素子本体４のＹ軸方向の両側に形成されるヴィアホール電極５２，５２にそれぞれ接続する内部電極層１２の引出部１２ａ，１２ａ（または１２ｂ，１２ｂ）の相互間に位置する領域である。さらに、図２Ａに示すサイドギャップ領域１４は、内部電極層１２のＸ軸方向の両端に位置する内部電極１２の保護のための領域であり、一般的には、内側誘電体層１０または外装領域１１と同様な誘電体材料で構成される。ただし、サイドギャップ領域１４は、後述する側面強化層１９（図２Ｃ参照）となるガラス材などで構成されていてもよい。また、図１Ａに示す外装領域１１も、ガラス材などで構成されてもよい。
内部電極層１２に含有される導電材は特に限定されず、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｌ、Ｐｔなどの金属、またはそれらの合金を用いることができる。Ｎｉ合金としては、Ｍｎ，Ｃｒ，ＣｏおよびＡｌから選択される１種以上の元素とＮｉとの合金が好ましく、合金中のＮｉ含有量は９５質量％以上であることが好ましい。なお、ＮｉまたはＮｉ合金中には、Ｐ等の各種微量成分が０．１質量％程度以下含まれていてもよい。
第１端子電極６，第２端子電極８の材質も特に限定されないが、Ｎｉ、Ｐｄ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、Ｒｈ、Ｒｕ、Ｉｒ等の少なくとも１種、またはそれらの合金を用いることができる。通常は、Ｃｕ、Ｃｕ合金、ＮｉまたはＮｉ合金等や、Ａｇ、Ａｇ−Ｐｄ合金、Ｉｎ−Ｇａ合金等が使用される。第１端子電極６，第２端子電極８は、それぞれ単一層で形成してもよいが、複数の層の積層構造であってもよい。
ヴィアホール電極５２の材質も特に限定されず、第１端子電極６，第２端子電極８の材質と同様（必ずしも同一である必要はない）であるが、特に、Ｃｕ、Ｃｕ合金、ＮｉまたはＮｉ合金、Ａｇ、Ａｇ−Ｐｄ合金、Ｉｎ−Ｇａ合金などで構成されることが好ましい。なお、ヴィアホール電極５２の材質を、第１端子電極６および第２端子電極８と同一とすることで、ヴィアホール電極５２と第１端子電極６，第２端子電極８との接続信頼性が向上する。また、ヴィアホール電極５２は、単一層で構成してあるが、複数の層の積層構造であってもよい。
図３Ａに示すように、本実施形態では、素子本体４のＺ軸に略垂直な断面において、ヴィアホール電極５２は、Ｘ軸方向に沿って所定間隔で形成してあるヴィアホール５０の内部に、所定の空隙５４が形成されるように充填してある。Ｘ軸方向に沿って所定間隔とは、一定間隔であることが好ましいが、不定間隔であってもよい。本実施形態では、各ヴィアホール５０の横断面（ヴィアホールの長手方向に垂直な断面）形状は、円形であるが、楕円形あるいは多角形であってもよい。
各ヴィアホール５０の内径（円形以外の場合には内接円の径）は、好ましくは５０〜１５０μｍである。各ヴィアホール５０の内径は、略同一であることが好ましいが、異なっていてもよい。
各ヴィアホール５０に形成されるヴィアホール電極の断面形状は、特に限定されず、図３Ａに示す実施形態では、断面三日月形状であり、空隙５４の断面形状は、円形から三日月形状を除いた形状である。本実施形態では、空隙５４は、素子本体４のＹ軸方向の第１側面４ａに近い位置に位置するヴィアホール５０では、第１側面４ａ側に位置し、素子本体４のＹ軸方向の第２側面４ｂに近い位置に位置するヴィアホール５０では、第２側面４ｂ側に位置する。すなわち、空隙５４は、素子本体４のＹ軸方向の外側を向いている。
また、本実施形態では、好ましくは全てのヴィアホール５０において、空隙５４の空隙
率は、好ましくは、１〜６０％の範囲内、さらに好ましくは５〜６０％の範囲内、特に好ましくは５〜３０％である。なお、空隙率は、たとえば以下のようにして測定される。すなわち、各ヴィアホール５０について、深さ方向に３つの横断面を観察し、ヴィアホール電極５２の面積に対して空隙５４の面積割合を示す空隙率の平均値を求め、その空隙率が、好ましくは、１〜６０％の範囲内、さらに好ましくは５〜６０％の範囲内、特に好ましくは５〜３０％である。なお、３つの横断面の内の一つが、各ヴィアホール５０の深さ方向の中央部であり、他の二つが、内装領域１３と二つの外装領域１１との上下二つの境界近くの部分である。
本実施形態では、好ましくは全てのヴィアホール５０において、空隙５４の空隙率は、好ましくは、１〜６０％の範囲内、さらに好ましくは５〜６０％の範囲内、特に好ましくは５〜３０％であるが、必ずしも全てではなく、８０％以上（あるいは９０％以上）のヴィアホール５０において、空隙率が上記範囲内であればよい。
本実施形態では、第１端子電極６および第２端子電極８は、単一膜でも多層膜であってもよい。第１端子電極６および第２端子電極８が多層膜である場合には、ヴィアホール電極５２と接触する下地層が、ヴィアホール電極５２を構成する主金属または合金を含むことが好ましい。第１端子電極６および第２端子電極８のそれぞれの厚みは、特に限定されないが、好ましくは ２〜１５μｍの範囲内である。
図１Ａおよび図２Ａに示すように、本実施形態では、これらの第１端子電極６および第２端子電極８は、素子本体４の上面４ｃにのみ形成してあり、素子本体４の第１側面４ａ，第２側面４ｂ，側面４ｅおよび下面４ｄには形成されていない。素子本体の下面４ｄでは、第１端子電極６，第２端子電極８に覆われておらず、素子本体４の下面４ｄの全体が外部に露出している。しかも、下面４ｄは、平坦面に成形してある。下面４ｄは、第１端子電極６，第２端子電極８に覆われていないことから、上面４ｃとは異なり、上側電極部６ｂ，８ｂによる段差状凸部が無く、平坦性に優れている。
積層セラミックコンデンサ２の形状やサイズは、目的や用途に応じて適宜決定すればよいが、本実施形態では、積層セラミックコンデンサ２のＺ軸方向のトータル厚みｚ０を、たとえば１００μｍ以下、好ましくは９０μｍ以下、さらに好ましくは８０μｍ以下と薄くすることができ、積層セラミックコンデンサ２の低背化に寄与する。
なお、本実施形態では、コンデンサ２の長手方向長さであるＹ軸方向の長さｙ０を、厚みｚ０の３倍以上、好ましくは３００μｍ以上、好ましくは４００〜１２００μｍとすることができる。また、コンデンサ２のＸ軸方向の幅ｘ０（図２Ａ参照）は、厚みｚ０の２倍以上、好ましくは２００μｍ以上、好ましくは２００〜６００μｍとすることができる。
また、本実施形態においては、コンデンサ２の長手方向をＸ軸方向に、短手方向をＹ軸方向に設計することも適宜行うことができ、その場合は、Ｘ軸方向の長さｘ０を、厚みｚ０の３倍以上、好ましくは３００μｍ以上、好ましくは４００〜１２００μｍとすることができる。また、積層セラミックコンデンサ２のｙ軸方向の幅ｙ０は、厚みｚ０の２倍以上、好ましくは２００μｍ以上、好ましくは２００〜６００μｍとすることができる。
また、本実施形態に係る積層セラミックコンデンサによれば、素子本体４の下面４ｄが平坦面であることで、たとえば図４に示すように、多層基板４０の内部に、コンデンサ２を埋込みやすくなる。図４では、コンデンサ２の第１端子電極６，第２端子電極８に、多層基板４０に形成してある配線パターン４２がスルーホール電極などを補通して接続してある。また、本実施形態では、素子本体４の下面である平坦面が実装面に設置される際に、素子本体４が実装面に密着して取り付けられ、積層セラミックコンデンサ２の曲げ強度が向上する。
また、本実施形態において、素子本体４の上面４ｃまたは下面４ｄを構成する外装領域１１は、内側誘電体層１０よりも強度が高い誘電体材料で構成してあってもよい。このように構成することで、積層セラミックコンデンサ２の曲げ強度が、さらに向上する。また、強度が向上することで、素子本体４の長手方向寸法ｙ０または幅寸法ｘ０を長くすることが容易になり、素子本体４の内部における内部電極層１２の相互間の対向面積が広くなり、静電容量などの特性が向上する。さらに、図２Ａに示すサイドギャップ領域１４も内側誘電体層１０よりも強度が高い誘電体材料で構成してあってもよい。
本実施形態の積層セラミックコンデンサ２の具体的な用途としては好ましくは、デカップリングコンデンサが挙げられるが、これに限定されず、高耐圧コンデンサ、低ＥＳＬコンデンサ、大容量コンデンサなどとしても使用される。
次に、本発明の一実施形態としての積層セラミックコンデンサ２の製造方法について具体的に説明する。
まず、焼成後に図１に示す内側誘電体層１０を構成することになる内側グリーンシートおよび外装領域１１を構成することとなる外側グリーンシートを製造するために、内側グリーンシート用ペーストおよび外側グリーンシート用ペーストを準備する。内側グリーンシート用ペーストおよび外側グリーンシート用ペーストは、通常、セラミック粉末と有機ビヒクルとを混練して得られた有機溶剤系ペースト、または水系ペーストで構成される。
セラミック粉末の原料としては、複合酸化物や酸化物となる各種化合物、たとえば炭酸塩、硝酸塩、水酸化物、有機金属化合物などから適宜選択され、混合して用いることができる。セラミック粉末の原料は、本実施形態では、平均粒子径が０．４５μｍ以下、好ましくは０．１〜０．３μｍ程度の粉体として用いられる。なお、内側グリーンシートをきわめて薄いものとするためには、グリーンシート厚みよりも細かい粉体を使用することが望ましい。
有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。用いる有機溶剤も特に限定されず、アセトン、メチルエチルケトン等の各種有機溶剤から適宜選択すればよい。
また、グリーンシート用ペースト中には、必要に応じて、各種分散剤、可塑剤、誘電体、副成分化合物、ガラスフリット、絶縁体などから選択される添加物が含有されていてもよい。可塑剤としては、フタル酸ジオクチルやフタル酸ベンジルブチルなどのフタル酸エステル、アジピン酸、燐酸エステル、グリコール類などが例示される。
次に、焼成後に図１Ａに示す内部電極層１２を構成することになる内部電極パターン層を製造するために、内部電極層用ペーストを準備する。内部電極層用ペーストは、上記した各種導電性金属や合金からなる導電材と、上記した有機ビヒクルとを混練して調製する。
焼成後に図１Ａに示す第１端子電極６，第２端子電極８を構成することになる端子電極用ペーストとは、上記した内部電極層用ペーストと同様にして調製すればよい。ヴィアホール電極５２となる電極用ペーストの調整方法に関しては後述する。
上記にて調製した内側グリーンシート用ペーストおよび内部電極層用ペーストを使用して、内側グリーンシートと、内部電極パターン層と、を交互に積層し、内部積層体を製造する。そして、内部積層体を製造した後に、外側グリーンシート用ペーストを使用して、外側グリーンシートを形成し、積層方向に加圧してグリーン積層体を得る。
なお、グリーン積層体の製造方法としては、上記の他、外側グリーンシートに直接内側グリーンシートと内部電極パターン層とを交互に所定数積層して、積層方向に加圧してグリーン積層体を得てもよい。
具体的には、まず、ドクターブレード法などにより、支持体としてのキャリアシート（たとえばＰＥＴフィルム）上に、内側グリーンシートを形成する。内側グリーンシートは、キャリアシート上に形成された後に乾燥される。
次に、内側グリーンシートの表面に、内部電極層用ペーストを用いて、内部電極パターン層を形成し、内部電極パターン層を有する内側グリーンシートを得る。次に、内部電極パターン層を有する内側グリーンシートを複数積層して、内部積層体を製造した後に、内部積層体の上下に外側グリーンシート用ペーストを使用して、適宜の枚数の外側グリーンシートを形成し、積層方向に加圧してグリーン積層体を得る。
次に、グリーン積層体を個片状に切断してグリーンチップを得る。なお、内部電極パターン層の形成方法としては、特に限定されず、印刷法、転写法の他、蒸着、スパッタリングなどの薄膜形成方法により形成されていてもよい。
グリーンチップは、固化乾燥により可塑剤が除去され固化される。固化乾燥後のグリーンチップは、脱バインダ工程、焼成工程、必要に応じて行われるアニール工程を行うことにより、素子本体４が得られる。脱バインダ工程、焼成工程およびアニール工程は、連続して行なっても、独立して行なってもよい。
次に、図３Ａに示すように、素子本体４の上面４ｃに、ヴィアホール５０を所定パターンで形成する。ヴィアホール５０の形成は、たとえばエッチングにより行うことができるが、それに限らず、レーザ照射、反応性イオンエッチング、フォトリソグラフィなどでもよい。その後に、各ヴィアホール５０の内部を、たとえば図３Ａに示すヴィアホール電極５２のパターンで、第１導電性ペーストを埋め込む。第１導電性ペーストは、内部電極用ペーストと同様にして製造されるが、各種導電性金属や合金からなる導電材の成分が、好ましくは７０質量％以上、さらに好ましくは７２〜７７質量％である。
次に、第１導電性ペーストで埋め込まれていないヴィアホール５０の空間内に、第２導電性ペーストを埋め込む。第２導電性ペーストは、第１導電性ペーストと同様な導電材が用いられて同様にして調整されるが、導電材の成分が第１導電性ペーストよりも極端に少なく（０質量％でもよい）、樹脂ビーズの割合が７０質量％以上、さらに好ましくは７２〜７７質量％である。ヴィアホール５０の内部に所定パターンで導電性ペーストを埋め込むための手段としては、特に限定されないが、たとえばスクリーン印刷、メタルマスク印刷、ディスペンサー塗布などが用いられる。
ヴィアホール５０の内部に、第１導電性ペーストと第２導電性ペーストとを埋め込んだ後、これらのペーストの焼き付け処理のための熱処理を行う。熱処理条件は、特に限定されないが、たとえばＮ２ の雰囲気下で、７００〜１０００°Cの温度で行う。このよう な熱処理により、第２導電性ペースト中の樹脂ビーズが気化されてヴィアホール５０から抜け出るため、ヴィアホール５０の内部には、所定パターンの空隙５４が形成される。
次に、素子本体４の上面４ｃに、所定パターンで、端子電極用ペーストを塗布して焼成し、第１端子電極６，第２端子電極８を形成する。第１端子電極６，第２端子電極８の形成は、たとえばヴィアホール電極５２の形成方法と同様にしてスクリーン印刷などで行うこともできる。第１端子電極６，第２端子電極８の形成に際しては、ヴィアホール電極５２の第２導電性ペーストとは異なり、導電性ペースト中に、樹脂ビーズなどは混入させない。第１端子電極６，第２端子電極８は、ヴィアホール５０の空隙５４の内部に多少入り込んでもよいが、上面４ｃ近くまでであり、引出部１２ａ，１２ｂの近くまでは届かないことが好ましい。
なお、第１端子電極６，第２端子電極８の形成方法については、特に限定されず、端子電極用ペーストの塗布・焼付け、メッキ、蒸着、スパッタリングなどの適宜の方法を用いることができる。必要に応じ、第１端子電極６，第２端子電極８表面に、めっき等により被覆層を形成する。被覆層としては、金メッキ、錫メッキなどが例示される。
このようにして製造された本実施形態の積層セラミックコンデンサ２は、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。あるいは、図４に示すように、多層基板４０の内部に、コンデンサ２として埋込まれて使用される。
あるいは、図５に示すように、本実施形態の積層セラミックコンデンサ２は、回路基板４０ａの上に、ハンダ６０を用いて実装されてもよい。その場合には、コンデンサ２は、Ｚ軸方向の上下が逆に配置され、第１端子電極６および第２端子電極８が、図面上で下を向き、ハンダ６０により回路基板４０ａの配線パターン４２ａにそれぞれ接続される。
本実施形態の積層セラミックコンデンサ２では、素子本体４の下面に第１端子電極６，第２端子電極８が実質的に形成されず、あるいは素子本体４の下面４ｄの全体が露出する。そして、積層セラミックコンデンサのトータル厚みｚ０は、１００μｍ以下、好ましくは９０μｍ以下、さらに好ましくは８０μｍ以下と薄くすることができる。すなわち、積層セラミックコンデンサの低背化に寄与する。したがって、本実施形態の積層セラミックコンデンサ２は、図４に示すように、基板４０の内部に内蔵させやすくなり、しかも基板４０を含めたパッケージの小型化が可能になる。
また、本実施形態に係る積層セラミックコンデンサ２では、ヴィアホール電極５２が、素子本体４に形成してあるヴィアホール５０内に所定の空隙５４が形成されるように埋め込まれている。ヴィアホール５０内に空隙５４があることで、たとえばピックアップ荷重などの外部からの荷重に対し、空隙５４への電極５２の変形（金属変形）が発生し、セラミック製素子本体４への荷重の伝達を緩和し、素子本体４を薄くしても強度が向上し、クラックなどが生じ難くなり、破壊されにくくなる。
さらに本実施形態では、内部電極層１２に平行な素子本体４の断面において、ヴィアホール電極５２の面積に対して空隙５４の面積割合を示す空隙率が１〜６０％の範囲内、さらに好ましくは５〜６０％の範囲内、特に好ましくは５〜３０％の範囲内である。このような範囲とすることで、素子本体４を薄くしてもさらに強度が向上し、クラックなどが生じ難くなると共に、耐熱衝撃特性も向上する。
さらに本実施形態では、ヴィアホール５０内で、ヴィアホール電極５２が、素子本体４の内側（Ｙ軸方向の中心側）に位置し、空隙５４が、素子本体４の外側（Ｙ軸方向の中心から離れる側）に位置する。このように構成することで、外力により素子本体４の中央部に発生する応力が、より外部に逃げやすくなるため、積層セラミックコンデンサ２の強度がさらに向上する。
さらにまた本実施形態では、素子本体４の下面４ｄおよび第１側面４ａ，第２側面４ｂ，側面４ｅには、電極層が形成されていない。このように構成することで、外力により素子本体４に発生する応力が、より外部に逃げやすくなるため、積層セラミックコンデンサ２の強度がさらに向上する。また、素子本体４の下面に電極層が形成されていないことで、素子本体４の下面は平坦面にし易くなり、たとえば図４に示す基板４０の内部に埋込みやすくなる。また、素子本体４の下面４ｄである平坦面が実装面に設置される際には、素
子本体４が実装面に密着して取り付けられ、積層セラミック電子コンデンサの曲げ強度が向上する。
第２実施形態
図１Ｂおよび図２Ｂに示すように、本実施形態に係る積層セラミックコンデンサ２ａでは、以下に示す以外は、第１実施形態の積層セラミックコンデンサ２と同様である。このコンデンサ２ａでは、素子本体４の上面４ｃ（または下面４ｄ）は、内側誘電体層１０よりも強度が高い材料で構成してある上面強化層１６を含み、上面強化層１６の外面が、素子本体４の上面４ｃ（または下面４ｄ）を規定している。
上面強化層１６は、第１実施形態と同様にして素子本体４を形成した後に、第１端子電極６および第２端子電極８を形成する前に、素子本体４の上面４ｃ（または下面４ｄ）に形成される。上面強化層１６としては、特に限定されないが、たとえばガラス、アルミナ系コンポジット材料、ジルコニア系コンポジット材料、ポリイミド樹脂、エポキシ樹脂、アラミド繊維、繊維強化プラスチックなどが例示される。
このように構成することで、積層セラミックコンデンサ２ａの強度がさらに向上する。また、強度が向上することで、素子本体４を薄くしても、素子本体４の長手方向寸法ｙ０（図１Ａ参照）または幅寸法ｘ０（図２Ａ参照）を長くすることが容易になり、素子本体４の内部における内部電極層１２の相互間の対向面積が広くなり、静電容量などのコンデンサ２ｂの特性が、さらに向上する。
なお、上面強化層１６を構成するガラス成分は特に限定されないが、ＳｉＯ２ 、ＢａＯ、Ａｌ２ Ｏ３ 、アルカリ金属、ＣａＯ、ＳｒＯ、Ｂ２ Ｏ３ を含むことが好ましい。上面強化層１６を構成するガラス成分として含まれるＳｉＯ２は、上面強化層１６のガラス成分中に３０〜７０質量％含まれることが好ましい。ＳｉＯ２を上記の範囲で含む場合、上記の範囲よりも少ない場合に比べて、網目形成酸化物が十分な量となり、耐めっき性を良好にする。ＳｉＯ２を上記の範囲で含む場合、上記の範囲よりも多い場合に比べて、軟化点が高くなりすぎるのを防ぎ、作業温度が高くなり過ぎるのを防ぐ。
本実施形態の上面強化層１６を構成するガラス成分として含まれるＢａＯは、上面強化層１６のガラス成分中に２０〜６０質量％含まれることが好ましい。ＢａＯを上記の範囲で含む場合、上記の範囲よりも少ない場合に比べて、誘電体との密着性を良好にしてデラミネーションを生じにくくする。また、熱膨張係数が小さくなり過ぎるのを防ぎ、クラックを生じにくくする。さらに、誘電体層がＢａＴｉＯ３の場合、Ｂａがガラス成分に溶出してしまうのを防止し、ＨＡＬＴ信頼性が低下することを抑制する。ＢａＯを上記の範囲で含む場合、上記の範囲よりも多い場合に比べて、ガラス化を良好にし、さらに、耐めっき性を良好にする。
本実施形態の上面強化層１６を構成するガラス成分として含まれるＡｌ２ Ｏ３ は、上面強化層１６のガラス成分中に１〜１５質量％含まれることが好ましい。Ａｌ２ Ｏ３
を上記の範囲で含む場合、上記の範囲よりも少ない場合に比べて、耐めっき性が良好である。Ａｌ２ Ｏ３ を上記の範囲で含む場合、上記の範囲よりも多い場合に比べて、軟化点が上昇し過ぎるのを防ぐ。
本実施形態の上面強化層１６を構成するガラス成分中にＳｉＯ２ とＢａＯとＡｌ２ Ｏ３ が合計で７０〜１００質量％含まれることが好ましい。これにより誘電体と上面強化層１６の界面でＢａ−Ｔｉ−Ｓｉ−Ｏ相が形成され易くなる。
本実施形態の上面強化層１６を構成するガラス成分として含まれるアルカリ金属としては、Ｌｉ、Ｎａ、Ｋが挙げられるが、熱膨張係数の観点から、Ｋ、Ｎａがより好ましい。本実施形態の上面強化層１６を構成するガラス成分として含まれるアルカリ金属は、上面強化層のガラス成分中に０．１〜１５質量％含まれることが好ましい。これにより熱膨張係数を、高めることができる。アルカリ金属を上記の範囲で含む場合、上記の範囲よりも多い場合に比べて、耐めっき性を良好にできる。
本実施形態の上面強化層１６を構成するガラス成分として含まれるＣａＯは、上面強化層１６のガラス成分に０〜１５質量％含まれることが好ましい。これにより熱膨張係数を高めることができ、耐めっき性を良好にできる。
本実施形態の上面強化層１６を構成するガラス成分として含まれるＳｒＯは、上面強化層１６のガラス成分に０〜２０質量％含まれることが好ましい。これにより熱膨張係数を高めることができ、耐めっき性を良好にできる。ＳｒＯを上記の範囲で含む場合、上記の範囲よりも多い場合に比べて、ＳｒＯがＢａＴｉＯ３ と反応することを防ぎ、チップの絶縁性と信頼性を向上できる。
本実施形態の上面強化層１６を構成するガラス成分として含まれるＢ２ Ｏ３ は、上面強化層１６のガラス成分に０〜１０質量％含まれることが好ましい。これによりガラスの網目形成酸化物としての効果を発揮できる。Ｂ２ Ｏ３ を上記の範囲で含む場合、上記の範囲よりも多い場合に比べて、耐めっき性を良好にできる。
本実施形態では、上面強化層１６は、外装領域１１の外面側の一部のみを構成しているが、外装領域１１の大部分、または全てを占めていてもよい。上面強化層１６は、素子本体４の上面４ｃに強化層用ペーストを塗布し、焼付けることにより形成することができる。
この強化層用ペーストは、たとえば上記したガラス原料と、エチルセルロースを主成分とするバインダと分散媒であるターピネオールおよびアセトンとをミキサーで混練して得られる。素子本体４への強化層用ペーストの塗布方法は特に限定されず、たとえば、ディップ、印刷、塗布、蒸着、噴霧等の方法が挙げられる。
強化層用ペーストが塗布された素子本体４の焼き付け条件は特に限定されず、たとえば、加湿Ｎ２ または乾燥Ｎ２ の雰囲気において、７００℃〜１３００℃、０．１時間〜３時間保持し、焼き付けられる。
第３実施形態
図１Ｃおよび図２Ｃに示すように、本実施形態に係る積層セラミックコンデンサ２ｂでは、以下に示す以外は、第１実施形態または第２実施形態と同様である。このコンデンサ２ｂでは、底面強化層１８が素子本体４の下面４ｄを覆うように形成してあると共に、側面強化層１９が素子本体４の第１側面４ａ，第２側面４ｂ，側面４ｅを覆うように、底面強化層１８に連続して形成してある。
また本実施形態では、図２Ｃに示すように、内部電極層１２のＸ軸方向の両端は、素子本体４のＸ軸方向の側面から露出しており、その部分を側面強化層１９が覆うように、側面強化層１９が素子本体４の第１側面４ａ，第２側面４ｂ，側面４ｅに形成してある。本実施形態では、第１実施形態および第２実施形態に比較して、同じ素子本体４のＸ軸方向の外形サイズである場合に、内部電極層１２のＸ軸方向の幅を大きくすることができ、コンデンサ容量を増大させることができる。また本実施形態では、底面強化層１８および／または側面強化層１９があることで、積層セラミックコンデンサ２ａの強度がさらに向上する。
なお、底面強化層１８および／または側面強化層１９は、第２実施形態の上面強化層１６と同様な材質で構成され、同様な方法で形成することができる。ただし、底面強化層１８および／または側面強化層１９は、第２実施形態の上面強化層１６と全く同じ材質で構成する必要は無く、また全く同じ方法で形成する必要は無い。底面強化層１８および／または側面強化層１９は、素子本体４を構成する誘電体層１０または外装領域１１と比較して、弾性率が低い、あるいは線熱膨張係数が低い絶縁材料で構成してあることが好ましい。
第４実施形態
図３Ｂに示すように、本実施形態に係る積層セラミックコンデンサ２ｃでは、以下に示す以外は、第１〜第３実施形態と同様である。このコンデンサ２ｃでは、ヴィアホール５０に形成される空隙５４の断面形状が略円形であり、ヴィアホール電極５２の断面形状は、三日月形状であり、空隙５４は、各ヴィアホール５０の内部で素子本体４のＹ軸方向の外側に位置している。この実施形態でも、上述した実施形態と同様な作用効果を奏する。
第５実施形態
図３Ｃに示すように、本実施形態に係る積層セラミックコンデンサ２ｄでは、以下に示す以外は、第１〜第４実施形態と同様である。このコンデンサ２ｄでは、ヴィアホール５０に形成される空隙５４の断面形状が略円形であり、ヴィアホール電極５２の断面形状は、リング形状であり、空隙５４は、各ヴィアホール５０の内部で中心に位置している。この実施形態でも、上述した実施形態と同様な作用効果を奏する。
第６実施形態
図３Ｄに示すように、本実施形態に係る積層セラミックコンデンサ２ｅでは、以下に示す以外は、第１〜第５実施形態と同様である。このコンデンサ２ｅでは、一対のヴィアホール５０が、素子本体４の第１側面４ａ，第２側面４ｂの近くで、それぞれＸ軸方向に連続する直線状のスリット溝として形成してある。また、ヴィアホール電極５２は、各スリット状のヴィアホール５０の内部で、素子本体４のＹ軸方向の内側で、ヴィアホール５０の延びる方向に沿って連続的（断続でもよい）に形成してある。また、空隙５４は、各スリット状のヴィアホール５０の内部で、素子本体４のＹ軸方向の外側で、ヴィアホール５０の延びる方向に沿って連続的（断続でもよい）に形成してある。
ヴィアホール５０およびヴィアホール電極５２のＹ−Ｚ断面形状は、たとえば図１Ｃに示す実施形態と同様であり、素子本体４を貫通していない。また、図３Ｄに示す本実施形態では、図１Ｃに示す側面強化層１９と同様な側面強化層が、素子本体４の側面４ｅの少なくともヴィアホール５０のＸ軸方向両端（好ましくは側面４ｅの全面）を覆っていることが好ましい。そのことにより、ヴィアホール５０の空隙５４の内部に水分などの侵入を抑制することができる。
本実施形態では、素子本体４のＹ軸方向の両側にそれぞれ設けてあるヴィアホール５０の形状をＸ軸方向に連続するスリット溝形状にすることで、ヴィアホール５０内のＹ軸方向外側にＸ軸方向に連続する空隙５４を作りやすい。本実施形態では、特に、スリット溝形状のヴィアホール５０の場合には、外力により素子本体４の中央部に発生する応力が、より外部に逃げやすくなるため、積層セラミックコンデンサ２ｅの強度がさらに向上する傾向が強い。
なお、図示するスリット溝形状のヴィアホール５０は、素子本体４のＸ軸方向の横幅と略同等な幅で形成してあるが、そのスリット溝形状のヴィアホールの両端は、素子本体４のＸ軸方向に貫通していなくてもよい。また、たとえば図３Ｅに示す実施形態の積層セラ ミックコンデンサ２ｆでは、ヴィアホール電極５２は、ヴィアホール５０のＸ軸方向の全長にわたり形成する必要は無く、ヴィアホール電極５２のＸ軸方向の両端に形成してある空隙５４を大きくしてある。これらの実施形態でも、上述した実施形態と同様な作用効果を奏する。
本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
たとえば上述した各実施形態では、ヴィアホール５０は、素子本体４の上面４ｃから下面４ｄまでは突き抜けないように、下面４ｄに近くの外装領域１１まで到達するように形成してあるが、これに限定されない。たとえば図１Ｄに示すように、素子本体４の上面４ｃから下面４ｄまで貫通するようにヴィアホール５０を形成してもよい。ただし、その場合には、図１Ｃに示すように、素子本体４の下面４ｄには、底面強化層１８が形成してあることが好ましい。あるいは、底面強化層１８を設けなくても良いが、ヴィアホール５０は、Ｘ軸方向には、断続的に形成してあることが好ましい。
また、上述した実施形態では、ヴィアホール５０およびヴィアホール電極５２は、素子本体４毎に個片化した後に形成し、第１端子電極６，第２端子電極８も、素子本体４毎に個片化した後に形成してあるが、その前でもよい。すなわち、本発明では、ヴィアホール５０およびヴィアホール電極５２は、素子本体４毎に個片化する前に形成してもよい。また、第１端子電極６，第２端子電極８も、素子本体毎に個片化する前に形成してもよい。
また、本発明の積層セラミック電子部品は、積層セラミックコンデンサに限らず、その他の積層電子部品に適用することが可能である。その他の積層電子部品としては、誘電体層（絶縁層）が内部電極を介して積層される全ての電子部品であり、たとえばバンドパスフィルタ、インダクタ、積層三端子フィルタ、圧電素子、ＰＴＣサーミスタ、ＮＴＣサーミスタ、バリスタなどが例示される。
以下、本発明をさらに詳細な実施例に基づき説明するが、本発明はこれら実施例に限定されない。
実施例１
下記の通り、積層セラミックコンデンサ２を作製した。
まず、ＢａＴｉＯ３ 系セラミック粉末：１００質量部と、ポリビニルブチラール樹脂 ：１０質量部と、可塑剤としてのジオクチルフタレート（ＤＯＰ）：５質量部と、溶媒としてのアルコール：１００質量部とをボールミルで混合してペースト化し、内側グリーンシート用ペーストを得た。
また、上記とは別に、Ｎｉ粒子４４．６質量部と、テルピネオール：５２質量部と、エチルセルロース：３質量部と、ベンゾトリアゾール：０．４質量部とを、３本ロールにより混練し、スラリー化して内部電極層用ペーストを作製した。
上記にて作製した内側グリーンシート用ペーストを用いて、ＰＥＴフィルム上に内側グリーンシートを形成した。次に、内部電極層用ペーストを用いて、内部電極パターン層を所定パターンで形成した後、ＰＥＴフィルムからシートを剥離し、内部電極パターン層を有する内側グリーンシートを得た。
このようにして得られた内部電極パターン層を有する内側グリーンシートを交互に積層し、内部積層体を製造した。
次に、内部積層体の上下に外側グリーンシート用ペーストを使用して、適宜の枚数の外側グリーンシートを形成し、積層方向に加圧接着してグリーン積層体を得た。外側グリーンシート用ペーストは、内側グリーンシート用ペーストと同様の方法により得た。
次に、グリーン積層体を切断してグリーンチップを得た。
次に、得られたグリーンチップについて、脱バインダ処理、焼成およびアニールを下記条件にて行って、素子本体４を得た。
脱バインダ処理条件は、昇温速度６０℃／時間、保持温度：２６０℃、保持時間：８時間、雰囲気：空気中とした。
焼成条件は、昇温速度２００℃／時間、保持温度１０００℃〜１２００℃とし、温度保持時間を２時間とした。冷却速度は２００℃／時間とした。なお、雰囲気ガスは、加湿したＮ２＋Ｈ２混合ガスとした。
アニール条件は、昇温速度：２００℃／時間、保持温度：５００℃〜１０００℃、温度保持時間：２時間、冷却速度：２００℃／時間、雰囲気ガス：加湿したＮ２ガスとした。
なお、焼成およびアニールの際の雰囲気ガスの加湿には、ウェッターを使用した。
次に、図３Ａに示すように、素子本体４に円形断面の複数のヴィアホール５０を形成し、各ヴィアホール５０の内部に、所定パターンで、第１導電性ペーストを埋め込み、その後に、ヴィアホール５０の隙間部分に第２導電性ペーストを埋め込んだ。
第１導電性ペーストは、平均粒径０．４μｍの球状のＣｕ粒子とフレーク状のＣｕ粉の混合物８４質量部と、有機ビヒクル（エチルセルロース樹脂５質量部をブチルカルビトール９５質量部に溶解したもの）３０質量部、およびブチルカルビトール６質量部とを混練して調整した。第１導電性ペースト中の金属成分（導電成分）の質量割合は、７０質量％であった。
第２導電性ペーストは、平均粒径０．４μｍの球状のＣｕ粒子とフレーク状のＣｕ粉の混合物８４質量部と、平均粒径５μｍの球状の樹脂ビーズ２８０質量部と、有機ビヒクル（エチルセルロース樹脂５質量部をブチルカルビトール９５質量部に溶解したもの）３０質量部、およびブチルカルビトール６質量部とを混練して調整した。第２導電性ペースト中の樹脂ビーズの質量割合は、７０質量％であった。
第１導電性ペーストと第２導電性ペーストとを充填させたヴィアホール５０を含む素子本体４を、Ｎ２ 雰囲気で８５０℃にて１０分間熱処理したところ、図３Ａに示すように、ヴィアホール５０の内部に空隙５４が形成してあるヴィアホール電極５２が得られた。
次に、平均粒径０．４μｍの球状のＣｕ粒子とフレーク状のＣｕ粉の混合物１００質量部と、有機ビヒクル（エチルセルロース樹脂５質量部をブチルカルビトール９５質量部に溶解したもの）３０質量部、およびブチルカルビトール６質量部とを混練し、ペースト化した端子電極用ペーストを得た。
得られた端子電極用ペーストを、素子本体４の上面４ｃに塗布し、Ｎ２雰囲気で８５０℃にて１０分間焼成して第１端子電極６，第２端子電極８を上面４ｃのみに形成した。得られた積層セラミックコンデンサ２のＺ軸厚みｚ０は、１００μｍであった。また、第１端子電極６，第２端子電極８の厚みは１５μｍであり、ヴィアホール５０のＺ軸深さは、 Ｚ軸厚みｚ０の８０％であり、ヴィアホール５０の内部の空隙率は、１％であった。
空隙率は、たとえば以下のようにして測定した。すなわち、各ヴィアホール５０について、深さ方向に３つの横断面（Ｘ-Ｙ断面）を観察し、ヴィアホール電極５２の面積に対して空隙５４の面積割合を示す空隙率の平均値を、各ヴィアホール５０毎に求め、さらに、一つの素子本体の全てのヴィアホール５０についての平均を求め、その値を、表１に示す空隙率の数値とした。
なお、３つの横断面の内の一つが、図１Ａに示す各ヴィアホール５０の深さ方向の中央部であり、他の二つが、内装領域１３と二つの外装領域１１との上下二つの境界近くの部分である。
同様にしてサンプルを１００個製造し、そのサンプルについて、荷重負荷試験を行った。過重負荷試験は、素子本体４の下面４ｄのＹ軸方向の両端を保持し、素子本体４の上面４ｃの中央から、通常のピックアップ荷重よりも大きな１．０Ｎの荷重を加え、素子本体４の外観にクラックが観察される個数を評価した。結果を表１に示す。
また、別に同様にしてサンプルを１０００個製造し、これらについて、熱衝撃試験を行った。熱衝撃試験は、以下のようにして行った。
まず、試験用基板上にクリームはんだを塗布し、その上に試験用の複数のサンプルコンデンサ２をマウントする。それらのコンデンサについて、ベルト炉式のリフロー炉を用い、加熱によりはんだ付けを行った。加熱は最高温度で２５０℃−１０ｓｅｃで実施した。また、コンデンサ２が実装された基板の絶縁抵抗を市販のＩＲメーターで測定した。測定電圧６．３Ｖで、電圧印加３０ｓｅｃ後のＩＲ値を測定した。熱衝撃試験前の絶縁抵抗は、全てのサンプルで、１０９ （１．０Ｅ＋０９）Ω以上であった。
次に、試験用基板を、熱衝撃試験装置（ＷＩＮＴＥＣＨ社製の装置名ＮＴ３７０１Ｗ）内に投入した。試験温度の最低温度は、−５５℃で、最高温度を１２５℃に設定した。−５５℃から１２５℃への上昇温度時、また、１２５℃から−５５℃への下降温度時の温度移行時間は５分で（Δ３６℃／ｍｉｎ）行い、−５５℃および１２５℃での温度保持時間は１０分で行った。
熱衝撃の１サイクルの定義は以下の通りであった。すなわち、−５５℃で保持１０分で、その後に、１２５℃まで５分で昇温し、その後に、１２５℃で保持１０分とし、次に、−５５℃まで５分で降温した。サイクル試験は、２０００サイクルに到達後、試験用基板を取り出して、試験前と同様にして、コンデンサ２が実装された基板の絶縁抵抗を市販のＩＲメーターで測定した。
試験前と試験後で、共に、全てのサンプルで、１０９ （１．０Ｅ＋０９）Ω以上で変化しない場合を、評価Ａとした。また、１０９ （１．０Ｅ＋０９）Ω以上から、１０８ （１．０Ｅ＋０８）Ω以上に変化したサンプルがあった場合には、評価Ｂとした。
さらに、１０９ （１．０Ｅ＋０９）Ω以上から、１０７ （１．０Ｅ＋０７）Ω以上に変化したサンプルがあった場合には、評価Ｃとした。また、１０９ （１．０Ｅ＋０９）Ω以上から、１０４ （１．０Ｅ＋０４）Ω以上に変化したサンプルがあった場合には、評価Ｄとした。また、１０９ （１．０Ｅ＋０９）Ω以上から、１０３ （１．０Ｅ＋０３）Ω以上に変化したサンプルがあった場合には、評価Ｅとした。さらに、導通がオープンとなり、熱衝撃試験前の絶縁抵抗の測定ができない場合を評価Ｆとした。結果を表１に示す。
実施例２
この実施例では、以下に示す以外は、実施例１と同様にして、図３Ｄに示す積層セラミックコンデンサ２ｅのサンプルを作製した。この実施例では、図３Ｄに示すように、一対のヴィアホール５０を、素子本体４の第１側面４ａ，第２側面４ｂの近くで、それぞれＸ軸方向に連続する直線状のスリット溝として形成し、そのヴィアホール５０に沿って空隙５４が外側に位置するように、ヴィアホール電極５２を直線状に形成してサンプルを作製した。これらのサンプルについて、実施例1と同様にして、空隙率を測定し、荷重負荷試 験と熱衝撃試験を行った結果を表１に示す。
実施例３
この実施例では、以下に示す以外は、実施例１と同様にして、図１Ａおよび図３Ａに示す積層セラミックコンデンサ２のサンプルを作製した。この実施例では、第１導電性ペースト中の金属成分（導電成分）の質量割合は、７２質量％であり、第２導電性ペースト中の樹脂ビーズの質量割合は、７２質量％であった。また、ヴィアホール５０の内部での第２導電性ペーストの塗布面積割合を、実施例１よりも大きくした。これらのサンプルについて、実施例1と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例４
この実施例では、以下に示す以外は、実施例３と同様にして、図３Ｄに示す積層セラミックコンデンサ２ｅのサンプルを作製した。この実施例では、図３Ｄに示すように、一対のヴィアホール５０を、素子本体４の第１側面４ａ，第２側面４ｂの近くで、それぞれＸ軸方向に連続する直線状のスリット溝として形成し、そのヴィアホール５０に沿って空隙５４が外側に位置するように、ヴィアホール電極５２を直線状に形成してサンプルを作製した。これらのサンプルについて、実施例３と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例５
この実施例では、以下に示す以外は、実施例３と同様にして、図１Ａおよび図３Ａに示す積層セラミックコンデンサ２のサンプルを作製した。この実施例では、第１導電性ペースト中の金属成分（導電成分）の質量割合は、７３質量％であり、第２導電性ペースト中の樹脂ビーズの質量割合は、７３質量％であった。また、ヴィアホール５０の内部での第２導電性ペーストの塗布面積割合を、実施例３よりも大きくした。これらのサンプルについて、実施例1と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例６
この実施例では、以下に示す以外は、実施例５と同様にして、図３Ｄに示す積層セラミックコンデンサ２ｅのサンプルを作製した。この実施例では、図３Ｄに示すように、一対のヴィアホール５０を、素子本体４の第１側面４ａ，第２側面４ｂの近くで、それぞれＸ軸方向に連続する直線状のスリット溝として形成し、そのヴィアホール５０に沿って空隙５４が外側に位置するように、ヴィアホール電極５２を直線状に形成してサンプルを作製した。これらのサンプルについて、実施例５と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例７
この実施例では、以下に示す以外は、実施例５と同様にして、図１Ａおよび図３Ａに示す積層セラミックコンデンサ２のサンプルを作製した。この実施例では、第１導電性ペースト中の金属成分（導電成分）の質量割合は、７５質量％であり、第２導電性ペースト中の樹脂ビーズの質量割合は、７５質量％であった。また、ヴィアホール５０の内部での第２導電性ペーストの塗布面積割合を、実施例５よりも大きくした。これらのサンプルについて、実施例５と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例８
この実施例では、以下に示す以外は、実施例７と同様にして、図３Ｄに示す積層セラミックコンデンサ２ｅのサンプルを作製した。この実施例では、図３Ｄに示すように、一対のヴィアホール５０を、素子本体４の第１側面４ａ，第２側面４ｂの近くで、それぞれＸ軸方向に連続する直線状のスリット溝として形成し、そのヴィアホール５０に沿って空隙５４が外側に位置するように、ヴィアホール電極５２を直線状に形成してサンプルを作製した。これらのサンプルについて、実施例７と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例９
この実施例では、以下に示す以外は、実施例７と同様にして、図１Ａおよび図３Ａに示す積層セラミックコンデンサ２のサンプルを作製した。この実施例では、第１導電性ペースト中の金属成分（導電成分）の質量割合は、７７質量％であり、第２導電性ペースト中の樹脂ビーズの質量割合は、７７質量％であった。また、ヴィアホール５０の内部での第２導電性ペーストの塗布面積割合を、実施例７よりも大きくした。これらのサンプルについて、実施例７と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例１０
この実施例では、以下に示す以外は、実施例９と同様にして、図３Ｄに示す積層セラミックコンデンサ２ｅのサンプルを作製した。この実施例では、図３Ｄに示すように、一対のヴィアホール５０を、素子本体４の第１側面４ａ，第２側面４ｂの近くで、それぞれＸ軸方向に連続する直線状のスリット溝として形成し、そのヴィアホール５０に沿って空隙５４が外側に位置するように、ヴィアホール電極５２を直線状に形成してサンプルを作製した。これらのサンプルについて、実施例７と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例１１
この実施例では、以下に示す以外は、実施例９と同様にして、図１Ａおよび図３Ａに示す積層セラミックコンデンサ２のサンプルを作製した。この実施例では、第１導電性ペースト中の金属成分（導電成分）の質量割合は、８０質量％であり、第２導電性ペースト中の樹脂ビーズの質量割合は、８０質量％であった。また、ヴィアホール５０の内部での第２導電性ペーストの塗布面積割合を、実施例９よりも大きくした。これらのサンプルについて、実施例９と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例１２
この実施例では、以下に示す以外は、実施例１１と同様にして、図３Ｄに示す積層セラミックコンデンサ２ｅのサンプルを作製した。この実施例では、図３Ｄに示すように、一対のヴィアホール５０を、素子本体４の第１側面４ａ，第２側面４ｂの近くで、それぞれＸ軸方向に連続する直線状のスリット溝として形成し、そのヴィアホール５０に沿って空隙５４が外側に位置するように、ヴィアホール電極５２を直線状に形成してサンプルを作製した。これらのサンプルについて、実施例１１と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例１３
この実施例では、以下に示す以外は、実施例１１と同様にして、図１Ａおよび図３Ａに示す積層セラミックコンデンサ２のサンプルを作製した。この実施例では、第１導電性ペースト中の金属成分（導電成分）の質量割合は、９０質量％であり、第２導電性ペースト中の樹脂ビーズの質量割合は、９０質量％であった。また、ヴィアホール５０の内部での第２導電性ペーストの塗布面積割合を、実施例１１よりも大きくした。これらのサンプルについて、実施例１１と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例１４
この実施例では、以下に示す以外は、実施例１３と同様にして、図３Ｄに示す積層セラミックコンデンサ２ｅのサンプルを作製した。この実施例では、図３Ｄに示すように、一対のヴィアホール５０を、素子本体４の第１側面４ａ，第２側面４ｂの近くで、それぞれＸ軸方向に連続する直線状のスリット溝として形成し、そのヴィアホール５０に沿って空隙５４が外側に位置するように、ヴィアホール電極５２を直線状に形成してサンプルを作製した。これらのサンプルについて、実施例１３と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例１５
この実施例では、以下に示す以外は、実施例１と同様にして、積層セラミックコンデンサのサンプルを作製した。この実施例では、図１Ａに示す第１端子電極６が素子本体の上面４ｃから一方の第１側面４ａの全体を覆うように延びており、第２端子電極８が素子本体の上面４ｃから他方の第２側面４ｂの全体を覆うように延びていた。すなわち、第１端子電極６，第２端子電極８の断面形状がＬ字型であった。これらのサンプルについて、実施例１と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例１６
この実施例では、以下に示す以外は、実施例１５と同様にして、図３Ｄに示す積層セラミックコンデンサ２ｅのサンプルを作製した。この実施例では、図３Ｄに示すように、一対のヴィアホール５０を、素子本体４の第１側面４ａ，第２側面４ｂの近くで、それぞれＸ軸方向に連続する直線状のスリット溝として形成し、そのヴィアホール５０に沿って空隙５４が外側に位置するように、ヴィアホール電極５２を直線状に形成してサンプルを作製した。これらのサンプルについて、実施例１５と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
実施例１７
この実施例では、以下に示す以外は、実施例１３と同様にして、図１Ａおよび図３Ａに示す積層セラミックコンデンサ２のサンプルを作製した。この実施例では、第１導電性ペースト中の金属成分（導電成分）の質量割合は、６０質量％であり、第２導電性ペースト中の樹脂ビーズの質量割合は、９５質量％であった。また、ヴィアホール５０の内部での第２導電性ペーストの塗布面積割合を、実施例１３よりも大きくした。これらのサンプルについて、実施例１１と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
比較例１
この比較例では、以下に示す以外は、実施例１と同様にして、積層セラミックコンデンサのサンプルを作製した。この比較例では、第１導電性ペースト中の金属成分（導電成分）の質量割合は、９５質量％であり、第１導電性ペーストのみをヴィアホールの内部に充填した。第２導電性ペーストは塗布しなかった。これらのサンプルについて、実施例１と同様にして、空隙率を測定し、荷重負荷試験と熱衝撃試験を行った結果を表１に示す。
評価
表１に示すように、比較例１に比較して、全ての実施例で、荷重負荷試験の結果が良好であった。また、ヴィアホール内の空隙率を調整することで、荷重負荷試験の結果と熱衝撃試験の結果の双方が良好となることが確認できた。さらに、ヴィアホール内の空隙率が同じであれば、断面Ｌ字型の端子電極よりも、素子本体の上面のみに端子電極を形成することで、荷重負荷試験の結果が向上することが確認できた。
２，２ａ〜２ｆ… 積層セラミックコンデンサ
４… 素子本体
４ａ… 第１側面
４ｂ… 第２側面
４ｃ… 上面
４ｄ… 下面
４ｅ… 側面
６… 第１端子電極
８… 第２端子電極
１０… 内側誘電体層
１１… 外装領域
１２… 内部電極層
１２ａ… 引出部（第１引出部）
１２ｂ… 引出部（第２引出部）
１３… 内装領域
１４… サイドギャップ領域
１６… 上面強化層
１８… 底面強化層
１９… 側面強化層
４０… 多層基板
４０ａ… 回路基板
４２，４２ａ… 配線パターン
５０… ヴィアホール
５２… ヴィアホール電極
５４… 空隙
６０… ハンダ

Claims (8)

  1. 内部電極層と絶縁層とが積層方向に交互に積層してある素子本体と、
    前記素子本体の上面から素子本体の内部に入り込み、前記内部電極層に接続してあるヴィアホール電極と、
    前記素子本体の上面に密着して形成され、前記ヴィアホール電極に接続してある端子電極と、を有する積層セラミック電子部品であって、
    前記ヴィアホール電極が、前記素子本体に形成してあるヴィアホール内に所定の空隙が形成されるように埋め込まれていることを特徴とする積層セラミック電子部品。
  2. 前記内部電極層に平行な前記素子本体の断面において、前記ヴィアホール電極の面積に対して前記空隙の面積割合を示す空隙率が１〜６０％の範囲内である請求項１に記載の積層セラミック電子部品。
  3. 前記素子本体の上面から見て前記ヴィアホールの形状が円形またはスリット状である請求項１または２に記載の積層セラミック電子部品。
  4. 前記ヴィアホール内で、前記ヴィアホール電極が、前記素子本体の内側に位置し、前記空隙が、前記素子本体の外側に位置する請求項１〜３のいずれかに記載の積層セラミック電子部品。
  5. 前記ヴィアホールは、第１ヴィアホールと第２ヴィアホールとを有し、
    前記ヴィアホール電極は、前記第１ヴィアホール内に入り込む第１ヴィアホール電極と、前記第２ヴィアホール内に入り込む第２ヴィアホール電極とを有し、
    前記積層方向に隣り合う前記内部電極層の一方の第１引出部は、前記素子本体の一方の側面または側面近くにまで引き出され、前記内部電極層の他方の第２引出部は、前記素子本体の他方の側面または側面近くにまで引き出され、
    前記第１ヴィアホール電極は、前記第１引出部に接続してあり、前記第２ヴィアホール電極は、前記第２引出部に接続してある請求項１〜４のいずれかに記載の積層セラミック電子部品。
  6. 前記素子本体の下面および側面には、電極層が形成されていない請求項１〜５のいずれかに記載の積層セラミック電子部品。
  7. 前記素子本体の下面および／または側面は、強化層で被覆してある請求項１〜６のいずれかに記載の積層セラミック電子部品。
  8. 内部電極層と絶縁層とが積層方向に交互に積層してある素子本体を準備する工程と、
    前記素子本体にヴィアホールを形成する工程と、
    前記ヴィアホールの内部に、所定の空間が形成されるように、導電成分が７０質量％以上で含まれる第１導電性ペーストを埋め込む工程と、
    前記ビアホールの内部の所定の空間の内部に、樹脂ビーズが７０質量％以上で含まれる第２導電性ペーストを埋め込む工程と、
    前記第１導電性ペーストおよび前記第２導電性ペーストを熱処理してヴィアホール電極を形成する工程とを有する積層セラミック電子部品の製造方法。
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