JP2020047750A - 半導体装置 - Google Patents

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健治 板倉
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Abstract

【課題】消費電力を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電部と、逆導通型絶縁ゲートバイポーラトランジスタの第１半導体チップと、第２導電部と、第３導電部と、絶縁ゲートバイポーラトランジスタの第２半導体チップと、第４導電部と、を有する。前記第１半導体チップは、前記第１導電部と電気的に接続された第１電極と、前記第１電極の反対側に設けられた第２電極と、有する。前記第２導電部は、前記第２電極と電気的に接続されている。前記第３導電部は、前記第１導電部と電気的に接続され、前記第１導電部と同電位に設定される。前記第２半導体チップは、前記第３導電部と電気的に接続された第３電極と、前記第３電極の反対側に設けられた第４電極と、を有する。前記第４導電部は、前記第４電極及び前記第２導電部と電気的に接続され、前記第２導電部と同電位に設定される。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
逆導通型絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）の半導体チップを備えた半導体装置がある。ＲＣ−ＩＧＢＴは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の機能と、ＩＧＢＴに逆並列に接続されたダイオードの機能と、を有する。この半導体装置について、消費電力の低減が望まれている。
特許第３９７３８３２号公報
本発明が解決しようとする課題は、消費電力を低減できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電部と、逆導通型絶縁ゲートバイポーラトランジスタの第１半導体チップと、第２導電部と、第３導電部と、絶縁ゲートバイポーラトランジスタの第２半導体チップと、第４導電部と、を有する。前記第１半導体チップは、前記第１導電部と電気的に接続された第１電極と、前記第１電極の反対側に設けられた第２電極と、有する。前記第２導電部は、前記第２電極と電気的に接続されている。前記第３導電部は、前記第１導電部と電気的に接続され、前記第１導電部と同電位に設定される。前記第２半導体チップは、前記第３導電部と電気的に接続された第３電極と、前記第３電極の反対側に設けられた第４電極と、を有する。前記第４導電部は、前記第４電極及び前記第２導電部と電気的に接続され、前記第２導電部と同電位に設定される。
第１実施形態に係る半導体装置を表す断面図である。 第１実施形態に係る半導体装置の半導体チップの一例を表す断面図である。 第１実施形態に係る半導体装置の別の半導体チップの一例を表す断面図である。 第１実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 参考例に係る半導体装置を表す平面図である。 参考例に係る半導体装置の特性を例示するグラフである。 参考例に係る半導体装置の動作を表す断面図である。 第１実施形態に係る半導体装置の特性を例示するグラフである。 第１実施形態に係る半導体装置の半導体チップの別の一例を表す断面図である。 第１実施形態に係る半導体装置の半導体チップの別の一例を表す断面図である。 第１実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 第１実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 第２実施形態に係る半導体装置を表す断面図である。 第２実施形態に係る半導体装置の半導体チップの一例を表す断面図である。 第２実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 参考例に係る半導体装置の特性を例示するグラフである。 参考例に係る半導体装置の動作を表す断面図である。 第２実施形態に係る半導体装置の特性を例示するグラフである。 第２実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 第２実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 第３実施形態に係る半導体装置を表す断面図である。 第３実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 第３実施形態の変形例に係る半導体装置における半導体チップを表す断面図である。 第３実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 第３実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 第３実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 第４実施形態に係る半導体装置を表す斜視図である。 第４実施形態に係る半導体装置を表す斜視図である。 図２８のＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。 第４実施形態に係る半導体装置における半導体チップの配置を表す平面図である。 第４実施形態に係る半導体装置における半導体チップの配置を表す平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。また、これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す断面図である。
図１に表した半導体装置１００は、半導体チップ１０（第１半導体チップ）、半導体チップ２０（第２半導体チップの一例）、第１金属板４１、第２金属板４２、金属板４３、及びハウジング４４（枠体）を有する。
以下の実施形態の説明では、ＸＹＺ直交座標系を用いる。第１実施形態では、第１金属板４１から第２金属板４２に向かう方向をＺ方向とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向及びＹ方向とする。また、説明のために、第１金属板４１から第２金属板４２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１金属板４１と第２金属板４２との相対的な位置関係に基づき、重力の方向とは無関係である。
第１金属板４１及び第２金属板４２は、Ｘ方向及びＹ方向に沿って広がり、Ｚ方向において互いに離間している。第１金属板４１は、第１導電部４１ａ及び第３導電部４１ｃを有する。第１導電部４１ａ及び第３導電部４１ｃの上面は、他の部分の上面よりも上方に向けて突出している。半導体チップ１０は、第１導電部４１ａの上に設けられている。半導体チップ２０は、第３導電部４１ｃの上に設けられている。
第２金属板４２は、第２導電部４２ｂ及び第４導電部４２ｄを有する。第２導電部４２ｂ及び第４導電部４２ｄの下面は、他の部分の下面よりも下方に向けて突出している。第２導電部４２ｂは、半導体チップ１０の上に設けられている。第４導電部４２ｄは、半導体チップ２０の上に設けられている。
半導体チップ１０の下面電極及び上面電極は、それぞれ、第１導電部４１ａ及び第２導電部４２ｂと電気的に接続されている。半導体チップ２０の下面電極及び上面電極は、それぞれ、第３導電部４１ｃ及び第４導電部４２ｄと電気的に接続されている。
半導体装置１００は、図１に表したように、複数の熱補償板４５及び複数の熱補償板４６を有していても良い。複数の熱補償板４５は、それぞれ、第１導電部４１ａと半導体チップ１０との間及び第３導電部４１ｃと半導体チップ２０との間に設けられている。複数の熱補償板４６は、それぞれ、半導体チップ１０と第２導電部４２ｂとの間及び半導体チップ２０と第４導電部４２ｄとの間に設けられている。半導体チップ１０及び半導体チップ２０は、第１金属板４１及び第２金属板４２と、熱補償板４５及び４６を介して電気的に接続されている。
例えば、半導体装置１００は、複数の半導体チップ１０及び複数の半導体チップ２０を有する。第１金属板４１は、複数の第１導電部４１ａ及び複数の第３導電部４１ｃを有する。第２金属板４２は、複数の第２導電部４２ｂ及び複数の第４導電部４２ｄを有する。複数の半導体チップ１０が、それぞれ、複数の第１導電部４１ａと複数の第２導電部４２ｂとの間に設けられている。複数の半導体チップ２０が、それぞれ、複数の第３導電部４１ｃと複数の第４導電部４２ｄとの間に設けられている。
ハウジング４４は、環状の部材であり、複数の半導体チップ１０及び複数の半導体チップ２０の周りに設けられている。ハウジング４４は、アルミナなどの絶縁性セラミックから構成されている。ハウジング４４の外周には、複数の突起部４４ａが設けられている。突起部４４ａが設けられることで、第１金属板４１と第２金属板４２との間の絶縁性（沿面距離）を向上させることができる。
第１金属板４１及び第２金属板４２は、それぞれ、フリンジ４１ｋ及びフリンジ４２ｋを有する。フリンジ４１ｋ及びフリンジ４２ｋは、それぞれ、第１金属板４１の外周及び第２金属板４２の外周に、ろう付けにより固定されている。ハウジング４４は、第１金属板４１のフリンジ４１ｋと第２金属板４２のフリンジ４２ｋとの間に挟み込まれ、これらのフリンジとろう付けにより固定されている。
半導体チップ１０及び半導体チップ２０は、さらに別の上面電極を有する。これらの上面電極は、ピン４３ａを介して、金属板４３と電気的に接続されている。金属板４３は、Ｘ方向及びＹ方向に沿って広がる平板状の部材であり、ハウジング４４の内側に設けられている。金属板４３は、ハウジング４４の外部へ引き出された端子４３ｂと電気的に接続されている。
複数の半導体チップ１０及び複数の半導体チップ２０は、第１金属板４１、第２金属板４２、及びハウジング４４によって囲われて封止されている。囲われた空間には、例えば不活性ガスが充填されている。
第１金属板４１及び第２金属板４２を互いに近づける方向に押圧することで、半導体チップ１０及び半導体チップ２０が、第１金属板４１及び第２金属板４２に密着し、良好な電気的接触が得られる。
第１金属板４１及び第２金属板４２は、銅などの導電性及び熱伝導性の高い金属で構成される。熱補償板４５及び４６には、半導体チップ１０及び半導体チップ２０と熱膨張係数の近い材料が用いられる。例えば、半導体チップ１０及び半導体チップ２０がシリコンを含む場合、熱補償板４５及び４６は、モリブデンを含む。フリンジ４１ｋおよびフリンジ４２ｋは、例えば、鉄ニッケル合金から構成される。
図２は、第１実施形態に係る半導体装置の半導体チップ１０の一例を表す断面図である。
半導体チップ１０は、ＲＣ−ＩＧＢＴである。半導体チップ１０は、図２に表したように、コレクタ電極１１、エミッタ電極１２、ゲートパッド１３、半導体部１４、ゲート電極１５、及び導電部１６を有する。
コレクタ電極１１は、半導体チップ１０の下面に設けられ、熱補償板４５を介して第１導電部４１ａと電気的に接続されている。エミッタ電極１２は、半導体チップ１０の上面に設けられ、熱補償板４６を介して第２導電部４２ｂと電気的に接続されている。ゲートパッド１３は、半導体チップ１０の上面に設けられ、ピン４３ａを介して金属板４３と電気的に接続されている。
半導体部１４は、コレクタ電極１１とエミッタ電極１２との間及びコレクタ電極１１とゲートパッド１３との間に設けられている。半導体部１４は、例えば、ｐ＋形コレクタ領域１４ａ、ｎ＋形カソード領域１４ｂ、ｎ形バッファ領域１４ｃ、ｎ−形ドリフト領域１４ｄ、ｐ形ベース領域１４ｅ、ｎ＋形エミッタ領域１４ｆ、ｐ形アノード領域１４ｇ、及びｐ＋形アノード領域１４ｈを有する。
ｐ＋形コレクタ領域１４ａ及びｎ＋形カソード領域１４ｂは、コレクタ電極１１の上に設けられ、コレクタ電極１１と電気的に接続されている。ｎ形バッファ領域１４ｃは、ｐ＋形コレクタ領域１４ａ及びｎ＋形カソード領域１４ｂの上、及びｐ＋形コレクタ領域１４ａ及びｎ＋形カソード領域１４ｂの周りに設けられている。
ｎ−形ドリフト領域１４ｄは、ｎ形バッファ領域１４ｃの上に設けられている。ｐ形ベース領域１４ｅは、ｎ−形ドリフト領域１４ｄの上に設けられ、ｐ＋形コレクタ領域１４ａの上に位置している。ｐ形アノード領域１４ｇは、ｎ−形ドリフト領域１４ｄの上に設けられ、ｎ＋形カソード領域１４ｂの上に位置している。ｎ＋形エミッタ領域１４ｆは、ｐ形ベース領域１４ｅの上に選択的に設けられている。ｐ＋形アノード領域１４ｈは、ｐ形アノード領域１４ｇの上に選択的に設けられている。
ゲート電極１５及び導電部１６は、例えば、半導体部１４中に設けられている。ゲート電極１５は、ゲート絶縁層１５ａを介して、ｐ形ベース領域１４ｅと対向している。導電部１６は、絶縁層１６ａを介して、ｐ形アノード領域１４ｇと対向している。
エミッタ電極１２は、ｐ形ベース領域１４ｅ、ｎ＋形エミッタ領域１４ｆ、ｐ形アノード領域１４ｇ、ｐ＋形アノード領域１４ｈ、及び導電部１６と電気的に接続されている。ゲートパッド１３は、ゲート電極１５と電気的に接続されている。ｐ形ベース領域１４ｅ及びｐ形アノード領域１４ｇの周りの半導体部１４の表面は、絶縁層１７により覆われている。ゲートパッド１３は、半導体部１４の上に絶縁層１７を介して設けられている。
半導体チップ１０において、ｐ＋形コレクタ領域１４ａ、ｐ形ベース領域１４ｅ、ｎ＋形エミッタ領域１４ｆ、及びゲート電極１５が設けられた領域は、ＩＧＢＴとして機能する。ｎ＋形カソード領域１４ｂ、ｐ形アノード領域１４ｇ、及びｐ＋形アノード領域１４ｈが設けられた領域は、ダイオードとして機能する。
図３は、第１実施形態に係る半導体装置の半導体チップ２０の一例を表す断面図である。
半導体チップ２０は、ＩＧＢＴである。半導体チップ２０は、図３に表したように、コレクタ電極２１（第３電極の一例）、エミッタ電極２２（第４電極の一例）、ゲートパッド２３、半導体部２４、及びゲート電極２５を有する。
コレクタ電極２１は、半導体チップ２０の下面に設けられ、熱補償板４５を介して第３導電部４１ｃと電気的に接続されている。エミッタ電極２２は、半導体チップ２０の上面に設けられ、熱補償板４６を介して第４導電部４２ｄと電気的に接続されている。ゲートパッド２３は、半導体チップ２０の上面に設けられ、ピン４３ａを介して金属板４３と電気的に接続されている。
半導体部２４は、コレクタ電極２１とエミッタ電極２２との間及びコレクタ電極２１とゲートパッド２３との間に設けられている。半導体部２４は、例えば、ｐ＋形コレクタ領域２４ａ、ｎ形バッファ領域２４ｃ、ｎ−形ドリフト領域２４ｄ、ｐ形ベース領域２４ｅ、及びｎ＋形エミッタ領域２４ｆを有する。
ｐ＋形コレクタ領域２４ａは、コレクタ電極２１の上に設けられ、コレクタ電極２１と電気的に接続されている。ｎ形バッファ領域２４ｃは、ｐ＋形コレクタ領域２４ａの上、及びｐ＋形コレクタ領域２４ａの周りに設けられている。ｎ−形ドリフト領域２４ｄは、ｎ形バッファ領域２４ｃの上に設けられている。ｐ形ベース領域２４ｅは、ｎ−形ドリフト領域２４ｄの上に設けられている。ｎ＋形エミッタ領域２４ｆは、ｐ形ベース領域２４ｅの上に選択的に設けられている。ゲート電極２５は、例えば、半導体部２４中に設けられている。ゲート電極２５は、ゲート絶縁層２５ａを介して、ｐ形ベース領域２４ｅと対向している。
エミッタ電極２２は、ｐ形ベース領域２４ｅ及びｎ＋形エミッタ領域２４ｆと電気的に接続されている。ゲートパッド２３は、ゲート電極２５と電気的に接続されている。ｐ形ベース領域２４ｅの周りの半導体部２４の表面は、絶縁層２７により覆われている。ゲートパッド２３は、半導体部２４の上に絶縁層２７を介して設けられている。
半導体チップ１０及び半導体チップ２０の各構成要素の材料例を説明する。
コレクタ電極１１、コレクタ電極２１、エミッタ電極１２、エミッタ電極２２、ゲートパッド１３、及びゲートパッド２３は、アルミニウム、ニッケル、又は銅などの金属を含む。
半導体部１４及び半導体部２４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、又はアンチモンが用いられる。ｐ形不純物として、ボロンが用いられる。
ゲート電極１５、ゲート電極２５、及び導電部１６は、ポリシリコンなどの導電材料を含む。ゲート絶縁層１５ａ、ゲート絶縁層２５ａ、絶縁層１６ａ、絶縁層１７、及び絶縁層２７は、酸化シリコンなどの絶縁材料を含む。
半導体装置１００の動作について説明する。
金属板４３を通してゲート電極１５に閾値以上の電圧が印加されると、ｐ形ベース領域１４ｅのゲート絶縁層１５ａ近傍にチャネルが形成される。例えば、第１金属板４１には、第２金属板４２に対して正の電圧が印加される。すなわち、コレクタ電極１１には、エミッタ電極１２に対して正の電圧が印加される。この状態でチャネルが形成されると、電子が、チャネルを通ってエミッタ電極１２からｎ−形ドリフト領域１４ｄへ流れ、コレクタ電極１１から排出される。正孔は、ｐ＋形コレクタ領域１４ａを通してコレクタ電極１１からｎ−形ドリフト領域１４ｄへ流れ、エミッタ電極１２から排出される。これにより、半導体チップ１０に電流が流れ、半導体チップ１０がオン状態となる。
半導体チップ２０についても同様である。すなわち、コレクタ電極２１にエミッタ電極２２に対して正の電圧が印加された状態で、金属板４３を通してゲート電極２５に閾値以上の電圧が印加される。これにより、半導体チップ２０に電流が流れ、半導体チップ２０がオン状態となる。
また、半導体チップ１０及び半導体チップ２０がオン状態のとき、ｎ−形ドリフト領域１４ｄ及びｎ−形ドリフト領域２４ｄでは、注入された電子及び正孔により伝導度変調が生じ、電気抵抗が大きく減少する。
第２金属板４２に対して第１金属板４１に正の電圧が印加された状態で、半導体チップ１０及び半導体チップ２０をオン状態に切り替えることで、第１金属板４１から第２金属板４２へ電流が流れる。
例えば、複数の半導体装置１００を用いてブリッジ回路が構成される。ブリッジ回路では、ある半導体装置１００がオン状態からオフ状態へ切り替わると、別の半導体装置１００の第２金属板４２に誘導起電力が加わる。半導体チップ１０は、ダイオードを有する。従って、第２金属板４２を通してエミッタ電極１２に誘導起電力が加わると、正孔が、エミッタ電極１２からｐ形アノード領域１４ｇ及びｐ＋形アノード領域１４ｈを通してｎ−形ドリフト領域１４ｄへ流れ、コレクタ電極１１から排出される。電子は、コレクタ電極１１からｎ＋形カソード領域１４ｂを通してｎ−形ドリフト領域１４ｄへ流れ、エミッタ電極１２から排出される。すなわち、半導体チップ１０のダイオードの順方向に、回生電流が流れる。また、このとき、ｎ−形ドリフト領域１４ｄでは、注入された電子及び正孔により伝導度変調が生じ、電気抵抗が大きく減少する。
図４は、第１実施形態に係る半導体装置における半導体チップの配置を表す平面図である。なお、図１は、図４のＡ−Ａ’断面図である。
図４では、半導体チップ１０と半導体チップ２０に、互いに異なるハッチングが付されている。図４に表したように、例えば、半導体チップ２０の数は、半導体チップ１０の数よりも少ない。また、半導体チップ２０は、複数の半導体チップ１０に囲まれた位置に設けられる。複数の半導体チップ２０は、互いに隣接して設けられる。
半導体チップ１０は、ＩＧＢＴ領域とＦＲＤ領域の両方を有する。半導体チップ２０は、ＩＧＢＴ領域のみを有する。すなわち、半導体装置１００がオン状態のとき、半導体チップ１０において電流が流れる領域は、半導体チップ２０において電流が流れる領域よりも狭い。このため、半導体チップ１０では、半導体チップ２０に比べて、電流密度が高く、発熱が大きい。従って、動作時の発熱による半導体装置１００の温度上昇を抑制するためには、半導体チップ１０を半導体チップ２０よりも半導体装置１００の外周側に設け、半導体チップ１０の熱がより効率的に外部に放出されることが望ましい。
第１実施形態の効果を、参考例に係る半導体装置を参照しながら説明する。
図５は、参考例に係る半導体装置を表す平面図である。
図６は、参考例に係る半導体装置の特性を例示するグラフである。
図７は、参考例に係る半導体装置の動作を表す断面図である。
図５に表した参考例に係る半導体装置１００ｒでは、半導体チップ１０のみが設けられ、半導体チップ２０が設けられていない。図６において、横軸は、エミッタ電極１２に対してコレクタ電極１１に印加される電圧ＶＣを表す。縦軸は、オン状態においてコレクタ電極１１からエミッタ電極１２に向けて流れる電流ＩＯＮを表す。参考例に係る半導体装置１００ｒの場合、電圧ＶＣが上昇してある大きさになると、図６の点線で囲った部分のように、電流ＩＯＮが増大するとともに電圧ＶＣが急峻に低下する。この現象はスナップバックと呼ばれる。
図６に表したスナップバックは、半導体チップ１０がＲＣ−ＩＧＢＴであることに起因する。半導体チップ１０がオン状態のときに、コレクタ電極１１に十分な大きさの電圧が印加されると、上述した動作の説明通り、コレクタ電極１１及びエミッタ電極１２からｎ−形ドリフト領域１４ｄへ、それぞれ正孔及び電子が注入される。これにより、ｎ−形ドリフト領域１４ｄにおいて伝導度変調が生じ、半導体装置１００ｒの電気抵抗が大きく低下する。
しかし、オン状態において半導体装置１００ｒに印加される電圧が低いと、ｐ＋形コレクタ領域１４ａとｎ形バッファ領域１４ｃとの間の電位差が内蔵電位以上とならず、ｐ＋形コレクタ領域１４ａからｎ−形ドリフト領域１４ｄへ正孔が注入されない。この結果、エミッタ電極１２から電子のみが注入される。電子は、図７（ａ）の矢印で表したように、ｎ−形ドリフト領域１４ｄ及びｎ＋形カソード領域１４ｂを通ってコレクタ電極１１へ排出される。すなわち、半導体チップ１０において、ＩＧＢＴの動作では無く、ＭＯＳの動作が生じる。
その後、コレクタ電極１１に印加される電圧が大きくなると、ｐ＋形コレクタ領域１４ａとｎ形バッファ領域１４ｃとの間の電位差が内蔵電位以上となる。これにより、図７（ｂ）に表したように、ｐ＋形コレクタ領域１４ａからｎ−形ドリフト領域１４ｄへ正孔が注入され、半導体装置１００ｒの電気抵抗が低下する。電流ＩＯＮが増大するとともに電圧ＶＣが低下し、図６に表したようなスナップバックが生じる。
ＲＣ−ＩＧＢＴの半導体チップ１０を用いることで、半導体装置を構成する際、ＩＧＢＴの半導体チップとダイオードの半導体チップを別々に設ける必要が無い。このため、半導体装置を小型化できる。一方で、半導体チップ１０を用いると、図７（ａ）に表したＭＯＳの動作が生じうる。この動作は、図７（ｂ）に表したＩＧＢＴの動作に比べて消費電力が大きい。従って、ＭＯＳの動作が生じると、半導体装置の消費電力が増大する。
第１実施形態に係る半導体装置１００は、半導体チップ１０に加えて、半導体チップ２０を備える。半導体チップ２０は、ＩＧＢＴである。図３に表したように、半導体チップ２０の半導体部２４の下面には、ｐ＋形コレクタ領域２４ａが設けられ、ｎ形の半導体領域が設けられていない。すなわち、半導体チップ２０には、図７（ａ）に表した半導体チップ１０のような、電子が流れる経路が存在しない。従って、半導体チップ２０では、ＭＯＳの動作が生じない。
電子がエミッタ電極２２からコレクタ電極２１へ流れないと、その分コレクタ電極２１とエミッタ電極２２との間の電位差が大きくなる。これにより、ｐ＋形コレクタ領域２４ａとｎ形バッファ領域２４ｃとの間の電位差も大きくなる。この結果、半導体チップ２０では、半導体装置１００への印加電圧が低い状態でもｐ＋形コレクタ領域２４ａからｎ−形ドリフト領域２４ｄへ正孔が注入され、ＩＧＢＴの動作が生じる。電流は、電気抵抗の低い半導体チップ２０を主に流れ、半導体チップ１０におけるＭＯＳの動作が抑制される。その後、電圧ＶＣが増大していくと、半導体チップ１０でもＩＧＢＴ動作が生じる。すなわち、本実施形態に係る半導体装置１００によれば、オン状態において、参考例に係る半導体装置１００ｒのようなＭＯＳ動作の発生を抑制できる。
図８（ａ）及び図８（ｂ）は、第１実施形態に係る半導体装置の特性を例示するグラフである。
図８（ａ）及び図８（ｂ）において、横軸は電圧ＶＣを表し、縦軸は電流ＩＯＮを表す。また、図８（ａ）は、半導体チップ１０及び半導体チップ２０の特性を表す。図８（ｂ）は、半導体装置１００全体の特性を表す。
半導体装置１００の特性は、図８（ａ）及び図８（ｂ）に表したように、概ね、半導体チップ１０及び半導体チップ２０の特性のうち、抵抗の低い部分を重ね合わせたものとなる。図８（ｂ）に表したように、第１実施形態によれば、半導体装置１００におけるＭＯＳの動作及びスナップバックの発生が抑制され、半導体装置１００の消費電力を低減することが可能である。
図９（ａ）、図９（ｂ）、及び図１０は、第１実施形態に係る半導体装置の半導体チップ１０の別の一例を表す断面図である。
半導体チップ１０の具体的な構成は、半導体チップ１０がＲＣ−ＩＧＢＴとして動作できれば、適宜変更可能である。
例えば、図９（ａ）に表したように、コレクタ電極１１の上において、複数のｐ＋形コレクタ領域１４ａと複数のｎ＋形カソード領域１４ｂが、Ｘ方向又はＹ方向に交互に設けられていても良い。半導体部１４の上面側に、ｐ形アノード領域１４ｇ、ｐ＋形アノード領域１４ｈ、及び導電部１６が設けられていなくても良い。コレクタ電極１１に対してエミッタ電極１２に正の電圧が印加された場合、電流は、ｎ−形ドリフト領域１４ｄとｐ形ベース領域１４ｅとからなるボディダイオードを通してエミッタ電極１２からコレクタ電極１１へ流れる。
図９（ｂ）に表したように、ゲート電極１５は、半導体部１４の上にゲート絶縁層１５ａを介して設けられていても良い。ゲート電極１５は、Ｚ方向において、ゲート絶縁層１５ａを介して、ｎ−形ドリフト領域１４ｄ、ｐ形ベース領域１４ｅ、及びｎ＋形エミッタ領域１４ｆと対向している。
半導体チップ２０についても同様に、半導体チップ２０がＩＧＢＴとして動作できれば、その具体的構成は適宜変更可能である。例えば、図９（ｂ）の例と同様に、ゲート電極２５が半導体部２４の上にゲート絶縁層２５ａを介して設けられていても良い。
半導体チップ１０は、ｐｎ接合ダイオードではなく、ショットキーバリアダイオードを有していても良い。例えば、図１０に表したように、ｎ−形ドリフト領域１４ｄの一部とエミッタ電極１２とがショットキー接触していても良い。ショットキー接触は、ｎ＋形カソード領域１４ｂの上に位置している。この場合、エミッタ電極１２は、例えば、Ａｌ又はＡｌＳｉなどの仕事関数の大きな金属を含む。
図１１及び図１２は、第１実施形態に係る半導体装置における半導体チップの配置を表す平面図である。
図１１及び図１２では、図４とは異なる半導体チップの配置例を表している。図１１（ａ）に表したように、複数の半導体チップ２０は、半導体装置１００の外周に互いに離れて設けられていても良い。図１１（ｂ）に表したように、半導体装置１００の中央及び外周の両方に半導体チップ２０が設けられていても良い。又は、図１２に表したように、複数の半導体チップ２０が、半導体装置１００の中央と外周との間の中間部に互いに離れて設けられていても良い。いずれの配置においても、半導体装置１００におけるＭＯＳの動作及びスナップバックの発生を抑制し、半導体装置１００の消費電力を低減することが可能である。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置を表す断面図である。
第２実施形態に係る半導体装置２００は、図１３に表したように、半導体チップ２０に代えて、半導体チップ３０（第２半導体チップの別の一例）を有する。半導体チップ３０は、第３導電部４１ｃと第４導電部４２ｄとの間に設けられ、第３導電部４１ｃ及び第４導電部４２ｄと電気的に接続されている。
図１４は、第２実施形態に係る半導体装置の半導体チップの一例を表す断面図である。
半導体チップ３０は、ダイオードである。例えば図１４に表したように、半導体チップ３０は、カソード電極３１（第３電極の別の一例）、アノード電極３２（第４電極の別の一例）、及び半導体部３４を有する。
カソード電極３１は、半導体チップ３０の下面に設けられ、熱補償板４５を介して第３導電部４１ｃと電気的に接続されている。アノード電極３２は、半導体チップ３０の上面に設けられ、熱補償板４６を介して第４導電部４２ｄと電気的に接続されている。すなわち、半導体チップ３０は、半導体チップ１０と逆並列に接続されている。
なお、半導体チップ３０は、ゲート電極及びゲートパッドを有していない。このため、半導体チップ３０は、金属板４３とは接続されていない。
半導体部３４は、カソード電極３１とアノード電極３２との間に設けられている。半導体部３４は、例えば、ｎ＋形カソード領域３４ｂ、ｎ−形ドリフト領域３４ｄ、ｐ形アノード領域３４ｇ、及びｐ＋形アノード領域３４ｈを有する。
ｎ＋形カソード領域３４ｂは、カソード電極３１の上に設けられ、カソード電極３１と電気的に接続されている。ｎ−形ドリフト領域３４ｄは、ｎ＋形カソード領域３４ｂの上に設けられている。ｐ形アノード領域３４ｇは、ｎ−形ドリフト領域３４ｄの上に設けられている。ｐ＋形アノード領域３４ｈは、ｐ形アノード領域３４ｇの上に選択的に設けられている。アノード電極３２は、ｐ形アノード領域３４ｇ及びｐ＋形アノード領域３４ｈと電気的に接続されている。ｐ形アノード領域３４ｇの周りの半導体部３４の表面は、絶縁層３７により覆われている。
カソード電極３１及びアノード電極３２は、アルミニウム、ニッケル、又は銅などの金属を含む。半導体部３４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、又はガリウムヒ素を含む。絶縁層３７は、酸化シリコンなどの絶縁材料を含む。
図１５は、第２実施形態に係る半導体装置における半導体チップの配置を表す平面図である。なお、図１３は、図１５のＢ−Ｂ’断面図である。
図１５では、半導体チップ１０と半導体チップ３０に、互いに異なるハッチングが付されている。図１５に表したように、例えば、半導体チップ３０の数は、半導体チップ１０の数よりも少ない。また、半導体チップ３０は、複数の半導体チップ１０に囲まれた位置に設けられる。複数の半導体チップ３０は、互いに隣接して設けられる。半導体チップ１０を半導体チップ３０よりも半導体装置２００の外周側に設けることで、半導体装置１００と同様に、半導体装置２００の動作時の温度上昇を抑制できる。
第２実施形態の効果を、参考例に係る半導体装置を参照しながら説明する。
図１６は、参考例に係る半導体装置の特性を例示するグラフである。
図１７は、参考例に係る半導体装置の動作を表す断面図である。
図５に表した参考例に係る半導体装置１００ｒを複数用いてブリッジ回路を構成する場合を考える。このブリッジ回路において、ある半導体装置１００ｒがオン状態からオフ状態へ切り替わると、別の半導体装置１００ｒの第２金属板４２（エミッタ電極１２）に誘導起電力が加わる。この誘導起電力により、半導体チップ１０には回生電流が流れる。図１６は、このときの半導体装置１００ｒの特性を表している。
図１６において、横軸は、コレクタ電極１１に対してエミッタ電極１２に印加される電圧ＶＥを表す。縦軸は、エミッタ電極１２からコレクタ電極１１に向けて流れる回生電流ＩＦを表す。参考例に係る半導体装置１００ｒの場合、電圧ＶＥが上昇してある大きさになると、図１６の点線で囲った部分のように、電流ＩＦが増大するとともに電圧ＶＥが急峻に低下するスナップバックが生じる。
図１６に表したスナップバックは、半導体チップ１０がＲＣ−ＩＧＢＴであることに起因する。半導体チップ１０のエミッタ電極１２に誘導起電力が加わった際、ゲート電極１５で発生するノイズ等により、ゲート電極１５の電位が閾値未満となっていない場合がある。この場合、図１７（ａ）に表したように、電子がｐ形ベース領域１４ｅのチャネルを通ってコレクタ電極１１からエミッタ電極１２へ流れる。コレクタ電極１１からエミッタ電極１２へ電子が流れると、コレクタ電極１１とエミッタ電極１２との間の電位差が大きくなり難く、ｎ−形ドリフト領域１４ｄとｐ形アノード領域１４ｇとの間の電位差が内蔵電位以上となり難い。この結果、正孔がｎ−形ドリフト領域１４ｄへ注入されず、ｎ−形ドリフト領域１４ｄで伝導度変調が生じない。すなわち、半導体チップ１０において、ダイオードの動作では無く、ＭＯＳの動作が生じる。
その後、電圧ＶＥが大きくなると、ｎ−形ドリフト領域１４ｄとｐ形アノード領域１４ｇとの間の電位差が内蔵電位以上となる。これにより、図１７（ｂ）に表したように、ｐ形アノード領域１４ｇから正孔が注入され、半導体装置１００ｒの電気抵抗が低下する。電流ＩＦが増大するとともに電圧ＶＥが低下し、図１６に表したようなスナップバックが生じる。
図１７（ａ）に表したＭＯＳの動作は、図１７（ｂ）に表したダイオードの動作に比べて、消費電力が大きい。従って、ＭＯＳの動作が生じると、半導体装置の消費電力が増大する。
第２実施形態に係る半導体装置２００は、半導体チップ１０に加えて、半導体チップ３０を備える。半導体チップ３０は、ダイオードである。図１４に表したように、半導体チップ３０は、ＭＯＳ構造を有していない。従って、半導体チップ３０では、図１７（ａ）に表したようなＭＯＳの動作が生じない。
カソード電極３１から電子がアノード電極３２へ流れないと、その分カソード電極３１とアノード電極３２との間の電位差が大きくなる。これにより、ｎ−形ドリフト領域３４ｄとｐ形アノード領域３４ｇとの間の電位差も大きくなる。この結果、半導体チップ３０では、半導体装置２００への印加電圧が低い状態でもｐ形アノード領域３４ｇからｎ−形ドリフト領域３４ｄへ正孔が注入され、伝導度変調が生じる。電流は、電気抵抗の低い半導体チップ３０を主に流れ、半導体チップ１０におけるＭＯＳの動作が抑制される。その後、電圧ＶＥが増大していくと、半導体チップ１０でもｎ−形ドリフト領域１４ｄへ正孔が注入され、伝導度変調が生じる。すなわち、本実施形態に係る半導体装置２００によれば、回生電流が流れる際に、参考例に係る半導体装置１００ｒのようなＭＯＳ動作の発生を抑制できる。
図１８（ａ）及び図１８（ｂ）は、第２実施形態に係る半導体装置の特性を例示するグラフである。
図１８（ａ）及び図１８（ｂ）において、横軸は電圧ＶＥを表し、縦軸は電流ＩＦを表す。また、図１８（ａ）は、半導体チップ１０及び半導体チップ３０の特性を表す。図１８（ｂ）は、半導体装置２００全体の特性を表す。
半導体装置２００の特性は、図１８（ａ）及び図１８（ｂ）に表したように、概ね、半導体チップ１０及び半導体チップ３０の特性のうち、抵抗の低い部分を重ね合わせたものとなる。図１８（ｂ）に表したように、第２実施形態によれば、半導体装置２００におけるＭＯＳの動作及びスナップバックの発生が抑制され、半導体装置２００の消費電力を低減することが可能である。
半導体チップ３０は、図１４に表したｐｎ接合ダイオードに代えて、ショットキーバリアダイオードであっても良い。この場合、アノード電極３２は、Ａｌ又はＡｌＳｉなどの仕事関数の大きな金属を含み、ｎ−形ドリフト領域３４ｄとアノード電極３２がショットキー接触する。
図１９及び図２０は、第２実施形態に係る半導体装置における半導体チップの配置を表す平面図である。
図１９及び図２０では、図１３とは異なる半導体チップの配置例を表している。図１９（ａ）に表したように、複数の半導体チップ３０は、半導体装置２００の外周に互いに離れて設けられていても良い。図１９（ｂ）に表したように、半導体装置２００の中央及び外周の両方に半導体チップ３０が設けられていても良い。又は、図２０に表したように、複数の半導体チップ３０が、半導体装置２００の中央と外周との間の中間部に互いに離れて設けられていても良い。いずれの配置においても、半導体装置２００におけるＭＯＳの動作及びスナップバックの発生を抑制し、半導体装置２００の消費電力を低減することが可能である。
（第３実施形態）
図２１は、第３実施形態に係る半導体装置を表す断面図である。
図２１に表したように、第３実施形態に係る半導体装置３００は、半導体チップ１０、半導体チップ２０、及び半導体チップ３０を有する。
第１金属板４１は、第１導電部４１ａ、第３導電部４１ｃ、及び第５導電部４１ｅを有する。第２金属板４２は、第２導電部４２ｂ、第４導電部４２ｄ、及び第６導電部４２ｆを有する。
半導体チップ１０（第１半導体チップ）のコレクタ電極１１（第１電極）及びエミッタ電極１２（第２電極）は、それぞれ、第１導電部４１ａ及び第２導電部４２ｂと電気的に接続されている。半導体チップ２０（第２半導体チップ）のコレクタ電極２１（第３電極）及びエミッタ電極２２（第４電極）は、それぞれ、第３導電部４１ｃ及び第４導電部４２ｄと電気的に接続されている。半導体チップ３０（第３半導体チップ）のカソード電極３１（第５電極）及びアノード電極３２（第６電極）は、それぞれ、第５導電部４１ｅ及び第６導電部４２ｆと電気的に接続されている。
半導体チップ１０〜３０が設けられることで、図６及び図１６に表した両方のスナップバックの発生を抑制できる。すなわち、第３実施形態に係る半導体装置３００によれば、第１金属板４１から第２金属板４２に向けて電流が流れるオン状態における消費電力と、第２金属板４２から第１金属板４１に向けて電流が流れる回生状態における消費電力と、を低減できる。
図２２は、第３実施形態に係る半導体装置における半導体チップの配置を表す平面図である。
図２２では、半導体チップ１０〜３０に、互いに異なるハッチングが付されている。また、図２２に表した例では、半導体チップ２０及び３０の配置が、図２１に表した例と異なる。
半導体装置３００では、例えば図２２に表したように、半導体チップ１０の数は、半導体チップ２０の数よりも多く、半導体チップ３０の数よりも多い。また、半導体チップ２０及び半導体チップ３０は、複数の半導体チップ１０に囲まれた位置に設けられる。半導体チップ１０を半導体チップ２０及び半導体チップ３０よりも半導体装置３００の外周側に設けることで、半導体装置１００と同様に、半導体装置３００の動作時の温度上昇を抑制できる。
（変形例）
図２３は、第３実施形態の変形例に係る半導体装置における半導体チップを表す断面図である。
図２３（ａ）及び図２３（ｂ）は、それぞれ、半導体チップ２０及び半導体チップ３０を表す。変形例に係る半導体装置では、半導体チップ１０〜３０の全てがＲＣ−ＩＧＢＴである。
半導体チップ１０の構造は、例えば図２に表した構造と同じである。
半導体チップ２０では、例えば図２３（ａ）に表したように、半導体部２４が、ｐ＋形コレクタ領域２４ａ、ｎ＋形カソード領域２４ｂ、ｎ形バッファ領域２４ｃ、ｎ−形ドリフト領域２４ｄ、ｐ形ベース領域２４ｅ、ｎ＋形エミッタ領域２４ｆ、ｐ形アノード領域２４ｇ、及びｐ＋形アノード領域２４ｈを有する。導電部２６が、絶縁層２６ａを介してｐ形アノード領域２４ｇと対向している。
半導体チップ３０は、例えば図２３（ｂ）に表したように、コレクタ電極３１ｃ、エミッタ電極３２ｅ、ゲートパッド３３、半導体部３４、ゲート電極３５、及び導電部３６を有する。コレクタ電極３１ｃ及びエミッタ電極３２ｅは、それぞれ、第５導電部４１ｅ及び第６導電部４２ｆと電気的に接続されている。ゲートパッド３３は、ゲート電極３５と電気的に接続され、且つピン４３ａを介して金属板４３と電気的に接続されている。
半導体部３４は、例えば、ｐ＋形コレクタ領域３４ａ、ｎ＋形カソード領域３４ｂ、ｎ形バッファ領域３４ｃ、ｎ−形ドリフト領域３４ｄ、ｐ形ベース領域３４ｅ、ｎ＋形エミッタ領域３４ｆ、ｐ形アノード領域３４ｇ、及びｐ＋形アノード領域３４ｈを有する。半導体部３４の各構成要素の機能は、それぞれ、半導体部１４の各構成要素の機能と実質的に同一である。
半導体チップ１０〜３０は全てＲＣ−ＩＧＢＴであるが、ＩＧＢＴとして動作する領域の面積と、ダイオードとして動作する領域の面積と、の比が互いに異なる。例えば、半導体チップ１０におけるｐ＋形コレクタ領域１４ａの面積とｎ＋形カソード領域１４ｂの面積との比、半導体チップ２０におけるｐ＋形コレクタ領域２４ａの面積とｎ＋形カソード領域２４ｂの面積との比、及び半導体チップ３０におけるｐ＋形コレクタ領域３４ａの面積とｎ＋形カソード領域３４ｂの面積との比は、互いに異なる。
例えば、半導体チップ２０では、半導体チップ１０に比べて、ＩＧＢＴの面積が大きく、ダイオードの面積が小さい。すなわち、半導体チップ２０は、半導体チップ１０よりもＩＧＢＴとして動作し易い。また、半導体チップ３０では、半導体チップ１０に比べて、ダイオードの面積が大きく、ＩＧＢＴの面積が小さい。半導体チップ３０は、半導体チップ１０よりもダイオードとして動作し易い。
半導体チップ１０〜３０がオン状態となったとき、半導体チップ１０〜３０では、図７（ａ）に表したようなＭＯＳの動作が生じる。しかし、半導体チップ２０ではダイオードの面積が小さいため、半導体チップ１０及び半導体チップ３０よりも、ｐ＋形コレクタ領域２４ａとｎ形バッファ領域２４ｃとの間の電位差が上昇し易い。このため、半導体チップ２０では、半導体チップ１０及び半導体チップ３０よりも早くＩＧＢＴの動作が生じる。この結果、オン状態におけるスナップバックが抑制される。
同様に、半導体チップ１０〜３０が回生状態となったとき、半導体チップ１０〜３０では、図１７（ａ）に表したようなＭＯＳの動作が生じる。しかし、半導体チップ３０ではＩＧＢＴの面積が小さいため、半導体チップ１０及び半導体チップ２０よりも、ｎ−形ドリフト領域１４ｄとｐ形アノード領域１４ｇとの間の電位差が上昇し易い。このため、半導体チップ３０では、半導体チップ１０及び半導体チップ２０よりも早くダイオードの動作が生じる。この結果、回生状態におけるスナップバックが抑制される。
本変形例に係る半導体装置によれば、半導体装置３００と同様に、オン状態及び回生状態におけるスナップバックを抑制し、消費電力を低減できる。
なお、本変形例における各半導体チップの構造は、第１実施形態及び第２実施形態に係る半導体装置にも同様に適用可能である。すなわち、第１実施形態に係る半導体装置１００において、半導体チップ２０が、図３に表した構造に代えて、図２３（ａ）に表した構造を有していても良い。第２実施形態に係る半導体装置２００において、半導体チップ３０が、図１４に表した構造に代えて、図２３（ｂ）に表した構造を有していても良い。この場合も、オン状態又は回生状態におけるスナップバックを抑制し、消費電力を低減できる。
ただし、消費電力をより低減するためには、半導体チップ２０が、ＩＧＢＴのみの機能を有することが望ましい。また、半導体チップ３０は、ダイオードのみの機能を有することが望ましい。
図２４〜図２６は、第３実施形態に係る半導体装置における半導体チップの配置を表す平面図である。
図２４〜図２６では、図１７及び図１８とは異なる半導体チップの配置例を表している。図２４（ａ）に表したように、複数の半導体チップ２０が半導体装置３００の中央に設けられ、複数の半導体チップ３０が半導体装置３００の外周に互いに離れて設けられていても良い。図２４（ｂ）に表したように、複数の半導体チップ３０が半導体装置３００の中央に設けられ、複数の半導体チップ２０が半導体装置３００の外周に互いに離れて設けられていても良い。
図２５（ａ）に表したように、複数の半導体チップ２０が半導体装置３００の外周に互いに離れて設けられ、複数の半導体チップ３０が半導体装置３００の中央と外周との間の中間部に互いに離れて設けられていても良い。図２５（ｂ）に表したように、複数の半導体チップ３０が半導体装置３００の外周に互いに離れて設けられ、複数の半導体チップ２０が半導体装置３００の中央と外周との間の中間部に互いに離れて設けられていても良い。
図２６（ａ）に表したように、複数の半導体チップ２０及び複数の半導体チップ３０が、半導体装置３００の外周に互いに離れて設けられていても良い。図２６（ｂ）に表したように、複数の半導体チップ２０及び複数の半導体チップ３０が、半導体装置３００の中央と外周との間の中間部に互いに離れて設けられていても良い。
（第４実施形態）
図２７及び図２８は、第４実施形態に係る半導体装置を表す斜視図である。
図２９（ａ）及び図２９（ｂ）は、それぞれ図２８のＣ−Ｃ’断面図及びＤ−Ｄ’断面図である。
なお、図２８では、半導体装置の内部構造を表すために、封止部５５および第３端子７３が省略されている。
図２７に表したように、半導体装置４００は、第１基板５１と、封止部５５と、第１端子７１と、第２端子７２と、第３端子７３と、を有する。封止部５５は、第１基板５１の上に実装された部品を封止している。第１端子７１〜第３端子７３は、半導体装置４００を外部の電源と電気的に接続するための端子であり、封止部５５の外に露出している。
図２８に表したように、半導体装置４００は、半導体チップ１０と、半導体チップ２０と、半導体チップ３０と、第２基板５２と、第１金属層６１と、第２金属層６２と、第３金属層６３と、をさらに有する。半導体チップ１０は、ＲＣ−ＩＧＢＴである。半導体チップ２０は、ＩＧＢＴである。半導体チップ３０は、半導体チップ１０及び半導体チップ２０と逆並列に接続されたダイオードである。
第１基板５１は、Ｘ方向及びＹ方向に平行な第１面５１ａを有する。第１基板５１の第１面５１ａの上には、複数の第２基板５２が互いに離間して設けられている。それぞれの第２基板５２の上には、複数の第１金属層６１、第２金属層６２、および複数の第３金属層６３が、互いに離間して設けられている。なお、これらの金属層は、第２基板５２を介さずに、直接、第１基板５１の上に設けられていてもよい。
図２８に表した例では、それぞれの第１金属層６１の上に、半導体チップ２０及び半導体チップ３０のいずれかと、半導体チップ１０と、が設けられている。それぞれの第１金属層６１の上に、半導体チップ１０〜３０が設けられていても良い。換言すると、それぞれの第１金属層６１は、半導体チップ２０と電気的に接続される第３導電部６１ｃ及び半導体チップ３０と電気的に接続される第５導電部６１ｅの少なくともいずれかと、半導体チップ１０と電気的に接続される第１導電部６１ａと、を有する。なお、第１金属層６１の上に設けられる半導体チップ１０〜３０のそれぞれの数は、任意である。
図２９（ａ）には、第２基板５２の上に設けられた、一対の第１金属層６１と、第２金属層６２と、一対の半導体チップ１０と、が表されている。図２９（ａ）に表したように、それぞれの第１金属層６１は、第１導電部６１ａを有する。半導体チップ１０は、第１導電部６１ａの上に設けられ、コレクタ電極１１が第１導電部６１ａと電気的に接続されている。第２金属層６２は、第２導電部６２ｂを有する。エミッタ電極１２は、第２導電部６２ｂと電気的に接続されている。ゲートパッド１３は、第３金属層６３と電気的に接続されている。
図２９（ｂ）には、一対の第１金属層６１及び第２金属層６２が表されている。これらの金属層は、図２９（ａ）に表された金属層と同じものである。図２９（ｂ）に表したように、一対の第１金属層６１の１つは、第１導電部６１ａに加えて第３導電部６１ｃを有する。一対の第１金属層６１の別の１つは、第１導電部６１ａに加えて第５導電部６１ｅを有する。第２金属層６２は、第２導電部６２ｂに加え、第４導電部６２ｄ及び第６導電部６２ｆを有する。
半導体チップ２０は、第３導電部６１ｃの上に設けられ、コレクタ電極２１が第３導電部６１ｃと電気的に接続されている。エミッタ電極２２は、第４導電部６２ｄと電気的に接続されている。ゲートパッド２３は、第３金属層６３と電気的に接続されている。
半導体チップ３０は、第１金属層６１の第５導電部６１ｅの上に設けられ、カソード電極３１が第５導電部６１ｅと電気的に接続されている。アノード電極３２は、上記別の第２金属層６２の第６導電部６２ｆと電気的に接続されている。
図２８及び図２９に表した例では、複数の第１金属層６１の一部が、第１導電部６１ａ及び第３導電部６１ｃを有し、半導体チップ１０及び半導体チップ２０が、複数の第１金属層６１の当該一部の上に設けられている。複数の第１金属層６１の別の一部が、第１導電部６１ａ及び第５導電部６１ｅを有し、半導体チップ１０及び半導体チップ３０が、複数の第１金属層６１の当該別の一部の上に設けられている。
半導体チップ１０〜３０と電気的に接続された複数の第１金属層６１は、図２８に表したように、第１端子７１により互いに電気的に接続されている。すなわち、第１導電部６１ａ、第３導電部６１ｃ、及び第５導電部６１ｅは、互いに電気的に接続され、同じ電位に設定される。同様に、複数の第２金属層６２は、第２端子７２により互いに電気的に接続されている。第２導電部６２ｂ、第４導電部６２ｄ、及び第６導電部６２ｆは、互いに電気的に接続され、同じ電位に設定される。複数の第３金属層６３は、不図示のプリント基板を介して第３端子７３と電気的に接続されている。
第１基板５１は、ＡｌＳｉＣなどの絶縁材料から構成されている。第２基板５２は、ＡｌＮなどの絶縁材料から構成されている。封止部５５は、シリコーン樹脂などの絶縁性樹脂を含む。第１金属層６１、第２金属層６２、および第３金属層６３は、銅などの金属材料を含む。第１端子７１、第２端子７２、および第３端子７３は、銅などの金属材料から構成されている。
上述したように、半導体装置４００は、ＲＣ−ＩＧＢＴの半導体チップ１０、ＩＧＢＴの半導体チップ２０、及びダイオードの半導体チップ３０を有する。従って、本実施形態によれば、第３実施形態と同様に、オン状態及び回生状態におけるスナップバックの発生を抑制し、半導体装置の消費電力を低減できる。
図３０及び図３１は、第４実施形態に係る半導体装置における半導体チップの配置を表す平面図である。
図３０では、図２８に表した半導体装置における半導体チップの配列が模式的に表されている。例えば、１つの第１金属層６１の上において、半導体チップ２０又は半導体チップ３０は、半導体チップ１０よりも、半導体装置４００の外周側に設けられる。具体的には、半導体装置４００は、Ｘ方向（第１方向）の中心Ｃ１と、Ｘ方向の一方の端部Ｅ１と、を有する。複数の半導体チップ１０の一部、複数の半導体チップ２０の一部、及び複数の半導体チップ３０の一部は、中心Ｃ１と端部Ｅ１との間に設けられている。そして、これらの半導体チップについて、半導体チップ２０又は半導体チップ３０と端部Ｅ１との間のＸ方向における距離は、半導体チップ１０と端部Ｅ１との間のＸ方向における距離よりも短い。
又は、図３１に表したように、１つの第１金属層６１の上において、半導体チップ１０が、半導体チップ２０又は半導体チップ３０よりも、半導体装置４００の外周側に設けられていても良い。すなわち、半導体チップ１０と端部Ｅ１との間のＸ方向における距離は、半導体チップ２０又は半導体チップ３０と端部Ｅ１との間のＸ方向における距離よりも短くても良い。この構成によれば、より発熱が大きい半導体チップ１０の熱を効率的に半導体装置４００の外部に放出でき、半導体装置４００の温度上昇を抑制できる。
なお、半導体チップ２０では、オン状態においてのみ熱が生じる。半導体チップ３０では、回生状態においてのみ熱が生じる。従って、半導体装置４００に複数の半導体チップ２０及び複数の半導体チップ３０が設けられる場合、半導体チップ２０同士が離れており、半導体チップ３０同士が離れていることが望ましい。
例えば図２８、図３０、及び図３１に表したように、Ｘ方向に隣り合う２つの第２基板５２の上において、複数の半導体チップ２０が対角上に位置し、複数の半導体チップ３０が別の対角上に位置することが望ましい。半導体チップ２０と半導体チップ３０は、Ｙ方向において対向している。この構成によれば、オン状態又は回生状態において、半導体装置４００の温度が局所的に上昇することを抑制できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１０ 半導体チップ、 １１ コレクタ電極、 １２ エミッタ電極、 １３ ゲートパッド、 １４ 半導体部、 １４ａ ｐ＋形コレクタ領域、 １４ｂ ｎ＋形カソード領域、 １４ｃ ｎ形バッファ領域、 １４ｄ ｎ−形ドリフト領域、 １４ｅ ｐ形ベース領域、 １４ｆ ｎ＋形エミッタ領域、 １４ｇ ｐ形アノード領域、 １４ｈ ｐ＋形アノード領域、 １５ ゲート電極、 １５ａ ゲート絶縁層、 １６ 導電部、 １６ａ 絶縁層、 １７ 絶縁層、 ２０ 半導体チップ、 ２１ コレクタ電極、 ２２ エミッタ電極、 ２３ ゲートパッド、 ２４ 半導体部、 ２４ａ ｐ＋形コレクタ領域、 ２４ｂ ｎ＋形カソード領域、 ２４ｃ ｎ形バッファ領域、 ２４ｄ ｎ−形ドリフト領域、 ２４ｅ ｐ形ベース領域、 ２４ｆ ｎ＋形エミッタ領域、 ２４ｇ ｐ形アノード領域、 ２４ｈ ｐ＋形アノード領域、 ２５ ゲート電極、 ２５ａ ゲート絶縁層、 ２６ 導電部、 ２６ａ 絶縁層、 ２７ 絶縁層、 ３０ 半導体チップ、 ３１ カソード電極、 ３１ｃ コレクタ電極、 ３２ アノード電極、 ３２ｅ エミッタ電極、 ３３ ゲートパッド、 ３４ 半導体部、 ３４ａ ｐ＋形コレクタ領域、 ３４ｂ ｎ＋形カソード領域、 ３４ｃ ｎ形バッファ領域、 ３４ｄ ｎ−形ドリフト領域、 ３４ｅ ｐ形ベース領域、 ３４ｆ ｎ＋形エミッタ領域、 ３４ｇ ｐ形アノード領域、 ３４ｈ ｐ＋形アノード領域、 ３５ ゲート電極、 ３６ 導電部、 ３７ 絶縁層、 ４１ 第１金属板、 ４１ａ 第１導電部、 ４１ｃ 第３導電部、 ４１ｅ 第５導電部、 ４１ｋ フリンジ、 ４２ 第２金属板、 ４２ｂ 第２導電部、 ４２ｄ 第４導電部、 ４２ｆ 第６導電部、 ４２ｋ フリンジ、 ４３ 金属板、 ４３ａ ピン、 ４３ｂ 端子、 ４４ ハウジング、 ４４ａ 突起部、 ４５、４６ 熱補償板、 ５１ 第１基板、 ５１ａ 第１面、 ５２ 第２基板、 ５５ 封止部、 ６１ 第１金属層、 ６１ａ 第１導電部、 ６１ｃ 第３導電部、 ６１ｅ 第５導電部、 ６２ 第２金属層、 ６２ｂ 第２導電部、 ６２ｄ 第４導電部、 ６２ｆ 第６導電部、 ６３ 第３金属層、 ７１ 第１端子、 ７２ 第２端子、 ７３ 第３端子、 １００、１００ｒ、２００〜４００ 半導体装置、 Ｃ１ 中心、 Ｅ１ 端部

Claims (9)

  1. 第１導電部と、
    前記第１導電部と電気的に接続された第１電極と、前記第１電極の反対側に設けられた第２電極と、有する逆導通型絶縁ゲートバイポーラトランジスタの第１半導体チップと、
    前記第２電極と電気的に接続された第２導電部と、
    前記第１導電部と電気的に接続され、前記第１導電部と同電位に設定される第３導電部と、
    前記第３導電部と電気的に接続された第３電極と、前記第３電極の反対側に設けられた第４電極と、を有する絶縁ゲートバイポーラトランジスタの第２半導体チップと、
    前記第４電極及び前記第２導電部と電気的に接続され、前記第２導電部と同電位に設定される第４導電部と、
    を備えた半導体装置。
  2. 前記第１導電部及び前記第３導電部を有する第１金属板と、
    前記第２導電部及び前記第４導電部を有する第２金属板と、
    を備え、
    前記第１半導体チップ及び前記第２半導体チップは、前記第１金属板と前記第２金属板との間に設けられた請求項１記載の半導体装置。
  3. 前記第１半導体チップ及び前記第２半導体チップの周りに設けられ、第１金属板の外周と第２金属板の外周との間に挟まれた枠体をさらに備え、
    前記第１半導体チップ及び前記第２半導体チップは、前記第１金属板、前記第２金属板、及び前記枠体により封止された請求項２記載の半導体装置。
  4. 前記第１半導体チップ及び前記第２半導体チップは、前記第１金属板と前記第２金属板との間において、それぞれ複数設けられ、
    前記第１半導体チップの数は、前記第２半導体チップの数よりも多い請求項３記載の半導体装置。
  5. 前記第１導電部及び前記第３導電部を有する第１金属層と、
    前記第２導電部及び前記第４導電部を有し、前記第１金属層と離間して設けられた第２金属層と、
    を備え、
    前記第１半導体チップ及び前記第２半導体チップは、前記第１金属層の上に設けられた請求項１記載の半導体装置。
  6. 前記第１半導体チップ及び前記第２半導体チップは、前記第１金属層の上に第１方向に離間して設けられ、
    前記第１半導体チップ及び前記第２半導体チップは、前記半導体装置の前記第１方向の中心と、前記半導体装置の前記第１方向の一端と、の間に設けられ、
    前記第２半導体チップと前記一端との間の前記第１方向における距離は、前記第１半導体チップと前記一端との間の前記第１方向における距離よりも短い請求項５記載の半導体装置。
  7. 前記第１半導体チップは、前記第１金属層の上に複数設けられ、
    前記第１金属層の上において、前記第１半導体チップの数は、前記第２半導体チップの数よりも多い請求項５記載の半導体装置。
  8. 前記第１導電部及び前記第３導電部と電気的に接続され、前記第１導電部及び前記第３導電部と同電位に設定される第５導電部と、
    前記第５導電部と電気的に接続された第５電極と、前記第５電極の反対側に設けられた第６電極と、有するダイオードの第３半導体チップと、
    前記第６電極、前記第２導電部、及び前記第４導電部と電気的に接続され、前記第２導電部及び前記第４導電部と同電位に設定される第６導電部と、
    をさらに備えた請求項１記載の半導体装置。
  9. 第１導電部と、
    前記第１導電部と電気的に接続された第１電極と、前記第１電極の反対側に設けられた第２電極と、有する逆導通型絶縁ゲートバイポーラトランジスタの第１半導体チップと、
    前記第２電極と電気的に接続された第２導電部と、
    前記第１導電部と電気的に接続され、前記第１導電部と同電位に設定される第３導電部と、
    前記第３導電部と電気的に接続された第３電極と、前記第３電極の反対側に設けられた第４電極と、を有するダイオードの第２半導体チップと、
    前記第４電極及び前記第２導電部と電気的に接続され、前記第２導電部と同電位に設定される第４導電部と、
    を備えた半導体装置。
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