CN110931470A - 半导体装置 - Google Patents

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    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract

一种半导体装置，具备第一至第四导电部、第一半导体芯片、以及第二半导体芯片。第一半导体芯片具有与第一导电部电连接的第一电极和设置在第一电极的相反侧的第二电极。第二导电部与第二电极电连接。上述第三导电部与上述第一导电部电连接。第三导电部的电位被设定为与第一导电部的电位相同。第二半导体芯片具有与第三导电部电连接的第三电极和设置在第三电极的相反侧的第四电极。第四导电部与第四电极以及第二导电部电连接。第四导电部的电位被设定为与第二导电部的电位相同。

Description

半导体装置
本申请主张享有以日本专利申请2018－174528号(申请日：2018年9月19日)作为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。
技术领域
本发明的实施方式通常涉及半导体装置。
背景技术
存在具备反向导通型绝缘栅双极晶体管(RC－IGBT)的半导体芯片的半导体装置。RC－IGBT具有绝缘栅双极晶体管(IGBT)的功能和与IGBT反向并联连接的二极管的功能。关于该半导体装置，希望耗电量的降低。
发明内容
实施方式提供一种能够降低耗电量的半导体装置。
实施方式的半导体装置具有：第一导电部、反向导通型绝缘栅双极晶体管的第一半导体芯片、第二导电部、第三导电部、绝缘栅双极晶体管的第二半导体芯片、第四导电部。上述第一半导体芯片具有与上述第一导电部电连接的第一电极和设置在上述第一电极的相反侧的第二电极。上述第二导电部与上述第二电极电连接。上述第三导电部与上述第一导电部电连接。上述第三导电部的电位被设定为与上述第一导电部的电位相同。上述第二半导体芯片具有与上述第三导电部电连接的第三电极和设置在上述第三电极的相反侧的第四电极。上述第四导电部与上述第四电极以及上述第二导电部电连接。上述第四导电部的电位被设定为与上述第二导电部的电位相同。
附图说明
图1是表示第一实施方式所涉及的半导体装置的剖视图。
图2是表示第一实施方式所涉及的半导体装置的半导体芯片的一例的剖视图。
图3是表示第一实施方式所涉及的半导体装置的其他的半导体芯片的一例的剖视图。
图4是表示第一实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图5是表示参考例所涉及的半导体装置的俯视图。
图6是举例示出参考例所涉及的半导体装置的特性的曲线图。
图7A以及图7B是表示参考例所涉及的半导体装置的动作的剖视图。
图8A以及图8B是举例示出第一实施方式所涉及的半导体装置的特性的曲线图。
图9A以及图9B是表示第一实施方式所涉及的半导体装置的半导体芯片的另一例的剖视图。
图10是表示第一实施方式所涉及的半导体装置的半导体芯片的另一例的剖视图。
图11A以及图11B是表示第一实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图12是表示第一实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图13是表示第二实施方式所涉及的半导体装置的剖视图。
图14是表示第二实施方式所涉及的半导体装置的半导体芯片的一例的剖视图。
图15是表示第二实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图16是举例示出参考例所涉及的半导体装置的特性的曲线图。
图17A以及图17B是表示参考例所涉及的半导体装置的动作的剖视图。
图18A以及图18B是举例示出第二实施方式所涉及的半导体装置的特性的曲线图。
图19A以及图19B是表示第二实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图20是表示第二实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图21是表示第三实施方式所涉及的半导体装置的剖视图。
图22是表示第三实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图23A以及图23B是表示第三实施方式的变形例所涉及的半导体装置中的半导体芯片的剖视图。
图24A以及图24B是表示第三实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图25A以及图25B是表示第三实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图26A以及图26B是表示第三实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图27是表示第四实施方式所涉及的半导体装置的立体图。
图28是表示第四实施方式所涉及的半导体装置的立体图。
图29A以及图29B是图28的C－C’剖视图以及D－D’剖视图。
图30是表示第四实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
图31是表示第四实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图只是示意性或概念性的图，各部分的厚度与宽度之间的关系、各部分间的大小的比率等未必与真实情况相同。即便在表示相同部分的情况下，根据附图有时也使彼此的尺寸或比率不同而进行表示。
在本申请说明书和各图中，关于与已经说明过的要素同样的要素，标注相同的附图标记并适当省略详细的说明。
在以下的说明以及附图中，n+、n、n－以及p+、p的标记表示各导电型中的杂质浓度的相对高低。即、标注有“+”的标记表示与未标注“+”以及“－”中的任一个的标记相比而杂质浓度相对高，标注有“－”的标记表示与没有任何标注的标记相比而杂质浓度相对低。并且，关于上述标记，当在各个区域中包含p型杂质和n型杂质的双方的情况下，表示在这些杂质相互补偿后的实质的杂质浓度的相对高低。
关于以下说明的各实施方式，也可以使各半导体区域的p型和n型反转来实施各实施方式。
(第一实施方式)
图1是表示第一实施方式所涉及的半导体装置的剖视图。
图1所表示的半导体装置100具有半导体芯片10(第一半导体芯片)、半导体芯片20(第二半导体芯片的一例)、第一金属板41、第二金属板42、金属板43、以及外壳44(框体)。
在以下的实施方式的说明中，使用XYZ正交坐标系。在第一实施方式中，将从第一金属板41朝向第二金属板42的方向设为Z方向。将与Z方向垂直、且相互正交的两个方向设为X方向以及Y方向。为了进行说明，将从第一金属板41朝向第二金属板42的方向称为“上”，将其相反方向称为“下”。上述方向基于第一金属板41与第二金属板42之间的相对位置关系，与重力的方向无关。
第一金属板41以及第二金属板42沿X方向以及Y方向扩展，且在Z方向上相互分离。第一金属板41具有第一导电部41a以及第三导电部41c。第一导电部41a以及第三导电部41c的上表面相比其他部分的上表面朝上方突出。半导体芯片10设置在第一导电部41a的上方。半导体芯片20设置在第三导电部41c的上方。
第二金属板42具有第二导电部42b以及第四导电部42d。第二导电部42b以及第四导电部42d的下表面相比其他部分的下表面朝下方突出。第二导电部42b设置在半导体芯片10的上方。第四导电部42d设置在半导体芯片20的上方。
半导体芯片10的下表面电极以及上表面电极分别与第一导电部41a以及第二导电部42b电连接。半导体芯片20的下表面电极以及上表面电极分别与第三导电部41c以及第四导电部42d电连接。
半导体装置100如图1所示也可以具有多个热补偿板45以及多个热补偿板46。多个热补偿板45分别设置在第一导电部41a与半导体芯片10之间以及第三导电部41c与半导体芯片20之间。多个热补偿板46分别设置在半导体芯片10与第二导电部42b之间以及半导体芯片20与第四导电部42d之间。半导体芯片10以及半导体芯片20经由热补偿板45以及46而与第一金属板41以及第二金属板42电连接。
例如，半导体装置100具有多个半导体芯片10以及多个半导体芯片20。第一金属板41具有多个第一导电部41a以及多个第三导电部41c。第二金属板42具有多个第二导电部42b以及多个第四导电部42d。多个半导体芯片10分别设置在多个第一导电部41a与多个第二导电部42b之间。多个半导体芯片20分别设置在多个第三导电部41c与多个第四导电部42d之间。
外壳44是环状的部件，设置在多个半导体芯片10以及多个半导体芯片20的周围。外壳44由氧化铝等绝缘性陶瓷构成。在外壳44的外周设置有多个突起部44a。通过设置突起部44a，能够提高第一金属板41与第二金属板42之间的绝缘性(沿面距离)。
第一金属板41以及第二金属板42分别具有边缘41k以及边缘42k。边缘41k以及边缘42k分别通过钎焊固定在第一金属板41的外周以及第二金属板42的外周。外壳44被夹在第一金属板41的边缘41k与第二金属板42的边缘42k之间，且与上述边缘通过钎焊固定。
半导体芯片10以及半导体芯片20还具有其他的上表面电极。上述上表面电极经由引脚43a而与金属板43电连接。金属板43是沿X方向以及Y方向扩展的平板状的部件。金属板43设置在外壳44的内侧。金属板43与朝外壳44的外部引出的端子43b电连接。
多个半导体芯片10以及多个半导体芯片20由第一金属板41、第二金属板42、以及外壳44包围而被密封。在所被包围的空间中例如填充有惰性气体。
通过将第一金属板41以及第二金属板42朝相互接近的方向按压，半导体芯片10以及半导体芯片20与第一金属板41以及第二金属板42紧贴，能够得到良好的电接触。
第一金属板41以及第二金属板42由铜等导电性以及热传导性高的金属构成。热补偿板45以及46使用热膨胀系数与半导体芯片10以及半导体芯片20接近的材料。例如，在半导体芯片10以及半导体芯片20包含硅的情况下，热补偿板45以及46包含钼。边缘41k以及边缘42k例如由铁镍合金构成。
图2是表示第一实施方式所涉及的半导体装置的半导体芯片10的一例的剖视图。
半导体芯片10是RC－IGBT。半导体芯片10如图2所示具有集电极11、发射极12、栅极焊盘13、半导体部14、栅极15、以及导电部16。
集电极11设置在半导体芯片10的下表面，经由热补偿板45而与第一导电部41a电连接。发射极12设置在半导体芯片10的上表面，经由热补偿板46而与第二导电部42b电连接。栅极焊盘13设置在半导体芯片10的上表面，经由引脚43a而与金属板43电连接。
半导体部14设置在集电极11与发射极12之间以及集电极11与栅极焊盘13之间。半导体部14例如具有p+型集电极区域14a、n+型阴极区域14b、n型缓冲区域14c、n－型漂移区域14d、p型基极区域14e、n+型发射极区域14f、p型阳极区域14g、以及p+型阳极区域14h。
p+型集电极区域14a以及n+型阴极区域14b设置在集电极11之上，与集电极11电连接。n型缓冲区域14c设置在p+型集电极区域14a以及n+型阴极区域14b之上、以及p+型集电极区域14a以及n+型阴极区域14b的周围。
n－型漂移区域14d设置在n型缓冲区域14c之上。p型基极区域14e设置在n－型漂移区域14d之上，位于p+型集电极区域14a的上方。p型阳极区域14g设置在n－型漂移区域14d之上，位于n+型阴极区域14b的上方。n+型发射极区域14f选择性地设置在p型基极区域14e之上。p+型阳极区域14h选择性地设置在p型阳极区域14g之上。
栅极15以及导电部16例如设置在半导体部14中。栅极15隔着栅极绝缘层15a而与p型基极区域14e对置。导电部16隔着绝缘层16a而与p型阳极区域14g对置。
发射极12与p型基极区域14e、n+型发射极区域14f、p型阳极区域14g、p+型阳极区域14h、以及导电部16电连接。栅极焊盘13与栅极15电连接。p型基极区域14e以及p型阳极区域14g的周围的半导体部14的表面由绝缘层17覆盖。栅极焊盘13经由绝缘层17设置在半导体部14的上方。
在半导体芯片10中，设置有p+型集电极区域14a、p型基极区域14e、n+型发射极区域14f、以及栅极15的区域作为IGBT发挥功能。设置有n+型阴极区域14b、p型阳极区域14g、以及p+型阳极区域14h的区域作为二极管发挥功能。
图3是表示第一实施方式所涉及的半导体装置的半导体芯片20的一例的剖视图。
半导体芯片20是IGBT。半导体芯片20如图3所示具有集电极21(第三电极的一例)、发射极22(第四电极的一例)、栅极焊盘23、半导体部24、以及栅极25。
集电极21设置在半导体芯片20的下表面，经由热补偿板45与第三导电部41c电连接。发射极22设置在半导体芯片20的上表面，经由热补偿板46与第四导电部42d电连接。栅极焊盘23设置在半导体芯片20的上表面，经由引脚43a与金属板43电连接。
半导体部24设置在集电极21与发射极22之间以及集电极21与栅极焊盘23之间。半导体部24例如具有p+型集电极区域24a、n型缓冲区域24c、n－型漂移区域24d、p型基极区域24e、以及n+型发射极区域24f。
p+型集电极区域24a设置在集电极21之上，与集电极21电连接。n型缓冲区域24c设置在p+型集电极区域24a之上、以及p+型集电极区域24a的周围。n－型漂移区域24d设置在n型缓冲区域24c之上。p型基极区域24e设置在n－型漂移区域24d之上。n+型发射极区域24f选择性地设置在p型基极区域24e之上。栅极25例如设置在半导体部24中。栅极25隔着栅极绝缘层25a与p型基极区域24e对置。
发射极22与p型基极区域24e以及n+型发射极区域24f电连接。栅极焊盘23与栅极25电连接。p型基极区域24e的周围的半导体部24的表面由绝缘层27覆盖。栅极焊盘23经由绝缘层27设置在半导体部24的上方。
对半导体芯片10以及半导体芯片20的各构成要素的材料例进行说明。
集电极11、集电极21、发射极12、发射极22、栅极焊盘13、以及栅极焊盘23包含铝、镍、或者铜等金属。
半导体部14以及半导体部24作为半导体材料包含硅、碳化硅、氮化镓、或者砷化镓。当作为半导体材料使用硅的情况下，作为n型杂质使用砷、磷、或者锑。作为p型杂质使用硼。
栅极15、栅极25、以及导电部16包含多晶硅等导电材料。栅极绝缘层15a、栅极绝缘层25a、绝缘层16a、绝缘层17、以及绝缘层27包含氧化硅等绝缘材料。
对半导体装置100的动作进行说明。
若通过金属板43对栅极15施加阈值以上的电压，则在p型基极区域14e的栅极绝缘层15a附近形成沟道。例如，在第一金属板41，相对于第二金属板42施加有正的电压。即、在集电极11，相对于发射极12施加有正的电压。若以该状态形成沟道，则电子通过沟道而从发射极12朝n－型漂移区域14d流动，并从集电极11被排出。空穴通过p+型集电极区域14a而从集电极11朝n－型漂移区域14d流动，并从发射极12被排出。在半导体芯片10流过有电流，半导体芯片10成为导通(ON)状态。
关于半导体芯片20也同样。在对集电极21相对于发射极22施加有正的电压的状态下，通过金属板43对栅极25施加有阈值以上的电压。在半导体芯片20流过有电流，半导体芯片20成为导通状态。
当半导体芯片10以及半导体芯片20为导通状态时，在n－型漂移区域14d以及n－型漂移区域24d，因所注入的电子以及空穴而产生电导率调制，电阻大幅减小。
在对第二金属板42相对于第一金属板41施加有正的电压的状态下，半导体芯片10以及半导体芯片20切换至导通状态，由此，从第一金属板41朝第二金属板42流动有电流。
例如，使用多个半导体装置100构成电桥电路。在电桥电路中，若某一半导体装置100从导通状态切换为截止(OFF)状态，则对其他的半导体装置100的第二金属板42施加有感应电动势。半导体芯片10具有二极管。若通过第二金属板42对发射极12施加有感应电动势，则空穴从发射极12通过p型阳极区域14g以及p+型阳极区域14h朝n－型漂移区域14d流动，并从集电极11被排出。电子从集电极11通过n+型阴极区域14b朝n－型漂移区域14d流动，并从发射极12被排出。即、沿半导体芯片10的二极管的顺向流动有再生电流。此时，在n－型漂移区域14d，因所注入的电子以及空穴而产生电导率调制，电阻大幅减小。
图4是表示第一实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。图1是图4的A－A’剖视图。
在图4中，半导体芯片10和半导体芯片20被标注互不相同的阴影线。如图4所示，例如，半导体芯片20的数量比半导体芯片10的数量少。半导体芯片20设置在由多个半导体芯片10包围的位置。多个半导体芯片20相互邻接设置。
半导体芯片10具有IGBT区域和FRD区域这双方。半导体芯片20仅具有IGBT区域。即、当半导体装置100为导通状态时，在半导体芯片10中流过有电流的区域比在半导体芯片20中流过有电流的区域窄。因此，在半导体芯片10中，与半导体芯片20相比，电流密度高，发热大。因而，为了抑制因动作时的发热而导致的半导体装置100的温度上升，期望将半导体芯片10与半导体芯片20相比设置在半导体装置100的外周侧，将半导体芯片10的热更高效地朝外部散热。
参照参考例所涉及的半导体装置对第一实施方式的效果进行说明。
图5是表示参考例所涉及的半导体装置的俯视图。
图6是举例示出参考例所涉及的半导体装置的特性的曲线图。
图7A以及图7B是表示参考例所涉及的半导体装置的动作的剖视图。
在图5所示的参考例所涉及的半导体装置100r中，仅设置有半导体芯片10，未设置半导体芯片20。在图6中，横轴表示相对于发射极12而对集电极11施加的电压VC。纵轴表示在导通状态下从集电极11朝发射极12流动的电流ION。在参考例所涉及的半导体装置100r的情况下，若电压VC上升而达到某一大小，则如图6的点线所包围的部分那样，在电流ION增大的同时电压VC急剧降低。该现象被称为骤回现象(snapback)。
图6所示的骤回现象是因半导体芯片10为RC－IGBT而引起的。当半导体芯片10为导通状态时，若对集电极11施加足够大小的电压，则如上述的动作的说明那样，从集电极11以及发射极12朝n－型漂移区域14d分别注入空穴以及电子。由此，在n－型漂移区域14d产生电导率调制，半导体装置100r的电阻大幅降低。
若在导通状态下施加于半导体装置100r的电压低，则p+型集电极区域14a与n型缓冲区域14c之间的电位差不会成为内置电位以上，不会从p+型集电极区域14a朝n－型漂移区域14d注入空穴。结果，仅从发射极12注入电子。电子如图7A的箭头所示通过n－型漂移区域14d以及n+型阴极区域14b被朝集电极11排出。即、在半导体芯片10中，并不产生IGBT的动作，而是产生MOS的动作。
然后，若施加于集电极11的电压变大，则p+型集电极区域14a与n型缓冲区域14c之间的电位差变为内置电位以上。如图7B所示，从p+型集电极区域14a朝n－型漂移区域14d注入空穴，半导体装置100r的电阻降低。在电流ION增大的同时电压VC降低，产生如图6所示的骤回现象。
通过使用RC－IGBT的半导体芯片10，在构成半导体装置时，无需将IGBT的半导体芯片和二极管的半导体芯片相独立地设置。因此，能够使半导体装置小型化。另一方面，若使用半导体芯片10，则会产生图7A所示的MOS的动作。该动作与图7B所示的IGBT的动作相比耗电量大。若产生MOS的动作，则半导体装置的耗电量增大。
第一实施方式所涉及的半导体装置100除了具备半导体芯片10之外还具备半导体芯片20。半导体芯片20是IGBT。如图3所示，在半导体芯片20的半导体部24的下表面设置有p+型集电极区域24a，未设置n型的半导体区域。在半导体芯片20，并不存在如图7A所示的半导体芯片10那样的电子流动的路径。在半导体芯片20中，不产生MOS的动作。
若电子从发射极22朝集电极21流动，则相应地集电极21与发射极22之间的电位差变大。由此，p+型集电极区域24a与n型缓冲区域24c之间的电位差也变大。结果，在半导体芯片20中，即便在朝半导体装置100的施加电压低的状态下也从p+型集电极区域24a朝n－型漂移区域24d注入有空穴，产生IGBT的动作。电流主要在电阻低的半导体芯片20流动，半导体芯片10中的MOS的动作被抑制。然后，若电压VC逐渐增大，则在半导体芯片10中也产生IGBT动作。根据本实施方式所涉及的半导体装置100，在导通状态下，能够抑制参考例所涉及的半导体装置100r那样的MOS动作的产生。
图8A以及图8B是举例示出第一实施方式所涉及的半导体装置的特性的曲线图。
在图8A以及图8B中，横轴表示电压VC，纵轴表示电流ION。图8A表示半导体芯片10以及半导体芯片20的特性。图8B表示半导体装置100整体的特性。
半导体装置100的特性如图8A以及图8B所示大致为重合了半导体芯片10以及半导体芯片20的特性中的电阻低的部分的特性。如图8B所示，根据第一实施方式，能够抑制半导体装置100中的MOS的动作以及骤回现象的产生。由此，能够降低半导体装置100的耗电量。
图9A、图9B、以及图10是表示第一实施方式所涉及的半导体装置的半导体芯片10的另一例的剖视图。
关于半导体芯片10的具体结构，只要半导体芯片10能够作为RC－IGBT动作即可，能够适当变更。
例如，如图9A所示，也可以在集电极11之上在X方向或者Y方向交替地设置多个p+型集电极区域14a和多个n+型阴极区域14b。也可以在半导体部14的上表面侧不设置p型阳极区域14g、p+型阳极区域14h、以及导电部16。当相对于集电极11而对发射极12施加有正的电压的情况下，电流通过由n－型漂移区域14d和p型基极区域14e构成的体二极管而从发射极12朝集电极11流动。
如图9B所示，栅极15也可以经由栅极绝缘层15a设置在半导体部14的上方。栅极15在Z方向上隔着栅极绝缘层15a而与n－型漂移区域14d、p型基极区域14e、以及n+型发射极区域14f对置。
半导体芯片20也同样，只要半导体芯片20能够作为IGBT动作即可，其具体结构能够适当变更。例如，与图9B的例子同样，栅极25也可以经由栅极绝缘层25a设置在半导体部24的上方。
半导体芯片10也可以并不具有pn结二极管，而是具有肖特基势垒二极管。例如，如图10所示，n－型漂移区域14d的一部分和发射极12也可以为肖特基接触。肖特基接触位于n+型阴极区域14b的上方位置。在该情况下，发射极12例如包含Al或者AlSi等功函数大的金属。
图11A、图11B以及图12是表示第一实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
在图11A、图11B以及图12中，示出与图4不同的半导体芯片的配置例。如图11A所示，多个半导体芯片20可以在半导体装置100的外周相互离开地设置。如图11B所示，可以在半导体装置100的中央以及外周的双方设置有半导体芯片20。或者，如图12所示，多个半导体芯片20可以在半导体装置100的中央与外周之间的中间部相互离开地设置。在任一种配置中，都能够抑制半导体装置100中的MOS的动作以及骤回现象的产生，能够降低半导体装置100的耗电量。
(第二实施方式)
图13是表示第二实施方式所涉及的半导体装置的剖视图。
第二实施方式所涉及的半导体装置200如图13所示代替半导体芯片20而具有半导体芯片30(第二半导体芯片的另一例)。半导体芯片30设置在第三导电部41c与第四导电部42d之间，与第三导电部41c以及第四导电部42d电连接。
图14是表示第二实施方式所涉及的半导体装置的半导体芯片的一例的剖视图。
半导体芯片30是二极管。例如如图14所示，半导体芯片30具有阴极电极31(第三电极的另一例)、阳极电极32(第四电极的另一例)、以及半导体部34。
阴极电极31设置在半导体芯片30的下表面，经由热补偿板45与第三导电部41c电连接。阳极电极32设置在半导体芯片30的上表面，经由热补偿板46与第四导电部42d电连接。即、半导体芯片30与半导体芯片10反向并联连接。
半导体芯片30不具有栅极以及栅极焊盘。因此，半导体芯片30不与金属板43连接。
半导体部34设置在阴极电极31与阳极电极32之间。半导体部34例如具有n+型阴极区域34b、n－型漂移区域34d、p型阳极区域34g、以及p+型阳极区域34h。
n+型阴极区域34b设置在阴极电极31之上，与阴极电极31电连接。n－型漂移区域34d设置在n+型阴极区域34b之上。p型阳极区域34g设置在n－型漂移区域34d之上。p+型阳极区域34h选择性地设置在p型阳极区域34g之上。阳极电极32与p型阳极区域34g以及p+型阳极区域34h电连接。p型阳极区域34g的周围的半导体部34的表面由绝缘层37覆盖。
阴极电极31以及阳极电极32包含铝、镍、或者铜等金属。半导体部34作为半导体材料包含硅、碳化硅、氮化镓、或者砷化镓。绝缘层37包含氧化硅等绝缘材料。
图15是表示第二实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。图13是图15的B－B’剖视图。
在图15中，对半导体芯片10与半导体芯片30标注互不相同的阴影线。如图15所示，例如，半导体芯片30的数量比半导体芯片10的数量少。半导体芯片30设置在由多个半导体芯片10包围的位置。多个半导体芯片30相互相邻设置。通过将半导体芯片10相比半导体芯片30设置在半导体装置200的外周侧，与半导体装置100同样，能够抑制半导体装置200的动作时的温度上升。
参照参考例所涉及的半导体装置对第二实施方式的效果进行说明。
图16是举例示出参考例所涉及的半导体装置的特性的曲线图。
图17A、图17B是表示参考例所涉及的半导体装置的动作的剖视图。
考虑使用多个图5所示的参考例所涉及的半导体装置100r构成电桥电路的情况。在该电桥电路中，若某一半导体装置100r从导通状态切换为截止状态，则对其他的半导体装置100r的第二金属板42(发射极12)施加有感应电动势。通过该感应电动势，在半导体芯片10流动有再生电流。图16表示此时的半导体装置100r的特性。
在图16中，横轴表示相对于集电极11而对发射极12施加的电压VE。纵轴表示从发射极12朝集电极11流动的再生电流IF。在参考例所涉及的半导体装置100r的情况下，若电压VE上升而达到某一大小，则如图16的点线所包围的部分那样产生骤回现象。在该骤回现象中，在电流IF增大的同时电压VE急剧降低。
图16所示的骤回现象是因半导体芯片10为RC－IGBT而引起的。当对半导体芯片10的发射极12施加有感应电动势时，由于在栅极15产生的噪声等，存在栅极15的电位并非小于阈值的情况。在该情况下，如图17A所示，电子通过p型基极区域14e的沟道而从集电极11朝发射极12流动。若电子从集电极11朝发射极12流动，则集电极11与发射极12之间的电位差难以变大。n－型漂移区域14d与p型阳极区域14g之间的电位差难以变为内置电位以上。结果，空穴不会注入n－型漂移区域14d，不会在n－型漂移区域14d产生电导率调制。在半导体芯片10中，并不产生二极管的动作，而是产生MOS的动作。
然后，若电压VE变大，则n－型漂移区域14d与p型阳极区域14g之间的电位差变为内置电位以上。如图17B所示，从p型阳极区域14g注入空穴，半导体装置100r的电阻降低。在电流IF增大的同时电压VE降低，产生如图16所示的骤回现象。
图17A所示的MOS的动作与图17B所示的二极管的动作相比耗电量大。因而，若产生MOS的动作，则半导体装置的耗电量增大。
第二实施方式所涉及的半导体装置200除了具备半导体芯片10之外还具备半导体芯片30。半导体芯片30是二极管。如图14所示，半导体芯片30不具有MOS构造。在半导体芯片30中，不会产生如图17A所示的MOS的动作。
若电子不从阴极电极31朝阳极电极32流动，则相应地阴极电极31与阳极电极32之间的电位差变大。n－型漂移区域34d与p型阳极区域34g之间的电位差也变大。结果，在半导体芯片30中，即便在朝半导体装置200的施加电压低的状态下也从p型阳极区域34g朝n－型漂移区域34d注入空穴，产生电导率调制。电流主要在电阻低的半导体芯片30中流动，半导体芯片10中的MOS的动作被抑制。然后，若电压VE逐渐增大，则在半导体芯片10中也朝n－型漂移区域14d注入空穴，产生电导率调制。根据本实施方式所涉及的半导体装置200，当流过有再生电流时，能够抑制参考例所涉及的半导体装置100r那样的MOS动作的产生。
图18A以及图18B是举例示出第二实施方式所涉及的半导体装置的特性的曲线图。
在图18A以及图18B中，横轴表示电压VE，纵轴表示电流IF。图18A表示半导体芯片10以及半导体芯片30的特性。图18B表示半导体装置200整体的特性。
半导体装置200的特性如图18A以及图18B所示大致为重合了半导体芯片10以及半导体芯片30的特性中的电阻低的部分的特性。如图18B所示，根据第二实施方式，能够抑制半导体装置200中的MOS的动作以及骤回现象的产生，能够降低半导体装置200的耗电量。
关于半导体芯片30，代替如图14所示的pn结二极管，也可以是肖特基势垒二极管。在该情况下，阳极电极32包含Al或者AlSi等功函数大的金属，n－型漂移区域34d与阳极电极32肖特基接触。
图19A、图19B以及图20是表示第二实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
在图19A、图19B以及图20中，示出与图13不同的半导体芯片的配置例。如图19A所示，多个半导体芯片30可以在半导体装置200的外周相互离开地设置。如图19B所示，可以在半导体装置200的中央以及外周的双方设置有半导体芯片30。或者，如图20所示，多个半导体芯片30可以在半导体装置200的中央与外周之间的中间部相互离开地设置。在任一种配置中，都能够抑制半导体装置200中的MOS的动作以及骤回现象的产生，能够降低半导体装置200的耗电量。
(第三实施方式)
图21是表示第三实施方式所涉及的半导体装置的剖视图。
如图21所示，第三实施方式所涉及的半导体装置300具有半导体芯片10、半导体芯片20、以及半导体芯片30。
第一金属板41具有第一导电部41a、第三导电部41c、以及第五导电部41e。第二金属板42具有第二导电部42b、第四导电部42d、以及第六导电部42f。
半导体芯片10(第一半导体芯片)的集电极11(第一电极)以及发射极12(第二电极)分别与第一导电部41a以及第二导电部42b电连接。半导体芯片20(第二半导体芯片)的集电极21(第三电极)以及发射极22(第四电极)分别与第三导电部41c以及第四导电部42d电连接。半导体芯片30(第三半导体芯片)的阴极电极31(第五电极)以及阳极电极32(第六电极)分别与第五导电部41e以及第六导电部42f电连接。
通过设置半导体芯片10～30，能够抑制图6以及图16所示的双方的骤回现象的产生。即、根据第三实施方式所涉及的半导体装置300，能够降低从第一金属板41朝第二金属板42流过电流的导通状态下的耗电量、和从第二金属板42朝第一金属板41流过电流的再生状态下的耗电量。
图22是表示第三实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
在图22中，对半导体芯片10～30标注互不相同的阴影线。在图22所示的例子中，半导体芯片20以及30的配置与图21所示的例子不同。
在半导体装置300中，例如如图22所示，半导体芯片10的数量比半导体芯片20的数量多、且比半导体芯片30的数量多。半导体芯片20以及半导体芯片30设置在由多个半导体芯片10包围的位置。通过将半导体芯片10与半导体芯片20以及半导体芯片30相比设置在半导体装置300的外周侧，与半导体装置100同样，能够抑制半导体装置300的动作时的温度上升。
(变形例)
图23A、图23B是表示第三实施方式的变形例所涉及的半导体装置中的半导体芯片的剖视图。
图23A以及图23B分别表示半导体芯片20以及半导体芯片30。在变形例所涉及的半导体装置中，半导体芯片10～30全部为RC－IGBT。
半导体芯片10的构造例如与图2所示的构造相同。
在半导体芯片20中，例如如图23A所示，半导体部24具有p+型集电极区域24a、n+型阴极区域24b、n型缓冲区域24c、n－型漂移区域24d、p型基极区域24e、n+型发射极区域24f、p型阳极区域24g、以及p+型阳极区域24h。导电部26隔着绝缘层26a而与p型阳极区域24g对置。
半导体芯片30例如如图23B所示具有集电极31c、发射极32e、栅极焊盘33、半导体部34、栅极35、以及导电部36。集电极31c以及发射极32e分别与第五导电部41e以及第六导电部42f电连接。栅极焊盘33与栅极35电连接、且经由引脚43a而与金属板43电连接。
半导体部34例如具有p+型集电极区域34a、n+型阴极区域34b、n型缓冲区域34c、n－型漂移区域34d、p型基极区域34e、n+型发射极区域34f、p型阳极区域34g、以及p+型阳极区域34h。半导体部34的各构成要素的功能分别与半导体部14的各构成要素的功能实质上相同。
半导体芯片10～30全部为RC－IGBT，但作为IGBT动作的区域的面积与作为二极管动作的区域的面积之比互不相同。例如，半导体芯片10中的p+型集电极区域14a的面积与n+型阴极区域14b的面积之比、半导体芯片20中的p+型集电极区域24a的面积与n+型阴极区域24b的面积之比、以及半导体芯片30中的p+型集电极区域34a的面积与n+型阴极区域34b的面积之比互不相同。
例如，在半导体芯片20中，与半导体芯片10相比，IGBT的面积大、二极管的面积小。即、半导体芯片20与半导体芯片10相比容易作为IGBT动作。在半导体芯片30中，与半导体芯片10相比，二极管的面积大、IGBT的面积小。半导体芯片30与半导体芯片10相比容易作为二极管动作。
当半导体芯片10～30成为导通状态时，在半导体芯片10～30中，产生如图7A所示的MOS的动作。在半导体芯片20中二极管的面积小，因此与半导体芯片10以及半导体芯片30相比，p+型集电极区域24a与n型缓冲区域24c之间电位差容易上升。因此，在半导体芯片20中，与半导体芯片10以及半导体芯片30相比更早地产生IGBT的动作。结果，能够抑制导通状态下的骤回现象。
同样，当半导体芯片10～30成为再生状态时，在半导体芯片10～30中，产生如图17A所示的MOS的动作。在半导体芯片30中IGBT的面积小，因此与半导体芯片10以及半导体芯片20相比，n－型漂移区域14d与p型阳极区域14g之间的电位差容易上升。因此，在半导体芯片30中，与半导体芯片10以及半导体芯片20相比更早地产生二极管的动作。结果，能够抑制再生状态下的骤回现象。
根据本变形例所涉及的半导体装置，与半导体装置300同样，能够抑制导通状态以及再生状态下的骤回现象，能够降低耗电量。
本变形例中的各半导体芯片的构造同样也能够应用于第一实施方式以及第二实施方式所涉及的半导体装置。即、在第一实施方式所涉及的半导体装置100中，半导体芯片20也可以代替图3所示的构造而具有图23A所示的构造。在第二实施方式所涉及的半导体装置200中，半导体芯片30也可以代替图14所示的构造而具有图23B所示的构造。即便在该情况下，也能够抑制导通状态或者再生状态下的骤回现象，能够降低耗电量。
为了进一步降低耗电量，期望半导体芯片20仅具有IGBT的功能。期望半导体芯片30仅具有二极管的功能。
图24A～图26B是表示第三实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
在图24A～图26B中，示出与图17A、图17B以及图18A、图18B不同的半导体芯片的配置例。如图24A所示，也可以形成为，多个半导体芯片20设置在半导体装置300的中央，多个半导体芯片30在半导体装置300的外周相互离开地设置。如图24B所示，也可以形成为，多个半导体芯片30设置在半导体装置300的中央，多个半导体芯片20在半导体装置300的外周相互离开地设置。
如图25A所示，也可以形成为，多个半导体芯片20在半导体装置300的外周相互离开地设置，多个半导体芯片30在半导体装置300的中央与外周之间的中间部相互离开地设置。如图25B所示，也可以形成为，多个半导体芯片30在半导体装置300的外周相互离开地设置，多个半导体芯片20在半导体装置300的中央与外周之间的中间部相互离开地设置。
如图26A所示，也可以形成为，多个半导体芯片20以及多个半导体芯片30在半导体装置300的外周相互离开地设置。如图26B所示，也可以形成为，多个半导体芯片20以及多个半导体芯片30在半导体装置300的中央与外周之间的中间部相互离开地设置。
(第四实施方式)
图27以及图28是表示第四实施方式所涉及的半导体装置的立体图。
图29A以及图29B分别是图28的C－C’剖视图以及D－D’剖视图。
在图28中，为了表示半导体装置的内部构造，省略密封部55以及第三端子73。
如图27所示，半导体装置400具有第一基板51、密封部55、第一端子71、第二端子72、第三端子73。密封部55对安装在第一基板51之上的零部件进行密封。第一端子71～第三端子73是用于将半导体装置400与外部的电源电连接的端子，露出至密封部55的外部。
如图28所示，半导体装置400还具有半导体芯片10、半导体芯片20、半导体芯片30、第二基板52、第一金属层61、第二金属层62、第三金属层63。半导体芯片10是RC－IGBT。半导体芯片20是IGBT。半导体芯片30是与半导体芯片10以及半导体芯片20反向并联连接的二极管。
第一基板51具有与X方向以及Y方向平行的第一面51a。在第一基板51的第一面51a之上，多个第二基板52相互分离地设置。在各个第二基板52之上，多个第一金属层61、第二金属层62、以及多个第三金属层63相互分离地设置。上述金属层也可以并不经由第二基板52而直接设置在第一基板51之上。
在图28所示的例子中，在各个第一金属层61之上设置有半导体芯片20以及半导体芯片30的某一个和半导体芯片10。也可以在各个第一金属层61之上设置有半导体芯片10～30。换言之，各个第一金属层61具有与半导体芯片20电连接的第三导电部61c以及与半导体芯片30电连接的第五导电部610e的至少某一个、和与半导体芯片10电连接的第一导电部61a。设置在第一金属层61之上的半导体芯片10～30各自的数量是任意的。
在图29A中示出设置在第二基板52之上的一对第一金属层61、第二金属层62、一对半导体芯片10。如图29A所示，各个第一金属层61具有第一导电部61a。半导体芯片10设置在第一导电部61a的上方，集电极11与第一导电部61a电连接。第二金属层62具有第二导电部62b。发射极12与第二导电部62b电连接。栅极焊盘13与第三金属层63电连接。
在图29B中示出一对第一金属层61以及第二金属层62。上述金属层与图29A所示的金属层相同。如图29B所示，一对第一金属层61中的一个除了具有第一导电部61a之外还具有第三导电部61c。一对第一金属层61中的另一个除了具有第一导电部61a之外还具有第五导电部61e。第二金属层62除了具有第二导电部62b之外还具有第四导电部62d以及第六导电部62f。
半导体芯片20设置在第三导电部61c的上方，集电极21与第三导电部61c电连接。发射极22与第四导电部62d电连接。栅极焊盘23与第三金属层63电连接。
半导体芯片30设置在第一金属层61的第五导电部61e的上方，阴极电极31与第五导电部61e电连接。阳极电极32与上述其他的第二金属层62的第六导电部62f电连接。
在图28以及图29A、图29B所示的例子中，多个第一金属层61的一部分具有第一导电部61a以及第三导电部61c，半导体芯片10以及半导体芯片20设置在多个第一金属层61的该一部分的上方。多个第一金属层61的其他的一部分具有第一导电部61a以及第五导电部61e，半导体芯片10以及半导体芯片30设置在多个第一金属层61的该其他的一部分的上方。
与半导体芯片10～30电连接的多个第一金属层61如图28所示借助第一端子71相互电连接。第一导电部61a、第三导电部61c、以及第五导电部61e相互电连接，被设定为相同电位。多个第二金属层62借助第二端子72相互电连接。第二导电部62b、第四导电部62d、以及第六导电部62f相互电连接，被设定为相同电位。多个第三金属层63经由未图示的印刷基板而与第三端子73电连接。
第一基板51由AlSiC等绝缘材料构成。第二基板52由AlN等绝缘材料构成。密封部55包含硅酮树脂等绝缘性树脂。第一金属层61、第二金属层62、以及第三金属层63包含铜等金属材料。第一端子71、第二端子72、以及第三端子73由铜等金属材料构成。
如上所述，半导体装置400具有RC－IGBT的半导体芯片10、IGBT的半导体芯片20、以及二极管的半导体芯片30。根据本实施方式，与第三实施方式同样，能够抑制导通状态以及再生状态下的骤回现象的产生，能够降低半导体装置的耗电量。
图30以及图31是表示第四实施方式所涉及的半导体装置中的半导体芯片的配置的俯视图。
在图30中，示意性地示出图28所示的半导体装置中的半导体芯片的排列。例如，在一个第一金属层61之上，半导体芯片20或者半导体芯片30相比半导体芯片10而设置在半导体装置400的外周侧。具体地说，半导体装置400具有X方向(第一方向)的中心C1和X方向的一方的端部E1。多个半导体芯片10的一部分、多个半导体芯片20的一部分、以及多个半导体芯片30的一部分设置在中心C1与端部E1之间。关于上述半导体芯片，半导体芯片20或者半导体芯片30与端部E1之间的在X方向上的距离比半导体芯片10与端部E1之间的在X方向上的距离短。
或者，如图31所示，也可以形成为，在一个第一金属层61之上，半导体芯片10相比半导体芯片20或者半导体芯片30而设置在半导体装置400的外周侧。也可以形成为，半导体芯片10与端部E1之间的在X方向上的距离比半导体芯片20或者半导体芯片30与端部E1之间的在X方向上的距离短。根据该结构，能够使发热更大的半导体芯片10的热高效地朝半导体装置400的外部散热，能够抑制半导体装置400的温度上升。
在半导体芯片20中，仅在导通状态下产生热。在半导体芯片30中，仅在再生状态下产生热。当在半导体装置400中设置有多个半导体芯片20以及多个半导体芯片30的情况下，优选半导体芯片20彼此离开，半导体芯片30彼此离开。
例如如图28、图30、以及图31所示，优选形成为，在X方向相邻的两个第二基板52之上，多个半导体芯片20位于对角上。优选多个半导体芯片30位于其他的对角上。半导体芯片20与半导体芯片30在Y方向上对置。根据该结构，在导通状态或者再生状态下，能够抑制半导体装置400的温度局部上升。
关于以上所说明的各实施方式中的、各半导体区域间的杂质浓度的相对高低，例如能够使用SCM(扫描型静电电容显微镜)确认。能够认为各半导体区域中的载流子浓度与在各半导体区域中活性化的杂质浓度相等。因而，关于各半导体区域间的载流子浓度的相对高低，也能够使用SCM确认。关于各半导体区域中的杂质浓度，例如能够通过SIMS(二次离子质量分析法)测定。
以上举例示出了本发明的几个实施方式，但上述实施方式只不过是作为例子加以提示，并非意图限定发明的范围。上述新的实施方式能够以其他各种各样的方式实施，能够在不脱离发明的主旨的范围进行各种省略、置换、变更等。这些实施方式及其变形例包含于发明的范围或主旨中，并且包含于技术方案所记载的发明及其等同的范围中。上述各实施方式能够相互组合而实施。

Claims (9)

1.一种半导体装置，具备：
第一导电部；
反向导通型绝缘栅双极晶体管的第一半导体芯片，具有与上述第一导电部电连接的第一电极、和设置在上述第一电极的相反侧的第二电极；
第二导电部，与上述第二电极电连接；
第三导电部，与上述第一导电部电连接，被设定为与上述第一导电部电位相同；
绝缘栅双极晶体管的第二半导体芯片，具有与上述第三导电部电连接的第三电极、和设置在上述第三电极的相反侧的第四电极；以及
第四导电部，与上述第四电极以及上述第二导电部电连接，被设定为与上述第二导电部电位相同。
2.根据权利要求1所述的半导体装置，其中，
具备：
第一金属板，具有上述第一导电部以及上述第三导电部；以及
第二金属板，具有上述第二导电部以及上述第四导电部，
上述第一半导体芯片以及上述第二半导体芯片设置在上述第一金属板与上述第二金属板之间。
3.根据权利要求2所述的半导体装置，其中，
还具备框体，该框体设置在上述第一半导体芯片以及上述第二半导体芯片的周围，且被夹在第一金属板的外周与第二金属板的外周之间，
上述第一半导体芯片以及上述第二半导体芯片由上述第一金属板、上述第二金属板、以及上述框体密封。
4.根据权利要求3所述的半导体装置，其中，
上述第一半导体芯片以及上述第二半导体芯片在上述第一金属板与上述第二金属板之间分别设置有多个，
上述第一半导体芯片的数量比上述第二半导体芯片的数量多。
5.根据权利要求1所述的半导体装置，其中，
具备：
第一金属层，具有上述第一导电部以及上述第三导电部；以及
第二金属层，具有上述第二导电部以及上述第四导电部，且与上述第一金属层分离设置，
上述第一半导体芯片以及上述第二半导体芯片设置在上述第一金属层的上方。
6.根据权利要求5所述的半导体装置，其中，
上述第一半导体芯片以及上述第二半导体芯片在上述第一金属层的上方在第一方向上分离设置，
上述第一半导体芯片以及上述第二半导体芯片设置在上述半导体装置的上述第一方向的中心与上述半导体装置的上述第一方向的一端之间，
上述第二半导体芯片与上述一端之间的在上述第一方向上的距离比上述第一半导体芯片与上述一端之间的在上述第一方向上的距离短。
7.根据权利要求5所述的半导体装置，其中，
上述第一半导体芯片在上述第一金属层的上方设置有多个，
在上述第一金属层的上方，上述第一半导体芯片的数量比上述第二半导体芯片的数量多。
8.根据权利要求1所述的半导体装置，其中，
还具备：
第五导电部，与上述第一导电部以及上述第三导电部电连接，被设定为与上述第一导电部以及上述第三导电部电位相同；
二极管的第三半导体芯片，具有与上述第五导电部电连接的第五电极、和设置在上述第五电极的相反侧的第六电极；以及
第六导电部，与上述第六电极、上述第二导电部、以及上述第四导电部电连接，被设定为与上述第二导电部以及上述第四导电部电位相同。
9.一种半导体装置，具备：
第一导电部；
反向导通型绝缘栅双极晶体管的第一半导体芯片，具有与上述第一导电部电连接的第一电极、和设置在上述第一电极的相反侧的第二电极；
第二导电部，与上述第二电极电连接；
第三导电部，与上述第一导电部电连接，被设定为与上述第一导电部电位相同；
二极管的第二半导体芯片，具有与上述第三导电部电连接的第三电极、和设置在上述第三电极的相反侧的第四电极；以及
第四导电部，与上述第四电极以及上述第二导电部电连接，被设定为与上述第二导电部电位相同。
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