JP2019149406A

JP2019149406A - 配線基板

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Publication number: JP2019149406A
Application number: JP2018032057A
Authority: JP
Inventors: 聖司児玉; Seiji Kodama; 久義和田; Hisayoshi Wada
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2018-02-26
Filing date: 2018-02-26
Publication date: 2019-09-05
Anticipated expiration: 2038-02-26
Also published as: JP7010727B2

Abstract

【課題】電子機器が安定的に作動可能な配線基板を提供することを課題とする。【解決手段】第１絶縁層３ａ上面に在り第１電極５ａおよび第２電極５ｂを持つ対電極５と、第２絶縁層３ｂ上面に在り平面視で第１電極５ａおよび第２電極５ｂにまたがる第１ランド１４と、第２絶縁層３ｂ上面に在り第１ランド１４を囲む第２ランド１５と、第３絶縁層３ｃ上面に在り平面視で第１ランド１４に隣接する第３ランド１６と、第３絶縁層３ｃ上面に在り第３ランド１６を囲む状態で位置する第４ランド１７と、第１電極５ａ、第１ランド１４および第４ランド１７を接続する第１ビアホール導体１１ａと、第２電極５ｂ、第２ランド１５および第３ランド１６を接続する第２ビアホール導体１１ｂと、を有し、第１電極５ａおよび第２電極５ｂが並ぶ方向と垂直な方向において、第１ビアホール導体１１ａと第２ビアホール導体１１ｂとは互いに隣接している。【選択図】図３

Description

本開示は、電子部品を搭載する配線基板に関するものである。

現在、大容量の信号を高速で伝送するスーパーコンピューターやデータセンター用のサーバー等に代表される高機能な電子機器が開発されている。これらの電子機器に関しては、発熱量を抑制するために低電圧化が進められている。

特開２００３−３０９２０９号公報

上記のような電子機器に対応するため、電子機器に用いられる配線基板には高機能な半導体素子が搭載される。このような半導体素子は、安定した電荷の供給を必要とするため配線基板には複数のコンデンサが搭載される。しかし、半導体素子とコンデンサとを電気的につなげる配線基板の回路において、インダクタンスが大きくなり半導体素子の作動時に電圧降下が生じることがある。低電圧化が進む電子機器において電圧降下が生じると、定常電圧に占める降下電圧の割合が高くなることから、電子機器への供給電荷が不十分になってしまい電子機器が安定的に作動しない虞がある。

本開示の配線基板は、互いに積層された状態で位置しており、上から順に位置する第１絶縁層、第２絶縁層および第３絶縁層を含む複数の絶縁層と、第１絶縁層上面に在り、互いに並んで位置する第１電極および第２電極を持つ対電極と、第２絶縁層上面に在り、平面視で第１電極および第２電極にまたがる領域に互いに間隔をあけて位置している複数の第１ランドと、第２絶縁層上面に在り各々の第１ランドを個別に間隔をあけて囲む状態で位置している第２ランドと、第３絶縁層上面に在り平面視で第１ランドに隣接する領域に互いに間隔をあけて位置している複数の第３ランドと、第３絶縁層上面に在り各々の第３ランドを個別に間隔をあけて囲む状態で位置している第４ランドと、第１絶縁層から第３絶縁層にかけて位置しており、第１電極、第１ランドおよび第４ランドを順次接続している第１ビアホール導体と、第１絶縁層から第３絶縁層にかけて位置しており、第２電極、第２ランドおよび第３ランドを順次接続している第２ビアホール導体と、を有しており、平面視で第１電極および第２電極が並ぶ方向と垂直な方向において、第２絶縁層および第３絶縁層に位置する第１ビアホール導体と第２ビアホール導体とは、互いに隣接して位置していることを特徴とするものである。

本開示の配線基板によれば、電子機器が安定的に作動することが可能な配線基板を提供することができる。

図１は、本開示の配線基板の実施形態例を示す概略平面図である。図２は、本開示の配線基板の実施形態例を示す概略断面図である。図３は、本開示の配線基板の要部を示す斜視図である。

次に、図１〜図３を基にして本開示の実施形態に係る配線基板１について説明する。図１は、本開示の配線基板１の実施形態例を示す平面図である。図２は、図１に示すＸ−Ｘ間を通る断面図である。図３は、第１絶縁層、第２絶縁層および第３絶縁層を分離した状態で示した斜視図である。

配線基板１は、コア用の絶縁層２と、ビルドアップ用の絶縁層３と、配線導体４と、対電極５と、ソルダーレジスト６と、を有している。

コア用の絶縁層２は、例えばガラス繊維、およびエポキシ樹脂やビスマレイミドトリアジン樹脂等を含んでいる。コア用の絶縁層２は、上面と下面とを貫通する複数のスルーホール７を有している。コア用の絶縁層２は、配線基板１としての機械的な強度を確保する機能を有している。コア用の絶縁層２の厚みは、例えば１００〜１２００μｍに設定されている。スルーホール７の直径は、５０〜３００μｍに設定されている。

コア用の絶縁層２は、例えば強化用のガラス繊維にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させたプリプレグを複数積層して、加熱下でプレス加工を行うことで平板状に形成される。スルーホール７は、コア用の絶縁層２にドリル加工、レーザー加工またはブラスト加工等の処理を行うことで形成される。

ビルドアップ用の絶縁層３は、コア用の絶縁層２の上面および下面に積層された状態で位置している。ビルドアップ用の絶縁層３は、コア用の絶縁層２の上面側において、上から順に、第１絶縁層３ａ、第２絶縁層３ｂ、および第３絶縁層３ｃを有している。ビルドアップ用の絶縁層３は、配線導体４の配置領域を確保する機能を有している。

第１絶縁層３ａの上面は、実装領域８を有している。実装領域８には、例えば半導体素子が、半田を介して実装される。

第１〜第３絶縁層３ａ〜３ｃは、例えばポリイミド樹脂、エポキシ樹脂またはビスマレイミドトリアジン樹脂、および絶縁粒子を含んでいる。第１〜第３絶縁層３ａ〜３ｃは、配線導体４を底面とする複数のビアホール９を有している。第１〜第３絶縁層３ａ〜３ｃの厚さは、例えば５〜５０μｍに設定されている。ビアホール９の直径は、１０〜６５μｍに設定されている。

第１〜第３絶縁層３ａ〜３ｃは、例えばポリイミド樹脂、エポキシ樹脂またはビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含む絶縁層用のフィルムを、真空下で被着物の表面に貼着して熱硬化することで形成される。熱硬化性樹脂内には、酸化ケイ素等の絶縁粒子を分散させておいても構わない。

なお、コア用の絶縁層２の下面側にも複数のビルドアップ用の絶縁層３が位置している。これらの絶縁層３も、コア用の絶縁層２の下面側において、配線導体４の配置領域を確保する機能を有している。下面側の各ビルドアップ用の絶縁層３も、複数のビアホール９を有している。これらの各ビルドアップ用の絶縁層３は、第１〜第３絶縁層３ａ〜３ｃと同じ方法で形成される。

配線導体４は、コア用の絶縁層２の上面および下面、ビルドアップ用の絶縁層３の上面または下面、スルーホール７の内部、およびビアホール９の内部に位置している。

スルーホール７の内部に位置する配線導体４は、スルーホール導体１０としてコア用の絶縁層２の上面および下面に位置する配線導体４同士を電気的に接続する機能を有してい
る。コア用の絶縁層２の上面および下面に位置する配線導体４のうち電気的な接続が必要なもの同士は、例えばスルーホール導体１０を介して互いに電気的に接続されている。

ビアホール９の内部に位置する配線導体４は、ビアホール導体１１としてビルドアップ用の絶縁層３を介して上下に位置する配線導体４同士を電気的に接続する機能を有している。

第１絶縁層３ａの上面に位置する配線導体４の一部は、実装領域８において半導体素子と接続される半導体素子用パッド１２として機能する。また、コア用の絶縁層２の下面側において、一番下側にあるビルドアップ用の絶縁層３の下面に位置する配線導体４の一部は、外部基板と接続される外部基板用パッド１３として機能する。

このような配線導体４は、例えばセミアディティブ法やサブトラクティブ法等のめっき技術を用いて、銅めっき等の良導電性金属により形成されている。配線導体４の厚さは、例えば１０〜２０μｍに設定されている。

対電極５は、第１絶縁層３ａの上面において実装領域８の外側の周囲に位置している。対電極５は、例えばチップタイプ積層セラミックコンデンサ（チップコンデンサ）等の電子部品が実装される。対電極５は、互いに並んで位置する第１電極５ａおよび第２電極５ｂを有している。互いに並んで位置する第１電極５ａおよび第２電極５ｂは、ペアを形成しており、複数のペアが位置している。第１電極５ａおよび第２電極５ｂは、それぞれ電子部品の電極と半田等を介して電気的に接続される。

なお、対電極５にチップコンデンサが実装される場合には、第１電極５ａは、例えば接地用電極として機能する。そして、第２電極５ｂは、例えば電源用電極として機能する。

チップコンデンサは、実装領域８に実装される半導体素子の動作のための電荷を供給する機能を有する。半導体素子とチップコンデンサとを電気的に接続する回路は、インダクタンスを有している。

対電極５は、例えばセミアディティブ法やサブトラクティブ法等のめっき技術を用いて、銅めっき等の良導電性金属により形成されている。対電極５は、第１絶縁層３ａの上面に配線導体４を形成するときに同時に形成することで製造上の効率化が図れる。

図３に示すように、第１電極５ａおよび第２電極５ｂは、例えば長方形状をしている。第１電極５ａおよび第２電極５ｂの寸法は、例えば縦の長さが０．４〜１ｍｍ、横の長さが０．２〜０．５ｍｍ、厚さが１５μｍに設定されている。これらの寸法は、限定されるものではなく実装される電子部品の電極に合わせて適宜調整すればよい。

第１電極５ａの直下には、第１絶縁層３ａから第３絶縁層３ｃにかけて位置している複数の第１ビアホール導体１１ａの一部が位置している。第１ビアホール導体１１ａは、例えば平面視で第１電極５ａおよび第２電極５ｂが並ぶ方向に２列が平行に位置している。第１電極５ａの下面と、第１ビアホール導体１１ａの上面とは電気的につながっている。

第２電極５ｂの直下には、第１絶縁層３ａから第３絶縁層３ｃにかけて位置している複数の第２ビアホール導体１１ｂの一部が位置している。第２ビアホール導体１１ｂは、例えば平面視で第１電極５ａおよび第２電極５ｂが並ぶ方向に３列が平行に位置している。第２電極５ｂの下面と、第２ビアホール導体１１ｂの上面とは電気的につながっている。

第２絶縁層３ｂの上面には、第１ランド１４が位置している。第１ランド１４は、平面
視で第１電極５ａおよび第２電極５ｂにまたがる長円形状を有している。

第１絶縁層３ａに位置する第１ビアホール導体１１ａの下面は、第１ランド１４の上面と電気的につながっている。なお、第１ランド１４の上面において、平面視で第２電極５ｂに対応する領域には第１ビアホール導体１１ａは存在していない。

第１ランド１４の直下における第２絶縁層３ｂ内には、第１ビアホール導体１１ａの一部が位置している。本例においては、第１ビアホール導体１１ａが、平面視で第１電極５ａおよび第２電極５ｂに対応する領域にそれぞれ一列で位置している。

また、第２絶縁層３ｂの上面には、第２ランド１５が、第１ランド１４を個別に間隔をあけて囲む状態で位置している。第２ランド１５は、ひと続きの面形状を有している。

第１ランド１４と第２ランド１５との間隔は、例えば５０〜２００μｍに設定されている。間隔が５０μｍよりも小さいと、互いが短絡してしまう虞がある。２００μｍよりも大きいと間隔が占める領域が大きくなってしまい配線基板の小型化ができない虞がある。

第１絶縁層３ａに位置する第２ビアホール導体１１ｂの下面は、第２ランド１５の上面と電気的につながっている。

第２ランド１５の直下における第２絶縁層３ｂ内には、第２ビアホール導体１１ｂの一部が位置している。本例においては、平面視で第１電極５ａおよび第２電極５ｂに対応する領域にそれぞれ一列で位置している。

第２絶縁層３ｂ内に位置している第１ビアホール導体１１ａと第２ビアホール導体１１ｂとは、第１電極５ａおよび第２電極５ｂが並ぶ方向と垂直な方向において、互いに隣接して位置している。言い換えれば、例えば接地用電極である第１電極５ａにつながる第１ビアホール導体１１ａと、電源用電極である第２電極５ｂにつながる第２ビアホール導体１１ｂとが上記の方向において隣接して位置している。

この場合、第１ビアホール導体１１ａを経由する電荷の流れの方向と、第２ビアホール導体１１ｂを経由する電荷の流れの方向とは互いに逆方向である。このため、第１ビアホール導体１１ａの周囲に生じるインダクタンス成分と、第２ビアホール導体１１ｂの周囲に生じるインダクタンス成分とが互いに打ち消し合う方向に生じる。

このため、半導体素子とチップコンデンサとを電気的につなげる回路において、インダクタンスが小さくなり半導体素子作動時の電圧降下を抑制することに有利である。上記の第１ビアホール導体１１ａおよび第２ビアホール導体１１ｂの配置は、第１ランド１４および第２ランド１５の位置を上記のように設定したことで可能になっている。

第１ビアホール導体１１ａと第２ビアホール導体１１ｂとの隣接間隔は、例えば５０〜２００μｍに設定されている。隣接間隔は、絶縁信頼性を確保できる範囲で小さく設定することでインダクタンスの低減に有利である。隣接間隔が、５０μｍ以上かつ２００μｍ以下であれば、インダクタンスの低減に加えて絶縁信頼性および配線基板の小型化についても有利である。

第３絶縁層３ｃの上面には、第３ランド１６が位置している。第３ランド１６は、平面視で第１ランド１４に対応する領域に隣接するような長円形状を有している。

第２絶縁層３ｂに位置する第２ビアホール導体１１ｂの下面は、第３ランド１６の上面
と電気的につながっている。

第３ランド１６の直下における第３絶縁層３ｃ内には、第２ビアホール導体１１ｂの一部が位置している。本例においては、平面視で第１電極５ａおよび第２電極５ｂに対応する領域にそれぞれ一列で位置している。

第３絶縁層３ｃ内に位置している第２ビアホール導体１１ｂの底面は、コア用の絶縁層２の上面にある電源用の配線導体４と電気的につながっている。

また、第３絶縁層３ｃの上面には、第３ランド１６を個別に間隔をあけて囲む状態で位置する第４ランド１７が位置している。第４ランド１７は、一続きの面形状を有している。第３ランド１６と第４ランド１７との間隔は、例えば５０〜２００μｍに設定されている。

第２絶縁層３ｂに位置する第１ビアホール導体１１ａの下面は、第４ランド１７の上面と電気的につながっている。

第４ランド１７の直下における第３絶縁層３ｃ内には、第１ビアホール導体１１ａの一部が位置している。本例においては、平面視で第１電極５ａおよび第２電極５ｂに対応する領域にそれぞれ一列で位置している。

第３絶縁層３ｃ内に位置している第１ビアホール導体１１ａの底面は、コア用の絶縁層２の上面にある接地用の配線導体４と電気的につながっている。

第３絶縁層３ｃ内に位置している第１ビアホール導体１１ａと第２ビアホール導体１１ｂとは、平面視で第１電極５ａおよび第２電極５ｂが並ぶ方向と垂直な方向において、互いに隣接して位置している。言い換えれば、例えば接地用電極である第１電極５ａにつながる第１ビアホール導体１１ａと、電源用電極である第２電極５ｂにつながる第２ビアホール導体１１ｂとが上記の方向において隣接して位置している。

この場合、第１ビアホール導体１１ａの周囲に生じるインダクタンス成分と、第２ビアホール導体１１ｂの周囲に生じるインダクタンス成分とが互いに打ち消し合う方向に生じる。このため、半導体素子とチップコンデンサとを電気的につなげる回路において、インダクタンスが小さくなり半導体素子作動時の電圧降下を抑制することに有利である。

第１ビアホール導体１１ａと第２ビアホール導体１１ｂとの隣接間隔は、上述のように例えば５０〜２００μｍに設定されている。

なお、第２絶縁層３ｂおよび第３絶縁層３ｃに位置している第１ビアホール導体１１ａと第２ビアホール導体１１ｂとは、それぞれ等しい隣接間隔に設定するとインピーダンス整合がとれて電気特性に優れた配線基板を提供する点で有利である。

ソルダーレジスト６は、第１絶縁層３ａの上面およびコア用の絶縁層２の下面側に位置するビルドアップ用の絶縁層３の最下面に位置している。ソルダーレジスト６は、例えばエポキシ樹脂やポリイミド樹脂等の絶縁材料から成る。ソルダーレジスト６は、主に配線導体４を外部環境から保護するためのものである。

ソルダーレジスト６は、第１絶縁層３ａの上面において半導体素子を搭載するための半導体素子用パッド１２を露出する開口６ａ、および対電極５を露出する開口６ｂを有している。また、積層用の絶縁層３の最下面において外部基板用パッド１３を露出する開口６
ｃを有している。

上述のように、本例の配線基板１は、第１絶縁層３ａの上面に互いに並んで位置する第１電極５ａおよび第２電極５ｂを持つ対電極５を有している。また、配線基板１は、第２絶縁層３ｂの上面に平面視で第１電極５ａおよび第２電極５ｂにまたがる第１ランド１４、および第１ランド１４を囲む状態で位置している第２ランド１５を有している。さらに、配線基板１は、第３絶縁層３ｃの上面に平面視で第１ランドに隣接するように位置する第３ランド１６、および第３ランド１６を囲む状態で位置している第４ランド１７を有している。

また、配線基板１は、第１絶縁層３ａから第３絶縁層３ｃにかけて位置しており、第１電極５ａ、第１ランド１４および第４ランド１７を接続している第１ビアホール導体１１ａと、第２電極５ｂ、第２ランド１５および第３ランド１６を接続している第２ビアホール導体１１ｂとを有している。

そして、第１ビアホール導体１１ａと第２ビアホール導体１１ｂとは、平面視で第１電極５ａおよび第２電極５ｂが並ぶ方向と垂直な方向において互いに隣接して位置している。このため、例えば対電極５にチップコンデンサが実装されて、第１電極５ａが接地用電極として機能し、第２電極５ｂが電源用電極として機能する場合に、第１ビアホール導体１１ａの周囲に生じるインダクタンス成分と第２ビアホール導体１１ｂの周囲に生じるインダクタンス成分とは互いに打ち消しあう方向に生じる。これにより、半導体素子とチップコンデンサとが電気的につながる回路において、インダクタンスが小さくなり半導体素子作動時の電圧降下を抑制することができる。その結果、電子機器が安定的に作動することが可能な配線基板を提供することができる。

この場合、第１電極５ａとコア用の絶縁層２上面にある接地用の配線導体４とを第１電極５ａの直下において垂直状につなぐとともに、第２電極５ｂとコア用の絶縁層２上面にある電源用の配線導体４とを第２電極５ｂの直下において垂直状につないだ場合に比べてインダクタンスを７０〜８０％程度低減することが可能になる。

なお、本開示は、上述の実施形態の一例に限定されるものではなく、本開示の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例においては、第１電極５ａと第２電極５ｂとが同じ形状である場合を示したが、第１電極５ａが第２電極５ｂを間隔をあけて囲む形状を有していても構わない。この場合、第１電極５ａが接地用電極として機能する場合に、外部から侵入する電磁波の吸収効率の向上等、接地機能を強化することができる。

また、上述の実施形態の一例においては、対電極５が実装領域８の外周の２辺付近に位置している場合を示したが、必要に応じて配置場所を適宜変更、増減しても構わない。

１配線基板
３絶縁層
３ａ第１絶縁層
３ｂ第２絶縁層
３ｃ第３絶縁層
５対電極
５ａ第１電極
５ｂ第２電極
１１ａ第１ビアホール導体
１１ｂ第２ビアホール導体
１４第１ランド
１５第２ランド
１６第３ランド
１７第４ランド

Claims

互いに積層された状態で位置しており、上から順に位置する第１絶縁層、第２絶縁層および第３絶縁層を含む複数の絶縁層と、
前記第１絶縁層上面に在り、互いに並んで位置する第１電極および第２電極を持つ対電極と、
前記第２絶縁層上面に在り、平面視で前記第１電極および前記第２電極にまたがる領域に互いに間隔をあけて位置している複数の第１ランドと、
前記第２絶縁層上面に在り各々の前記第１ランドを個別に間隔をあけて囲む状態で位置している第２ランドと、
前記第３絶縁層上面に在り平面視で前記第１ランドに隣接する領域に互いに間隔をあけて位置している複数の第３ランドと、
前記第３絶縁層上面に在り各々の前記第３ランドを個別に間隔をあけて囲む状態で位置している第４ランドと、
前記第１絶縁層から前記第３絶縁層にかけて位置しており、前記第１電極、前記第１ランドおよび前記第４ランドを順次接続している第１ビアホール導体と、
前記第１絶縁層から前記第３絶縁層にかけて位置しており、前記第２電極、前記第２ランドおよび前記第３ランドを順次接続している第２ビアホール導体と、
を有しており、
平面視で前記第１電極および前記第２電極が並ぶ方向と垂直な方向において、前記第２絶縁層および前記第３絶縁層に位置する前記第１ビアホール導体と前記第２ビアホール導体とは、互いに隣接して位置していることを特徴とする配線基板。
前記第１電極が接地用電極であり、前記第２電極が電源用電極であることを特徴とする請求項１に記載の配線基板。
互いに隣接する前記第１ビアホール導体と前記第２ビアホール導体とは、それぞれが等しい隣接間隔で位置していることを特徴とする請求項１または請求項２に記載の配線基板。