JP2019145976A

JP2019145976A - 演算増幅器

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Publication number: JP2019145976A
Application number: JP2018027621A
Authority: JP
Inventors: 敦北島; Atsushi Kitajima
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2018-02-20
Filing date: 2018-02-20
Publication date: 2019-08-29
Anticipated expiration: 2038-02-20
Also published as: JP7032951B2

Abstract

【課題】入力端子が接地端子に短絡しその後短絡が解消しても内部に高電圧が印加しないようにする。【解決手段】入力端子１１，１２に接続される折返しカスコード型差動増幅回路（Ｑｎ１〜Ｑｎ４，Ｑｐ１〜Ｑｐ３，Ｉ１，Ｉ２，Ｒ１〜Ｒ５）と、電圧増幅回路（Ｑｐ４，Ｑｎ５、Ｑｎ６，Ｒ６，Ｉ３，Ｉ４）と、検出抵抗Ｒｓに発生した電圧Ｖｓを入力抵抗Ｒｉｎを介して入力端子１１、１２の間に入力した際に入力抵抗Ｒｉｎに流れる電流を電圧増幅回路の出力信号に応じて制御して出力端子１３から出力する電流出力回路（Ｒ７，Ｒ８，Ｑｐ５，Ｑｐ６）と、位相補償容量Ｃ１とを備え、折返しカスコード型差動増幅回路と電圧増幅回路が電源端子１４と内部基準電圧ライン１７との間に接続された演算増幅器において、位相補償容量Ｃ１のノードＡと電源端子１４との間にダイオードＤ１を接続した。【選択図】図１

Description

本発明は差動入力端子間の電圧を電流信号で出力する電流センス回路として好適な演算増幅器に関する。

図４に、モータ、インバータその他の測定対象物に流れる電流を検出する電流センス回路として機能する演算増幅器１０Ｄを示す。測定対象物２０は電圧源２１の電圧Ｖａで動作し検出抵抗Ｒｓが直列接続される。検出抵抗Ｒｓにはそこを流れる電流Ｉｓによって電圧Ｖｓが発生する。演算増幅器１０Ｄはこの電圧Ｖｓを入力抵抗Ｒｉｎを介在して取り込み、入力抵抗Ｒｉｎに流れる電流を内部で制御して出力電流Ｉｏｕｔとして出力する。

演算増幅器１０Ｄにおいて、１１は反転入力端子、１２は非反転入力端子、１３は出力端子、１４は電源端子、１５は接地ＧＮＤに接続される接地端子、１６は電圧Ｖ２の内部電圧源、１７は内部基準電圧ライン、１８は経路である。ＮＰＮトランジスタＱｎ１，Ｑｎ２、抵抗Ｒ１，Ｒ２、電流源Ｉ１は折返しカスコード回路型差動増幅回路の入力段の差動回路を構成する。ＰＮＰトランジスタＱｐ３、抵抗Ｒ３、電流源Ｉ２は、バイアス回路を構成する。ＰＮＰトランジスタＱｐ１，Ｑｐ２はそのバイアス回路でベースバイアスされるベース接地回路、ＮＰＮトランジスタＱｎ３，Ｑｎ４と抵抗Ｒ４，Ｒ５はベース接地回路の能動負荷としてのカレントミラー回路であり、これらベース接地回路とカレントミラー回路は折返しカスコード回路型差動増幅回路の出力段を構成する。ＰＮＰトランジスタＱｐ４、ＮＰＮトランジスタＱｎ５，Ｑｎ６、抵抗Ｒ６、電流源Ｉ３，Ｉ４は電圧出力回路を構成する。位相補償容量Ｃ１は、トランジスタＱｐ２のコレクタのノードＡとトランジスタＱｎ６のコレクタのノードＢとの間に接続されている。ＰＮＰトランジスタＱｐ５，Ｑｐ６と抵抗Ｒ７，Ｒ８は、入力抵抗Ｒｉｎから経路１８を経由して流れる電流を電圧増幅回路によって制御して出力電流Ｉｏｕｔとして出力する電流出力回路を構成する。Ｒｏｕｔは出力抵抗である。そして、この演算増幅器１０Ｄは電源端子１４の電圧Ｖ１と内部基準電圧ライン１７の電圧Ｖ２ａの差分、つまり内部電圧源１６の電圧Ｖ２によって動作する。位相補償容量と電流出力端子をもつ演算増幅器に類似の演算増幅器としては、特許文献１に記載がある。

特開昭６３−３０９０１４号公報

ここで、演算増幅器１０Ｄの使用条件が入力端子１１に３６Ｖの電圧まで印加される条件である場合において、電圧源３０の電圧Ｖ１が３６Ｖであるとする。この場合は各素子には耐圧が４０Ｖのものが使用される。そして、この電圧源３０の電圧Ｖ１の変動の影響を防止するために、電源端子１４と内部基準電圧ライン１７との間に電圧源１６によって電圧Ｖ２が印加される。この電圧源１６の電圧Ｖ２は例えば４Ｖである。この結果、この演算増幅器１０Ｄの内部基準電圧ライン１７に加わる電圧Ｖ２ａは、
Ｖ２ａ＝Ｖ１−Ｖ２
＝３６−４＝３２（Ｖ）（１）
となる。

よって、このときのトランジスタＱｐ４のベース・エミッタ間電圧をＶｂｅ（Ｑｐ４）、トランジスタＱｎ５のベース・エミッタ間電圧をＶｂｅ（Ｑｎ５）、トランジスタＱｎ６のベース・エミッタ間電圧をＶｂｅ（Ｑｎ６）とし、それらを０．７（Ｖ）とすれば、位相補償容量Ｃ１のノードＡの電圧ＶＡは、
ＶＡ＝Ｖ２ａ＋Ｖｂｅ（Ｑｎ５）＋Ｖｂｅ（Ｑｎ６）−Ｖｂｅ（Ｑｐ４）
＝３２＋０．７＋０．７−０．７＝３２．７
≒３２（Ｖ）（２）
となる。

次に、入力端子１１が接地ＧＮＤに短絡した場合を考える。この場合、演算増幅器１０Ｄの内部基準電圧ライン１７の電圧Ｖ２ａは０（Ｖ）ではなく、式（１）のように３２（Ｖ）であるために、太線で示す経路で内部基準電圧ライン１７から、抵抗Ｒ６、トランジスタＱｎ６のベース・コレクタ間のＰＮ接合部、抵抗Ｒ７、トランジスタＱｐ６のコレクタ・ベースのＰＮ接合部、抵抗Ｒ８、経路１８を経由して、入力端子１１から接地ＧＮＤに短絡電流が流れる。このため、ノードＢの電圧ＶＢは、トランジスタＱｎ６のコレクタ・ベースのＰＮ接合部の電圧をＶｃｂ（Ｑｎ６）、トランジスタＱｐ６のコレクタ・ベースのＰＮ接合部の電圧をＶｃｂ（Ｑｐ６）とすれば、
ＶＢ＝[（Ｖ２ａ−Ｖｃｂ（Ｑｎ６）−Ｖｃｂ（Ｑｐ６）]×（Ｒ７＋Ｒ８）／
[（Ｒ６＋Ｒ７＋Ｒ８)]＋Ｖｃｂ（Ｑｐ６）≒８（Ｖ）（３）
程度となる。ただし、Ｖｃｂ（Ｑｎ６）＝Ｖｃｂ（Ｑｐ６）＝０．７（Ｖ）、Ｒ６＝１０（ｋΩ）、Ｒ７＝３（ｋΩ）、Ｒ８＝０．２（ｋΩ）である。

よってこの場合は、ノードＡの電圧ＶＡ＝３２（Ｖ）、ノードＢの電圧ＶＢ＝８（Ｖ）であるので、位相補償容量Ｃ１の両端間の電圧ＶＣ１は、
ＶＣ１＝ＶＡ−ＶＢ
＝３２−８＝２４（Ｖ）（４）
となる。

次に、入力端子１１と接地ＧＮＤの間の短絡状態が解消されると、ノードＢの電圧ＶＢが８（Ｖ）から電圧源３０の電圧である３６（Ｖ）に上昇する。このため、位相補償容量Ｃ１のノードＡの電圧ＶＡは、
ＶＡ＝３２＋（３６−８）＝６０（Ｖ）（５）
となって素子耐圧４０Ｖを超えるため、各素子が破壊してしまう。

接地ＧＮＤの電圧よりも高い電圧Ｖ２ａを内部基準電圧ライン１７に印加して電圧源３０の電圧Ｖ１の変動の影響を抑制することは、位相補償容量Ｃ１を備えた他の演算増幅器にも適用されている。このため、上記の例のように位相補償容量の一方のノードＡの電圧が大きく変化する事態が発生し、大きな問題が発生する。

本発明の目的は、内部基準電圧ラインに接地の電圧よりも高い電圧が印加される演算増幅器において、入力端子が接地に短絡しその後に短絡が解消した場合に上記したような問題が発生することを防止することである。

上記目的を達成するために、請求項１にかかる発明は、接地端子との間に電源電圧が印加される電源端子と、前記電源電圧より低く前記接地端子の電圧よりも高い電圧が印加される内部基準電圧ラインと、第１及び第２入力端子を有する差動回路で構成された入力段並びにベース接地回路とカレントミラー回路で構成された出力段からなる折返しカスコード型の差動増幅回路と、該差動増幅回路の前記出力段に接続される電圧増幅回路と、前記第１入力端子に流れる電流を前記電圧増幅回路の出力信号に応じて制御して出力端子から出力する電流出力回路と、一端が前記電圧増幅回路の入力側に接続され他端が前記電圧増幅回路の出力側に接続される位相補償容量とを備え、前記差動増幅回路と前記電圧増幅回路が前記電源端子と前記内部基準電圧ラインとの間に接続されている演算増幅器において、前記位相補償容量の前記一端を所定電圧にクランプする電圧クランプ素子を設けたことを特徴とする。
請求項２にかかる発明は、請求項１に記載の演算増幅器において、前記電圧クランプ素子は、前記位相補償容量の前記一端と前記電源端子との間に、前記電源端子の側がカソードとなるように接続された第１ダイオードであることを特徴とする。
請求項３にかかる発明は、請求項１に記載の演算増幅器において、前記差動増幅回路が第１及び第２ＮＰＮトランジスタで構成され、前記ベース接地回路が前記第１ＮＰＮトランジスタのコレクタにエミッタが接続される第１ＰＮＰトランジスタと前記第２ＮＰＮトランジスタのコレクタにエミッタが接続される第２ＰＮＰトランジスタで構成され、該第２ＰＮＰトランジスタのコレクタに前記位相補償容量の前記一端が接続され、前記第２ＰＮＰトランジスタをＶＰＮＰ構造とし、前記第２ＰＮＰトランジスタのコレクタと前記電源端子の間に寄生する第２ダイオードを前記電圧クランプ素子としたことを特徴とする。
請求項４にかかる発明は、請求項１に記載の演算増幅器において、前記差動増幅回路が第１及び第２ＮＰＮトランジスタで構成され、前記ベース接地回路が前記第１ＮＰＮトランジスタのコレクタにエミッタが接続される第１ＰＮＰトランジスタと前記第２ＮＰＮトランジスタのコレクタにエミッタが接続される第２ＰＮＰトランジスタで構成され、該第２ＰＮＰトランジスタのコレクタに前記位相補償容量の前記一端が接続され、前記電圧クランプ素子は、前記第２ＰＮＰトランジスタのベースと前記電源端子の間に、前記電源端子の側がカソードとなるように接続された第３ダイオードであることを特徴とする。
請求項５にかかる発明は、請求項１、２、３又は４に記載の演算増幅器において、前記電流出力回路は、前記第１入力端子に入力する電流を前記電圧増幅回路により制御して前記出力端子に出力する第５及び第６ＰＮＰトランジスタで構成したことを特徴とする。
請求項６にかかる発明は、請求項３に記載の演算増幅器において、前記トランジスタをＭＯＳトランジスタに置き換えたことを特徴とする。

本発明によれば、位相補償容量の一端の電圧を電圧クランプ素子によってクランプできるので、第１入力端子が接地に短絡しその後に短絡が解消した際に位相補償容量の他端の電圧が変動しても、位相補償容量の一端の電圧が大きく変動することを防止でき、素子破壊を防止することができる。

本発明の第１実施例の演算増幅器の回路図である。本発明の第２実施例の演算増幅器の回路図である。本発明の第３実施例の演算増幅器の回路図である。従来の演算増幅器の回路図である。

＜第１実施例＞
図１に本発明の第１実施例の演算増幅器１０Ａを示す。図１の演算増幅器１０Ａにおいて、図４で説明した演算増幅器１０Ｄと同じものには同じ符号を付けて重複説明は省略する。

モータ、インバータ等の測定対象物２０は、電圧源２１の電圧Ｖａが検出抵抗Ｒｓを介して印加されることで、その測定対象物２０本来の動作を行い、その動作中に流れる電流Ｉｓによって、検出抵抗Ｒｓに検出電圧Ｖｓが発生する。

この検出電圧Ｖｓは、入力抵抗Ｒｉｎを経由して反転入力端子１１と非反転入力端子１２の間に印加され、トランジスタＱｎ１〜Ｑｎ４、Ｑｐ１〜Ｑｐ３，抵抗Ｒ１〜Ｒ５、電流源Ｉ１，Ｉ２で構成される折返しカスコード型差動増幅回路によって増幅され、ノードＡに出力される。ノードＡの電圧信号は、トランジスタＱｐ４，Ｑｎ５，Ｑｎ６、抵抗Ｒ６、電流源Ｉ３，Ｉ４で構成される電圧増幅回路によって電圧増幅され、ノードＢに出力される。ノードＢの電圧信号は、位相補償容量Ｃ１によってノードＡに帰還される。また、ノードＢの電圧信号は、トランジスタＱｐ５，Ｑｐ６、抵抗Ｒ７，Ｒ８で構成される電流出力回路によって、入力端子１１から出力端子１３に流れる出力電流Ｉｏｕｔを制御する。

この演算増幅器１０Ａでは、トランジスタＱｎ１のベース電流を無視すれば、検出抵抗Ｒｓに発生する電圧Ｖｓによって入力抵抗Ｒｉｎに流れる電流が制御されて出力電流Ｉｏｕｔとなる。このとき、そのトランジスタＱｐ５は入力端子１１、１２の間に入力している電圧Ｖｓに応じて制御されるので、出力電流Ｉｏｕｔは入力端子１１，１２の電圧が同じになるように帰還制御される。このため、抵抗Ｒ８の抵抗値を無視すれば、出力電流Ｉｏｕｔは、
Ｉｏｕｔ＝Ｖｓ／Ｒｉｎ（６）
として出力端子１３に流れる。よって出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｉｏｕｔ・Ｒｏｕｔ
＝Ｖｓ・Ｒｏｕｔ／Ｒｉｎ（７）
となる。

本実施例の演算増幅器１０Ａでは、図４で説明した演算増幅器１０Ｄと異なって、ノードＡと電源端子１４の間にダイオードＤ１を電圧クランプ素子として接続している。ダイオードＤ１のアノードはノードＡに、カソードは電源端子１４に接続されている。このため、ダイオードＤ１の順方向電圧をＶｆ１＝０．７（Ｖ）とすると、ノードＡの電圧ＶＡは、
ＶＡ＝Ｖ１＋Ｖｆ１
＝３６＋０．７＝３６．７（Ｖ）（８）
にクランプされる。

したがって、入力端子１１が接地ＧＮＤに短絡し、その後その短絡が解消されたとしても、ノードＢの電圧ＶＢは前記したように８（Ｖ）から３６（Ｖ）に上昇するものの、ノードＡの電圧ＶＡは式（８）で与えられる電圧でクランプされるため、内部回路の素子に高電圧が印加する惧れは無い。

＜第２実施例＞
図１の演算増幅器１０Ａでは、ダイオードＤ１によってノードＡの電圧ＶＡをクランプすることはできるものの、ダイオードＤ１で発生するリーク電流によって入力オフセット電圧などの特性に影響を与えてしまう。また、ダイオードＤ１の寄生容量によって周波数特性が劣化する惧れもある。

そこで、図２に示す本発明の第２実施例の演算増幅器１０Ｂでは、ＰＮＰトランジスタＱｐ１〜Ｑｐ６をＶＰＮＰ構造（縦ＰＮＰ構造）で製造している。ＮＰＮトランジスタを製造する工程をそのまま利用してＰＮＰトランジスタを製造する場合には、通常ではラテラルＰＮＰ構造（横ＰＮＰ構造）を採用することが行われるが、本実施例ではＰＮＰトランジスタをＶＰＮＰ構造で製造する。このＶＰＮＰのトランジスタは、そのコレクタと電源端子１４に接続される埋込層（図示せず）の間のＰＮ接合に寄生ダイオードが生成する。ＰＮＰトランジスタＱｐ２についても同様であり、そのコレクタと電源端子１４の間の寄生ダイオードＤ２の順方向電圧をＶｆ２＝０．７（Ｖ）とすると、ノードＡの電圧ＶＡは、
ＶＡ＝Ｖ１＋Ｖｆ２
＝３６＋０．７＝３６．７（Ｖ）（９）
にクランプされる。

このように第２実施例では寄生ダイオードＤ２を電圧クランプ素子として使用し、特別なダイオードを使用しないので、第１実施例における上記した問題を防ぐことができる。

＜第３実施例＞
図２の演算増幅器１０Ｂでは、ＶＰＮＰのための特別な製造プロセスを採用する必要があるので、ウエハプロセス工程が増大するという問題がある。

そこで、図３に示す本発明の第３実施例の演算増幅器１０Ｃでは、トランジスタＱｐ２（ラテラル構造）のベースと電源端子１４の間にダイオードＤ３を電圧クランプ素子として接続している。ダイオードＤ３のアノードはトランジスタＱｐ３のベースに、カソードは電源端子１４に接続されている。このため、ダイオードＤ３の順方向電圧をＶｆ３、トランジスタＱｐ２のコレクタ・ベースのＰＮ接合部の電圧をＶｃｂ（Ｑｐ２）とし、それらを０．７（Ｖ）とすると、ノードＡの電圧ＶＡは、
ＶＡ＝Ｖ１＋Ｖｆ３＋Ｖｃｂ（Ｑｐ２）
＝３６＋０．７＋０．７＝３７．４（Ｖ）（１０）
にクランプされる。

本実施例によれば、ダイオードＤ３で発生するリーク電流は電流源Ｉ２に流れるため、入力オフセット電圧に影響を与えない。また、ダイオードＤ３の容量も、折返しカスコード回路を構成するトランジスタＱｐ２，Ｑｐ３のベースに接続されるため、周波数特性に悪影響を与えない。さらに、ＶＰＮＰの製造プロセスを採用しないので、コスト増を招くこともない。

＜その他の実施例＞
なお、以上の第１乃至第３実施例では電圧源１６を電源端子１４と内部基準電圧ライン１７の間に接続した場合について説明したが、接地ＧＮＤと内部基準電圧ライン１７の間に別の電圧源を接続した場合の演算増幅器についても、同様に適用することができる。

１０Ａ〜１０Ｄ：演算増幅器、１１：反転入力端子、１２：非反転入力端子、１３：出力端子、１４：電源端子、１５：接地端子、１６：内部電圧源、１７：内部基準電圧ライン、１８：経路
２０：測定対象物、２１：電圧源
３０：電圧源

Claims

接地端子との間に電源電圧が印加される電源端子と、前記電源電圧より低く前記接地端子の電圧よりも高い電圧が印加される内部基準電圧ラインと、第１及び第２入力端子を有する差動回路で構成された入力段並びにベース接地回路とカレントミラー回路で構成された出力段からなる折返しカスコード型の差動増幅回路と、該差動増幅回路の前記出力段に接続される電圧増幅回路と、前記第１入力端子に流れる電流を前記電圧増幅回路の出力信号に応じて制御して出力端子から出力する電流出力回路と、一端が前記電圧増幅回路の入力側に接続され他端が前記電圧増幅回路の出力側に接続される位相補償容量とを備え、前記差動増幅回路と前記電圧増幅回路が前記電源端子と前記内部基準電圧ラインとの間に接続されている演算増幅器において、
前記位相補償容量の前記一端を所定電圧にクランプする電圧クランプ素子を設けたことを特徴とする演算増幅器。
請求項１に記載の演算増幅器において、
前記電圧クランプ素子は、前記位相補償容量の前記一端と前記電源端子との間に、前記電源端子の側がカソードとなるように接続された第１ダイオードであることを特徴とする演算増幅器。
請求項１に記載の演算増幅器において、
前記差動増幅回路が第１及び第２ＮＰＮトランジスタで構成され、前記ベース接地回路が前記第１ＮＰＮトランジスタのコレクタにエミッタが接続される第１ＰＮＰトランジスタと前記第２ＮＰＮトランジスタのコレクタにエミッタが接続される第２ＰＮＰトランジスタで構成され、該第２ＰＮＰトランジスタのコレクタに前記位相補償容量の前記一端が接続され、
前記第２ＰＮＰトランジスタをＶＰＮＰ構造とし、前記第２ＰＮＰトランジスタのコレクタと前記電源端子の間に寄生する第２ダイオードを前記電圧クランプ素子としたことを特徴とする演算増幅器。
請求項１に記載の演算増幅器において、
前記差動増幅回路が第１及び第２ＮＰＮトランジスタで構成され、前記ベース接地回路が前記第１ＮＰＮトランジスタのコレクタにエミッタが接続される第１ＰＮＰトランジスタと前記第２ＮＰＮトランジスタのコレクタにエミッタが接続される第２ＰＮＰトランジスタで構成され、該第２ＰＮＰトランジスタのコレクタに前記位相補償容量の前記一端が接続され、
前記電圧クランプ素子は、前記第２ＰＮＰトランジスタのベースと前記電源端子の間に、前記電源端子の側がカソードとなるように接続された第３ダイオードであることを特徴とする演算増幅器。
請求項１、２、３又は４に記載の演算増幅器において、
前記電流出力回路は、前記第１入力端子に入力する電流を前記電圧増幅回路により制御して前記出力端子に出力する第５及び第６ＰＮＰトランジスタで構成したことを特徴とする演算増幅器。
請求項３に記載の演算増幅器において、
前記トランジスタをＭＯＳトランジスタに置き換えたことを特徴とする演算増幅器。