JP2019079506A - 不揮発性メモリー装置及びその作動方法 - Google Patents

不揮発性メモリー装置及びその作動方法 Download PDF

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Abstract

【課題】不揮発性メモリー装置と関連された貯蔵装置の不良原因を感知できる不揮発性メモリー装置及びその作動方法を提供する。【解決手段】不揮発性メモリー装置の外部から制御信号及びデータ信号を受信するステップと、制御信号及びデータ信号に基づいてデバッギング情報を生成するステップと、不揮発性メモリー装置の外部からデバッギング情報要請を受信するステップと、デバッギング情報要請に応答してデバッギング情報を出力するステップを含む。【選択図】図２

Description

本発明は半導体メモリーに関し、さらに詳しくは不揮発性メモリー装置及びその作動方法に関するものである。
半導体メモリーはSRAM(Static RAM)、DRAM(Dynamic RAM)、SDRAM((Synchronous DRAM)などのように電源供給が遮断されると貯蔵していたデータが消滅される揮発性メモリー装置、及びROM(Read Only Memory)、PROM(Programmable ROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、フラッシュメモリー装置、PRAM(Phase-change RAM)、MRAM(Magnetic RAM)、RRAM(登録商標（Resistive RAM）)、FRAM(登録商標（Ferroelectric RAM）)などのように電源供給が遮断されても、貯蔵していたデータを維持する不揮発性メモリー装置に区分される。
不揮発性メモリー装置は不揮発性メモリー装置を制御するメモリーコントローラーと結合して１つの貯蔵装置を構成できる。不揮発性メモリー装置はメモリーコントローラーから制御信号及びデータ信号を入力される。このような入力信号は不揮発性メモリー装置とメモリーコントローラーとを連結するインターフェースを通じて伝送されることができる。貯蔵装置の作動から不良が発生した場合、貯蔵装置についてのデバッギングが遂行されることができる。不良の原因になり得るソフトウェアコード、メモリーコントローラー、インターフェースなどがデバッギングの対象になり得る。
本発明の目的はメモリーコントローラーと不揮発性メモリー装置との間のインターフェースについてのデバッギング手段を含む不揮発性メモリー装置及びその作動方法を提供することにある。
本発明の実施例による不揮発性メモリー装置の作動方法は、前記不揮発性メモリー装置の外部から制御信号及びデータ信号を受信するステップと、前記制御信号及び前記データ信号に基づいてデバッギング情報を生成するステップと、前記不揮発性メモリー装置の外部からデバッギング情報の要請を受信するステップと、及び前記デバッギング情報の要請に応答して前記デバッギング情報を出力するステップを含む。
本発明の実施例による不揮発性メモリー装置は、前記不揮発性メモリー装置の外部から制御信号及びデータ信号を貯蔵する信号貯蔵回路と、前記貯蔵された制御信号及び前記貯蔵されたデータ信号に基づいてデバッギング情報を生成するデバッギング情報生成器と、及び前記不揮発性メモリー装置の外部からデバッギング情報の要請を受信する場合、前記デバッギング情報の要請に応答して前記デバッギング情報を出力するデバッギング情報レジスターを含む。
本発明の実施例による不揮発性メモリーパッケージは、メモリーコントローラーと連結された外部チャンネルを介して制御信号及びデータ信号を受信するインターフェースチップと、前記インターフェースチップと連結された第１内部チャンネルを介して第１制御信号及び第１データ信号を受信する第１不揮発性メモリー装置と、及び前記インターフェースチップと連結された第２内部チャンネルを介して第２制御信号及び第２データ信号を受信する第２不揮発性メモリー装置を含み、前記インターフェースチップは前記メモリーコントローラーからデバッギング情報の要請を受信する場合、第１及び第２デバッギング情報を出力するデバッギング支援回路を含み、前記デバッギング支援回路は前記第１制御信号及び前記第１データ信号から第１不揮発性メモリー装置についての第１デバッギング情報を生成し、前記第２制御信号及び前記第２データ信号から第２不揮発性メモリー装置についての第２デバッギング情報を生成する。
本発明によると、不揮発性メモリー装置はメモリーコントローラーから提供された入力信号に基づいてデバッギング情報を生成し、生成されたデバッギング情報を出力できる。従って、不揮発性メモリー装置と関連された貯蔵装置の不良原因を感知できる不揮発性メモリー装置及びその作動方法を提供できる。
図１は、本発明の実施例による貯蔵装置を示すブロック図である。 図２は、図１の不揮発性メモリー装置のデバッギング情報の提供作動を示す順序図である。 図３は、図１の不揮発性メモリー装置のデバッギング情報の提供作動を例示的に示すタイミング図である。 図４は、本発明の実施例によるデバッギング支援回路を例示的に示す図面である。 図５は、図４のデバッギング支援回路が提供するデバッギング情報を示す図面である。 図６は、図４のデバッギング支援回路が第１デバッギング情報を提供する作動方法を示す順序図である。 図７は、第１デバッギング情報の提供作動を例示的に示すタイミング図である。 図８は、図４のデバッギング支援回路が第２デバッギング情報を提供する作動方法を示す順序図である。 図９は、第２デバッギング情報の提供作動を例示的に示すタイミング図である。 図１０は、図４のデバッギング支援回路が第３デバッギング情報を提供する作動方法を示す順序図である。 図１１は、第３デバッギング情報の提供作動を例示的に示すタイミング図である。 図１２は、図４のデバッギング支援回路が第４デバッギング情報を提供する作動方法を示す順序図である。 図１３は、第４デバッギング情報の提供作動を例示的に示すタイミング図である。 図１４は、図４のデバッギング支援回路が第５デバッギング情報を提供する作動方法を示す順序図である。 図１５は、第５デバッギング情報の提供作動を例示的に示すタイミング図である。 図１６は、図４のデバッギング支援回路が第６デバッギング情報を提供する作動方法を示す順序図である。 図１７は、第６デバッギング情報の提供作動を例示的に示すタイミング図である。 図１８は、本発明の実施例による貯蔵装置を示すブロック図面である。 図１９は、本発明の実施例による貯蔵装置を示すブロック図面である。 図２０は、本発明による不揮発性メモリー装置が適用されたＳＳＤシステムを示すブロック図である。
以下において、本発明の技術分野における通常の知識を有するも者が本発明を容易に実施できる程度に、本発明の実施例が明確かつ詳細に記載されるであろう。
図１は、本発明の実施例による貯蔵装置を示すブロック図である。図１を参照すれば、貯蔵装置１０は不揮発性メモリー装置１００及びメモリーコントローラー２００を包含できる。
メモリーコントローラー２００は不揮発性メモリー装置１００作動を制御できる。例示的に、メモリーコントローラー２００は相異なる信号ライン又は相異なる信号ピンを介して、不揮発性メモリー装置１００に制御信号(CTRL)及びデータ信号(DQ)を提供して不揮発性メモリー装置１００を制御できる。
例えば、メモリーコントローラー２００は、チップ活性信号(CE/:Chip Enable Signal)、コマンドラッチ活性信号(CLE:Command Latch Enable Signal)、アドレスラッチ活性信号(ALE:Address Latch Enable Signal)、ライト活性信号(WE/:Write Enable Signal)、リード活性信号(RE/:Read Enable Signal)、データストローブ信号(DQS)及びデータ信号(DQ)を相異なる信号ピンを介して、不揮発性メモリー装置１００に提供できる。
チップ活性信号(CE/)、コマンドラッチ活性信号(CLE)、アドレスラッチ活性信号(ALE)、ライト活性信号(WE/)、リード活性信号(RE/)及びデータストローブ信号(DQS)は、メモリーコントローラー２００から提供される制御信号(CTRL)に含まれることができる。メモリーコントローラー２００は制御信号(CTRL)及びデータ信号(DQ)を不揮発性メモリー装置１００に提供して、不揮発性メモリー装置１００が多様な作動を遂行できるようにする。
メモリーコントローラー２００はデータ信号(DQ)が提供されるデータピン(DQ pin)を介して、コマンド(CMD)、アドレス(ADDR)、データ(DATA)を不揮発性メモリー装置１００に提供できる。メモリーコントローラー２００はデータピンを介して不揮発性メモリー装置１００から貯蔵されたデータ(DATA)を受信できる。
メモリーコントローラー２００は、不揮発性メモリー装置１００にデータ信号(DQ)を伝送して、不揮発性メモリー装置１００にデータ(DATA)を貯蔵するか又は不揮発性メモリー装置１００からデータ(DATA)を出力できる。例えば、メモリーコントローラー２００は不揮発性メモリー装置１００にコマンド(CMD)、アドレス(ADDR)及びデータ(DATA)を提供して不揮発性メモリー装置１００にデータ(DATA)を貯蔵できる。メモリーコントローラー２００は不揮発性メモリー装置１００にコマンド(CMD)、アドレス(ADDR)を提供して不揮発性メモリー装置１００からデータ(DATA)を出力できる。メモリーコントローラー２００は、データ(DATA)貯蔵及び出力のためデータ信号(DQ)だけではなく、制御信号(CTRL)を不揮発性メモリー装置１００に提供できる。
不揮発性メモリー装置１００は、メモリーコントローラー２００から提供される制御信号(CTRL)及びデータ信号(DQ)に応答して対応する作動を遂行する。例えば、不揮発性メモリー装置１００はメモリーコントローラー２００からコマンド(CMD)、アドレス(ADDR)が含まれたデータ信号(DQ)を受信し、貯蔵されたデータ(DATA)をメモリーコントローラー２００に提供できる。
不揮発性メモリー装置１００は制御信号(CTRL)に基づいて、データ信号(DQ)を通じて提供される信号がコマンド(CMD)であるか、アドレス(ADDR)であるか又はデータ(DATA)であるかを区分できる。例えば、不揮発性メモリー装置１００はチップ活性信号(CE/)、コマンドラッチ活性信号(CLE)、アドレスラッチ活性信号(ALE)、ライト活性信号(WE/)、リード活性信号(RE/)、データストローブ信号(DQS)に基づいてデータ信号(DQ)の種類を区分できる。
例示的に、不揮発性メモリー装置１００はナンドフラッシュメモリーを包含できる。しかしなから、本発明がこれに限定されるものではなく、不揮発性メモリー装置１００はSRAM(Static RAM)、DRAM(Dynamic RAM)、SDRAM((Synchronous DRAM)、ROM(Read Only Memory)、PROM(Programmable ROM)、EPROM(Electrically Programmable ROM)、EEPROM(Electrically Erasable and Programmable ROM)、フラッシュメモリー装置、PRAM(Phase-change RAM)、MRAM(Magnetic RAM)、RRAM(Resistive RAM)、FRAM(Ferroelectric RAM)などのような揮発性又は不揮発性メモリーの中で少なくとも１つを包含できる。
本発明の実施例による不揮発性メモリー装置１００はデバッギング支援回路１１０を包含できる。例示的に、デバッギング支援回路１１０はソフトウェア、ハードウェア又はそれらの組合せで具現されることができる。デバッギング支援回路１１０はメモリーコントローラー２００から提供される入力信号（例えば、制御信号(CTRL)及びデータ信号(DQ)）を貯蔵し、貯蔵された入力信号からデバッギング情報(DBI)を生成できる。デバッギング支援回路１１０はメモリーコントローラー２００からデバッギング情報の要請(DIR)を受信する場合、デバッギング情報(DBI)をメモリーコントローラー２００に提供できる。
メモリーコントローラー２００は不揮発性メモリー装置１００に提供される信号対するデバッギングの要請をホスト（図示せず）から受信できる。メモリーコントローラー２００はデータ信号(DQ)を通じて不揮発性メモリー装置１００にデバッギング情報の要請を提供できる。デバッギング支援回路１１０はデバッギング情報の要請(DIR)に応答して、デバッギング情報(DBI)をデータ信号(DQ)を通じてメモリーコントローラー２００に提供できる。メモリーコントローラー２００はデバッギング情報(DBI)を受信してホスト（図示せず）に提供できる。
例示的に、メモリーコントローラー２００はデータ信号(DQ)を通じてデバッギングモード(MODE)を不揮発性メモリー装置１００に提供できる。デバッギング支援回路１１０はデバッギングモード(MODE)に応答して、対応するモード(MODE)のデバッギング情報(DBI)だけを出力できる。これによって、デバッギング支援回路１１０は多様な種類のデバッギング情報(DBI)の中から、ホスト（図示せず）が要求するデバッギング情報(DBI)だけをホスト（図示せず）に提供できる。
不揮発性メモリー装置１００に電源が供給されてデバッギング支援回路１１０の作動が始まる場合、デバッギング支援回路１１０はデバッギング情報(DBI)を生成して、生成されたデバッギング情報(DBI)を貯蔵できる。
例示的に、図１には図示されなかったが、メモリーコントローラー２００はデータ信号(DQ)を通じてデバッギング活性信号及びデバッギング非活性信号を不揮発性メモリー装置１００に提供できる。デバッギング活性信号が受信される場合、不揮発性メモリー装置１００はデバッギング支援回路１１０を作動させることができる。デバッギング支援回路１１０はデバッギング活性信号に応答してデバッギング情報(DBI)を生成できる。デバッギング非活性信号が受信される場合、不揮発性メモリー装置１００はデバッギング支援回路１１０の作動を中止させることができる。デバッギング支援回路１１０は、デバッギング支援回路１１０はデバッギング非活性信号に応答してデバッギング情報(DBI)の生成を中止できる。
例示的に、デバッギング支援回路１１０は一定の時間又は一定のメモリー容量以内のデバッギング情報(DBI)を貯蔵できる。デバッギング支援回路１１０が、デバッギング情報(DBI)を貯蔵し続ける場合、デバッギング情報(DBI)を貯蔵するメモリーの容量が足りない可能性がある。従って、デバッギング支援回路１１０は最も最近に、生成されたデバッギング情報(DBI)又は一定のメモリー容量以内のデバッギング情報(DBI)だけを貯蔵できる。
これによって、本発明の実施例による貯蔵装置１０はデバッギング支援回路１１０を通じて多様なデバッギング情報(DBI)をホスト（図示せず）に提供できる。従って、貯蔵装置１０において不良が発生した場合、ホスト（図示せず）は不良の原因がメモリーコントローラー２００と不揮発性メモリー装置１００との間のインターフェースによるものであるかを確認できる。
上述したように、デバッギング情報の要請(DIR)及びデバッギング情報(DBI)は、データ信号(DQ)を通じて提供されることができるが、本発明はこれに限定されなく、別のピンを通じて提供されることができる。なお、図１に図示された制御信号(CTRL)及びデータ信号(DQ)は本発明の１つの例示だけであり、本発明はこれに限定されない。これにより、本発明は図１に図示された制御信号(CTRL)及びデータ信号(DQ)だけではなく、多様な種類の制御信号及びデータ信号についてのデバッギング情報をホスト（図示せず）に提供できる。
以下においては、説明の便宜のため、図１に図示された制御信号(CTRL)及びデータ信号(DQ)を基準にしてデバッギング支援回路１１０の作動を説明する。
図２は、図１の不揮発性メモリー装置のデバッギング情報の提供作動を示す順序図である。図１及び図２を参照すれば、Ｓ１１１ステップにおいて、不揮発性メモリー装置１００はメモリーコントローラー２００から入力信号を受信できる。入力信号は制御信号(CTRL)及びデータ信号(DQ)を包含できる。
Ｓ１１２ステップにおいて、不揮発性メモリー装置１００は入力信号を感知できる。例示的に、不揮発性メモリー装置１００は提供される制御信号(CTRL)の変化又はレベルを感知できる。
Ｓ１１３ステップにおいて、不揮発性メモリー装置１００は感知の結果に基づいて入力信号を貯蔵できる。例示的に、不揮発性メモリー装置１００は相異なるピンを通じて提供される入力信号をそれぞれ貯蔵できる。不揮発性メモリー装置１００は制御信号(CTRL)の変化を感知して、変化が感知された時点での制御信号(CTRL)およびデータ信号(DQ)を貯蔵できる。不揮発性メモリー装置１００は制御信号(CTRL)の変化及びサイズを感知してデータ信号(DQ)をコマンド(CMD)、アドレス(ADDR)及びデータ(DATA)に区分して貯蔵できる。
Ｓ１１４ステップにおいて、不揮発性メモリー装置１００は貯蔵された入力信号に基づいてデバッギング情報を生成できる。例示的に、不揮発性メモリー装置１００は入力信号デコーディングすることによって、入力信号の値が示すところを確認できる。不揮発性メモリー装置１００は入力信号の有効性を判定してデバッギング情報を生成できる。
Ｓ１１５ステップにおいて、不揮発性メモリー装置１００はメモリーコントローラー２００からデバッギング情報要請(DIR)を受信する。例えば、不揮発性メモリー装置１００データ信号(DQ)を通じてデバッギング情報要請(DIR)を受信できる。
Ｓ１１６ステップにおいて、不揮発性メモリー装置１００はデバッギング情報要請(DIR)に応答してデバッギング情報(DBI)を出力する。Ｓ１１６ステップで出力されるデバッギング情報(DBI)はＳ１１３ステップにおいて貯蔵された入力信号又はＳ１１４ステップにおいて生成されたデバッギング情報(DBI)を包含できる。不揮発性メモリー装置１００はデータ信号(DQ)を通じてデバッギング情報(DBI)をメモリーコントローラーに提供できる。
上述したように、本発明の不揮発性メモリー装置１００はＳ１１１乃至Ｓ１１６ステップの作動を遂行してデバッギング情報(DBI)を出力できる。具体的に、Ｓ１１１乃至Ｓ１１６ステップの作動は不揮発性メモリー装置１００のデバッギング支援回路１１０通じて遂行されることができる。
図３は、図１の不揮発性メモリー装置１００のデバッギング情報の提供作動を例示的に示すタイミング図である。簡潔な説明及び図面の簡潔性のため、図１の不揮発性メモリー装置１００に提供される信号を参照して、プログラムシーケンスが説明されるが、他の実施例において、デバッギング情報の提供作動はリード作動及び他の作動について遂行されることができる。図面の簡潔性のため、各信号は概略的に図示されるが、本発明がこれに限定されるものではない。
図１及び図３を参照すれば、メモリーコントローラー２００はページプログラムのための制御信号(CTRL)及びデータ信号(DQ)を不揮発性メモリー装置１００に伝送する。ページセットアップ区間のうち、メモリーコントローラー２００はデータ信号(DQ)を通じて、コマンド(CMD)、アドレス(ADDR)及び(DATA)を不揮発性メモリー装置１００に提供できる。メモリーコントローラー２００は第１コマンド（Ｃ１）、第１乃至第５アドレス（Ａ１〜Ａ５）、第１乃至第ｎデータ（Ｄ１〜Ｄｎ）及び第２コマンド（Ｃ２）を順次的に提供できる。例示的に、第１コマンド（Ｃ１）はページプログラム作動のための設定コマンド（例えば、８０ｈ）であり得るし、第２コマンド（Ｃ２）はページプログラム作動のための確認コマンド（例えば、１０ｈ）であり得る。第１乃至第５アドレス（Ａ１〜Ａ５）は第１乃至第ｎデータ（Ｄ１〜Ｄｎ）がプログラムされる不揮発性メモリー装置１００のメモリー領域のアドレスであり得る。第１乃至第５アドレス（Ａ１〜Ａ５）は列アドレス及び行アドレスを包含できる。
ページセットアップ区間のうち、チップ活性信号(CE/)はロー(low)レベルとなる。以後、ハイ(high)レベルのコマンドラッチ活性信号(CLE)及びライト(write)活性信号(WE/)の立ち上がりエッジ(edge)から第１コマンド（Ｃ１）が提供される。以後、ハイレベルのアドレスラッチ活性信号(ALE)及びライト活性信号(WE/)の立ち上がりエッジから第１乃至第５アドレス（Ａ１〜Ａ５）が提供される。以後、データストローブ信号(DQS)の立ち上がりエッジ及び立ち下がりエッジから、第１乃至第ｎデータ信号（Ｄ１〜Ｄｎ）が提供される。以後、ハイレベルのコマンドラッチ活性信号(CLE)及びライト活性信号(WE/)の立ち上がりから、第２コマンド（Ｃ２）が提供される。
不揮発性メモリー装置１００のデバッギング支援回路１１０は、ページセットアップ区間のうち提供された制御信号(CTRL)及びデータ信号(DQ)を貯蔵できる。例えば、デバッギング支援回路１１０はページセットアップ区間のうち、ライト活性信号(WE/)の立ち上がりエッジを感知して制御信号(CTRL)及びデータ信号(DQ)を貯蔵できる。
メモリーコントローラー２００はデバッギング情報を要請するため、第１時点（ｔ１）で不揮発性メモリー装置１００にデバッギング情報要請(DIR)を提供できる。メモリーコントローラー２００はデータ信号(DQ)を通じてデバッギング情報要請(DIR)を提供できる。例示的に、デバッギング情報要請(DIRは)リードコマンド、特定のコマンドの組合せ、製造社特定のコマンド(vendor specific command)又はそれらの組合せであり得る。
不揮発性メモリー装置１００はデバッギング情報要請(DIR)を受信した後、貯蔵されたデバッギング情報(DBI)をメモリーコントローラー２００に提供できる。例えば、デバッギング情報(DBI)の出力区間で、リード活性信号(RE/)がハイレベルとローレベルを反復しつつトグル(toggle)されることができる。データストローブ信号(DQS)はリード活性信号(RE/)と一定の間隔でハイレベルとローレベルを反復しつつトグルされることができる。不揮発性メモリー装置１００はデータストローブ信号(DQS)の立ち上がりエッジ及び立ち下がりエッジに基づいてデバッギング情報(DBI)を順次的に出力できる。
デバッギング情報出力区間のうち、デバッギング支援回路１１０は貯蔵された制御信号(CTRL)及びデータ信号をデバッギング情報(DBI)として提供できる。なお、デバッギング支援回路１１０は貯蔵された制御信号(CTRL)及びデータ信号(DQ)から生成された多様なデバッギング情報(DBI)を提供できる。デバッギング支援回路１１０が提供するデバッギング情報(DBI)についての詳細な説明は後述される。
図３に図示されたように、以下では、ページプログラム作動のための制御信号(CTRL)及びデータ信号(DQ)が入力される例示を基準にしてデバッギング情報(DBI)の提供作動が説明される。しかし、本発明はこれに限定されるものではなく、多様な作動を遂行するための多様な形態の制御信号(CTRL)及びデータ信号(DQ)が入力されても類似した作動を遂行してデバッギング情報(DBI)を提供できる。
以下においては、デバッギング支援回路１１０の作動が詳細に説明される。説明の便宜のため、デバッギング支援回路１１０がデバッギングモード(MODE)に応答して作動する実施例を基準にしてデバッギング支援回路１１０の作動が説明されるが、本発明はこれに限定されない。
図４は、本発明の実施例によるデバッギング支援回路を例示的に示す図面である。図１と図４を参照すれば、デバッギング支援回路１１０は信号貯蔵回路１１１、デバッギング情報生成器１１２、デバッギング情報レジスター１１３及び出力回路１１４を含む。
信号貯蔵回路１１１は不揮発性メモリー装置１００に受信された入力信号を感知する。例示的に、信号貯蔵回路１１１は制御信号の変化及びサイズを感知できる。例えば、信号貯蔵回路１１１は制御信号の立ち上がりエッジ、立ち下がりエッジ、ハイレベル又はローレベルなどを感知できる。
信号貯蔵回路１１１は感知された結果に基づいて入力信号を貯蔵する。例示的に、信号貯蔵回路１１１は制御信号(CTRL)のレベル又はデータ信号(DQ)のレベルを貯蔵できる。信号貯蔵回路１１１は相異なるピンを通じて入力された信号を区分して貯蔵できる。例えば、信号貯蔵回路１１１はデータ信号(DQ)をコマンド(CMD)、アドレス(ADDR)及びデータ(DATA)に区分して貯蔵できる。信号貯蔵回路１１１は時間又はメモリーの容量に基づいて入力された信号を貯蔵できる。
信号貯蔵回路１１１はイーヒューズ、フリップフロップ又はページバッファー（図示せず）のラッチの中で少なくとも一つを用いて入力された信号を貯蔵できる。
デバッギング情報生成器１１２は信号貯蔵回路１１１に貯蔵された信号をデコーディングして多様な種類のデバッギング情報(DBI)を生成できる。デバッギング情報生成器１１２は貯蔵された制御信号(CTRL)及びデータ信号(DQ)が有効な値であるか否かを判定して、有効性に基づいて多様な種類のデバッギング情報(DBI)を生成できる。
例示的に、デバッギング情報生成器１１２は、データ信号(DQ)の種類によりデータ信号(DQ)が有し得る値又は範囲を基準にしてデータ信号(DQ)の有効性を判定できる。データ信号(DQ)が有し得る値又は範囲は、チップ(chip)又は回路の仕様によって予め設定されることができる。
デバッギング情報レジスター１１３はデバッギング情報(DBI)を貯蔵し、デバッギング情報要請(DIR)に応答して貯蔵されたデバッギング情報(DBI)を出力できる。デバッギング情報レジスター１１３はデバッギング情報生成器１１２から生成されたデバッギング情報(DBI)だけではなく、信号貯蔵回路１１１に貯蔵された情報をデバッギング情報(DBI)として貯蔵できる。デバッギング情報レジスター１１３は時間又はメモリーの容量に基づいて入力された信号を貯蔵できる。
出力回路１１４はデバッギング支援回路１１０から生成されたデバッギング情報(DBI)を出力する。出力回路１１４はデバッギング情報要請(DIR)に応答してデバッギング支援回路１１０に貯蔵された全てのデバッギング情報(DBI)を出力できる。又は、図４に図示されたように、出力回路１１４は複数のデバッギング情報(DBI)の中でデバッギングモード(MODE)に対応するデバッギング情報(DBI)を出力できる。出力回路１１４はマルチプレクサを包含できる。
例えば、第１乃至第６デバッギングモード(MODE[１]〜MODE[６])が受信される場合、出力回路１１４はそれぞれのデバッギングモードに対応する第１乃至第６デバッギング情報(DB[１]〜DB[６])を出力できる。
図５は図４のデバッギング支援回路が提供するデバッギング情報を示す図面である。具体的に、デバッギング支援回路１１０は第１乃至第６デバッギング情報(DB[１]〜DB[６])を提供できる。図４及び図５を参照すれば、デバッギング支援回路１１０は第１デバッギング情報(DBI[１])として累積されたデータ信号を提供できる。
例示的に、信号貯蔵回路１１１は制御信号(CTRL)の変化を感知し、感知された結果に基づいてデータ信号(DQ)を貯蔵できる。デバッギング情報レジスター１１３は信号貯蔵回路１１１に貯蔵されたデータ信号(DQ)を累積して貯蔵できる。累積されたデータ信号はコマンド(CMD)、アドレス(ADDR)、データ(DATA)を包含できる。デバッギング情報レジスター１１３は累積されたデータ信号を第１デバッギング情報(DBI[１])として出力できる。ホスト（図示せず）は累積されたデータ信号から不揮発性メモリー装置１００に入力されたデータ信号(DQ)を確認できる。例えば、ホストは不揮発性メモリー装置に入力されたデータ信号(DQ)を累積されたデータ信号と比較できる。
デバッギング支援回路１１０は第２デバッギング情報(DBI[２])としてデータ信号(DQ)の種類についての情報を提供できる。例示的に、信号貯蔵回路１１１はデータ信号の種類を区分してフラッグに貯蔵できる。信号貯蔵回路１１１はデータ信号(DQ)の種類をコマンド(CMD)、アドレス(ADDR)及びデータ(DATA)に区分して相異なるフラッグに貯蔵できる。例えば、入力されたデータ信号(DQ)がコマンド(CMD)である場合、信号貯蔵回路１１１はフラッグ値を「１」に貯蔵できる。入力されたデータ信号(DQ)がアドレス(ADDR)である場合、信号貯蔵回路１１１はフラッグ値を「０」に貯蔵できる。例示的に、データ信号(DQ)の種類はデータ信号(DQ)が受信される時点での制御信号(CTRL)のレベルに基づいて決定されることができる。
デバッギング情報レジスター１１３は信号貯蔵回路１１１に貯蔵されたデータ信号フラッグを累積して貯蔵できる。デバッギング情報レジスター１１３は累積されたデータ信号フラッグを第２デバッギング情報(DBI[２])として提供できる。ホスト（図示せず）はデータ信号フラッグから不揮発性メモリー装置１００に入力されたデータ信号(DQ)の種類を確認できる。
デバッギング支援回路１１０は第３デバッギング情報(DBI[３])としてコマンド(CMD)及びアドレス(ADDR)の有効性についての情報を提供できる。例示的に、デバッギング情報生成器１１２はデータ信号(DQ)をデコーディングしてコマンド(CMD)及びアドレス(ADDR)が示す値が有効であるか否かを判定できる。デバッギング情報生成器１１２は１つの作動命令を示すデータ信号(DQ)についてのコマンド(CMD)及びアドレス(ADDR)の有効性に基づいてフラッグを生成できる。
デバッギング情報レジスター１１３は生成されたコマンド/アドレス有効性フラッグを貯蔵し、貯蔵されたコマンド/アドレス有効性フラッグを第３デバッギング情報(DBI[３])として提供できる。ホスト（図示せず）はコマンド/アドレス有効性フラッグから不揮発性メモリー装置１００に入力されたコマンド(CMD)及びアドレス(ADDR)が有効であるか否かを確認できる。
デバッギング支援回路１１０は第４デバッギング情報(DBI[４])として有効なコマンド(CMD)及びアドレス(ADDR)の個数を提供できる。例示的に、デバッギング情報生成器１１２はコマンド(CMD)及びアドレス(ADDR)が示す値が有効であるか否かを判定し、有効なコマンド(CMD)及びアドレス(ADDR)がいくつであるかを算出できる。
デバッギング情報レジスター１１３は算出された有効コマンド/アドレスの個数を貯蔵できる。デバッギング情報レジスター１１３は貯蔵された有効コマンド/アドレスの個数を第４デバッギング情報(DBI[４])として提供できる。ホスト（図示せず）は有効コマンド/アドレス個数から不揮発性メモリー装置１００に入力された有効なコマンド(CMD)及びアドレス(ADDR)の個数を確認できる。
デバッギング支援回路１１０は第５デバッギング情報(DBI[５])として作動回数を提供できる。作動回数は不揮発性メモリー装置１００に提供される入力信号に応答して、不揮発性メモリー装置１００において遂行される作動が何回遂行されたかを示す。例示的に、デバッギング情報生成器１１２はコマンド(CMD)をデコーディングして１つの作動命令を判定し、１つの作動命令を示すデータ信号(DQ)のコマンド(CMD)が全部有効である場合、作動回数に算出できる。デバッギング情報生成器１１２は不揮発性メモリー装置１００において遂行される作動（例えば、ページプログラム作動、データリード作動など）の種類を区分して作動回数を算出できる。
デバッギング情報レジスター１１３は算出された作動回数を貯蔵し、貯蔵された作動回数を第５デバッギング情報(DBI[５])として提供できる。ホスト（図示せず）は作動回数から、不揮発性メモリー装置１００において作動が何回遂行されたかを確認できる。
デバッギング支援回路１１０は第６デバッギング情報(DBI[６])として入力信号の組合せの有効性を提供できる。例示的に、デバッギング情報生成器１１２は特定時点で相異なるピンを介して提供された入力信号が示す値の組合せが有効であるかを判定できる。例えば、デバッギング情報生成器１１２はクロック活性時点（例えば、ライト活性信号(WE/)の立ち上がりエッジ）に入力された入力信号の組合せが有効であるか否かを判定できる。デバッギング情報生成器１１２は判定された有効性に基づいてフラッグを生成できる。
デバッギング情報レジスター１１３は生成された入力信号の組合せの有効性を貯蔵し、入力信号の組合せフラッグを第６デバッギング情報(DBI[６])として提供できる。ホスト（図示せず）は、入力信号の組合せフラッグから特定の時点において不揮発性メモリー装置１００に入力された入力信号の状態を確認できる。例えば、ホストは入力信号の組合せフラッグの中で対応する入力信号の組合せフラッグに基づいて、複数の特定の時間の中で特定の時間に不揮発性メモリー装置１００に入力された入力信号の状態が有効であるか否かを確認できる。
上述したように、ホスト（図示せず）は不揮発性メモリー装置１００から提供された多様なデバッギング情報(DBI)を確認することにより、不揮発性メモリー装置１００及びメモリーコントローラーとの間のインターフェースに問題が発生したか否かを判定できる。
上述したように、本発明の実施例によるデバッギング支援回路１１０は多様な種類のデバッギング情報(DBI)を生成した後、貯蔵できる。デバッギング支援回路１１０はデバッギング情報要請(DIR)により、貯蔵されたデバッギング情報(DBI)を出力できる。デバッギング支援回路１１０から出力されるデバッギング情報(DBI)は図５に図示されたデバッギング情報(DBI)に限定されないし、入力信号から生成できるデバッギング情報(DBI)は全て包含できる。
図６は、図４のデバッギング支援回路が第１デバッギング情報を提供する作動方法を示す順序図である。図４及び図６を参照すれば、Ｓ１２１ステップにおいて、デバッギング支援回路１１０は入力信号を受信する。Ｓ１２２ステップにおいて、デバッギング支援回路１１０は入力信号を感知する。例示的に、デバッギング支援回路１１０はライト活性信号(WE/)の立ち上がりエッジ又はデータストローブ信号(DQS)の立ち上がりエッジ又は立ちさがりエッジを感知できる。
Ｓ１２３ステップにおいて、デバッギング支援回路１１０は感知結果に基づいてデータ信号(DQ)を貯蔵する。Ｓ１２４ステップで、デバッギング支援回路１１０はデバッギング情報要請(DIR)を受信する。Ｓ１２５ステップで、デバッギング支援回路１１０はデバッギング情報要請(DIR)に応答して累積されたデータ信号を出力する。
図７は、第１デバッギング情報の提供作動を例示的に示すタイミング図である。図４及び図７を参照すれば、信号貯蔵回路１１１がライト活性信号(WE/)の立ち上がりエッジ、データストローブ信号(DQS)の立ち上がりエッジ又は立ち下がりエッジを感知する場合（例えば、第１時点（ｔ１）乃至第１１時点（ｔ１１））、信号貯蔵回路１１１はデータ信号(DQ)を通じて提供される信号を貯蔵できる。信号貯蔵回路１１１は第１時点（ｔ１）乃至第１１時点（ｔ１１）に対応するデータ信号(DQ)を貯蔵できる。例えば、第１時点（ｔ１）乃至第１１時点（ｔ１１）に提供されるデータ信号(DQ)はそれぞれ「C１」、「A１」、「A２」、「A３」、「A４」、「A５」、「D１」、「D２」、「D３」、「D４」、「C２」であり得る。
デバッギング情報レジスター１１３は、信号貯蔵回路１１１に貯蔵されたデータ信号(DQ)を累積して貯蔵できる。デバッギング支援回路１１０がデバッギング情報要請(DIR)を受信する場合、デバッギング情報レジスター１１３は貯蔵されたデータ信号(DQ)をデバッギング情報(DBI)として出力できる。デバッギング情報レジスター１１３は、下の表１に記載された値をデバッギング情報(DBI)として出力できる。
Figure 2019079506
図８は、図４のデバッギング支援回路が第２デバッギング情報を提供する作動方法を示す順序図である。図４と図８を参照すれば、Ｓ１３１ステップにおいて、デバッギング支援回路１１０は入力信号を受信する。Ｓ１３２ステップにおいて、デバッギング支援回路１１０は入力信号を感知する。例示的に、デバッギング支援回路１１０はライト活性信号(WE/)の立ち上がりエッジ、コマンドラッチ活性信号(CLE)のハイレベル、アドレスラッチ活性信号(ALE)のハイレベル及びデータストローブ信号(DQS)の立ち上がりエッジ又は立ちさがりエッジを感知できる。
Ｓ１３３ステップにおいて、デバッギング支援回路１１０は感知結果に基づいてデータ信号のフラッグを貯蔵する。Ｓ１３４ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)を受信する。Ｓ１３５ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)に応答して累積されたデータ信号フラッグを出力する。
図９は、第２デバッギング情報の提供作動を例示的に示すタイミング図である。図４及び図９を参照すれば、信号貯蔵回路１１１がコマンドラッチ活性信号(CLE)のハイレベル及びライト活性信号(WE/)の立ち上がりエッジを感知した場合（例えば、第１時点（ｔ１）及び第１１時点（ｔ１１））、信号貯蔵回路１１１はデータ信号(DQ)に提供される信号をコマンド(CMD)に区分して貯蔵できる。例えば、信号貯蔵回路１１１はコマンド(CMD)を示す値をデータ信号フラッグに貯蔵できる（例えば、「１」）。
信号貯蔵回路１１１がアドレスラッチ活性回路のハイレベル及びライト活性信号の立ち上がりエッジを感知する場合（例えば、第２時点（ｔ２）乃至第６時点（ｔ６））、信号貯蔵回路１１１はデータ信号(DQ)に提供される信号をアドレス(ADDR)に区分して貯蔵できる。例えば、信号貯蔵回路１１１はアドレス(ADDR)を示す値をデータ信号フラッグに貯蔵できる（例えば、「０」）。
信号貯蔵回路１１１がデータストローブ信号(DQS)の立ち上がりエッジ又は立ち下がりエッジを感知する場合（例えば、第７時点（ｔ７）乃至第１０時点（ｔ１０））、信号貯蔵回路１１１はデータ信号(DQ)に提供される信号をデータ(DATA)に区分して貯蔵できる。例えば、信号貯蔵回路１１１はデータ(DATA)を示す値をデータ信号フラッグに貯蔵できる（例えば、「２」）。
デバッギング情報レジスター１１３は信号貯蔵回路１１１に貯蔵されたデータ信号フラッグを累積して貯蔵できる。デバッギング支援回路１１０がデバッギング情報要請(DIR)を受信する場合、デバッギング情報レジスター１１３は貯蔵されたデータ信号のフラッグをデバッギング情報(DBI)として出力できる。デバッギング情報レジスター１１３は下の表２に記載された値をデバッギング情報(DBI)として出力できる。
Figure 2019079506
図１０は、図４のデバッギング支援回路が第３デバッギング情報を提供する作動方法を示す順序図である。図４及び図１０を参照すれば、Ｓ１４１ステップにおいて、デバッギング支援回路１１０は入力信号を受信する。Ｓ１４２ステップにおいて、デバッギング支援回路１１０はコマンド(CMD)及びアドレス(ADDR)信号を貯蔵する。Ｓ１４３ステップにおいて、デバッギング支援回路１１０はコマンド(CMD)及びアドレス(ADDR)信号をデコーディングして有効性を判定する。デバッギング支援回路１１０は予め設定されたコマンド(CMD)及びアドレス(ADDR)の値又は範囲を基準にしてコマンド(CMD)及びアドレス(ADDR)の有効性を判定できる。
Ｓ１４４ステップにおいて、デバッギング支援回路１１０は判定された結果に基づいてコマンド/アドレス有効性フラッグを貯蔵する。例示的に、デバッギング支援回路１１０は１つの作動単位を示すデータ信号(DQ)が全部有効であるか否かを判定してコマンド/アドレス有効性フラッグを貯蔵できる。
Ｓ１４５ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)を受信する。Ｓ１４６ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)に応答して累積されたコマンド/アドレス有効性フラッグを出力する。
図１１は、第３デバッギング情報の提供作動を例示的に示すタイミング図である。図４及び図１１を参照すれば、第１ページセットアップ区間及び第２ページセットアップ区間のうち、デバッギング支援回路１１０は制御信号(CTRL)及びデータ信号(DQ)を受信できる。説明の便宜のため、データ信号(DQ)を通じて提供されるデータ(DATA)の表示は省略される。
信号貯蔵回路１１１は、第１ページセットアップ区間及び第２ページセットアップ区間のうち、ライト活性信号(WE/)の立ち上がりエッジ、コマンドラッチ活性信号(CLE)のハイレベル、アドレスラッチ活性信号(ALE)のハイレベルを感知できる。信号貯蔵回路１１１は、感知された結果に基づいて第１ページセットアップ区間及び第２ページセットアップ区間のうち、入力されたデータ信号(DQ)を貯蔵できる。
デバッギング情報生成器１１２は、第１ページセットアップ区間のうち、貯蔵されたデータ信号(DQ)をデコーディングできる。デバッギング情報生成器１１２は貯蔵された第１乃至第２コマンド（Ｃ１、Ｃ２）（例えば、「８０ｈ」、「１０ｈ」）を予め設定された値と比較できる。例示的に、デバッギング情報生成器１１２は第１コマンド（Ｃ１）を設定コマンドに区分し、第２コマンド（Ｃ２）を確認コマンドに区分して予め設定された値と比較できる。例えば、ページセットアップと対応する予め設定された設定コマンド値（例えば、「８０ｈ」）が第１コマンド（Ｃ１）が示す値と一致することと判定でき、確認コマンド値（例えば、「１０ｈ」）が第２コマンド（Ｃ２）が示す値と一致することと判定できる。これによって、デバッギング情報生成器１１２は、第１ページセットアップ区間のうち入力されたデータ信号(DQ)のコマンド(CMD)が有効であることと判定できる。
デバッギング情報生成器１１２は、第１ページセットアップ区間のうち貯蔵された第１乃至第５アドレス（Ａ１〜Ａ５）（例えば、「０１」〜「０５」）を予め設定された範囲と比較できる。デバッギング情報生成器１１２は予め設定されたデータがプログラムされうるメモリー領域のアドレス範囲（例えば、「０１」〜「９９」）から第１乃至第５アドレス（「０１」〜「０５」）が予め設定された範囲以内であることと判定できる。これにより、デバッギング情報生成器１１２は第１ページセットアップ区間のうち貯蔵されたデータ信号(DQ)のアドレス(ADDR)が有効であることと判定できる。
第１ページセットアップ区間のうち入力されたデータ信号のコマンド及びアドレスが全て有効であるので、第１時点（ｔ１）においてデバッギング情報生成された１１２はコマンド/アドレス有効性フラッグを「１」に貯蔵できる。
デバッギング情報生成器１１２は、第２ページセットアップ区間のうち貯蔵されたデータ信号(DQ)をデコーディングできる。デバッギング情報生成器１１２は、貯蔵された第３コマンド（Ｃ３）（例えば、「８０ｈ」）がページセットアップと対応する予め設定されたコマンド値（例えば、「８０ｈ」）と一致することと判定できる。デバッギング情報生成器１１２は、貯蔵された第４コマンド（Ｃ４）（例えば、「１１ｈ」）がページセットアップと対応する予め設定された確認コマンド値（例えば、「１０ｈ」）と一致しないことと判定できる。これによって、デバッギング情報生成器１１２は、第２ページセットアップ区間のうち貯蔵されたデータ信号(DQ)のコマンド(CMD)が有効ではないことと判定できる。
デバッギング情報生成器１１２は、第２ページセットアップ区間のうち貯蔵された第６乃至第１０アドレス（A６〜A１０）が有効であることと判定できる。第２ページセットアップ区間のうち第６乃至第１０アドレス（A６〜A１０）が有効であるとしても、コマンド(CMD)の中で第４コマンド（Ｃ４）が有効ではないので、第２時点（ｔ２）において、デバッギング情報生成器１１２はコマンド/アドレス有効性フラッグを「０」に貯蔵できる。
デバッギング情報レジスター１１３は、コマンド/アドレス有効性フラッグを累積して貯蔵できる。デバッギング支援回路１１０がデバッギング情報要請(DIR)を受信した場合、デバッギング情報レジスター１１３は累積されたコマンド/アドレス有効性フラッグをデバッギング情報(DBI)として出力できる。デバッギング情報レジスター１１３は、下の表３に記載された値をデバッギング情報(DBI)として出力できる。
Figure 2019079506
図１２は、図４のデバッギング支援回路が第４デバッギング情報を提供する作動方法を示す順序図である。図４及び図１２を参照すれば、Ｓ１５１ステップにおいて、デバッギング支援回路１１０は入力信号を受信する。Ｓ１５２ステップにおいて、デバッギング支援回路１１０はコマンド(CMD)及びアドレス(ADDR)信号を貯蔵する。Ｓ１５３ステップにおいて、デバッギング支援回路１１０はコマンド(CMD)及びアドレス(ADDR)信号をデコーディングして有効性を判定する。デバッギング支援回路１１０は予め設定されたコマンド(CMD)及びアドレス(ADDR)の値又は範囲を基準にしてコマンド(CMD)及びアドレス(ADDR)の有効性を判定できる。
Ｓ１５４ステップにおいて、デバッギング支援回路１１０は判定された結果に基づいて有効コマンド/アドレスの個数を算出する。例示的に、デバッギング支援回路１１０は１つの作動単位のデータ信号(DQ)についてそれぞれの信号に対する有効性判定して有効コマンド/アドレスの個数を算出できる。デバッギング支援回路１１０は算出された有効コマンド/アドレスの個数を累積して貯蔵できる。
Ｓ１５５ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)を受信する。Ｓ１５６ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)に応答して有効コマンド/アドレスの個数を出力する。
図１３は、第４デバッギング情報の提供作動を例示的に示すタイミング図である。図４、図１１及び図１３を参照すれば、図１１で説明された方法を通じて第１ページセットアップ区間及び第２ページセットアップ区間で貯蔵されたデータ信号(DQ)の有効性が判定されることができる。
第１ページセットアップ区間のうち、デバッギング情報生成器１１２は、貯蔵された第１及び第２コマンド（Ｃ１、Ｃ２）（例えば、「８０ｈ」、「１０ｈ」）及び第１乃至第５アドレス（Ａ１〜Ａ５）（例えば、「０１」、「１０１」、「０３」、「１０５」、「０５」）をデコーディングして、予め設定された値又は範囲と比較できる。デバッギング情報生成器１１２は、第１及び第２コマンド（Ｃ１、Ｃ２）がページセットアップの作動と対応する予め設定された設定コマンド値（例えば、「８０ｈ」、「１０」）と一致することと判定できる。デバッギング情報生成器１１２は、第１乃至第５アドレス（Ａ１〜Ａ５）の中で一部のアドレス（Ａ２、Ａ４）が予め設定された範囲（例えば、「０１」〜「９９」）を超過することと判定できる。これによって、デバッギング情報生成器１１２は第１時点（ｔ１）において有効コマンド/アドレスの個数を「５」に算出できる。
第２ページセットアップ区間のうち、デバッギング情報生成器１１２は、貯蔵された第３及び第４コマンド（Ｃ３、Ｃ４）（例えば、「８０ｈ」、「１０ｈ」）及び第６乃至第１０アドレス（Ａ６〜Ａ１０）（例えば、「０６」、「０７」、「０８」、「０９」、「１０」）をデコーディングして、予め設定された値又は範囲と比較できる。デバッギング情報生成器１１２は、第３及び第４コマンド（Ｃ３、Ｃ４）と第６乃至第１０アドレス（Ａ６〜Ａ１０）が予め設定された値又は範囲と一致することと判定できる。これにより、デバッギング情報生成器１１２は第２時点（ｔ２）において有効コマンド/アドレスの個数を「７」に算出できる。デバッギング情報レジスター１１３は累積された有効コマンド/アドレスの個数を「１２」に貯蔵できる。
デバッギング支援回路１１０がデバッギング情報要請(DIR)を受信した場合、デバッギング情報レジスター１１３は貯蔵された有効コマンド/アドレスの個数をデバッギング情報(DBI)として出力できる。デバッギング情報レジスター１１３は、下の表４に記載された値をデバッギング情報(DBI)として出力できる。
Figure 2019079506
図１４は、図４のデバッギング支援回路が第５デバッギング情報を提供する作動方法を示す順序図である。図４及び図１４を参照すれば、Ｓ１６１ステップにおいて、デバッギング支援回路１１０は入力信号を受信する。Ｓ１６２ステップにおいて、デバッギング支援回路１１０はコマンド(CMD)を貯蔵する。Ｓ１６３ステップにおいて、デバッギング支援回路１１０はコマンド(CMD)をデコーディングして有効性を判定する。デバッギング支援回路１１０は予め設定された値とコマンドが示す値を比較して有効性を判定できる。Ｓ１６４ステップにおいて、デバッギング支援回路１１０は判定された結果に基づいて作動回数を算出する。例示的に、デバッギング支援回路１１０は一つの作動単位を示すデータ信号(DQ)に含まれたコマンド(CMD)の有効性に基づいて作動回数を算出できる。デバッギング支援回路１１０はコマンド(CMD)が示す作動の種類毎に作動回数を算出できる。
Ｓ１６５ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)を受信する。Ｓ１６６ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)に応答して作動回数を出力する。
図１５は、第５デバッギング情報の提供作動を例示的に示すタイミング図である。図４、図１１及び図１５を参照すれば、図１１で説明された方法を通じて第１ページセットアップ区間及び第２ページセットアップ区間で入力されたデータ信号(DQ)の有効性が判定されることができる。
第１ページセットアップ区間のうち、デバッギング情報生成器１１２は、貯蔵された第１及び第２コマンド（Ｃ１、Ｃ２）（例えば、「８０ｈ」、「１０ｈ」）をデコーディングできる。デバッギング情報生成器１１２は、第１及び第２コマンド（Ｃ１、Ｃ２）がページセットアップの作動と対応する予め設定された値（例えば、「８０ｈ」、「１０」）と一致することと判定できる。これによって、デバッギング情報生成器１１２は第１時点（ｔ１）において作動回数を「１」に算出できる。
第２ページセットアップ区間のうち、デバッギング情報生成器１１２は、貯蔵された第３及び第４コマンド（Ｃ３、Ｃ４及び図）（例えば、「８０ｈ」、「１０ｈ」）をデコーディングできる。デバッギング情報生成器１１２は、第３及び第４コマンド（Ｃ３、Ｃ４）がページセットアップの作動と対応する予め設定された値（例えば、「８０ｈ」、「１０」）と一致することと判定できる。これによって、デバッギング情報生成器１１２は第２時点（ｔ２）において作動回数を「２」に算出できる。
デバッギング情報生成器１１２は、ページセットアップの作動についての作動回数を他の作動の作動回数と区分して算出できる。
デバッギング情報レジスター１１３は算出された作動回数を貯蔵できる。例示的に、デバッギング情報レジスター１１３は作動の種類毎に作動回数を貯蔵できる。デバッギング支援回路１１０がデバッギング情報要請(DIR)を受信した場合、デバッギング情報レジスター１１３は貯蔵された作動回数をデバッギング情報(DBI)として出力できる。デバッギング情報レジスター１１３は、下の表５に記載された値をデバッギング情報(DBI)として出力できる。
Figure 2019079506
図１６は、図４のデバッギング支援回路が第６デバッギング情報を提供する作動方法を示す順序図である。図４及び図６を参照すれば、Ｓ１７１ステップにおいて、デバッギング支援回路１１０は入力信号を受信する。Ｓ１７２ステップにおいて、デバッギング支援回路１１０はクロック活性時点を感知する。例えば、デバッギング支援回路１１０は、ライト活性信号(WE/)の立ち上がりエッジを感知できる。Ｓ１７３ステップにおいて、デバッギング支援回路１１０はクロック活性時点で相異なるピンを介して入力される入力信号を貯蔵する。Ｓ１７４ステップにおいて、デバッギング支援回路１１０は入力信号をデコーディングし、入力信号の有効性を判定する。デバッギング支援回路１１０は、入力信号が示す値の組み合わせを予め設定された信号値の組み合わせと比較して有効性を判定できる。Ｓ１７５ステップにおいて、判定された結果に基づいて入力信号の組み合わせフラッグを累積して貯蔵できる。
Ｓ１７６ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)を受信する。Ｓ１７７ステップにおいて、デバッギング支援回路１１０はデバッギング情報要請(DIR)に応答して累積された入力信号の組み合わせフラッグを出力する。
図１７は第６デバッギング情報の提供作動を例示的に示すタイミング図である。Z図４及び図１７を参照すれば、信号貯蔵回路１１１は入力信号からクロック活性時点を感知できる。例えば、信号貯蔵回路１１１はライト活性信号(WE/)の立ち上がりエッジを感知できる。信号貯蔵回路１１１は感知されたクロック活性時点で相異なるピンを介して入力されたそれぞれの入力信号を貯蔵できる。信号貯蔵回路１１１は、ライト活性信号(WE/)の立ち上がりエッジが感知される第１時点（ｔ１）乃至第７時点（ｔ７）でそれぞれの入力信号を貯蔵できる。例えば、信号貯蔵回路１１１は入力信号の第１組合せとして第１時点（ｔ１）にコマンドラッチ活性信号(CLE)、アドレスラッチ活性信号(ALE)、他の制御信号(CTRL)及びデータ信号(DQ)に対応する入力信号を貯蔵できる。例えば、信号貯蔵回路１１１は入力信号の第２組合せとして第２時点（ｔ２）にコマンドラッチ活性信号(CLE)、アドレスラッチ活性信号(ALE)、他の制御信号(CTRL)及びデータ信号(DQ)に対応する入力信号を貯蔵できる。同様に、信号貯蔵回路１１１は第３時点（ｔ３）乃至第７時点（ｔ７）のそれぞれで入力信号のそれぞれの組み合わせを貯蔵できる。
デバッギング情報生成器１１２は、第１時点（ｔ１）乃至第７時点（ｔ７）で貯蔵された入力信号の組み合わせの有効性を判定できる。デバッギング情報生成器１１２は、第１時点（ｔ１）乃至第７時点（ｔ７）で貯蔵された入力信号の組み合わせを予め設定された入力信号の組み合わせと比較して有効性を判定できる。デバッギング情報生成器１１２は第１時点（ｔ１）、第２時点（ｔ２）、第５時点（ｔ５）、第６時点（ｔ６）及び第７時点（ｔ７）において貯蔵された入力信号の組み合わせを予め設定された入力信号の組み合わせと比較して有効性を判定できる。デバッギング情報レジスター１１３は、第１時点（ｔ１）、第２時点（ｔ２）、第５時点（ｔ５）、第６時点（ｔ６）及び第７時点（ｔ７）で入力信号の組み合わせフラッグを「１」に生成できる。
第３時点（ｔ３）及び第４時点（ｔ４）において、コマンドラッチ活性信号とアドレスラッチ活性信号が全てハイレベルである場合、デバッギング情報生成器１１２は予め設定された入力信号の組み合わせと比較して入力信号の組み合わせが有効ではないことを判定できる。デバッギング情報レジスター１１３は第３時点（ｔ３）及び第４時点（ｔ４）で入力信号の組み合わせフラッグを「０」に生成できる。
デバッギング支援回路１１０がデバッギング情報要請(DIR)を受信した場合、デバッギング情報レジスター１１３は貯蔵された入力信号の組み合わせフラッグをデバッギング情報(DBI)として出力できる。デバッギング情報レジスター１１３は、下の表６に記載された値をデバッギング情報(DBI)として出力できる。
Figure 2019079506
図１８は、本発明の実施例による貯蔵装置を示す図面である。図１８を参照すれば、貯蔵装置２０は不揮発性メモリーパッケージ１００ａ及びメモリーコントローラー２００ａを包含できる。不揮発性メモリーパッケージ１００ａは、第１不揮発性メモリー装置(NVM１)及び第２不揮発性メモリー装置(NVM２)を包含できる。第１不揮発性メモリー装置(NVM１)及び第２不揮発性メモリー装置(NVM２)はそれぞれメモリーコントローラー２００ａと相異なるチャンネル(CH１、CH２)を介して連結されることができる。
第１不揮発性メモリー装置(NVM１)は第１デバッギング支援回路１１０ａ_１を含み、第２不揮発性メモリー装置(NVM２)は第２デバッギング支援回路１１０ａ_２を包含できる。第１デバッギング支援回路１１０ａ_１及び第２デバッギング支援回路１１０ａ_２は図１乃至図１７で説明したように、入力信号からデバッギング情報(DBI)を生成し、デバッギング情報要請(DIR)に応答して生成されたデバッギング情報(DBI)を出力できる。従って、第１及び第２デバッギング支援回路（１１０ａ_１、１１０ａ_２）についての詳細な説明は省略される。
第１チャンネル(CH１)を介してメモリーコントローラー２００ａから第１デバッギング情報要請(DIR１)が提供される場合、第１デバッギング支援回路１１０ａ_１は第１デバッギング情報要請(DIR１)に応答して第１デバッギング情報(DBI１)を出力できる。第２チャンネル(CH２)を介してメモリーコントローラー２００ａから第２デバッギング情報要請(DIR２)が受信される場合、第２デバッギング支援回路１１０ａ_２は第２デバッギング情報要請(DIR２)に応答して第２デバッギング情報(DBI２)を出力できる。
即ち、本発明の実施例による貯蔵装置２０は複数の不揮発性メモリー装置(NVM１、NVM２)を含み、それぞれの不揮発性メモリー装置(NVM１、NVM２)は、デバッギング支援回路（１１０ａ_１、１１０ａ_２）を包含できる。それぞれのデバッギング支援回路（１１０ａ_１、１１０ａ_２）は、対応する不揮発性メモリー装置(NVM１、NVM２)についてのデバッギング情報(DBI１、DBI２)を生成してホスト（図示せず）に提供できる。
図１９は、本発明の実施例による貯蔵装置を示す図面である。図１９を参照すれば、貯蔵装置３０は、不揮発性メモリーパッケージ１００ｂ及びメモリーコントローラー２００ｂを包含できる。不揮発性メモリーパッケージ１００ｂは第１不揮発性メモリー装置(NVM１)、第２不揮発性メモリー装置(NVM２)及びインターフェースチップ１２０ｂを包含できる。
インターフェースチップ１２０ｂはメモリーコントローラー２００ｂとチャンネル(CH１)を介して連結されるし、不揮発性メモリー装置(NVM１、NVM２)と複数の内部チャンネル(ICH１、ICH２)を介して連結されうる。インターフェースチップ１２０ｂは一つのチャンネル(CH１)に入力された信号を複数の内部チャンネル(ICH１、ICH２)中の一つの内部チャンネルを介して複数の不揮発性メモリー装置(NVM１、NVM２)中の一つに伝達できる。インターフェースチップ１２０ｂは、複数の不揮発性メモリー装置(NVM１、NVM２)から提供された信号を複数の内部チャンネル(ICH１、ICH２)を介して受信し、一つのチャンネル(CH１)を介してメモリーコントローラー２００ｂに伝達できる。
インターフェースチップ１２０ｂはデバッギング支援回路１２１ｂを包含できる。デバッギング支援回路１２１ｂは、図１乃至図１７で説明したように入力信号からデバッギング情報(DBI)を生成し、デバッギング情報要請(DIR)に応答して生成されたデバッギング情報(DBI)を出力できる。従って、デバッギング支援回路１２１ｂについての詳細な説明は省略される。
デバッギング支援回路１２１ｂは一つのチャンネル(CH１)を介して、第１不揮発性メモリー装置(NVM１)に提供される信号から第１不揮発性メモリー装置(NVM１)についてのデバッギング情報(DBI)を生成できる。デバッギング支援回路１２１ｂは第１不揮発性メモリー装置(NVM１)に対するデバッギング情報要請(DIR)を受信する場合、第１不揮発性メモリー装置(NVM１)についてのデバッギング情報(DBI)を出力できる。
デバッギング支援回路１２１ｂは１つのチャンネル(CH１)を介して第２不揮発性メモリー装置(NVM２)に提供される信号から第２不揮発性メモリー装置(NVM２)についてのデバッギング情報を生成できる。デバッギング支援回路１２１ｂは第２不揮発性メモリー装置(NVM２)についてのデバッギング情報要請(DIR)を受信する場合、第２不揮発性メモリー装置(NVM２)についてのデバッギング情報(DBI)を出力できる。
従って、本発明の実施例による貯蔵装置３０は１つのデバッギング支援回路１２１ｂから複数の不揮発性メモリー装置(NVM１、NVM２)に対するデバッギング情報(DBI)を出力できる。
本発明の実施例によると、インターフェースチップ１２０ｂに含まれたデバッギング支援回路１２１ｂは、チャンネル(CH１)、第１内部チャンネル(ICH１)又は第２内部チャンネル(ICH２)を介して提供される信号からデバッギング情報を生成し、生成されたデバッギング情報を出力できる。
図２０は、本発明による不揮発性メモリー装置が適用されたSSDシステムを示すブロック図である。図２０を参照すれば、SSDシステム１０００はホスト１１００及びSSD１２００を含む。
SSD１２００は、信号コネクター１２０１を介してホスト１１００と信号(SIG)をやり取りし、電源コネクター１２０２を介して電源(PWR)を入力される。SSD１２００はSSDコントローラー１２１０、複数のフラッシュメモリー（１２２１〜１２２ｎ）、補助電源装置１２３０及びバッファーメモリー１２４０を含む。
SSDコントローラー１２１０は、ホスト１１００から受信された信号(SIG)に応答して、複数のフラッシュメモリー（１２２１〜１２２ｎ）を制御できる。複数のフラッシュメモリー（１２２１〜１２２ｎ）はSSDコントローラー１２１０の制御によって作動できる。補助電源装置１２３０は電源コネクター１００２を介してホスト１１００と連結される。補助電源装置１２３０はホスト１１００から電源(PWR)を入力されて充電できる。補助電源装置１２３０はホスト１１００から電源供給が円滑ではない場合、SSD１２００の電源を提供できる。バッファーメモリー１２４０はSSD１２００のバッファーメモリーで作動する。
例示的に、複数のフラッシュメモリー（１２２１〜１２２ｎ）のそれぞれは図１乃至図２０を参照して説明されたように、デバッギング支援回路を包含できる。デバッギング支援回路は、複数のフラッシュメモリー（１２２１〜１２２ｎ）のそれぞれに含まれた不揮発性メモリー装置に包含されることができる。又は、デバッギング支援回路は複数のフラッシュメモリー（１２２１〜１２２ｎ）のそれぞれに含まれたインターフェースチップに包含されることができる。SSDコントローラー１２１０はホスト１１００からデバッギング情報要請を受信し、複数のフラッシュメモリー（１２２１〜１２２ｎ）にデバッギング情報要請を伝達できる。デバッギング支援回路は不揮発性メモリー装置についてのデバッギング情報を生成し、生成されたデバッギング情報をSSDコントローラー１２１０に出力できる。ホスト１１００はSSDコントローラー１２１０からデバッギング情報を受信して、SSDコントローラー１２１０と複数のフラッシュメモリー（１２２１〜１２２ｎ）との間のインターフェースに問題が発生したか否かを確認できる。
上述された本発明の実施例によると、不揮発性メモリー装置は入力信号からデバッギング情報を生成し、生成されたデバッギング情報をホストに提供できる。従って、メモリーコントローラーと不揮発性メモリー装置が結合して１つのセット(set)を構成したとしても、ホストはメモリーコントローラーと不揮発性メモリー装置との間のインターフェースに問題が発生したか否かを簡単に確認できる。
上述された内容は、本発明を実施するための具体的な実施例である。本発明は、上述された実施例だけではなく、単純に設計変更されたり、容易に変更できたりする実施例を、また含むはずである。なお、本発明は実施例を用いて容易に変形して実施できる技術も含むはずである。従って、本発明の範囲は、上述された実施例に限定されて定まってはならないし、後述する特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なものにより定まるべきである。
本発明はデバッギング手段を含む不揮発性メモリー装置及びその作動方法に有用である。
１０ ：貯蔵装置
１００：不揮発性メモリー装置
１１０：デバッギング支援回路
１１１：信号感知器
１１２：信号レジスター
１１３：信号デコーダー
１１４：デバッギング信号レジスター
１１５：出力回路
２００：メモリーコントローラー

Claims (10)

  1. 不揮発性メモリー装置の作動方法において、
    前記不揮発性メモリー装置の外部から制御信号及びデータ信号を受信するステップと、
    前記制御信号及び前記データ信号に基づいてデバッギング情報を生成するステップと、
    前記不揮発性メモリー装置の外部からデバッギング情報要請を受信するステップと、
    前記デバッギング情報要請に応答して前記デバッギング情報を出力するステップと、を含む作動方法。
  2. 前記デバッギング情報要請はデバッギングモードを含み、
    前記デバッギング情報を出力するステップは、前記デバッギングモードに対応する情報を出力するステップを含む、請求項１に記載の作動方法。
  3. 前記制御信号及び前記データ信号に基づいて前記デバッギング情報を生成するステップは、前記制御信号に含まれたライト活性信号(WE: Write Enable signal)の立ち上がりエッジが感知される場合、前記データ信号を前記デバッギング情報として貯蔵するステップと、をさらに含む、請求項１又は２に記載の作動方法。
  4. 前記制御信号に含まれたコマンドラッチ活性信号(CLE: Command Latch Enable)がハイレベルであり、前記制御信号に含まれたライト活性信号((WE)の立ち上がりエッジが感知される場合、前記デバッギング情報を第１値に貯蔵するステップと、
    前記制御信号に含まれたアドレスラッチ活性信号(ALE: Address Latch Enable)がハイレベルであり、前記制御信号に含まれたライト活性信号(WE)の立ち上がりエッジが感知される場合、前記デバッギング情報を第２値に貯蔵するステップと、
    をさらに含む請求項１乃至３のいずれか一項に記載の作動方法。
  5. 前記制御信号及び前記データ信号に基づいて前記デバッギング情報を生成するステップは、
    予め設定された値に基づいて前記データ信号に含まれたコマンド及びアドレスの有効性を判定するステップと、
    前記判定された有効性に対応する値を前記デバッギング情報として生成するステップと、
    を含む、請求項１乃至４のいずれか一項に記載の作動方法。
  6. 前記制御信号及び前記データ信号に基づいて前記デバッギング情報を生成するステップは、
    予め設定された値に基づいて前記データ信号に含まれたコマンド及び前記データ信号に含まれたアドレスの有効性を判定するステップと、
    前記判定された有効性に基づいて有効コマンドの個数及び有効アドレスの個数を前記デバッギング情報として生成するステップと、
    を含む、請求項１乃至４のいずれか一項に記載の作動方法。
  7. 前記制御信号及び前記データ信号に基づいて前記デバッギング情報を生成するステップは、
    予め設定された値に基づいて前記データ信号に含まれたコマンドの有効性を判定するステップと、
    前記判定された有効性に基づいて前記コマンドに対応する有効な作動回数を前記デバッギング情報として生成するステップと、
    を含む、請求項１乃至４のいずれか一項に記載の作動方法。
  8. 前記制御信号中の１つの立ち上がりエッジ又は立ち下がりエッジが感知される場合、前記不揮発性メモリー装置の相異なるピンを介して受信される入力信号を貯蔵するステップ、をさらに含み、
    前記制御信号及び前記データ信号に基づいて前記デバッギング情報を生成するステップは、
    予め設定された信号の組合せに基づいて前記入力信号の組合せの有効性を判定するステップと、
    前記判定された有効性に対応する値を前記デバッギング情報として生成するステップと、を含む、請求項１乃至４のいずれか一項に記載の作動方法。
  9. 不揮発性メモリー装置の外部から受信された制御信号及びデータ信号を貯蔵する信号貯蔵回路と、
    前記貯蔵された制御信号及び前記貯蔵されたデータ信号に基づいてデバッギング情報を生成するデバッギング情報生成器と、
    前記不揮発性メモリー装置の外部からデバッギング情報要請に応答して前記デバッギング情報を出力するデバッギング情報レジスターと、
    を含む不揮発性メモリー装置。
  10. 前記デバッギング情報要請はデバッギングモードを含み、
    前記デバッギング情報レジスターは前記デバッギングモードに対応する情報を前記デバッギング情報として出力する、請求項９に記載の不揮発性メモリー装置。
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