KR20160005570A - 메모리 장치를 제조하는 방법과 작동 방법, 및 이를 포함하는 시스템의 작동 방법 - Google Patents

메모리 장치를 제조하는 방법과 작동 방법, 및 이를 포함하는 시스템의 작동 방법 Download PDF

Info

Publication number
KR20160005570A
KR20160005570A KR1020140084678A KR20140084678A KR20160005570A KR 20160005570 A KR20160005570 A KR 20160005570A KR 1020140084678 A KR1020140084678 A KR 1020140084678A KR 20140084678 A KR20140084678 A KR 20140084678A KR 20160005570 A KR20160005570 A KR 20160005570A
Authority
KR
South Korea
Prior art keywords
memory
memory device
defect
chip
host
Prior art date
Application number
KR1020140084678A
Other languages
English (en)
Other versions
KR102152782B1 (ko
Inventor
문귀연
조영진
유영광
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140084678A priority Critical patent/KR102152782B1/ko
Priority to US14/792,727 priority patent/US9753849B2/en
Publication of KR20160005570A publication Critical patent/KR20160005570A/ko
Application granted granted Critical
Publication of KR102152782B1 publication Critical patent/KR102152782B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008—Error analysis, representation of errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating

Abstract

본 발명의 실시 예에 따른 메모리 장치를 제조하는 방법은 호스트로부터 명령을 수신하는 단계와, 상기 명령에 응답하여 어드레싱 모드들에 대한 결함-없는 메모리 영역들의 시작 어드레스들 중에서 적어도 하나를 상기 호스트로 전송하는 단계를 포함한다.

Description

메모리 장치를 제조하는 방법과 작동 방법, 및 이를 포함하는 시스템의 작동 방법{METHODS FOR MAUNFACTURING AND OPERATING MEMORY DEVICE AND METHOD FOR OPERATING THEREOF}
본 발명의 개념에 따른 실시 예는 메모리 장치에 관한 것으로, 특히 어드레싱 모드(addressing mode) 별로 결함-없는(defect-free) 메모리 영역에 대한 정보를 호스트로 전송할 수 있는 메모리 장치의 작동 방법과 이를 포함하는 시스템의 작동 방법에 관한 것이다.
어드레싱 모드(addressing mode)는 메모리 컨트롤러에서 CPU(central processing unit)가 사용하는 어드레스를 메모리 장치의 물리 어드레스로 매핑하는 방법을 의미한다. 어드레싱 모드는 호스트 또는 상기 호스트를 포함하는 시스템 구성마다 다르다.
DRAM의 결함 영역을 검출하기 위해, DRAM과 호스트를 포함하는 시스템에서 상기 시스템이 파워-온될 때마다 상기 호스트는 상기 DRAM에 포함된 모든 메모리 셀들을 테스트하고 테스트 결과에 따라 결함-셀 리스트를 작성해야 한다. 이러한 방법은 시스템이 파워-온 될 때마다 호스트가 DRAM의 상기 모든 셀들을 테스트해야 하므로, 상기 시스템의 부팅 시간 또는 테스트에 소모되는 전류가 증가하는 문제가 발생한다. 따라서, 파워-온시마다 상기 DRAM에 포함된 모든 셀들을 테스트하는 방법은 모바일 환경에 적합하지 않다.
본 발명이 이루고자 하는 기술적인 과제는 양산 단계에서 어드레싱 모드 별로 결함-없는 메모리 영역들에 대한 정보를 저장할 수 있는 메모리 장치를 제조하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적인 과제는 호스트로부터 출력된 명령에 응답하여 상기 결함-없는 메모리 영역들 중에서 적어도 하나에 대한 정보를 상기 호스트로 전송할 수 있는 메모리 장치의 작동 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적인 과제는 상기 메모리 장치와 상기 적어도 하나에 대한 정보를 이용할 수 있는 메모리 시스템의 작동 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 장치를 제조하는 방법은 테스터를 이용하여 메모리 장치에 포함된 메모리 셀들 각각의 결함 여부를 검출하는 단계와, 상기 검출의 결과에 기초하여, 상기 테스터를 이용하여 어드레싱 모드들에 대한 결함-없는 메모리 영역들의 시작 어드레스들을 상기 메모리 장치에 프로그램하는 단계를 포함한다.
상기 메모리 장치가 뱅크들을 포함하는 DRAM이고 상기 뱅크들 각각이 상기 메모리 셀들 중에서 대응되는 메모리 셀들을 포함할 때, 상기 결함 없는 메모리 영역들 각각은 상기 뱅크들 중에서 적어도 하나의 뱅크에 포함된다.
상기 시작 어드레스들은 모드 레지스터(mode register)에 저장될 수 있다. 상기 시작 어드레스들은 퓨즈들을 이용하여 저장될 수 있다.
상기 메모리 장치가 상기 결함 없는 메모리 영역들을 포함하는 제1칩과, 상기 제1칩과 다른 제2칩을 포함할 때, 상기 시작 어드레스들은 상기 제2칩에 저장된다.
상기 제1칩은 DDR(dual data rate) 메모리이고, 상기 제2칩은 플래시(flash) 메모리, 플래시 메모리를 포함하는 DRAM(dynamic random-access memory), PRAM (phase-change Memory), MRAM(magnetoresistive random-access memory), RRAM (resistive random-access memory), eMMC, SSD, USB 플래시 드라이브, 및 UFS 중에서 어느 하나일 수 있다.
본 발명의 실시 예에 따른 메모리 장치의 작동 방법은 호스트로부터 명령을 수신하는 단계와, 상기 명령에 응답하여 어드레싱 모드들에 대한 결함-없는 메모리 영역들의 시작 어드레스들 중에서 적어도 하나를 상기 호스트로 전송하는 단계를 포함한다.
상기 시작 어드레스들 각각은 상기 결함-없는 메모리 영역들 각각의 크기에 따라 서로 다르다.
본 발명의 실시 예에 따른 호스트, 제1메모리 장치, 및 제2메모리 장치를 포함하는 메모리 시스템의 작동 방법은 상기 호스트가 상기 제1메모리 장치로부터 어드레싱 모드들에 대한 결함-없는 메모리 영역들의 시작 어드레스들 중에서 적어도 하나를 리드하는 단계와, 상기 호스트가 상기 제2메모리 장치로부터 부트 로더를 리드하는 단계와, 상기 호스트가, 리드된 적어도 하나의 시작 어드레스 중에서 선택된 시작 어드레스를 이용하여, 상기 부트 로더를 상기 결함-없는 메모리 영역들 중에서 상기 선택된 시작 어드레스에 대응되는 결함-없는 메모리 영역에 라이트하는 단계를 포함한다.
상기 제1메모리 장치는 상기 결합-없는 메모리 영역을 포함하는 DRAM 칩과, 상기 시작 어드레스들을 저장하는 불휘발성 메모리 칩과, 상기 호스트로부터 출력된 명령에 응답하여 상기 불휘발성 메모리 칩에 저장된 상기 시작 어드레스들 중에서 상기 적어도 하나를 리드하고, 상기 리드된 적어도 하나의 시작 어드레스를 상기 호스트로 전송하는 DRAM 인터페이스를 포함한다.
상기 호스트는 CPU와, 상기 CPU의 제어에 따라 상기 시작 어드레스들 중에서 적어도 하나를 리드하는 제1메모리 컨트롤러와, 상기 CPU의 제어에 따라 상기 부트 로더를 리드하는 제2메모리 컨트롤러를 포함하고, 상기 제1메모리 컨트롤러는 상기 부트 로더를 상기 선택된 시작 어드레스에 대응되는 상기 결함-없는 메모리 영역에 라이트한다.
상기 호스트는 CPU와, 상기 시스템이 부팅될 때, 상기 시작 어드레스들 중에서 적어도 하나를 리드하는 제1메모리 컨트롤러와, 상기 CPU의 제어에 따라 상기 부트 로더를 리드하는 제2메모리 컨트롤러를 포함하고, 상기 제1메모리 컨트롤러는 상기 부트 로더를 상기 선택된 시작 어드레스에 대응되는 상기 결함-없는 메모리 영역에 라이트한다.
본 발명의 실시 예에 따라, 어드레싱 모드별로 적어도 하나의 결함-없는 메모리 영역의 시작 어드레스를 저장할 수 있는 메모리 장치는 호스트의 요청에 따라 상기 시작 어드레스를 상기 호스트로 전송할 수 있는 효과가 있다.
상기 호스트는, 상기 호스트가 사용할 어드레싱 모드에 해당하는 상기 시작 어드레스를 이용하여, 부트에 필요한 코드를 상기 시작 어드레스에 해당하는 결함-없는 메모리 영역에 안전하게 라이트할 수 있는 효과가 있다.
상기 호스트와 상기 메모리 장치를 포함하는 시스템에서, 상기 시스템이 파워-온 될 때마다, 상기 호스트는 상기 메모리 장치에 포함된 복수의 셀들 모두를 테스트하지 않아도 되므로, 상기 시스템은 부팅 시간을 감소시키고 테스트 시에 소모되는 전력 소모를 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따라 결함-없는 메모리 영역의 시작 어드레스를 프로그램할 수 있는 메모리 테스트 시스템의 개략적인 블록도이다.
도 2는 본 발명의 일 실시 예에 따라 어드레싱 모드별로 결함-없는 메모리 영역의 시작 어드레스를 포함하는 테이블을 나타낸다.
도 3은 도 2에 도시된 테이블에 상응하는 결함-없는 메모리 영역들의 개념도이다.
도 4는 도 2에 도시된 테이블에 상응하는 결함-없는 메모리 영역들의 개념도이다.
도 5는 본 발명의 다른 실시 예에 따라 어드레싱 모드별로 결함-없는 메모리 영역의 시작 어드레스를 포함하는 테이블을 나타낸다.
도 6은 도 5에 도시된 테이블에 상응하는 결함-없는 메모리 영역들의 개념도이다.
도 7은 본 발명의 다른 실시 예에 따라 결함-없는 메모리 영역의 시작 어드레스를 프로그램할 수 있는 메모리 테스트 시스템의 개략적인 블록도이다.
도 8은 도 1 또는 도 7에 도시된 메모리 테스트 시스템의 작동 방법을 설명하기 위한 플로우차트이다.
도 9는 어드레싱 모드별로 결함-없는 메모리 영역의 시작 어드레스를 포함하는 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 10은 어드레싱 모드별로 결함-없는 메모리 영역의 시작 어드레스를 포함하는 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 11은 도 9 또는 도 10에 도시된 메모리 시스템의 작동 방법을 설명하기 위한 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따라 결함-없는 메모리 영역의 시작 어드레스를 프로그램할 수 있는 메모리 테스트 시스템의 개략적인 블록도이다.
도 1을 참조하면, 메모리 테스트 시스템(100A)은 테스터(200)와 메모리 장치 (300A)를 포함한다.
테스터(200)는, 양산 단계(mass-produce state)에서, 메모리 장치(300A)의 메모리 셀 어레이(320)에 포함된 복수의 메모리 셀들 각각의 결함 여부를 테스트할 수 있는 장치 또는 회로를 의미할 수 있다.
테스터(200)는 메모리 장치(300A)를 테스트하기 위해 필요한 명령 및/또는 데이터를 메모리 장치(300A)로 전송하고, 메모리 장치(300A)로부터 출력된 테스트 데이터를 분석하고, 분석의 결과에 따라 메모리 장치(300A)의 기능과 성능을 테스트할 수 있다.
테스터(200)는, 분석의 결과에 따라, 메모리 장치(300A)의 메모리 셀 어레이 (320)에 포함된 복수의 메모리 셀들 각각의 결함 여부를 판단하고, 판단의 결과에 따라 연속적으로 결함-없는 복수의 메모리 셀들을 포함하는 메모리 영역(이하, '결함-없는 메모리 영역(defect-free memory region)'이라 한다)의 시작 위치 정보(예컨대, 시작 어드레스)를 메모리 장치(300A)의 모드 레지스터(330)에 프로그램할 수 있다.
본 명세서에서 적어도 하나의 결함-없는 메모리 영역은 일정한 크기를 가질 수 있다. 테스터(200)는 적어도 하나의 결함-없는 메모리 영역의 크기를 결정할 수 있다.
메모리 장치(300A)는 액세스 제어 회로(310), 메모리 셀 어레이(320), 및 모드 레지스터(330)를 포함할 수 있다.
실시 예에 따라 메모리 장치(300A)는 DRAM(dynamic random access memory) 또는 SDRAM(synchronous DRAM)으로 구현될 수 있다. DDR(dual data rate) 메모리는 DRAM 또는 SDRAM으로 구현될 수 있다.
액세스 제어 회로(310)는, 테스터(200)로부터 출력된 명령 및/또는 어드레스 (들)에 기초하여, 메모리 셀 어레이(320)에 대한 액세스 작동을 제어할 수 있다. 상기 액세스 작동은 라이트 작동 또는 리드 작동을 포함한다.
액세스 제어 회로(310)는 테스터(200)로부터 출력된 명령 및/또는 어드레스(들)를 디코드하고, 디코드 결과에 따라 액세스 작동의 대상이 되는 적어도 하나의 메모리 셀을 선택할 수 있다.
메모리 셀 어레이(320)는 복수의 워드 라인들, 복수의 비트 라인들, 및 복수의 메모리 셀들을 포함한다. 여기서, 어드레스는 상기 복수의 워드 라인들 중에서 대응되는 워드 라인 또는 상기 복수의 비트 라인들 중에서 대응되는 비트 라인을 선택할 수 있다.
라이트 작동 동안, 액세스 제어 회로(310)는 테스터(200)로부터 출력된 데이터를 테스터(200)로부터 출력된 명령 및/또는 어드레스(들)를 이용하여 메모리 셀 어레이(320)의 메모리 영역에 라이트할 수 있다. 상기 메모리 영역은 복수의 메모리 셀들을 포함할 수 있다.
리드 작동 동안, 액세스 제어 회로(310)는 메모리 셀 어레이(320)의 메모리 영역에 라이트된 데이터를 테스터(200)로부터 출력된 명령 및/또는 어드레스(들)를 이용하여 리드하고, 리드된 데이터를 테스터(200)로 전송할 수 있다.
예컨대, 테스터(200)는 메모리 영역에 라이트된 데이터와 상기 메모리 영역으로부터 리드된 데이터를 서로 비교하고, 비교의 결과에 기초하여 상기 메모리 영역에 포함된 복수의 메모리 셀들 각각의 결함 여부를 판단할 수 있다. 테스터(200)는 메모리 영역에 라이트된 데이터와 동일한 데이터를 저장할 수 있다.
테스터(200)는, 복수의 메모리 셀들 각각의 결함 여부에 기초하여, 도 2에 도시된 제1테이블(TABLE1)을 생성할 수 있다.
모드 레지스터(330)는 도 2를 참조하여 설명될 제1테이블(TABLE1)을 저장할 수 있다. 액세스 제어 회로(310)는 테스터(200)로부터 출력된 제1테이블(TABLE)을 모드 레지스터(330)에 라이트할 수 있다.
메모리 셀 어레이(320)가 DRAM 또는 SDRAM으로 구현될 때, 모드 레지스터 (330)는 불휘발성 메모리의 기능을 수행할 수 있다.
도 1에서는 제1테이블(TABLE1)을 저장할 수 있는 메모리로서 모드 레지스터 (330)가 예시적으로 도시되어 있으나, 모드 레지스터(330)는 불휘발성 메모리로 대체될 수 있다. 이때, 불휘발성 메모리는 PROM(programmable read-only memory), FPROM(field programmable read-only memory), OTP 불휘발성 메모리(one-time programmable non-volatile memory), 퓨즈 또는 안티퓨즈(antifuse)로 구현될 수 있다.
도 2는 본 발명의 일 실시 예에 따라 어드레싱 모드별로 결함-없는 메모리 영역의 시작 어드레스를 포함하는 테이블을 나타낸다.
도 1과 도 2를 참조하면, 테스터(200)에 의해 메모리 장치(300A)의 모드 레지스터(330) 또는 상술한 불휘발성 메모리에 프로그램되는 제1테이블(TABLE1)은, 어드레싱 모드(AM)와 결함-없는 메모리 영역의 크기에 따라 결정된 결함-없는 메모리 영역들 각각의 시작 위치 정보(또는 시작 어드레스)를 포함할 수 있다.
복수의 어드레싱 모드들(AM) 각각은 뱅크 값(bank value), 로우 값(row value), 및 컬럼 값(column value)의 조합에 따라 결정될 수 있다. 예컨대, 복수의 어드레싱 모드들(AM)은 로우-뱅크-컬럼 어드레싱 모드(RBC)와 뱅크-로우-컬럼 어드레싱 모드(BRC)를 포함할 수 있다.
도 2를 참조하면, 제1테이블(TABLE1)은, 각 어드레싱 모드(예컨대, RBC와 BRC), 뱅크의 개수(예컨대, 4), 및 각 결함-없는 메모리 영역의 크기(SIZE1와 SIZE2)에 따라, 각각이 서로 다른 시작 위치 정보에 상응하는 시작 어드레스들 (ADD1~ADD4)을 포함할 수 있다. 본 발명의 기술적 사상은 도 2의 제1테이블 (TABLE1)에 예시적으로 도시된 어드레싱 모드들의 개수, 뱅크들의 개수, 및 결함-없는 메모리 영역들의 크기의 개수에 한정되는 것은 아니다.
메모리 장치(300A)의 양산 단계에서, 메모리 장치(300A)에 접속될 호스트가 복수의 어드레싱 모드들 중에서 어떤 어드레싱 모드를 사용할지는 알 수 없다.
예컨대, 호스트가 사용하는 어드레싱 모드가 RBC 어드레싱 모드인지 또는 BRC 어드레싱 모드인지에 따라, 상기 호스트에 의해 사용될 결함-없는 메모리 영역들 각각의 시작 어드레스는 서로 다르다.
도 3은 도 2에 도시된 테이블에 상응하는 결함-없는 메모리 영역들의 개념도이다. 도 1의 메모리 셀 어레이(320)는 도 3과 도 4에 도시된 바와 같이 4개의 뱅크들(BANK0-BANK3)을 포함하는 메모리 셀 어레이(320A)로 구현될 수 있다.
도 2와 도 3을 참조하면, 어드레싱 모드(AM)가 RBC이고 메모리 셀 어레이 (320A)에 구현된 뱅크의 개수가 4개이고 결함-없는 제1메모리 영역의 크기가 제1크기(SIZE1)일 때, 결함-없는 제1메모리 영역(DFMR1)의 시작 어드레스는 ADD1이다.
또한, 어드레싱 모드(AM)가 RBC이고 메모리 셀 어레이(320A)에 구현된 뱅크의 개수가 4개이고 결함-없는 제2메모리 영역의 크기가 제2크기(SIZE2)일 때, 결함-없는 제2메모리 영역(DFMR2)의 시작 어드레스는 ADD2이다. 예컨대, 제2크기 (SIZE2)가 제1크기(SIZE1)보다 클 수 있다.
각 시작 어드레스(ADD1 또는 ADD2)는 로우 값, 뱅크 값, 및 컬럼 값에 따라 결정될 수 있다. 예컨대, 각 시작 어드레스(ADD1 또는 ADD2)는 장치 어드레스 (device address)로서 테스터(200) 또는 호스트(400)에 의해 사용되는 시스템 어드레스(system address)와 다르다.
따라서, 테스터(200) 또는 호스트(400)가 메모리 장치(300A)의 메모리 셀 어레이(320)에 데이터(예컨대, 적어도 하나의 시작 어드레스)를 라이트하거나 메모리 셀 어레이(320)로부터 데이터(예컨대, 적어도 하나의 시작 어드레스)를 리드하기 위해서, 상기 시스템 어드레스(또는 시스템 어드레싱 프로토콜)와 상기 장치 어드레스(또는 장치 어드레싱 프로토콜) 사이에서 매핑 스킴(mapping scheme)이 필요하다. 상기 매핑 스킴은 테스터(200) 또는 호스트(400)에 의해 수행될 수 있다.
테스터(200) 또는 호스트(400)에 의해 사용되는 매핑 스킴이 RBC일 때, 시스템 어드레스의 상위 비트들은 로우(R) 또는 로우 어드레스로 매핑되고, 상기 시스템 어드레스의 하위 비트들은 컬럼(C) 또는 컬럼 어드레스로 매핑되고, 상기 시스템 어드레스 중에서 나머지 비트들은 뱅크(B) 또는 뱅크 어드레스로 매핑된다. 여기서, 상기 상위 비트들은 MSB(most significant bit)를 포함하고, 상기 하위 비트들은 LSB(least significant bit)를 포함한다.
테스터(200) 또는 호스트(400)에 의해 사용되는 매핑 스킴이 BRC일 때, 시스템 어드레스의 상위 비트들은 뱅크(B) 또는 뱅크 어드레스로 매핑되고, 상기 시스템 어드레스의 하위 비트들은 컬럼(C) 또는 컬럼 어드레스로 매핑되고, 상기 시스템 어드레스 중에서 나머지 비트들은 로우(R) 또는 로우 어드레스로 매핑된다.
도 4는 도 2에 도시된 테이블에 상응하는 결함-없는 메모리 영역들의 개념도이다.
도 2, 도 3, 및 도 4를 참조하면, 어드레싱 모드(AM)가 BRC이고 메모리 셀 어레이(320A)에 구현된 뱅크의 개수가 4개이고 결함-없는 제3메모리 영역의 크기가 제1크기(SIZE1)일 때, 결함-없는 제3메모리 영역(DFMR3)의 시작 어드레스는 ADD3이다.
또한, 어드레싱 모드(AM)가 BRC이고 메모리 셀 어레이(320A)에 구현된 뱅크의 개수가 4개이고 결함-없는 제4메모리 영역의 크기가 제2크기(SIZE2)일 때, 결함-없는 제4메모리 영역(DFMR4)의 시작 어드레스는 ADD4이다.
각 시작 어드레스(ADD3 또는 ADD4)는 로우 값, 뱅크 값, 및 컬럼 값에 따라 결정될 수 있다.
도 3과 도 4에 도시된 바와 같이, 어드레싱 모드가 로우-뱅크-컬럼 어드레싱 모드인지 또는 뱅크-로우-컬럼 어드레싱 모드인지에 따라 각 시작 어드레스 (ADD1~ADD4)는 서로 다르다.
도 5는 본 발명의 다른 실시 예에 따라 어드레싱 모드별로 결함-없는 메모리 영역의 시작 어드레스를 포함하는 테이블을 나타낸다.
도 1의 메모리 셀 어레이(320)는 도 5에 도시된 바와 같이 8개의 뱅크들 (BANK0-BANK7)을 포함하는 메모리 셀 어레이(320B)로 구현될 수 있다.
도 1과 도 5를 참조하면, 테스터(200)에 의해 메모리 장치(300B)의 모드 레지스터(330) 또는 상술한 불휘발성 메모리에 프로그램되는 제2테이블(TABLE2)은 복수의 어드레싱 모드들(AM) 각각에 대해 결함-없는 메모리 영역들 각각의 시작 위치 정보를 포함할 수 있다.
도 6은 도 5에 도시된 테이블에 상응하는 결함-없는 메모리 영역들의 개념도이다.
도 5와 도 6을 참조하면, 어드레싱 모드(AM)가 RBC이고 메모리 셀 어레이 (320B)에 구현된 뱅크의 개수가 8개이고 결함-없는 제5메모리 영역의 크기가 제3크기(SIZE3)일 때, 결함-없는 제5메모리 영역(DFMR5)의 시작 어드레스는 ADD5이다.
또한, 어드레싱 모드(AM)가 RBC이고 메모리 셀 어레이(320B)에 구현된 뱅크의 개수가 8개이고 결함-없는 제6메모리 영역의 크기가 제4크기(SIZE4)일 때, 결함-없는 제6메모리 영역(DFMR6)의 시작 어드레스는 ADD6이다.
어드레싱 모드(AM)가 BRC이고 메모리 셀 어레이(320B)에 구현된 뱅크의 개수가 8개이고 결함-없는 제7메모리 영역의 크기가 제3크기(SIZE3)일 때, 결함-없는 제7메모리 영역(DFMR7)의 시작 어드레스는 ADD7이다.
또한, 어드레싱 모드(AM)가 BRC이고 메모리 셀 어레이(320B)에 구현된 뱅크의 개수가 8개이고 결함-없는 제8메모리 영역의 크기가 제4크기(SIZE4)일 때, 결함-없는 제8메모리 영역(DFMR8)의 시작 어드레스는 ADD8이다. 예컨대, 제4크기 (SIZE4)는 제3크기(SIZE3)보다 클 수 있다.
도 7은 본 발명의 다른 실시 예에 따라 결함-없는 메모리 영역의 시작 어드레스를 프로그램할 수 있는 메모리 테스트 시스템의 개략적인 블록도이다.
도 7을 참조하면, 메모리 테스트 시스템(100B)은 테스터(200)와 메모리 장치 (300B)를 포함한다. 메모리 장치(300B)는 인터페이스(340), 제1칩(350), 및 제2칩 (360)을 포함한다. 예컨대, 메모리 장치(300B)는 멀티 칩 패키지(multi chip package(MCP))로 구현될 수 있다.
제1칩이 DDR(dual data rate) 메모리로 구현될 때, 제2칩은 플래시(flash) 메모리, 플래시 메모리를 포함하는 DRAM(Dynamic random-access memory), PRAM(Phase-change Memory), MRAM(Magnetoresistive random-access memory), RRAM (Resistive random-access memory), 또는 EEPROM 중에서 어느 하나로 구현될 수 있다. 상기 플래시 메모리는 NAND 플래시 메모리 또는 NOR 플래시 메모리를 포함할 수 있다.
실시 예에 따라, 상기 제2칩은 불휘발성 메모리를 포함하는 메모리 솔루션(예컨대, e-MMC(embedded multimedia card), SSD(solid state drive), UFS(universal flash memory), 또는 USB 플래시 드라이브(USB flash drive))로 구현될 수 있다.
인터페이스(340)는 제1칩(350)과 제2칩(360)에 대한 액세스 작동을 제어할 수 있다. 제1칩(350) 또는 제2칩(360)은 인터페이스(340)를 통해 테스터(200) 또는 호스트(400)와 명령 및/또는 데이터를 주거나 받을 수 있다.
제1칩(350)은 액세스 제어 회로(310)와 메모리 셀 어레이(320)를 포함한다. 메모리 셀 어레이(320)는 결함 없는 메모리 영역들을 포함한다. 도 7의 제1칩(350)의 구조와 동작은 도 1의 메모리 장치(300A)의 구조와 동작과 실질적으로 동일할 수 있다.
상술한 바와 같이, 테스터(200)는 제1칩(350)의 메모리 셀 어레이(320)에 포함된 복수의 메모리 셀들 각각의 결함 여부를 판단하고, 판단의 결과에 따라 적어도 하나의 결함-없는 메모리 영역의 시작 위치 정보를 포함하는 테이블을 인터페이스(340)를 통해 제2칩(360)의 메모리 셀 어레이(363)에 프로그램할 수 있다.
제2칩(360)은 액세스 제어 회로(361)와 메모리 셀 어레이(363)를 포함한다.
액세스 제어 회로(361)는, 테스터(200)로부터 출력된 제1테이블(TABLE1) 또는 제2테이블(TABLE2)을 메모리 셀 어레이(363)에 라이트할 수 있다. 메모리 셀 어레이(363)는 플래시-기반 메모리 셀들을 포함할 수 있다.
제1칩이 DRAM 칩으로 구현될 때, 인터페이스(340)는 DRAM 인터페이스로 구현되고, 인터페이스(340)는 DRAM 인터페이스를 이용하여 제2칩(360)에 대한 액세스 작동을 제어할 수 있다.
도 8은 도 1 또는 도 7에 도시된 메모리 테스트 시스템의 작동 방법을 설명하기 위한 플로우차트이다.
도 1부터 도 8을 참조하면, 메모리 장치(300A 또는 300B)에 접속된 테스터 (200)는 메모리 셀 어레이(320, 320A, 또는 320B)에 포함된 복수의 메모리 셀들 각각의 결함 여부를 검출한다(S110).
테스터(200)는, 상기 검출의 결과에 기초하여, 어드레싱 모드들에 대해 결함-없는 메모리 영역들의 시작 어드레스들을 포함하는 테이블(예컨대, TABLE1 또는 TABLE2)을 메모리 장치(300A 또는 300B)에 프로그램한다(S120). 상기 어드레싱 모드들 각각은 뱅크 값, 로우 값, 및 컬럼 값의 조합에 기초하여 결정될 수 있다.
예컨대, 메모리 장치(300A 또는 300B)가 DRAM으로 구현될 때, 결함-없는 메모리 영역들의 시작 어드레스들을 포함하는 테이블(예컨대, TABLE1 또는 TABLE2)은 상기 DRAM의 내부에 구현된 불휘발성 메모리, 예컨대 EEPROM 등에 저장될 수 있다.
메모리 장치(300A)가 복수의 뱅크들(BANK0~BANK3 또는 BANK0~BANK7)을 포함하는 DRAM이고, 복수의 뱅크들(BANK0~BANK3 또는 BANK0~BANK7) 각각은 복수의 메모리 셀들 중에서 대응되는 메모리 셀들을 포함할 때, 결함 없는 메모리 영역들 (DFMR1~DFMR8) 각각은 복수의 뱅크들(BANK0~BANK3 또는 BANK0~BANK7) 중에서 적어도 하나의 뱅크에 포함된다.
실시 예에 따라 메모리 장치(300A)는 시작 어드레스들을 포함하는 테이블(예컨대, TABLE1 또는 TABLE2)을 모드 레지스터(330)에 저장한다.
다른 실시 예에 따라 메모리 장치(300B)는 시작 어드레스들을 포함하는 테이블(예컨대, TABLE1 또는 TABLE2)을 제2칩(360)의 메모리 셀 어레이(363)에 저장한다.
도 9는 어드레싱 모드별로 결함-없는 메모리 영역의 시작 어드레스를 포함하는 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
상술한 바와 같이, 메모리 장치(300A)는 어드레싱 모드별로 적어도 하나의 결함-없는 메모리 영역의 시작 어드레스(또는, 상기 시작 어드레스를 포함하는 테이블)을 상기 메모리 영역의 크기별로 저장할 수 있다. 각 메모리 장치(300A)에 저장된 결함-없는 메모리 영역의 시작 어드레스(들) 또는 테이블은 호스트(400)의 요청(또는 명령)에 의해 호스트(400)로 전송될 수 있다.
도 9를 참조하면, 메모리 시스템(100C)은 호스트(400)와 제1메모리 장치 (300A)와 제2메모리 장치(450)를 포함한다.
메모리 시스템(100C)은 PC(personal computer) 또는 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 또는 e-북(e-book)으로 구현될 수 있다.
호스트(400)는 제1메모리 장치(300A)와 제2메모리 장치(450)의 작동을 제어할 수 있다.
호스트(400)는 집적 회로, 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)) 또는 모바일 AP로 구현될 수 있다.
호스트(400)는 CPU(410), 매핑 레지스터(420), 제1메모리 컨트롤러(430), 및 제2메모리 컨트롤러(440)를 포함한다.
CPU(410)는 버스(401)를 통해 매핑 레지스터(420), 제1메모리 컨트롤러 (430), 및 제2메모리 컨트롤러(440)를 제어할 수 있다. CPU(410)는 마이크로프로세서, 마이크로 컨트롤러, 또는 디지털 신호 프로세서를 의미할 수 있다.
CPU(410)는 컴퓨터 프로그램의 명령들(instructions), 운영 체제(operating system(OS)), 하나 또는 그 이상의 프로그램들, 및/또는 하나 또는 그 이상의 애플리케이션들을 실행할 수 있다.
CPU(410)는 복수의 어드레싱 모드들 중에서 적어도 하나를 사용할 수 있다.
매핑 레지스터(420)는 메모리 장치(300A)로부터 출력된 시작 어드레스(들) 또는 테이블을 저장할 수 있다. 도 9에서는 제1메모리 컨트롤러(430)로부터 분리된 매핑 레지스터(420)가 도시되어 있으나, 실시 예에 따라 매핑 레지스터(420)는 제1메모리 컨트롤러(430)의 일부일 수 있다.
제1메모리 컨트롤러(430)는 제1메모리 장치(300A)로 전송될 명령 및/또는 데이터를 제어 또는 관리할 수 있다. 또한, 제1메모리 컨트롤러(430)는 제1메모리 장치(300A)로부터 전송된 시작 어드레스(들) 또는 테이블을 제어 또는 관리할 수 있다.
제1메모리 컨트롤러(430)는 복수의 어드레싱 모드들을 지원할 수 있다.
실시 예에 따라, 제1메모리 컨트롤러(430)는, CPU(410)의 제어에 따라 또는 메모리 시스템(100C)의 부팅 시에, 어드레싱 모드와 결함-없는 메모리 영역의 크기에 상응하는 상기 결함-없는 메모리 영역의 시작 어드레스(또는, 상기 시작 어드레스를 포함하는 테이블)을 제1메모리 장치(300A)로부터 읽어올 수 있다.
즉, CPU(410)가 RBC 어드레싱 모드를 사용하고, CPU(410)가 제1크기(SIZE1)를 갖는 결함-없는 메모리 영역(DFMR1)에 특정한 프로그램을 프로그램하고자 할 때, 제1메모리 컨트롤러(430)는, CPU(410)의 제어에 따라, 제1메모리 장치(300A)의 모드 레지스터(330)에 저장된 제1테이블(TABLE1)로부터 제1시작 어드레스(ADD1)를 읽어올 수 있다. 예컨대, 결함-없는 메모리 영역은 안전-부트 영역(safe boot region)의 기능을 수행할 수 있다.
제1메모리 컨트롤러(430)는 제1시작 어드레스(ADD1)를 매핑 레지스터(420)에 저장할 수 있다. 이때 제1메모리 컨트롤러(430)는 CPU(410)로부터 출력된 시스템 어드레스를 제1시작 어드레스(ADD1)로 매핑할 수 있다.
제2메모리 컨트롤러(440)는, CPU(410)의 제어에 따라, 제2메모리 장치(450)로부터 부트 로더(451)를 리드하고, 제1메모리 컨트롤러(430)를 이용하여 제1시작 어드레스(ADD1)에 의해 정의된 결함-없는 메모리 영역(DFMR1)에 부트 로더(451)를 라이트할 수 있다. 부트 로더(451)는 부팅에 관련된 프로그램의 일 실시 예이다.
즉, 제1메모리 컨트롤러(430)는 제2메모리 컨트롤러(440)에 의해 리드된 부트 로더(451)와, 부트 로더(451)가 저장될 제1시작 어드레스(ADD1)를 포함하는 라이트 명령을 제1메모리 장치(300A)의 액세스 제어 회로(310)로 전송한다. 따라서, 액세스 제어 회로(310)는 부트 로더(451)를 제1시작 어드레스(ADD1)에 상응하는 결함-없는 메모리 영역(DFMR1)에 프로그램한다.
결함-없는 메모리 영역(DFMR1)에 프로그램된 부트 로더(451)에 의해 제2메모리 장치(450)에 저장된 OS는 제1메모리 장치(300A)의 메모리 셀 어레이(320)로 로드될 수 있다.
실시 예에 따라, 제1메모리 컨트롤러(430)는 CPU(410)에 의해 정의된 어드레싱 모드에 상응하는 시작 어드레스만을 모드 레지스터(330)로부터 리드하고, 상기 시작 어드레스에 상응하는 결함-없는 메모리 영역에 부트 로더(451)를 로드할 수 있다. 예컨대, 제1메모리 컨트롤러(430)는 어드레싱 모드를 결정하고, 논리 어드레스를 로우 어드레스, 컬럼 어드레스, 또는 뱅크 어드레스로 생성할 수 있다.
다른 실시 예에 따라, 제1메모리 컨트롤러(430)는 복수의 어드레싱 모드들에 상응하는 결함-없는 메모리 영역들에 대한 시작 어드레스들 전부를 모드 레지스터 (330)로부터 리드하고, 리드된 시작 어드레스들 중에서 선택된 시작 어드레스에 상응하는 결함-없는 메모리 영역에 부트 로더(451)를 로드할 수 있다.
제2메모리 장치(450)는 부트 로더(451)와 OS(453)를 저장할 수 있는 불휘발성 메모리 장치일 수 있다. 상기 불휘발성 메모리 장치는 MMC(multimedia card), eMMC(embedded MMC) 또는 UFS(universal flash storage)로 구현될 수 있다.
도 10은 어드레싱 모드별로 결함-없는 메모리 영역의 시작 어드레스를 포함하는 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
상술한 바와 같이, 메모리 장치(300B)는 어드레싱 모드별로 적어도 하나의 결함-없는 메모리 영역의 시작 어드레스(또는, 상기 시작 어드레스를 포함하는 테이블)을 상기 메모리 영역의 크기별로 저장할 수 있다. 메모리 장치(300B)에 저장된 시작 어드레스 또는 테이블은 호스트(400)의 요청에 의해 호스트(400)로 전송될 수 있다.
메모리 시스템(100D)은 PC 또는 상술한 휴대용 전자 장치로 구현될 수 있다.
호스트(400)는 제1메모리 장치(300B)와 제2메모리 장치(450)의 작동을 제어할 수 있다.
호스트(400)는 집적 회로, SoC, AP, 또는 모바일 AP로 구현될 수 있다.
도 10에 도시된 호스트(400)의 구조와 동작은 도 9에 도시된 호스트(400)의 구조와 동작과 실질적으로 동일하고, 도 10에 도시된 제1메모리 장치(300B)의 구조와 동작은 도 7에 도시된 메모리 장치(300B)의 구조와 동작과 실질적으로 동일하다.
제1메모리 컨트롤러(430)는 제1메모리 장치(300B)로 전송될 명령 및/또는 데이터를 제어 또는 관리할 수 있다. 또한, 제1메모리 컨트롤러(430)는 제1메모리 장치(300B)로부터 전송된 시작 어드레스(들) 또는 테이블을 제어 또는 관리할 수 있다.
제1메모리 컨트롤러(430)는 복수의 어드레싱 모드들을 지원할 수 있다.
실시 예에 따라, 제1메모리 컨트롤러(430)는, CPU(410)의 제어에 따라 또는 메모리 시스템(100D)의 부팅 시에, 어드레싱 모드와 결함-없는 메모리 영역의 크기에 상응하는 상기 결함-없는 메모리 영역의 시작 어드레스(또는, 상기 시작 어드레스를 포함하는 테이블)을 제1메모리 장치(300B)로부터 읽어올 수 있다.
예컨대, CPU(410)가 BRC 어드레싱 모드를 사용하고, CPU(410)가 제2크기 (SIZE2)를 갖는 결함-없는 메모리 영역(DFMR4)에 특정한 프로그램을 프로그램하고자 할 때, 제1메모리 컨트롤러(430)는, CPU(410)의 제어에 따라, 제1메모리 장치 (300B)의 제2칩(60)의 메모리 셀 어레이(363)에 저장된 제1테이블(TABLE1)로부터 제4시작 어드레스(ADD4)를 읽어올 수 있다.
제1메모리 컨트롤러(430)는 제4시작 어드레스(ADD4)를 매핑 레지스터(420)에 저장할 수 있다. 이때 제1메모리 컨트롤러(430)는 CPU(410)로부터 출력된 시스템 어드레스를 제4시작 어드레스(ADD4)로 매핑할 수 있다.
제2메모리 컨트롤러(440)는, CPU(410)의 제어에 따라, 제2메모리 장치(450)로부터 부트 로더(451)를 리드하고, 제1메모리 컨트롤러(430)를 이용하여 제4시작 어드레스(ADD4)에 의해 정의된 결함-없는 메모리 영역(DFMR4)에 부트 로더(451)를 라이트할 수 있다.
즉, 제1메모리 컨트롤러(430)는 제2메모리 컨트롤러(440)에 의해 리드된 부트 로더(451)와, 부트 로더(451)가 저장될 제4시작 어드레스(ADD4)를 포함하는 라이트 명령을 제1메모리 장치(300B)의 제1칩(350)의 액세스 제어 회로(310)로 전송한다. 따라서, 제1칩(350)의 액세스 제어 회로(310)는 부트 로더(451)를 제4시작 어드레스(ADD4)에 상응하는 결함-없는 메모리 영역(DFMR4)에 프로그램한다.
결함-없는 메모리 영역(DFMR4)에 프로그램된 부트 로더(451)에 의해 제2메모리 장치(450)에 저장된 OS는 제1메모리 장치(300B)의 제1칩(350)의 메모리 셀 어레이(320)로 로드될 수 있다.
호스트(400)가 제1메모리 장치(300A 또는 300B)에 로드하고자하는 프로그램(예컨대, 부트 로더(451))의 크기가 제1크기(SIZE1)보다 크고 제2크기(SIZE2)와 같거나 작을 때, 호스트(400)는 어드레싱 모드에 따라 모드 레지스터(330) 또는 제2칩(360)의 메모리 셀 어레이(363)로부터 제2시작 어드레스(ADD2) 또는 제4시작 어드레스(ADD4)를 읽어올 수 있다. 실시 예에 따라 호스트(400)는 모드 레지스터 (330) 또는 제2칩(360)의 메모리 셀 어레이(363)로부터 제1테이블(TABLE1)을 읽어올 수 있다.
도 11은 도 9 또는 도 10에 도시된 메모리 시스템의 작동 방법을 설명하기 위한 플로우차트이다. 도 9부터 도 11을 참조하여, 메모리 시스템(100C 또는 10D)의 작동을 설명하면 다음과 같다.
CPU(410)는 CPU(410)가 사용할 어드레싱 모드를 제1메모리 컨트롤러(430)에 설정할 수 있다(S210).
제1메모리 컨트롤러(430)는 설정된 어드레싱 모드에 상응하는 시작 어드레스를 리드하기 위한 명령을 제1반도체 장치(300A)의 액세스 제어 회로(310) 또는 제1반도체 장치(300B)의 제2칩(360)의 액세스 제어 회로(361)로 전송한다(S220).
실시 예에 따라 액세스 제어 회로(310)는 모드 레지스터(330)에 저장된 시작 어드레스 또는 상기 시작 어드레스를 포함하는 테이블을 리드하고, 리드된 시작 어드레스 또는 리드된 테이블을 제1메모리 컨트롤러(430)로 전송한다(S230).
다른 실시 예에 따라 제2칩(360)의 액세스 제어 회로(361)는 메모리 셀 어레이(363)에 저장된 시작 어드레스 또는 상기 시작 어드레스를 포함하는 테이블을 리드하고, 리드된 시작 어드레스 또는 리드된 테이블을 제1메모리 컨트롤러(430)로 전송한다(S230).
제1메모리 컨트롤러(430)는 제1메모리 장치(300A 또는 300B)로부터 출력된 시작 어드레스 또는 상기 시작 어드레스를 포함하는 테이블을 매핑 레지스터(420)에 저장한다. 상술한 바와 같이, 매핑 레지스터(420)는 제1메모리 컨트롤러(430)로부터 분리될 수도 있고 제1메모리 컨트롤러(430)의 일부로 구현될 수 있다.
제1메모리 컨트롤러(430)는 CPU(410)로부터 출력된 시스템 어드레스를 매핑 레지스터(420)에 저장된 시작 어드레스에 상응하는 장치 어드레스로 매핑할 수 있다(S240).
제2메모리 컨트롤러(440)는 제2메모리 장치(450)에 저장된 부트 로더(451)를 리드하고, 부트 로더(451)를 제1메모리 컨트롤러(430)로 전송한다. 제1메모리 컨트롤러(430)는 상기 시작 어드레스를 포함하는 라이트 명령과 부트 로더(451)를 제1메모리 장치(300A 또는 300B)로 전송한다(S250).
제1메모리 장치(300A 또는 300B)의 액세스 제어 회로(310)는 상기 라이트 명령에 기초하여 상기 시작 어드레스에 해당하는 결함-없는 메모리 영역에 부트 로더(451)를 라이트한다(S260).
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A, 100B; 메모리 테스트 시스템
100C, 100D; 메모리 시스템
300A, 300B; 메모리 장치
310; 액세스 제어 회로
320; 메모리 셀 어레이
330; 모드 레지스터
340; 인터페이스
350; 제1칩
360; 제2칩
361; 액세스 제어 회로
363; 메모리 셀 어레이
400; 호스트
410; CPU
420; 매핑 레지스터
430; 제1메모리 컨트롤러
440; 제2메모리 컨트롤러
450; 제2메모리 장치

Claims (10)

  1. 테스터를 이용하여 메모리 장치에 포함된 메모리 셀들 각각의 결함 여부를 검출하는 단계; 및
    상기 검출의 결과에 기초하여, 상기 테스터를 이용하여 어드레싱 모드들에 대한 결함-없는 메모리 영역들의 시작 어드레스들을 상기 메모리 장치에 프로그램하는 단계를 포함하는 메모리 장치를 제조하는 방법.
  2. 제1항에 있어서,
    상기 시작 어드레스들은 모드 레지스터(mode register)에 저장되는 메모리 장치를 제조하는 방법.
  3. 제1항에 있어서,
    상기 시작 어드레스들은 퓨즈들을 이용하여 저장되는 메모리 장치를 제조하는 방법.
  4. 제1항에 있어서,
    상기 메모리 장치가 상기 결함 없는 메모리 영역들을 포함하는 제1칩과, 상기 제1칩과 다른 제2칩을 포함할 때,
    상기 시작 어드레스들은 상기 제2칩에 저장되는 메모리 장치를 제조하는 방법.
  5. 제4항에 있어서,
    상기 제1칩은 DDR(dual data rate) 메모리이고,
    상기 제2칩은 플래시(flash) 메모리, 플래시 메모리를 포함하는 DRAM (dynamic random-access memory), PRAM(phase-change memory), MRAM (magnetoresistive random-access memory), RRAM(resistive random-access memory), eMMC(embedded multimedia card), SSD(solid state drive), USB 플래시 드라이브, 및 UFS(universal flash storage) 중에서 어느 하나인 메모리 장치를 제조하는 방법.
  6. 호스트로부터 명령을 수신하는 단계; 및
    상기 명령에 응답하여 어드레싱 모드들에 대한 결함-없는 메모리 영역들의 시작 어드레스들 중에서 적어도 하나를 상기 호스트로 전송하는 단계를 포함하는 메모리 장치의 작동 방법.
  7. 제6항에 있어서,
    상기 시작 어드레스들 각각은 상기 결함-없는 메모리 영역들 각각의 크기에 따라 서로 다른 메모리 장치의 작동 방법.
  8. 제6항에 있어서,
    상기 메모리 장치는 DDR(dual data rate) 메모리이고,
    상기 시작 어드레스들은 모드 레지스터에 저장된 메모리 장치의 작동 방법.
  9. 제6항에 있어서, 상기 메모리 장치는,
    상기 결합-없는 메모리 영역을 포함하는 DRAM 칩;
    상기 시작 어드레스들을 저장하는 불휘발성 메모리 칩; 및
    상기 명령에 응답하여 상기 불휘발성 메모리 칩에 저장된 상기 시작 어드레스들 중에서 적어도 하나를 리드하고, 리드된 적어도 하나의 시작 어드레스를 상기 호스트로 전송하는 DRAM 인터페이스를 포함하는 메모리 장치의 작동 방법.
  10. 호스트, 제1메모리 장치, 및 제2메모리 장치를 포함하는 메모리 시스템의 작동 방법에 있어서,
    상기 호스트가 상기 제1메모리 장치로부터 어드레싱 모드들에 대한 결함-없는 메모리 영역들의 시작 어드레스들 중에서 적어도 하나를 리드하는 단계;
    상기 호스트가 상기 제2메모리 장치로부터 부트 로더를 리드하는 단계; 및
    상기 호스트가, 리드된 적어도 하나의 시작 어드레스 중에서 선택된 시작 어드레스를 이용하여, 상기 부트 로더를 상기 결함-없는 메모리 영역들 중에서 상기 선택된 시작 어드레스에 대응되는 결함-없는 메모리 영역에 라이트하는 단계를 포함하는 메모리 시스템의 작동 방법.
KR1020140084678A 2014-07-07 2014-07-07 메모리 장치를 제조하는 방법과 작동 방법, 및 이를 포함하는 시스템의 작동 방법 KR102152782B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140084678A KR102152782B1 (ko) 2014-07-07 2014-07-07 메모리 장치를 제조하는 방법과 작동 방법, 및 이를 포함하는 시스템의 작동 방법
US14/792,727 US9753849B2 (en) 2014-07-07 2015-07-07 Methods for manufacturing and operating a memory device and a method for operating a system having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140084678A KR102152782B1 (ko) 2014-07-07 2014-07-07 메모리 장치를 제조하는 방법과 작동 방법, 및 이를 포함하는 시스템의 작동 방법

Publications (2)

Publication Number Publication Date
KR20160005570A true KR20160005570A (ko) 2016-01-15
KR102152782B1 KR102152782B1 (ko) 2020-09-07

Family

ID=55017455

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140084678A KR102152782B1 (ko) 2014-07-07 2014-07-07 메모리 장치를 제조하는 방법과 작동 방법, 및 이를 포함하는 시스템의 작동 방법

Country Status (2)

Country Link
US (1) US9753849B2 (ko)
KR (1) KR102152782B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116913351A (zh) * 2023-09-13 2023-10-20 合肥康芯威存储技术有限公司 一种存储设备数据丢失测试方法、装置、介质及设备

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103676089B (zh) * 2013-08-29 2016-01-20 玉晶光电(厦门)有限公司 光学成像镜头及应用该光学成像镜头的电子装置
CN108231126A (zh) * 2016-12-15 2018-06-29 北京兆易创新科技股份有限公司 一种emmc测试方法及装置
CN108231127A (zh) * 2016-12-15 2018-06-29 北京兆易创新科技股份有限公司 一种emmc测试方法及装置
KR102408685B1 (ko) 2017-10-16 2022-06-15 삼성전자주식회사 반도체 소자의 제조를 위한 공정 제어 방법 및 시스템
CN110751978B (zh) * 2019-10-16 2021-06-08 上海华虹宏力半导体制造有限公司 用于非挥发性存储器的测试校调方法及测试校调电路
KR20210079650A (ko) 2019-12-20 2021-06-30 에스케이하이닉스 주식회사 리페어 분석 회로 및 이를 포함하는 메모리
US11768941B2 (en) * 2020-03-27 2023-09-26 Intel Corporation Non-ROM based IP firmware verification downloaded by host software

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030002363A1 (en) * 2001-06-28 2003-01-02 Thoai-Thai Le Integrated dynamic memory and method for operating it
US20040078700A1 (en) * 2002-09-12 2004-04-22 Samsung Electro-Mechanics Co., Ltd. Apparatus and method for processing defects in memories

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249524B1 (en) * 1997-03-19 2001-06-19 Hitachi, Ltd. Cell buffer memory for a large capacity and high throughput ATM switch
DE19963689A1 (de) * 1999-12-29 2001-07-12 Infineon Technologies Ag Schaltungsanordnung eines integrierten Halbleiterspeichers zum Speichern von Adressen fehlerhafter Speicherzellen
US6256757B1 (en) 2000-01-24 2001-07-03 Credence Systems Corporation Apparatus for testing memories with redundant storage elements
TW463175B (en) 2000-03-01 2001-11-11 Winbond Electronics Corp Memory processing method and system
US6842867B2 (en) 2001-01-26 2005-01-11 Dell Products L.P. System and method for identifying memory modules having a failing or defective address
JP2003324155A (ja) 2002-04-30 2003-11-14 Mitsubishi Electric Corp 半導体集積回路装置及びそのテスト方法
US20040088614A1 (en) 2002-11-01 2004-05-06 Ting-Chin Wu Management system for defective memory
US7006392B2 (en) * 2004-01-26 2006-02-28 Micron Technology, Inc. Memory redundancy programming
JP2008107897A (ja) 2006-10-23 2008-05-08 Elpida Memory Inc 半導体記憶装置
US20080201342A1 (en) * 2007-02-03 2008-08-21 Stec, Inc Data storage device management system and method
US7642105B2 (en) 2007-11-23 2010-01-05 Kingston Technology Corp. Manufacturing method for partially-good memory modules with defect table in EEPROM
US7827445B2 (en) 2007-12-19 2010-11-02 International Business Machines Corporation Fault injection in dynamic random access memory modules for performing built-in self-tests
JP5127737B2 (ja) 2009-02-04 2013-01-23 株式会社東芝 半導体装置
JP2013062008A (ja) 2011-09-14 2013-04-04 Ricoh Co Ltd 半導体集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030002363A1 (en) * 2001-06-28 2003-01-02 Thoai-Thai Le Integrated dynamic memory and method for operating it
US20040078700A1 (en) * 2002-09-12 2004-04-22 Samsung Electro-Mechanics Co., Ltd. Apparatus and method for processing defects in memories

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116913351A (zh) * 2023-09-13 2023-10-20 合肥康芯威存储技术有限公司 一种存储设备数据丢失测试方法、装置、介质及设备
CN116913351B (zh) * 2023-09-13 2023-12-26 合肥康芯威存储技术有限公司 一种存储设备数据丢失测试方法、装置、介质及设备

Also Published As

Publication number Publication date
US9753849B2 (en) 2017-09-05
US20160005454A1 (en) 2016-01-07
KR102152782B1 (ko) 2020-09-07

Similar Documents

Publication Publication Date Title
KR102152782B1 (ko) 메모리 장치를 제조하는 방법과 작동 방법, 및 이를 포함하는 시스템의 작동 방법
US9870293B2 (en) Memory device performing post package repair (PPR) operation
US20140032826A1 (en) Method of training memory core and memory system
KR102299186B1 (ko) 자동화된 동적 워드 라인 시작 전압을 위한 장치 및 방법
US10372446B2 (en) Technology to dynamically modulate memory device read granularity
US20090063916A1 (en) Method for self-test and self-repair in a multi-chip package environment
US20140173173A1 (en) Method, device, and system including configurable bit-per-cell capability
US11650752B2 (en) Computing system and operating method thereof
US20170123881A1 (en) Test method of volatile memory device embedded in electronic device
KR102430983B1 (ko) 스토리지 장치 및 그 동작 방법
KR20210123884A (ko) 스토리지 장치 및 그 동작 방법
CN115588451A (zh) 存储装置及其操作方法
KR20210038189A (ko) 저장 장치 및 그 동작 방법
CN114373498A (zh) 页缓冲器、包括该页缓冲器的存储器装置及其操作方法
KR20220132026A (ko) 메모리 디바이스의 다중 핀 구성
US9588708B2 (en) Semiconductor memory device, operating method thereof, and data storage device including the same
CN113299332A (zh) 存储器控制器及其操作方法
JP4455593B2 (ja) データプロセッサ
US11538518B2 (en) Memory device to suspend ROM operation and a method of operating the memory device
KR102106588B1 (ko) 반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR20230037240A (ko) 호스트 장치, 메모리 컨트롤러 및 이를 포함하는 컴퓨팅 시스템
CN112783431A (zh) 存储装置及其操作方法
CN108628538B (zh) 一种NAND Flash中数据存储方法和装置
CN108628752B (zh) 一种数据存储方法和装置
US11789650B2 (en) Storage device and method of operating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant