JP2019047587A - 回転電機制御装置 - Google Patents

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Abstract

【課題】回転電機の駆動を適切に制御可能である回転電機制御装置を提供する。【解決手段】第１インバータ６０は、コイル８１〜８３の各相に対応して設けられる複数の第１スイッチング素子６１〜６６を有し、コイル８１〜８３の一端側に接続される。第２インバータ７０は、コイル８１〜８３の各相に対応して設けられる複数の第２スイッチング素子７１〜７６を有し、コイル８１〜８３の他端側に接続される。マイコン４０１、４０２は、第１インバータ６０の制御に係る第１制御信号ＣＳ１を生成する第１ＣＰＵ４１、および、第２インバータ７０の制御に係る第２制御信号ＣＳ２を生成する第２ＣＰＵ４２を有する。第１インバータ６０および第２インバータ７０は、同期情報に基づいてスイッチングタイミングが同期される。これにより、ＭＧ８０の駆動を適切に制御可能である。【選択図】 図１

Description

本発明は、回転電機制御装置に関する。
従来、２つの電圧源および２つのインバータを備えるダブルエンド型インバータシステムが知られている。例えば特許文献１では、２つのインバータのスイッチング制御により、２つの電圧源を直列化して用いている。
特開２００６−２３８６８６号公報
特許文献１では、２つの電圧源および２つのインバータを備えるシステムにおいて、理想状態における動作原理が述べられているにすぎない。
ところで、例えばインバータ毎に演算回路が設けられる場合、情報認識や制御タイミング等を合わせないと、２つのインバータ間でスイッチングタイミングのずれが生じる虞がある。スイッチングタイミングにずれが生じると、意図しないゼロ電圧ベクトルの発生等により、モータの出力低下や、モータの挙動が不安定になる虞がある。
本発明は、上述の課題に鑑みてなされたものであり、その目的は、回転電機の駆動を適切に制御可能である回転電機制御装置を提供することにある。
本発明の回転電機制御装置は、２相以上の巻線（８１〜８３）を有する回転電機（８０）の駆動を制御するものであって、第１インバータ（６０）と、第２インバータ（７０）と、制御部（４０１〜４０３）と、を備える。
第１インバータは、巻線の各相に対応して設けられる複数の第１スイッチング素子（６１〜６６）を有し、巻線の一端側に接続される。第２インバータは、巻線の各相に対応して設けられる複数の第２スイッチング素子（７１〜７６）を有し、巻線の他端側に接続される。
制御部は、第１インバータの制御に係る第１制御信号を生成する第１演算回路（４１）、および、第２インバータの制御に係る第２制御信号を生成する第２演算回路（４２）を有する。
第１インバータおよび第２インバータは、同期情報に基づいてスイッチングタイミングが同期される。
これにより、スイッチングタイミングのずれに起因する出力低下等の不具合の発生を招くことなく、ＭＧ８０の駆動を適切に制御可能である。
第１実施形態による回転電機制御装置を説明する概略構成図である。 第１実施形態による回転電機制御装置を説明する概略構成図である。 第１実施形態による回転角センサからＣＰＵへの信号出力を説明する模式図である。 第１実施形態による角度同期を説明する模式図である。 第２実施形態による回転角センサからＣＰＵへの信号出力を説明する模式図である。 第３実施形態による回転角センサからＣＰＵへの信号出力を説明する模式図である。 第３実施形態による回転角センサからＣＰＵへの信号出力を説明する模式図である。 第４実施形態による回転角センサからＣＰＵへの信号出力を説明する模式図である。 第５実施形態による同期処理を説明する模式図である。 第６実施形態による同期処理を説明する模式図である。 第６実施形態による同期処理を説明する模式図である。 第７実施形態による同期処理を説明する模式図である。 第８実施形態による同期処理を説明する模式図である。 第９実施形態による同期処理を説明する模式図である。 第１０実施形態による同期処理を説明する模式図である。 第１１実施形態による同期処理を説明する模式図である。 第１２実施形態による同期処理を説明する模式図である。 第１３実施形態による回転電機制御装置を説明する概略構成図である。 第１３実施形態による同期処理を説明する模式図である。 第１４実施形態による同期処理を説明する模式図である。 第１５実施形態による同期処理を説明する模式図である。 第１６実施形態による回転電機制御装置を説明する概略構成図である。 第１６実施形態による同期処理を説明する模式図である。 第１７実施形態による同期処理を説明する模式図である。 第１８実施形態による同期処理を説明する模式図である。 第１８実施形態による同期処理を説明する模式図である。 第１９実施形態による同期処理を説明する模式図である。 第２０実施形態による同期処理を説明する模式図である。 第２１実施形態による同期処理を説明する模式図である。 第２２実施形態による同期処理を説明する模式図である。 他の実施形態による同期処理を説明する模式図である。
以下、回転電機制御装置を図面に基づいて説明する。以下、複数の実施形態において、実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
第１実施形態を図１〜図５に示す。
図１に示すように、回転電機制御装置１は、回転電機としてのモータジェネレータ８０の駆動制御に用いられる。以下適宜、モータジェネレータを「ＭＧ」と記載する。
ＭＧ８０は、図示しない車両に搭載される。車両は、例えば電気自動車やハイブリッド車両等の電動自動車である。ＭＧ８０は、例えば永久磁石式同期型の３相交流モータであって、Ｕ相コイル８１、Ｖ相コイル８２、および、Ｗ相コイル８３を有する。本実施形態では、コイル８１〜８３が「巻線」に対応する。ＭＧ８０は、図示しない駆動輪を駆動するためのトルクを発生する、いわゆる主機モータであり、駆動輪を駆動するための電動機としての機能、および、図示しないエンジンや駆動輪から伝わる運動エネルギによって駆動されて発電する発電機としての機能を有する。
ＭＧ８０には、第１電圧源である第１バッテリ１１および第２電圧源である第２バッテリ１２から電力が供給される。電圧源である第１バッテリ１１と第２バッテリ１２とは、絶縁されている。バッテリ１１、１２は、ニッケル水素電池、リチウムイオン電池等の充放電可能な二次電池である。二次電池に替えて、電気二重層キャパシタを電圧源として用いてもよい。
第１バッテリ１１は、第１インバータ６０と接続され、第１インバータ６０を経由してＭＧ８０と電力を授受可能に設けられる。第２バッテリ１２は、第２インバータ７０と接続され、第２インバータ７０を経由してＭＧ８０と電力を授受可能に設けられる。これにより、ＭＧ８０には、第１インバータ６０を経由して第１バッテリ１１から電力が供給され、第２インバータ７０を経由して第２バッテリ１２から電力が供給される。
第１コンデンサ１６は、高電位側配線１１１と低電位側配線１１２とに接続され、第２コンデンサ１７は、高電位側配線１２１と低電位側配線１２２とに接続される。コンデンサ１６、１７は、平滑コンデンサであって、インバータ６０、７０に入力される入力電圧Ｖｓ１、Ｖｓ２を平滑化する。
回転電機制御装置１は、第１インバータ６０、第２インバータ７０、および、駆動制御部３０を有する。
第１インバータ６０は、コイル８１〜８３の通電を切り替える３相インバータであって、スイッチング素子６１〜６６を有し、第１バッテリ１１とＭＧ８０との間に接続される。第２インバータ７０は、コイル８１〜８３の通電を切り替える３相インバータであって、スイッチング素子７１〜７６を有し、第２バッテリ１２とＭＧ８０との間に接続される。
スイッチング素子６１は、スイッチ部６１１および還流ダイオード６１２を有する。他のスイッチング素子６２〜６６も同様、それぞれ、スイッチ部６２１、６３１、６４１、６５１、６６１および還流ダイオード６２２、６３２、６４２、６５２、６６２を有する。同様に、スイッチング素子７１〜７６は、それぞれ、スイッチ部７１１、７２１、７３１、７４１、７５１、７６１および還流ダイオード７１２、７２２、７３２、７４２、７５２、７６２を有する。スイッチング素子６１〜６６、７１〜７６は同様の構成であるので、スイッチング素子６１を例に説明する。
スイッチ部６１１は、ＩＧＢＴであって、制御部３０によりオンオフ作動が制御される。スイッチ部６１１は、ＩＧＢＴに限らず、ＭＯＳＦＥＴ等であってもよい。
還流ダイオード６１２は、スイッチ部６１１と並列に接続され、低電位側から高電位側への通電を許容する。還流ダイオード６１２は、例えばＭＯＳＦＥＴの寄生ダイオードのように内蔵されていてもよいし、外付けされたものであってもよい。或いは、還流できるよう接続されたＩＧＢＴやＭＯＳＦＥＴ等のスイッチであっても良い。
第１インバータ６０において、高電位側にスイッチング素子６１〜６３が接続され、低電位側にスイッチング素子６４〜６６が接続される。また、スイッチング素子６１〜６３の高電位側を接続する高電位側配線１１１が第１バッテリ１１の正極と接続され、スイッチング素子６４〜６６の低電位側を接続する低電位側配線１１２が第１バッテリ１１の負極と接続される。
Ｕ相のスイッチング素子６１、６４の接続点にはＵ相コイル８１の一端８１１が接続され、Ｖ相のスイッチング素子６２、６５の接続点にはＶ相コイル８２の一端８２１が接続され、Ｗ相のスイッチング素子６３、６６の接続点にはＷ相コイル８３の一端８３１が接続される。
第２インバータ７０において、高電位側にスイッチング素子７１〜７３が接続され、低電位側にスイッチング素子７４〜７６が接続される。また、スイッチング素子７１〜７３の高電位側を接続する高電位側配線１２１が第２バッテリ１２の正極と接続され、スイッチング素子７４〜７６の低電位側を接続する低電位側配線１２２が第２バッテリ１２の負極と接続される。
以下適宜、高電位側に接続されるスイッチング素子６１〜６３、７１〜７３を上アーム素子、低電位側に接続されるスイッチング素子６４〜６６、７４〜７６を下アーム素子とする。
Ｕ相のスイッチング素子７１、７４の接続点にはＵ相コイル８１の他端８１２が接続され、Ｖ相のスイッチング素子７２、７５の接続点にはＶ相コイル８２の他端８２２が接続され、Ｗ相のスイッチング素子７３、７６の接続点にはＷ相コイル８３の他端８３２が接続される。
このように、本実施形態では、第１インバータ６０および第２インバータ７０が、コイル８１〜８３の両側に接続されており、「２電源２インバータ」の電動機駆動システムとなっている。
電流センサ２１は、スイッチング素子６１、６４の接続点とＵ相コイル８１の一端８１１との間に設けられ、Ｕ相コイル８１に通電されるＵ相電流Ｉｕを検出する。電流センサ２２は、スイッチング素子６２、６５の接続点とＶ相コイル８２の一端８２１との間に設けられ、Ｖ相コイル８２に通電されるＶ相電流Ｉｖを検出する。電流センサ２１、２２は、コイル８１〜８３に流れる電流を相毎に検出可能ないずれの箇所に設けてもよい。本実施形態では、Ｕ相およびＶ相に電流センサ２１、２２を設けているが、Ｕ相またはＶ相に替えてＷ相に設けてもよいし、全相に設けてもよい。また、電流センサを第２インバータ７０側に設けてもよい。
回転角センサ２５は、ＭＧ８０の電気角θを検出する。本実施形態の回転角センサ２５は、レゾルバであるが、レゾルバ以外のロータリーエンコーダ等を用いてもよい。
第１入力電圧センサ２６は、第１インバータ６０に印加される第１入力電圧Ｖｓ１を検出する。第２入力電圧センサ２７は、第２インバータ７０に印加される第２入力電圧Ｖｓ２を検出する。
電流センサ２１、２２からの相電流信号ＳＧＮ＿Ｉｕ、ＳＧＮ＿Ｉｖ、回転角センサ２５からの回転角信号ＳＧＮ＿θ、および、入力電圧センサ２６、２７からの入力電圧信号ＳＧＮ＿Ｖｓ１、ＳＧＮ＿Ｖｓ２は、マイコン４０１、４０２に出力される。
駆動制御部３０は、第１ドライバ回路３１、第２ドライバ回路３２、および、ＥＣＵ４００等を備える。
第１ドライバ回路３１は、ＥＣＵ４００からの第１制御信号ＣＳ１に応じ、スイッチング素子６１〜６６のオンオフ作動を制御する第１駆動信号ＤＳ１を生成して第１インバータ６０に出力する。第２ドライバ回路３２は、ＥＣＵ４００からの第２制御信号ＣＳ２に応じ、スイッチング素子７１〜７６のオンオフ作動を制御する第２駆動信号ＤＳ２を生成して第２インバータ７０に出力する。駆動信号ＤＳ１、ＤＳ２は、各スイッチング素子６１〜６６、７１〜７６のゲートに出力されるゲート電圧である。
ＥＣＵ４００は、マイコン等を主体として構成され、内部にはいずれもＣＰＵ、ＲＯＭ、Ｉ／Ｏ、及び、これらの構成を接続するバスライン等を備えている。ＥＣＵ４００における各処理は、ＲＯＭ等の実体的なメモリ装置（すなわち、読み出し可能非一時的有形記録媒体）に予め記憶されたプログラムをＣＰＵで実行することによるソフトウェア処理であってもよいし、例えばＦＰＧＡ（field-programmable gate array）のような電子回路によるハードウェア処理であってもよい。
ＥＣＵ４００は、第１ＣＰＵ４１を有する第１マイコン４０１、および、第２ＣＰＵ４２を有する第２マイコン４０２を備える。すなわち本実施形態では、少なくとも１つのＣＰＵを有する２つのマイコンが設けられている。
複数のマイコンを設けることで、一部のマイコンが機能失陥となった場合にもＭＧ８０の駆動を継続できる冗長系を構築することができる。また、マイコン４０１、４０２にて相互監視を行うことで、信頼性を向上することができる。
また、図２に示すように、ＣＰＵ４１、４２が１つのマイコン４０３に設けられていてもよい。いわゆるマルチコアのマイコンを用い、マイコンを単一化することで、設計の自由度が高まるとともに、小型化に貢献する。もちろん、図１のマイコン４０１、４０２がそれぞれマルチコアであってもよい。
以下、図１のように、第１ＣＰＵ４１が第１マイコン４０１、第２ＣＰＵ４２が第２マイコン４０２に設けられる例を中心に説明するが、後述の実施形態についても、図２のように、ＣＰＵ４１、４２が１つのマイコン４０３に設けられていてもよい。
本実施形態では、マイコンが「制御部」、ＣＰＵが「演算回路」に対応する。また、第１マイコン４０１が「第１制御部」、第２マイコン４０２が「第２制御部」に対応する。図中適宜、第１マイコンを「マイコン１」、第２マイコンを「マイコン２」、第１ＣＰＵを「ＣＰＵ１」、第２ＣＰＵを「ＣＰＵ２」、第１ドライバ回路を「ＤＲＶ１」、第２ドライバ回路を「ＤＲＶ２」と記載する。
本実施形態では、第１ＣＰＵ４１が第１インバータ６０の駆動制御に係る第１制御信号ＣＳ１を生成し、第２ＣＰＵ４２が第２インバータ７０の駆動制御に係る第２制御信号ＣＳ２を生成する。
本実施形態の電動機駆動システムは、絶縁された２つの電圧源であるバッテリ１１、１２、および、独立した２つのインバータ６０、７０が両側に接続されるオープン巻線のＭＧ８０を備えている。また、２つのインバータ６０、７０のスイッチング制御により、２つのバッテリ１１、１２を直列化することで、高出力を得ることができる。
２電源２インバータの構成にてバッテリ１１、１２を直列化して用いる場合、第１インバータ６０および第２インバータ７０では、各相において、上下が逆のスイッチング素子が同時にオンオフされる。以下適宜、第１インバータ６０および第２インバータ７０において、各相で、上下が逆のスイッチング素子を同時にオンオフする制御を、「反転ＳＷ制御」とする。
インバータ６０、７０のスイッチング制御は、反転ＳＷ制御に限らず、どのような制御としてもよい。
ところで、本実施形態では、第１インバータ６０の制御に係る第１制御信号ＣＳ１を第１ＣＰＵ４１が生成し、第２インバータ７０の制御に係る第２制御信号ＣＳ２を第２ＣＰＵ４２が生成している。そのため、ＣＰＵ４１、４２の制御タイミングや情報認識を合わせないと、スイッチングタイミングのずれが生じる。同期スイッチングができないと、意図しないゼロ電圧ベクトルの発生に伴う出力の低下や、挙動が不安定になり、ＭＧ８０を意図通りに駆動できない虞がある。
そこで本実施形態では、第１ＣＰＵ４１と第２ＣＰＵ４２とで、スイッチングタイミングを同期させるための同期処理を行う。ここで、ＣＰＵ４１、４２にてタイミングを同期させた上で、タイミングを所定量ずらしている状態は、同期されているという概念に含まれるものとする。ここで、同期処理には、例えば角度情報等の共通の情報を基準に制御を行う同期、ＣＰＵ４１、４２内のクロック信号やキャリア信号を揃えることによる制御タイミングの同期、および、第１制御信号ＣＳ１および第２制御信号ＣＳ２の出力タイミングの同期等の処理が含まれる。
また、同期処理は、各実施形態にて言及がない限り、各種信号のパルスの立ち上がりまたは立ち下がりタイミングであるパルスエッジや同期情報に係る値が所定値になるタイミング毎に常時実施してもよいし、所定の周期で実施してもよいし、不定期に実施してもよいし、例えば起動初回に実施するようにしてもよい。
第１実施形態〜第４実施形態では、ＭＧ８０の電気角θに係る回転角情報を用いてＣＰＵ４１、４２を同期させる。すなわち、本実施形態では、回転角信号ＳＧＮ＿θが「同期情報」および「回転角情報」に対応する。
以下、タイミングがずれていたとき、第１ＣＰＵ４１側の信号を基準とし、第２ＣＰＵ４２側の信号をずらして第１ＣＰＵ４１側の信号とタイミングを合わせるものとして説明する。もちろん、第１ＣＰＵ４１側の信号を第２ＣＰＵ４２側の信号に合わせるようにしてもよい。第２実施形態以降についても同様である。
図３および図４（ａ）に示すように、回転角信号ＳＧＮ＿θは、ｓｉｎ信号およびｃｏｓ信号を含むアナログ信号である。ＥＣＵ４００は、レゾルバデジタルコンバータ４３３を有する。レゾルバデジタルコンバータを、以下「ＲＤＣ」とする。ＲＤＣ４３３は、回転角センサ２５から出力される回転角信号ＳＧＮ＿θのｓｉｎ信号およびｃｏｓ信号を、Ａ相、Ｂ相およびＺ相のデジタルパルス信号に変換する。Ａ相、Ｂ相およびＺ相のデジタルパルス信号は、ＣＰＵ４１、４２に出力される。すなわち、電気角θに応じたデジタルパルス信号が分岐されてＣＰＵ４１、４２に入力される。
尚、本来、ＲＤＣ出力はレゾルバ角であるが、本実施形態では、レゾルバと回転電機ロータの極対数を同じと見なして省略している。また、レゾルバと回転電機ロータの極対数とは必ずしも同じである必要はなく、各極対数の角度倍数に応じてレゾルバ角と電気角とは変換可能である。
図４（ｂ）に示すように、ＣＰＵ４１、４２では、分岐されたデジタルパルス信号を用いることで、第１ＣＰＵ４１における電気角θ＿ｃｐｕ１と、第２ＣＰＵ４２における電気角θ＿ｃｐｕ２とが同期されるので、制御タイミングが同期される。これにより、ＣＰＵ４１、４２の制御タイミングは、常時同期される。ＭＧ８０は、角度同期にて駆動が制御されるので、共通の角度を認識させることで、適切にスイッチングタイミングを同期させることができる。第２実施形態〜第４実施形態も同様である。
以上説明したように、回転電機制御装置１は、３相以上のコイル８１〜８３を有するＭＧ８０の駆動を制御するものであって、第１インバータ６０と、第２インバータ７０と、マイコン４０１、４０２と、を備える。
第１インバータ６０は、コイル８１〜８３の各相に対応して設けられる複数の第１スイッチング素子６１〜６６を有し、コイル８１〜８３の一端側に接続される。第２インバータ７０は、コイル８１〜８３の各相に対応して設けられる複数の第２スイッチング素子７１〜７６を有し、コイル８１〜８３の他端側に接続される。
マイコン４０１、４０２は、第１インバータ６０の制御に係る第１制御信号ＣＳ１を生成する第１ＣＰＵ４１、および、第２インバータ７０の制御に係る第２制御信号ＣＳ２を生成する第２ＣＰＵ４２を有する。
第１インバータ６０および第２インバータ７０は、同期情報に基づいてスイッチングタイミングが同期される。
これにより、スイッチングタイミングのずれに起因する出力低下等の不具合の発生を招くことなく、ＭＧ８０の駆動を適切に制御可能であり、ＭＧ８０を意図通りに駆動することができる。
図１に示すように、制御部には、第１ＣＰＵ４１を有する第１マイコン４０１、および、第２ＣＰＵ４２を有する第２マイコン４０２が含まれる。第２マイコン４０２は、第１マイコン４０１とは別途に設けられる。マイコンを２つ設けることで、一方の機能失陥次に、他方のマイコンにてＭＧ８０の制御を継続する冗長系を構築可能である。また、マイコン４０１、４０２にて相互監視を行うことで、信頼性が向上する。
また、図２に示すように、第１ＣＰＵ４１および第２ＣＰＵ４２は、単一のマイコン４０３に設けられていてもよい。これにより、マイコンを複数設ける場合と比較し、設計の自由度が向上すると共に、小型化に貢献する。
本実施形態の同期情報は、ＭＧ８０の回転位置である電気角θを検出する回転角センサ２５の検出値に基づく回転角情報である。本実施形態では、ＲＤＣ４３３から出力されるＡ相、Ｂ相およびＺ相のデジタルパルス信号が「共通の回転角情報」であって、第１ＣＰＵ４１および第２ＣＰＵ４２に分岐して入力される。
共通の角度情報をＣＰＵ４１、４２に認識させ、角度同期することで、スイッチングタイミングを適切に同期させることができる。
第１インバータ６０は第１バッテリ１１と接続され、第２インバータ７０は第１バッテリ１１とは絶縁されている第２バッテリ１２と接続される。これにより、第１バッテリ１１および第２バッテリ１２の電力を用いてＭＧ８０を駆動することができる。特に、例えば反転ＳＷ制御等のスイッチング制御により、バッテリ１１、１２を直列化して駆動することで、高出力を得ることができる。
（第２実施形態）
第２実施形態を図５に示す。
第２実施形態では、回転角センサ２５からの回転角信号ＳＧＮ＿θは、ＲＤＣを経由せずに、直接的に分岐されて、ＣＰＵ４１、４２に入力される。回転角センサ２５がレゾルバであれば、ＣＰＵ４１、４２には、アナログ信号が入力される。なお、図５では、ＲＤＣの図示を省略しているが、ＲＤＣは、ＣＰＵ４１、４２に内蔵されていてもよいし、ＣＰＵ４１、４２とは別途に設けられてもよい。第３実施形態および第４実施形態についても同様である。
このように構成しても、電気角θが同期されるので、第１実施形態と同様、スイッチングタイミングが同期される。
また、上記実施形態と同様の効果を奏する。
（第３実施形態）
第３実施形態を図６および図７に示す。
回転角センサ２５０は、第１センサ部２５１および第２センサ部２５２を有する。センサ部２５１、２５２は、それぞれＭＧ８０の電気角θを検出する。第１センサ部２５１からの第１回転角信号ＳＧＮ＿θ１は、第１ＣＰＵ４１に出力され、第２センサ部２５２からの第２回転角信号ＳＧＮ＿θ２は、第２ＣＰＵ４２に出力される。本実施形態では、回転角信号ＳＧＮ＿θ１、ＳＧＮ＿θ２が「同期情報」および「回転角情報」に対応する。
センサ部２５１、２５２は、同様に構成されており、同じＭＧ８０の回転状態を検出している。そのため、第１センサ部２５１からの第１回転角信号ＳＧＮ＿θ１と、第２センサ部２５２からの第２回転角信号ＳＧＮ＿θ２とが実質的に同じであるので、第１ＣＰＵ４１と第２ＣＰＵ４２とで電気角θが同期され、スイッチングタイミングが同期される。
図６の例では、第１センサ部２５１と第２センサ部２５２とが一体となっているが、図７のように、第１センサ部２５１と第２センサ部２５２とが別体となっていてもよい。
このように構成しても、上記実施形態と同様の効果を奏する。
（第４実施形態）
第４実施形態を図８に示す。
本実施形態では、第３実施形態と同様、２つのセンサ部２５１、２５２からの回転角信号ＳＧＮ＿θ１、ＳＧＮ＿θ２が、それぞれＣＰＵ４１、４２に入力される。また、ＥＣＵ４００には、ＣＰＵ４１、４２毎の個別のＲＤＣとは別に、同期用ＲＤＣ４３４が設けられている。同期用ＲＤＣ４３４は、第１回転角信号ＳＧＮ＿θ１または第２回転角信号ＳＧＮ＿θ２（本実施形態では、第１回転角信号ＳＧＮ＿θ１）を取得してデジタル信号に変換し、角度基準信号ＳＧＮ＿Ｚを第１ＣＰＵ４１および第２ＣＰＵ４２に出力する。本実施形態の回転角センサ２５０はレゾルバであって、角度基準信号ＳＧＮ＿ＺをＺ相のデジタルパルス信号とする。Ｚ相パルス信号以外の信号を角度基準信号としてもよい。
１つの回転角信号に基づく角度基準信号ＳＧＮ＿Ｚを分岐してＣＰＵ４１、４２で共通に用いることで、センサ部２５１、２５２の製品ばらつき等によるセンサ誤差を補正可能であり、同期精度をより高めることができる。本実施形態では、ＣＰＵ４１、４２の制御タイミングは、常時同期されているとともに、Ｚ相パルスの立ち上がりまたは立ち下がりタイミングにて、誤差補正を実施可能である。本実施形態では、回転角信号ＳＧＮ＿θ１、ＳＧＮ＿θ２に加え、角度基準信号ＳＧＮ＿Ｚが「同期情報」に対応する。
回転角センサ２５０は、第１ＣＰＵ４１に回転角情報である第１回転角信号ＳＧＮ＿θ１を出力する第１センサ部２５１、および、第２ＣＰＵ４２に回転角情報である第２回転角信号ＳＧＮ＿θ２を出力する第２センサ部２５２を有する。
同期情報には、第１回転角信号ＳＧＮ＿θ１または第２回転角信号ＳＧＮ＿θ２に基づいて生成される角度基準信号ＳＧＮ＿Ｚが含まれる。角度基準信号ＳＧＮ＿Ｚは、第１ＣＰＵ４１および第２ＣＰＵ４２に分岐して入力される。
これにより、センサ部２５１、２５２の検出誤差等によるずれを補正可能であり、より同期精度を向上することができる。
また、上記実施形態と同様の効果を奏する。
（第５実施形態）
第５実施形態を図９に示す。
本実施形態では、マイコン４０１、４０２にて生成される信号を用いて、制御タイミングを同期させる。図９（ａ）に示すように、第１マイコン４０１にはポート５９１が設けられ、第２マイコン４０２にはポート５９２が設けられる。ポート５９１、５９２は、信号を送受信可能に設けられている。ポート５９１、５９２は、直接的に配線にて接続されていてもよいし、ソフト的に通信可能に構成してもよい。以下の実施形態では、第１ＣＰＵ４１を「マスター回路」、第２ＣＰＵ４２を「スレーブ回路」とし、第１ＣＰＵ４１から第２ＣＰＵ４２に同期情報を送信し、第２ＣＰＵ４２にてタイミング調整等の同期処理を行う例を中心に説明する。第２ＣＰＵ４２を「マスター回路」とし、第１ＣＰＵ４１を「スレーブ回路」としてもよい。また、ＣＰＵ４１、４２にて相互に同期情報を送受信しあうようにしてもよい。相互に同期情報を送受信する場合についても、一方をマスター回路、他方をスレーブ回路と見なせばよい。
第５実施形態では、同期情報はクロック信号ＣＬＫ＿ｃｐｕ１、ＣＬＫ＿ｃｐｕ２であって、クロック信号ＣＬＫ＿ｃｐｕ１、ＣＬＫ＿ｃｐｕ２を用いて制御タイミングを動作させる。同期処理に用いるクロック信号ＣＬＫ＿ｃｐｕ１、ＣＬＫ＿ｃｐｕ２は、どのような周波数のものを用いてもよい。第１ＣＰＵ４１にて生成されたクロック信号ＣＬＫ＿ｃｐｕ１は、ポート５９１、５９２を経由して、第２ＣＰＵ４２に出力される。
図９（ｂ）に示すように、第２ＣＰＵ４２では、第１ＣＰＵ４１から取得されたクロック信号ＣＬＫ＿ｃｐｕ１と自身のクロック信号ＣＬＫ＿ｃｐｕ２のパルスの立ち上がりまたは立ち下がりタイミングを突き合わせ、クロックずれを補正する。換言すると、一方のＣＰＵから他方のＣＰＵにクロック信号を送信し、他方のＣＰＵにて強制的にクロック合わせを行う。尚、クロックに関しては、最小動作クロックであってもよく、制御タイミングや周期を演算するために積算して、ある程度まとまった動作クロックであってもよく、
扱うクロックの倍数は限定しない。
なお、信号の授受に、ＦＰＧＡ等の高速ハードウェアを用いれば、通信遅れを略０とみなすことができる。また、通信遅れや応答遅れが生じる場合であっても、遅れ等を加味して補正を加えた同期処理を行えばよい。本実施形態以外の実施形態についても同様である。
本実施形態では、マスター回路である第１ＣＰＵ４１は、自身の同期情報をスレーブ制御部である第２ＣＰＵ４２に出力する。第２ＣＰＵ４２は、第１ＣＰＵ４１から取得される同期情報と、自身の対応する同期情報とに基づいて、第１インバータ６０と第２インバータ７０のスイッチングタイミングを同期させる同期処理を行う。
これにより、第１インバータ６０と第２インバータ７０のスイッチングタイミングを適切に同期させることができる。
本実施形態では、同期情報はクロック信号ＣＬＫ＿ｃｐｕ１、ＣＬＫ＿ｃｐｕ２であって、第２ＣＰＵ４２は、同期処理として、第１ＣＰＵ４１と第２ＣＰＵ４２のクロックずれを補正する。これにより、クロック信号ＣＬＫ＿ｃｐｕ１、ＣＬＫ＿ｃｐｕ２が同期されるので、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第６実施形態）
第６実施形態を図１０および図１１に示す。
本実施形態では、同期情報は、ＰＷＭ制御に用いられるキャリア信号ＣＲＲ＿ｃｐｕ１、ＣＲＲ＿ｃｐｕ２であって、キャリア信号ＣＲＲ＿ｃｐｕ１、ＣＲＲ＿ｃｐｕ２に基づいて制御タイミングを補正する。
図１０（ａ）に示すように、第１ＣＰＵ４１にて生成されたキャリア信号ＣＲＲ＿ｃｐｕ１は、ポート５９１、５９２を経由して、第２ＣＰＵ４２に出力される。図１０（ｂ）に示すように、第２ＣＰＵ４２では、第１ＣＰＵ４１から取得したキャリア信号ＣＲＲ＿ｃｐｕ１の山となるタイミング、谷となるタイミング、または、中心を０としたときのゼロクロスタイミング等の所定のタイミングを、自身のキャリア信号ＣＲＲ＿ｃｐｕ２と突き合わせ、タイミングが一致するように、キャリア信号ＣＲＲ＿ｃｐｕ２をシフトする。図１１では、矢印Ａ１で示すように、キャリア信号ＣＲＲ＿ｃｐｕ１、ＣＲＲ＿ｃｐｕ２が山となるタイミングが一致するように、キャリア信号ＣＲＲ＿ｃｐｕ２位相をシフトする。図１１では、キャリア信号ＣＲＲ＿ｃｐｕ２について、位相シフト前を破線、位相シフト後を実線で示した。
本実施形態の同期情報は、ＰＷＭ制御に用いられるキャリア信号ＣＲＲ＿ｃｐｕ１、ＣＲＲ＿ｃｐｕ２であって、第２ＣＰＵ４２は、同期処理として、第１ＣＰＵ４１と第２ＣＰＵ４２とで、キャリア信号ＣＲＲ＿ｃｐｕ１、ＣＲＲ＿ｃｐｕ２の位相が一致するように位相をシフトする。これにより、キャリア信号ＣＲＲ＿ｃｐｕ１、ＣＲＲ＿ｃｐｕ２が同期されるので、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第７実施形態）
第７実施形態を図１２に示す。
本実施形態では、ＥＣＵ４００（図１２中では不図示）には、トリガ発生器４４が設けられる。トリガ発生器４４は、第１ＣＰＵ４１または第２ＣＰＵ４２から送信される発生指示信号に基づき、外部トリガ信号を生成し、第１ＣＰＵ４１および第２ＣＰＵ４２に送信する。ＣＰＵ４１、４２では、外部トリガ信号に基づき、制御タイミングのずれを補正する。本実施形態では、トリガ発生器４４により生成されるトリガ信号が「同期情報」に対応する。
外部トリガ信号は、回路部品にてハード的に生成されてもよいし、マイコン４０１、４０２とは別途に設けられる他のマイコン等にてソフト的に生成されてもよい。すなわち、トリガ発生器４４は、回路部品であってもよいし、マイコンであってもよい。
本実施形態の同期情報は、第１ＣＰＵ４１および第２ＣＰＵ４２とは別途に設けられるトリガ発生器４４にて生成される外部トリガ信号である。ＣＰＵ４１、４２は、トリガ信号に基づいて、インバータ６０、７０のスイッチングタイミングを同期させる同期処理を行う。これにより、外部からの共通の外部トリガ信号に基づき、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第８実施形態）
第８実施形態を図１３に示す。
本実施形態では、第１ＣＰＵ４１は、制御情報に係る信号である内部トリガ信号を生成し、第２ＣＰＵ４２に送信する。制御情報は、電流に係る情報、電圧に係る情報、および、ＭＧ８０の回転角に係る情報、あるいは、これらとは異なる情報であって、タイミング調整に利用可能であって、ＣＰＵ４１、４２にて共通の諸量に係る情報である。電流または電圧に係る情報には、例えば直流成分に係る情報、交流成分に係る情報、位相または振幅に係る情報等のいずれであってもよい。
本実施形態の同期情報は、制御信号ＣＳ１、ＣＳ２の生成に用いられる制御情報に基づく内部トリガ信号である。第１ＣＰＵ４１は、内部トリガ信号を生成して第２ＣＰＵ４２に出力する。第２ＣＰＵ４２では、内部トリガ信号に基づいてスイッチングタイミングを同期させる同期処理を行う。これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第９実施形態）
第９実施形態を図１４に示す。
本実施形態では、制御信号ＣＳ１、ＣＳ２を同期情報として用いる。第１ＣＰＵ４１から第１ドライバ回路３１に出力される第１制御信号ＣＳ１は、第２ＣＰＵ４２にも出力される。第２ＣＰＵ４２では、第１制御信号ＣＳ１に基づき、第２ＣＰＵ４２から出力される第２制御信号ＣＳ２の出力タイミングを補正する。
本実施形態では、制御モード等に応じ、第１インバータ６０と第２インバータ７０とで同時にオンオフするスイッチング素子に係る制御信号ＣＳ１、ＣＳ２を用いて、制御信号ＣＳ１、ＣＳ２の出力タイミングを補正する。
反転ＳＷ制御では、第１インバータ６０のスイッチング素子６１と、第２インバータ７０のスイッチング素子７４とを同時にオンオフするので、本実施形態では、スイッチング素子６１のオンオフ作動に係る制御信号に基づき、スイッチング素子７４のオンオフ作動に係る制御信号の出力タイミングを補正する。
もちろん、同時にオンオフされるスイッチング素子の他の組み合わせの制御信号に基づいて出力タイミング補正を行ってもよい。
これにより、第１インバータ６０と第２インバータ７０とで同時にオンオフすべきスイッチング素子のスイッチングタイミングを適切に同期させることができる。
本実施形態の同期情報は、第１制御信号ＣＳ１および第２制御信号ＣＳ２である。
第２ＣＰＵ４２は、同期処理として、第１制御信号ＣＳ１の出力タイミングと第２制御信号ＣＳ２の出力タイミングとが一致するように、出力タイミングを調整する。これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第１０実施形態）
第１０実施形態を図１５に示す。
ＥＣＵ４００（図１５中では不図示）は、メインＣＰＵ５１、および、サブＣＰＵ５２を有する。メインＣＰＵ５１が正常であれば、メインＣＰＵ５１が第１インバータ６０の駆動制御に係る第１制御信号ＣＳ１、および、第２インバータ７０の駆動制御に係る第２制御信号ＣＳ２を生成する。すなわち本実施形態では、演算回路であるメインＣＰＵ５１が、「第１演算回路」および「第２演算回路」を含んでいる、と捉えることができる。また、サブＣＰＵ５２は、制御信号ＣＳ１、ＣＳ２を生成可能であって、メインＣＰＵ５１の異常時等に、メインＣＰＵ５１に替わって、制御信号ＣＳ１、ＣＳ２を出力する。
ここで、第１インバータ６０の上アーム素子であるスイッチング素子６１〜６３に係る制御信号を第１上アーム信号ＣＳ１＿Ｈ、下アーム素子であるスイッチング素子６４〜６６に係る制御信号を第１下アーム信号ＣＳ１＿Ｌ、第２インバータ７０の上アーム素子であるスイッチング素子７１〜７３に係る制御信号を第２上アーム信号ＣＳ２＿Ｈ、下アーム素子であるスイッチング素子７４〜７７に係る制御信号を第２下アーム信号ＣＳ２＿Ｌとする。
メインＣＰＵ５１では、一方のインバータの上アーム素子の駆動に係る制御信号、および、他方のインバータの下アーム素子の駆動に係る制御信号を生成する。図１５の例では、メインＣＰＵ５１は、第１上アーム信号ＣＳ１＿Ｈ、および、第２下アーム信号ＣＳ２＿Ｌを生成する。なお、反転ＳＷ制御では、第１上アーム信号ＣＳ１＿Ｈと第２下アーム信号ＣＳ２＿Ｌとは、同様のパルス信号となる。
第１上アーム信号ＣＳ１＿Ｈは、ＮＯＴ（反転）回路５３にて反転され、第１下アーム信号ＣＳ１＿Ｌが生成される。第２下アーム信号ＣＳ２＿Ｌは、ＮＯＴ（反転）回路５４にて反転され、第２上アーム信号ＣＳ２＿Ｈが生成される。ＮＯＴ回路５３、５４は、ハードウェア回路であってもよいし、ソフトウェア回路であってもよい。
本実施形態では、一方のＣＰＵにて、反転ＳＷ制御にて同時にオンオフされるスイッチング素子に係る制御信号を生成し、ＮＯＴ回路５３、５４を用いて、生成された制御信号をＮＯＴ反転することで、残りの制御信号を生成する。これにより、第１インバータ６０と第２インバータ７０とのスイッチングタイミングを適切に同期させることができる。また、特に反転ＳＷ制御時におけるメインＣＰＵ５１にて生成する信号数を少なくすることができる。
本実施形態では、第１演算回路および第２演算回路は、１つのメインＣＰＵ５１に含まれる。
メインＣＰＵ５１は、第１インバータ６０の上アームに係る制御信号である第１上アーム信号ＣＳ１＿Ｈおよび第２インバータ７０の下アームに係る制御信号である第２下アーム信号ＣＳ２＿Ｌ、または、第１インバータ６０の下アームに係る制御信号である第１下アーム信号ＣＳ１＿Ｌおよび第２インバータ７０の上アームに係る制御信号である第２上アーム信号ＣＳ２＿Ｈの一方を生成する。
第１上アーム信号ＣＳ１＿Ｈおよび第２下アーム信号ＣＳ２＿Ｌ、または、第１下アーム信号ＣＳ１＿Ｌおよび第２上アーム信号ＣＳ２＿Ｈの他方は、メインＣＰＵ５１にて生成される信号の反転処理にて生成される。
このように構成しても、スイッチングタイミングを適切に同期させることができる。また、特に反転ＳＷ制御時において、メインＣＰＵ５１にて生成する信号数を少なくすることができる。
また、上記実施形態と同様の効果を奏する。
（第１１実施形態）
第１１実施形態を図１６に示す。
本実施形態では、ＥＣＵ４００（図１６中では不図示）には、同期調整回路４６が設けられる。同期調整回路４６には、第１ＣＰＵ４１から第１制御信号ＣＳ１が入力され、第２ＣＰＵ４２から第２制御信号ＣＳ２が入力される。また、同期調整回路４６には、出力タイミング調整信号が入力される。同期調整回路４６に入力される出力タイミング調整信号は、ＣＰＵ４１、４２の一方から出力される任意の信号であってもよいし、ＣＰＵ４１、４２とは別途に設けられる図示しない信号生成部から出力される信号であってもよい。本実施形態では、出力タイミング調整信号が「同期信号」に対応する。
本実施形態では、同期調整回路４６は、同期前の制御信号ＣＳ１、ＣＳ２および出力タイミング調整信号が揃ったときに、制御信号ＣＳ１、ＣＳ２を同期後の信号としてドライバ回路３１、３２に出力する。これにより、制御信号ＣＳ１、ＣＳ２が同期され、第１インバータ６０と第２インバータ７０のスイッチングタイミングを適切に同期させることができる。
本実施形態では、第１ＣＰＵ４１から出力された第１制御信号ＣＳ１と、第２ＣＰＵ４２から出力された第２制御信号ＣＳ２とを、出力タイミング調整信号に基づいて同期させる同期調整回路４６を備える。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
第１２実施形態〜第１４実施形態では、電流に係る電流情報を同期情報として同期処理を行う。第１２実施形態〜第１４実施形態では、電流が安定している定常状態にて、任意のタイミングにて同期処理を実施可能である。
（第１２実施形態）
第１２実施形態を図１７に示す。
本実施形態では、相電流Ｉｕ、Ｉｖ、Ｉｗの少なくとも１相の電流値に基づいてタイミングずれを補正する。相電流Ｉｕ、Ｉｖ、Ｉｗは共通であるので、ＣＰＵ４１、４２にて、共通の任意値となったタイミングを突き合わせることで、ＣＰＵ４１、４２における認識タイミングずれを補正する。任意値は、０から上下のピーク値までのいずれの値としてもよい。図１７の例では、Ｕ相電流Ｉｕが０となるゼロクロスタイミングを第１ＣＰＵ４１から第２ＣＰＵ４２へ通知し、第２ＣＰＵ４２にて認識タイミングずれを補正する。
本実施形態の同期情報は、コイル８１〜８３に通電される電流を検出する電流センサ２１、２２の検出値に基づく少なくとも１相の巻線電流情報である。以下、巻線電流情報を、単に相電流Ｉｕ、Ｉｖ、Ｉｗとし、ここでは、Ｕ相電流Ｉｕを同期情報として用いるものとして説明する。Ｕ相電流Ｉｕに替えて、Ｖ相電流ＩｖまたはＷ相電流Ｉｗを用いてもよいし、複数相の電流を用いてもよい。
第２ＣＰＵ４２は、Ｕ相電流Ｉｕが所定電流値であると、第１ＣＰＵ４１にて認識されたタイミングと、第２ＣＰＵ４２にて認識されたタイミングと、に基づいて同期処理を行う。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第１３実施形態）
第１３実施形態を図１８および図１９に示す。
図１８に示すように、本実施形態では、第１インバータ６０側の高電位側配線１１１の電流を検出する第１母線電流センサ２３、および、第２インバータ７０側の高電位側配線１２１の電流を検出する第２母線電流センサ２４が設けられる。第１母線電流センサ２３の検出値は第１マイコン４０１に出力され、第２母線電流センサ２４の検出値は第２マイコン４０２に出力される。ここで、第１インバータ６０側の母線電流を第１母線電流Ｉｂ１、第２インバータ７０側の母線電流を第２母線電流Ｉｂ２とする。また、Ｉｂ１(6)、Ｉｂ２(6)は、母線電流Ｉｂ１、Ｉｂ２の６次成分を示すものとする。
３相電流Ｉｕ、Ｉｖ、Ｉｗが共通であるので、母線電流Ｉｂ１、Ｉｂ２の平均値が異なっていても、６次成分Ｉｂ１(6)、Ｉｂ２(6)は共通となる。そこで本実施形態では、第１ＣＰＵ４１にて第１母線電流Ｉｂ１の６次成分Ｉｂ１(6)のピークを認識したタイミングと、第２ＣＰＵ４２にて第２母線電流Ｉｂ２の６次成分Ｉｂ２(6)のピークを認識したタイミングとを突き合わせることで、ＣＰＵ４１、４２における認識タイミングのずれを補正する。認識するピークは、電流６次成分が増加から減少に転じる山側のピークであってもよいし、減少から増加に転じる谷側のピークであってもよい。図１９の例では、第１母線電流Ｉｂ１の６次成分Ｉｂ１(6)の山側のピークを認識したタイミングを第１ＣＰＵ４１から第２ＣＰＵ４２へ通知し、第２ＣＰＵ４２にて認識タイミングずれを補正する。なお、電流６次成分を電流リプル成分と捉えれば、本実施形態は、母線電流Ｉｂ１、Ｉｂ２の電流リプルに基づいて同期処理を行っていると捉えることもできる。
本実施形態の同期情報は、母線電流Ｉｂ１、Ｉｂ２を検出する母線電流センサ２３、３４の検出値に基づく母線電流情報である。以下、母線電流情報を、単に母線電流Ｉｂ１、Ｉｂ２という。
第２ＣＰＵ４２は、母線電流Ｉｂ１、Ｉｂ２のｎ次成分がピークであると、第１ＣＰＵ４１にて認識されるタイミングと、第２ＣＰＵ４２にて認識されるタイミングと、に基づいて同期処理を行う。本実施形態では、母線電流Ｉｂ１、Ｉｂ２の６次成分を用いているが、他の次数の成分を用いてもよい。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第１４実施形態）
第１４実施形態を図２０に示す。
本実施形態では、一方のＣＰＵからの指令によりコイル８１〜８３にサーチ電流Ｉｓｒｃを付与し、他方のＣＰＵにてサーチ電流Ｉｓｒｃを検出する。
図２０の例では、第１ＣＰＵ４１からの指令により、Ｕ相コイル８１にサーチ電流Ｉｓｒｃを付与する。第２ＣＰＵ４２は、電流センサ２１、２２の検出値に基づき、サーチ電流Ｉｓｒｃを検出する。また、第１ＣＰＵ４１は、サーチ電流Ｉｓｒｃを付与したタイミングを第２ＣＰＵ４２へ通知し、第２ＣＰＵ４２では、サーチ電流Ｉｓｒｃが付与されたタイミングと検出されたタイミングとを突き合わせることで、認識タイミングのずれを補正する。
図２０では、サーチ電流Ｉｓｒｃとして、サージ状電流を付与しているが、付与するサーチ電流は、例えば零相電流、高調波電流、パルス状電流等であってもよい。また、Ｕ相に替えて、Ｖ相またはＷ相、或いは複数相にサーチ電流Ｉｓｒｃを付与してもよい。
本実施形態の同期情報は、サーチ電流Ｉｓｒｃの発生タイミングに係る情報である。
第１ＣＰＵ４１は、サーチ電流Ｉｓｒｃを付与するとともに、付与タイミングタイミングを第２ＣＰＵ４２に通知する。第２ＣＰＵ４２は、サーチ電流Ｉｓｒｃを検出し、付与タイミングと検出タイミングとに基づいて同期処理を行う。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第１５実施形態）
第１５実施形態を図２１に示す。図２１では、ＭＧ８０が力行状態であって、負荷変化ポイントにて、電力消費量が増大した場合を例示している。
本実施形態では、入力電圧Ｖｓ１、Ｖｓ２に基づいて同期処理を行う。入力電圧Ｖｓ１、Ｖｓ２は、平均値や絶対値によらず、負荷状態に応じて増加または減少する。詳細には、ＭＧ８０の力行にて電力消費量が増加すると、入力電圧Ｖｓ１、Ｖｓ２は低下する。また、ＭＧ８０の回生にて電力供給量が増加すると、入力電圧Ｖｓ１、Ｖｓ２は上昇する。入力電圧Ｖｓ１、Ｖｓ２が変曲点となるタイミングは、入力電圧Ｖｓ１、Ｖｓ２の平均値や絶対値に依らない。また、入力電圧Ｖｓ１、Ｖｓ２の変化タイミングは、トルク指令値などの変化により、予測可能である。
そこで本実施形態では、第１ＣＰＵ４１にて、第１入力電圧Ｖｓ１が変曲点となったタイミングを検出し、検出タイミングを第２ＣＰＵ４２に通知する。第２ＣＰＵ４２では、第１入力電圧Ｖｓ１が変曲点となったタイミングと、第２入力電圧Ｖｓ２が変曲点となったタイミングとを突き合わせることで、クロックから制御タイミングまでのずれを補正する。
回転電機制御装置１は、第１入力電圧センサ２６と、第２入力電圧センサ２７と、を備える。第１入力電圧センサ２６は、第１インバータ６０に印加される第１入力電圧Ｖｓ１を検出し、検出値を第１ＣＰＵ４１に出力する。第２入力電圧センサ２７は、第２インバータ７０に印加される第２入力電圧Ｖｓ２を検出し、検出値を第２ＣＰＵ４２に出力する。
本実施形態の同期情報は、第１入力電圧Ｖｓ１および第２入力電圧Ｖｓ２に係る入力電圧情報である。
第２ＣＰＵ４２は、入力電圧が変化したと、第１ＣＰＵ４１にて認識されるタイミングと、第２ＣＰＵ４２にて認識されるタイミングと、に基づいて同期処理を行う。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第１６実施形態）
第１６実施形態を図２２および図２３に示す。
図２２に示すように、本実施形態では、コイル８１〜８３の第１インバータ６０側には、Ｕ相電圧Ｖｕ１、Ｖ相電圧Ｖｖ１およびＷ相電圧Ｖｗ１のうちの少なくとも１つである第１巻線電圧を検出する第１電圧センサ２８が設けられる。また、コイル８１〜８３の第２インバータ７０側には、Ｕ相電圧Ｖｕ２、Ｖ相電圧Ｖｖ２およびＷ相電圧Ｖｗ２のうちの少なくとも１つである第２巻線電圧を検出する第２電圧センサ２９が設けられる。第１電圧センサ２８の検出値は第１マイコン４０１に出力され、第２電圧センサ２９の検出値は第２マイコン４０２に出力される。
図２３の紙面左側には、第１インバータ６０側のＵ相電圧Ｖｕ１、および、第２インバータ７０側のＵ相電圧Ｖｕ２を示している。Ｕ相電圧Ｖｕ１、Ｖｕ２は、第１インバータ６０および第２インバータ７０に同じ電圧指令を与えた場合、立ち上がりおよび立ち下がりのタイミングは一致する。
そこで本実施形態では、第１ＣＰＵ４１にて、第１電圧センサ２８の検出値に基づくＵ相電圧Ｖｕ１のエッジタイミングを検出し、検出タイミングを第２ＣＰＵ４２に通知する。第２ＣＰＵ４２では、第２電圧センサ２９の検出値に基づくＵ相電圧Ｖｕ２のエッジタイミングと、Ｕ相電圧Ｖｕ１のエッジタイミングとを突き合わせることで、クロックから制御タイミングまでのずれを補正する。
なお、エッジタイミングに替えて、Ｕ相電圧Ｖｕ１、Ｖｕ２が任意の所定値になったタイミングに基づいて補正してもよい。また、本実施形態ではＵ相電圧Ｖｕ１、Ｖｕ２に基づいて同期処理を行う例を説明したが、Ｕ相電圧Ｖｕ１、Ｖｕ２に替えて、Ｖ相電圧Ｖｖ１、Ｖｖ２またはＷ相電圧Ｖｗ１、Ｖｗ２を用いてもよいし、複数相の巻線電圧に基づいて同期処理を行ってもよい。
同期情報は、コイル８１〜８３に印加される巻線電圧である。
第２ＣＰＵ４２は、巻線電圧のパルスエッジタイミングに基づいて同期処理を行う。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第１７実施形態）
第１７実施形態を図２４に示す。図２４では、説明の都合上、ＣＰＵ４１、４２を２つに分けて記載した。
本実施形態では、第１マイコン４０１は、第１ＣＰＵ４１から出力される第１制御信号ＣＳ１を内部的に取得する第１検出回路４７１を有する。第２マイコン４０２は、第２ＣＰＵ４２から出力される第２制御信号ＣＳ２を内部的に取得する第２検出回路４７２を有する。検出回路４７１、４７２は、ハードウェア回路であってもよいし、ソフトウェア回路であってもよい。
上述の通り、反転ＳＷ制御が行われているとき、スイッチング素子６１、７４が同時にオンオフされる。第１検出回路４７１は、スイッチング素子６１のオンオフに係るパルス信号を検出して第１ＣＰＵ４１に出力する。また、第２検出回路４７２は、スイッチング素子７４のオンオフに係るパルス信号を検出して第２ＣＰＵ４２に出力する。図中、スイッチング素子６１に係るパルス信号をＰＬ６１、スイッチング素子７４に係るパルス信号をＰＬ７４と記載する。
第１ＣＰＵ４１は、第１検出回路４７１からの情報に基づいてスイッチング素子６１に係るパルス信号ＰＬ６１のエッジタイミングを検出し、第２ＣＰＵ４２に出力する。第２ＣＰＵ４２では、第２検出回路４７２からの情報に基づくスイッチング素子７４に係るパルス信号ＰＬ７４のエッジタイミングと、スイッチング素子６１に係るパルス信号ＰＬ６１のエッジタイミングとを突き合わせることで、クロックから制御タイミングまでのずれを補正する。
ここでは、スイッチング素子６１、７４のパルス信号ＰＬ６１、ＰＬ７４に基づく同期処理を説明したが、第１インバータ６０と第２インバータ７０とで同時にオンオフされる他のスイッチング素子の組み合わせでのパルス信号を用いて同期処理を行ってもよい。
このように構成しても、上記実施形態と同様の効果を奏する。
（第１８実施形態）
第１８実施形態を図２５および図２６に示す。
本実施形態では、第１６実施形態と同様、電圧センサ２８、２９が設けられている。
図２５に示すように、第１マイコン４０１（図２５中では不図示）は、電圧検出回路４８１および基本波抽出回路４９１を有する。電圧検出回路４８１は、第１電圧センサ２８の検出値に基づき、相電圧Ｖｕ１、Ｖｖ１、Ｖｗ１を検出する。基本波抽出回路４９１は、フィルタ処理等により、相電圧Ｖｕ１、Ｖｖ１、Ｖｗ１から基本波成分Ｖｕ１＿ｂ、Ｖｖ１＿ｂ、Ｖｗ１＿ｂを抽出する。
第２マイコン４０２（図２５中では不図示）は、電圧検出回路４８２および基本波抽出回路４９２を有する。電圧検出回路４８２は、第２電圧センサ２９の検出値に基づき、相電圧Ｖｕ２、Ｖｖ２、Ｖｗ２を検出する。基本波抽出回路４９２は、フィルタ処理等により、相電圧Ｖｕ２、Ｖｖ２、Ｖｗ２から基本波成分Ｖｕ２＿ｂ、Ｖｖ２＿ｂ、Ｖｗ２＿ｂを抽出する。
インバータ６０、７０に同じ電圧指令を与えた場合、第１インバータ６０側の基本波成分Ｖｕ１＿ｂ、Ｖｖ１＿ｂ、Ｖｗ１＿ｂと、第２インバータ７０側の基本波成分Ｖｕ２＿ｂ、Ｖｖ２＿ｂ、Ｖｗ２＿ｂとは一致する。
そこで本実施形態では、図２６に示すように、第１ＣＰＵ４１は、Ｕ相基本波成分Ｖｕ１＿ｂがゼロクロスするタイミングを検出し、第２ＣＰＵ４２に通知する。第２ＣＰＵ４２は、Ｕ相基本波成分Ｖｕ１＿ｂ、Ｖｕ２＿ｂがゼロクロスするタイミングを突き合わせることで、制御タイミングずれを補正する。ゼロクロスタイミングに替えて、ゼロクロスから上下のピークまでの任意の値となったタイミングを突き合わせることで同期処理を行ってもよい。また、Ｕ相に替えて、Ｖ相またはＷ相の基本波成分を用いてもよいし、複数相の基本波成分を用いてもよい。第１９実施形態も同様である。
なお、図２６では、基本波抽出前については１相のみのパルス信号および基本波成分を簡略化して示している。
回転電機制御装置１は、コイル８１〜８３に印加される巻線電圧の基本波成分を抽出する基本波抽出回路４９１、４９２を備える。
同期情報は、巻線電圧の基本波成分である。ここでは、Ｕ相電圧Ｖｕ１、Ｖｕ２を例に説明すると、第２ＣＰＵ４２は、Ｕ相電圧Ｖｕ１、Ｖｕ２の基本波成分であるＵ相基本波成分Ｖｕ１＿ｂ、Ｖｕ２＿ｂが所定電圧値であると、第１ＣＰＵ４１にて認識されたタイミングと、第２ＣＰＵ４２にて認識されたタイミングとに基づいて同期処理を行う。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第１９実施形態）
第１９実施形態を図２７に示す。
第１９実施形態では、電圧センサ２８、２９の検出値に基づく実電圧の基本波成分に基づいて同期処理を行う。本実施形態では、実電圧の基本波成分に替えて、電圧指令値に基づいて同期処理を行う。
図２７に示すように、第１ＣＰＵ４１は、第１電圧指令値Ｖｕ１*、Ｖｖ１*、Ｖｗ１*を内部的にを取得してＵ相電圧指令値Ｖｕ１*がゼロクロスするタイミングを検出し、第２ＣＰＵ４２に通知する。第２ＣＰＵ４２は、第２電圧指令値Ｖｕ２*、Ｖｖ２*、Ｖｗ２*を内部的に取得し、電圧指令値Ｖｕ１*、Ｖｕ２*がゼロクロスするタイミングを突き合わせることで、制御タイミングずれを補正する。
本実施形態では、同期情報は、第１ＣＰＵ４１における第１制御信号ＣＳ１の生成に用いられる第１電圧指令値Ｖｕ１*、Ｖｖ１*、Ｖｗ１*、および、第２ＣＰＵ４２における第２制御信号ＣＳ２の生成に用いられる第２電圧指令値Ｖｕ２*、Ｖｖ２*、Ｖｗ２*である。第１インバータ６０側および第２インバータ７０側に同じ電圧を印加するように制御するとき、第２ＣＰＵ４２は、第１電圧指令値Ｖｕ１*、Ｖｖ１*、Ｖｗ１*が所定電圧指令値になるタイミングと、第２電圧指令値Ｖｕ２*、Ｖｖ２*、Ｖｗ２*が所定電圧指令値になるタイミングとに基づいて同期処理を行う。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第２０実施形態）
第２０実施形態を図２８に示す。
本実施形態では、一方のＣＰＵからの指令によりコイル８１〜８３のいずれか１相にサーチ電圧Ｖｓｒｃを印加するとともに、印加したタイミングを他方のＣＰＵに通知し、他方のＣＰＵにて、サーチ電圧Ｖｓｒｃを検出する。
図２８の例では、第１ＣＰＵ４１からの指令により、Ｕ相コイル８１にサーチ電圧Ｖｓｒｃを印加するとともに、印加タイミングを第２ＣＰＵ４２に通知する。第２ＣＰＵ４２では、サーチ電圧Ｖｓｒｃを検出し、サーチ電圧Ｖｓｒｃが付与されたタイミングと検出されたタイミングとを突き合わせることで、認識タイミングのずれを補正する。
電圧検出は、電圧センサ２８、２９の検出値に基づいて検出してもよいし、ＣＰＵ内部にて電圧指令値に係る値を検出してもよい。なお、第２ＣＰＵ４２では、フィードバック制御により、自動的にサーチ電圧Ｖｓｒｃが生成されるので、指令に基づく同期処理を実施可能である。
図２８では、サーチ電圧Ｖｓｒｃとして、サージ状電圧を付与しているが、付与するサーチ電圧は、例えば零相電圧、高調波電圧、パルス状電圧等であってもよい。また、Ｕ相に替えて、Ｖ相またはＷ相、或いは複数相にサーチ電圧Ｖｓｒｃを付与してもよい。
本実施形態の同期情報は、サーチ電圧Ｖｓｒｃの発生タイミングに係る情報である。
第１ＣＰＵ４１は、サーチ電圧Ｖｓｒｃを付与するとともに、付与タイミングを第２ＣＰＵ４２に通知する。第２ＣＰＵ４２は、サーチ電圧Ｖｓｒｃを検出し、付与タイミングと検出タイミングとに基づいて同期処理を行う。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第２１実施形態）
第２１実施形態を図２９に示す。
第１インバータ６０は、過電流、過電圧または過熱等のフェイルが生じたとき、或いは、機能チェックトリガにより疑似フェイル状態となったとき、第１フェイル信号を第１ＣＰＵ４１に出力する。
第２インバータ７０は、過電流、過電圧または過熱等のフェイルが生じたとき、或いは、機能チェックトリガにより疑似フェイル状態となったとき、第２フェイル信号を第２ＣＰＵ４２に出力する。
機能チェックトリガがインバータ６０、７０に出力されると、実際にはフェイルは生じていないものの、疑似フェイル状態とみなし、インバータ６０、７０からフェイル信号が出力されるように構成されている。
本実施形態では、同期情報としてフェイル信号を用い、同期処理として制御タイミングのずれを補正する。同期処理に用いられるフェイル信号は、極短時間に実際にフェイルを起こさせることで出力されるものであってもよいし、起動シーケンス等における機能チェックトリガによる疑似フェイル状態にて出力されるものであってもよい。
図２９では、機能チェックトリガに基づくフェイル信号を用いた同期処理について説明する。図２９に示すように、インバータ６０、７０に共通の機能チェックトリガが出力されると、インバータ６０、７０は、フェイル信号を出力する。第１ＣＰＵ４１は、第１インバータ６０から第１フェイル信号が出力されたタイミングを第２ＣＰＵ４２に通知する。第２ＣＰＵ４２では、第１インバータ６０から第１フェイル信号が出力されたタイミングと、第２インバータ７０から第２フェイル信号が出力されたタイミングとを突き合わせ、認識タイミングのずれを補正する。
フェイル信号は、例えば過電流信号、過電圧信号または過熱信号等である。使用するフェイル信号は１つであってもよいし、より確実な判定のために複数のフェイル信号を用いてもよい。
また、機能チェックトリガは、一方のＣＰＵにてソフト的に生成されてもよいし、専用のトリガ生成回路にてハード的に生成されてもよい。
第１インバータ６０は、フェイル状態または疑似フェイル状態となったとき、第１フェイル信号を第１ＣＰＵ４１に出力する。第２インバータ７０は、フェイル状態または疑似フェイル状態となったとき、第２フェイル信号を第２ＣＰＵ４２に出力する。
同期情報は、第１フェイル信号および第２フェイル信号である。
第２ＣＰＵ４２は、インバータ６０、７０に同時に発生されたフェイル状態または疑似フェイル状態により出力されるフェイル信号が、第１ＣＰＵ４１にて認識されるタイミングと、第２ＣＰＵ４２にて認識されるタイミングと、に基づいて同期処理を行う。
これにより、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（第２２実施形態）
第２２実施形態を図３０に示す。
図３０に示すように、スイッチング素子６１、７４には、素子内電流検出部６１３、７４３が素子内に設けられている。図３０では、スイッチング素子６１、７４を例示しているが、他のスイッチング素子６２〜６６、７１〜７３、７５、７６も同様である。
上述の通り、反転ＳＷ制御が行われているとき、スイッチング素子６１、７４には、同様の電流が流れる。そこで本実施形態では、素子内電流検出部６１３、７４３の検出値を、ドライバ回路３１、３２を経由してＣＰＵ４１、４２に出力する。第１ＣＰＵ４１では、ゼロクロスタイミング等、スイッチング素子６１を流れる電流が共通の任意値である所定素子内電流値となったタイミングを第２ＣＰＵ４２に通知する。第２ＣＰＵ４２では、スイッチング素子７４を流れる電流が共通の任意値となったタイミングと、スイッチング素子６１を流れる電流が共通の任意値である所定素子内電流値となったタイミングとを突き合わせ、認識タイミングずれを補正する。
また、図３０に破線で示すように、素子内電流検出部の検出値をＣＰＵ４１、４２に出力することに替えて、ドライバ回路３１、３２の一方から他方へ、または相互に素子内電流検出部の検出値を出力し、ドライバ回路３１、３２にて電流値が所定素子内電流値となるタイミングを突き合わせることで、ドライバ回路内にて、駆動信号ＤＳ１、Ｄｓ２の出力タイミングを同期させるようにしてもよい。
スイッチング素子６１〜６６、７１〜７６は、自身に流れる素子内電流を検出する素子内電流検出部を有する。
第１スイッチング素子６１〜６６の素子内電流検出部の検出値は、第１ＣＰＵ４１に出力される。第２スイッチング素子７１〜７６の素子内電流検出部の検出値は、第２ＣＰＵ４２に出力される。
同期情報は、同じ電流が流れる第１スイッチング素子６１〜６６および第２スイッチング素子７１〜７６の素子内電流に係る情報である。
第２ＣＰＵ４２は、同じ電流が流れるスイッチング素子６１、７４の素子内電流が所定素子内電流値であると、第１ＣＰＵ４１にて認識されたタイミングと、第２ＣＰＵ４２にて認識されたタイミングと、に基づいて同期処理を行う。
これにより、スイッチングタイミングを適切に同期させることができる。
また、第１スイッチング素子６１〜６６の素子内電流検出部の検出値は、第１スイッチング素子６１〜６６の駆動信号ＤＳ１を出力する第１ドライバ回路３１に出力される。第２スイッチング素子７１〜７６の素子内電流検出部の検出値は、第２スイッチング素子７１〜７６の駆動信号ＤＳ２を出力する第２ドライバ回路３２に出力される。
ドライバ回路３１、３２は、同じ電流が流れるスイッチング素子６１、７４の素子内電流が所定素子内電流値になるタイミングに応じ、スイッチング素子６１〜６６、７１〜７６を駆動する駆動信号ＤＳ１、ＤＳ２を出力するタイミングを同期させる。
このように構成しても、スイッチングタイミングを適切に同期させることができる。
また、上記実施形態と同様の効果を奏する。
（他の実施形態）
上記実施形態では、演算回路であるＣＰＵは２つである。他の実施形態では、演算回路は３つ以上であってもよい。また、図３１に示すように、演算回路であるＣＰＵ５１が１つであり、１つのＣＰＵ５１が、第１制御信号ＣＳ１および第２制御信号ＣＳ２を生成する。この場合、第１０実施形態と同様、ＣＰＵ５１が、「第１演算回路」および「第２演算回路」を含んでいる、と捉えることができる。このように構成しても、スイッチングタイミングを適切に同期させることができる。
他の実施形態では、例えば、第１実施形態〜第４実施形態のように角度同期させた上で、第６実施形態のようにキャリア信号を同期させる、と言った具合に、複数の実施形態の同期処理を組み合わせて実施してもよい。角度同期とキャリア信号の位相同期を併用することで、同期精度を向上可能である。キャリア信号に替えて、クロック信号を同期させる場合も同様である。
上記実施形態では、独立した２電源は、両方ともバッテリやキャパシタで代表される２次電池である。他の実施形態では、電圧源は、独立した電力供給源であれば、両方とも２次電池に限定しない。例えば、一方を２次電池とし、他方を燃料電池としたり、内燃機関および回転電機による発電機としたりしてもよく、電動機駆動装置の電源構成は電源種別で限定されないものとする。
上記実施形態では、回転電機は、３相の巻線を有する。他の実施形態では、回転電機の巻線相数は、２相であってもよいし、４相以上であってもよい。また、回転電機の両側に設けられるインバータには、それぞれ、３（相）×２＝６のスイッチング素子が設けられる。他の実施形態では、インバータのスイッチング素子数は、インバータの回路構成および巻線の相数に応じて、任意の数であってよい。
上記実施形態の回転電機は、電動機と発電機の機能を合わせ持つモータジェネレータである。他の実施形態では、回転電機は、発電機としての機能を有していなくてもよい。また、また、永久磁石式同期型モータに限らず、誘導電動機やその他の同期モータであってもよい。
上記実施形態の回転電機制御装置は、車両の主機モータの駆動制御に適用される。他の実施形態では、回転電機制御装置は、車両の主機モータ以外の回転電機の駆動制御に適用してもよい。
以上、本発明は、上記実施形態になんら限定されるものではなく、発明の趣旨を逸脱しない範囲において種々の形態で実施可能である。
１・・・回転電機制御装置
１１、１２・・・電圧源
４０１〜４０３・・・マイコン（制御部）
４１・・・第１演算回路 ４２・・・第２演算回路
６０・・・第１インバータ ６１〜６６・・・第１スイッチング素子
７０・・・第２インバータ ７１〜７６・・・第２スイッチング素子
８０・・・モータジェネレータ（回転電機）
８１〜８３・・・コイル（巻線）

Claims (25)

  1. ２相以上の巻線（８１〜８３）を有する回転電機（８０）の駆動を制御する回転電機制御装置であって、
    前記巻線の各相に対応して設けられる複数の第１スイッチング素子（６１〜６６）を有し、前記巻線の一端側に接続される第１インバータ（６０）と、
    前記巻線の各相に対応して設けられる複数の第２スイッチング素子（７１〜７６）を有し、前記巻線の他端側に接続される第２インバータ（７０）と、
    前記第１インバータの制御に係る第１制御信号を生成する第１演算回路（４１）、および、前記第２インバータの制御に係る第２制御信号を生成する第２演算回路（４２）を有する制御部（４０１〜４０３）と、
    を備え、
    前記第１インバータおよび前記第２インバータは、同期情報に基づいてスイッチングタイミングが同期される回転電機制御装置。
  2. 前記制御部には、前記第１演算回路を有する第１制御部（４０１）、および、前記第２演算回路を有し、前記第１制御部とは別途に設けられる第２制御部（４０２）が含まれる請求項１に記載の回転電機制御装置。
  3. 前記第１演算回路および前記第２演算回路は、単一の前記制御部（４０３）に設けられる請求項１に記載の回転電機制御装置。
  4. 前記同期情報は、前記回転電機の回転位置を検出する回転角センサ（２５、２５０）の検出値に基づく回転角情報である請求項１〜３のいずれか一項に記載の回転電機制御装置。
  5. 共通の前記回転角情報は、前記第１演算回路および前記第２演算回路に分岐して入力される請求項４に記載の回転電機制御装置。
  6. 前記回転角センサ（２５０）は、前記第１演算回路に前記回転角情報を出力する第１センサ部（２５１）、および、前記第２演算回路に前記回転角情報を出力する第２センサ部（２５２）を有し、
    前記同期情報には、前記第１センサ部から出力される前記回転角情報または前記第２センサ部から出力される前記回転角情報に基づいて生成される角度基準信号が含まれ、
    前記角度基準信号は、前記第１演算回路および前記第２演算回路に分岐して入力される請求項４に記載の回転電機制御装置。
  7. 前記第１演算回路または前記第２演算回路の一方であるマスター回路は、自身の前記同期情報を、前記第１演算回路または前記第２演算回路の他方であるスレーブ回路に出力し、
    前記スレーブ回路は、前記マスター回路から取得される前記同期情報と、自身の対応する前記同期情報とに基づいて前記第１インバータと前記第２インバータのスイッチングタイミングを同期させる同期処理を行う請求項１〜６のいずれか一項に記載の回転電機制御装置。
  8. 前記同期情報は、クロック信号であって、
    前記スレーブ回路は、前記同期処理として、前記第１演算回路と前記第２演算回路のクロックずれを補正する請求項７に記載の回転電機制御装置。
  9. 前記同期情報は、ＰＷＭ制御に用いられるキャリア信号であって、
    前記スレーブ回路は、前記同期処理として、前記第１演算回路と前記第２演算回路とで、前記キャリア信号の位相が一致するように位相をシフトする請求項７または８に記載の回転電機制御装置。
  10. 前記同期情報は、前記第１制御信号および前記第２制御信号の生成に用いられる制御情報に基づく内部トリガ信号であって、
    前記マスター回路は、前記内部トリガ信号を生成して前記スレーブ回路に出力する請求項７〜９のいずれか一項に記載の回転電機制御装置。
  11. 前記同期情報は、前記第１制御信号および前記第２制御信号であって、
    前記スレーブ回路は、前記同期処理として、前記第１制御信号の出力タイミングと前記第２制御信号の出力タイミングとが一致するように、出力タイミングを調整する請求項７〜１０のいずれか一項に記載の回転電機制御装置。
  12. 前記同期情報は、前記巻線に通電される巻線電流を検出する電流センサ（２１、２２）の検出値に基づく少なくとも１相の巻線電流情報であって、
    前記スレーブ回路は、前記巻線電流が所定電流値であると、前記マスター回路にて認識されるタイミングと、前記スレーブ回路にて認識されるタイミングとに基づいて前記同期処理を行う請求項７〜１１のいずれか一項に記載の回転電機制御装置。
  13. 前記同期情報は、母線電流を検出する母線電流センサ（２３、２４）の検出値に基づく母線電流情報であって、
    前記スレーブ回路は、前記母線電流のｎ次成分がピークであると、前記マスター回路にて認識されるタイミングと、前記スレーブ回路にて認識されるタイミングと基づいて前記同期処理を行う請求項７〜１２のいずれか一項に記載の回転電機制御装置。
  14. 前記同期情報は、サーチ電流またはサーチ電圧の発生タイミングに係る情報であって、
    前記マスター回路は、前記サーチ電流または前記サーチ電圧を付与するとともに、付与したタイミングを前記スレーブ回路に通知し、
    前記スレーブ回路は、前記サーチ電流または前記サーチ電圧を検出し、付与タイミングと検出タイミングとに基づいて前記同期処理を行う請求項７〜１３のいずれか一項に記載の回転電機制御装置。
  15. 前記第１インバータに印加される第１入力電圧を検出し、検出値を前記第１演算回路に出力する第１入力電圧センサ（２６）と、
    前記第２インバータに印加される第２入力電圧を検出し、検出値を前記第２演算回路に出力する第２入力電圧センサ（２７）と、
    を備え、
    前記同期情報は、前記第１入力電圧および前記第２入力電圧に係る入力電圧情報であって、
    前記スレーブ回路は、入力電圧が変化したと、前記マスター回路にて認識されるタイミングと、前記スレーブ回路にて認識されるタイミングとに基づいて前記同期処理を行う請求項７〜１４のいずれか一項に記載の回転電機制御装置。
  16. 前記同期情報は、前記巻線に印加される巻線電圧であって、
    前記スレーブ回路は、前記巻線電圧のパルスエッジタイミングに基づいて前記同期処理を行う請求項７〜１５のいずれか一項に記載の回転電機制御装置。
  17. 前記巻線に印加される巻線電圧の基本波成分を抽出する基本波抽出回路（４９１、４９２）を備え、
    前記同期情報は、前記巻線電圧の基本波成分であって、
    前記スレーブ回路は、前記巻線電圧の基本波成分が所定電圧値であると、前記マスター回路にて認識されたタイミングと、前記スレーブ回路にて認識されたタイミングとに基づいて前記同期処理を行う請求項７〜１６のいずれか一項に記載の回転電機制御装置。
  18. 前記同期情報は、前記第１演算回路における前記第１制御信号の生成に用いられる第１電圧指令値、および、前記第２演算回路における前記第２制御信号の生成に用いられる第２電圧指令値であって、
    前記第１インバータ側および前記第２インバータ側に同じ電圧を印加するように制御するとき、前記スレーブ回路は、前記第１電圧指令値が所定電圧指令値になるタイミングと、前記第２電圧指令値が前記所定電圧指令値になるタイミングとに基づいて前記同期処理を行う請求項７〜１７のいずれか一項に記載の回転電機制御装置。
  19. 前記第１インバータは、フェイル状態または疑似フェイル状態となったとき、第１フェイル信号を前記第１演算回路に出力し、
    前記第２インバータは、フェイル状態または疑似フェイル状態となったとき、第２フェイル信号を前記第２演算回路に出力し、
    前記同期情報は、前記第１フェイル信号および前記第２フェイル信号であって、
    前記スレーブ回路は、前記第１インバータおよび前記第２インバータに同時に発生させたフェイル状態または疑似フェイル状態により出力されるフェイル信号が、前記マスター回路にて認識されるタイミングと、前記スレーブ回路にて認識されるタイミングと、に基づいて前記同期処理を行う請求項７〜１８のいずれか一項に記載の回転電機制御装置。
  20. 前記第１スイッチング素子および前記第２スイッチング素子は、自身に流れる素子内電流を検出する素子内電流検出部（６１３、７４３）を有し、
    前記第１スイッチング素子の前記素子内電流検出部の検出値は、前記第１演算回路に出力され、
    前記第２スイッチング素子の前記素子内電流検出部の検出値は、前記第２演算回路に出力され、
    前記同期情報は、同じ電流が流れる前記第１スイッチング素子および前記第２スイッチング素子の前記素子内電流に係る情報であって、
    前記スレーブ回路は、同じ電流が流れるスイッチング素子の前記素子内電流が所定素子内電流値であると、前記マスター回路にて認識されたタイミングと、前記スレーブ回路にて認識されたタイミングとに基づいて前記同期処理を行う請求項７〜１９のいずれか一項に記載の回転電機制御装置。
  21. 前記第１スイッチング素子および前記第２スイッチング素子は、自身に流れる素子内電流を検出する素子内電流検出部（６１３、７４３）を有し、
    前記第１スイッチング素子の前記素子内電流検出部の検出値は、前記第１スイッチング素子の駆動信号を出力する第１ドライバ回路（３１）に出力され、
    前記第２スイッチング素子の前記素子内電流検出部の検出値は、前記第２スイッチング素子の駆動信号を出力する第２ドライバ回路（３２）に出力され、
    前記同期情報は、同じ電流が流れる前記第１スイッチング素子および前記第２スイッチング素子の前記素子内電流に係る情報であって、
    前記第１ドライバ回路および前記第２ドライバ回路は、同じ電流が流れる前記第１スイッチング素子および前記第２スイッチング素子の前記素子内電流が所定素子内電流値になるタイミングに応じ、前記第１スイッチング素子および前記第２スイッチング素子を駆動する前記駆動信号を出力するタイミングを同期させる請求項１〜１９のいずれか一項に記載の回転電機制御装置。
  22. 前記同期情報は、前記第１演算回路および前記第２演算回路とは別途に設けられるトリガ発生器（４４）にて生成される外部トリガ信号であって、
    前記第１演算回路および前記第２演算回路は、前記外部トリガ信号に基づいて、前記第１インバータと前記第２インバータのスイッチングタイミングを同期させる同期処理を行う請求項１〜２１のいずれか一項に記載の回転電機制御装置。
  23. 前記第１演算回路から出力された前記第１制御信号と前記前記第２演算回路から出力された前記第２制御信号とを、前記同期情報に基づいて同期させる同期調整回路（４６）を備える請求項１〜２２のいずれか一項に記載の回転電機制御装置。
  24. 前記第１演算回路および前記第２演算回路は、１つの演算回路（５１）に含まれ、
    前記演算回路は、前記第１インバータの上アームに係る制御信号である第１上アーム信号および前記第２インバータの下アームに係る制御信号である第２下アーム信号、または、前記第１インバータの下アームに係る制御信号である第１下アーム信号および前記第２インバータの上アームに係る制御信号である第２上アーム信号の一方を生成し、
    前記第１上アーム信号および前記第２下アーム信号、または、前記第１下アーム信号および前記第２上アーム信号の他方は、前記演算回路にて生成される前記一方の信号の反転処理にて生成される請求項１に記載の回転電機制御装置。
  25. 前記第１インバータは、第１電圧源（１１）と接続され、
    前記第２インバータは、前記第１電圧源とは絶縁されている第２電圧源（１２）と接続されている請求項１〜２４のいずれか一項に記載の回転電機制御装置。
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