JP2019004144A - 過負荷電流通電能力を有する半導体デバイス - Google Patents

過負荷電流通電能力を有する半導体デバイス Download PDF

Info

Publication number
JP2019004144A
JP2019004144A JP2018108490A JP2018108490A JP2019004144A JP 2019004144 A JP2019004144 A JP 2019004144A JP 2018108490 A JP2018108490 A JP 2018108490A JP 2018108490 A JP2018108490 A JP 2018108490A JP 2019004144 A JP2019004144 A JP 2019004144A
Authority
JP
Japan
Prior art keywords
semiconductor
region
semiconductor device
charge carrier
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018108490A
Other languages
English (en)
Other versions
JP6698746B2 (ja
JP2019004144A5 (ja
Inventor
ヨハネス ゲオルク ラヴェン，
Georg Laven Johannes
ヨハネス ゲオルク ラヴェン，
ローマン バブルスケ，
Baburske Roman
ローマン バブルスケ，
トーマス バスラー，
Basler Thomas
トーマス バスラー，
フィリップ クリストフ ブラント，
Christoph Brandt Philip
フィリップ クリストフ ブラント，
マリア コトロゲア，
Cotorogea Maria
マリア コトロゲア，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2019004144A publication Critical patent/JP2019004144A/ja
Publication of JP2019004144A5 publication Critical patent/JP2019004144A5/ja
Application granted granted Critical
Publication of JP6698746B2 publication Critical patent/JP6698746B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】過負荷電流通電能力を有する半導体デバイスを提供する。【解決手段】半導体デバイス１は、半導体領域１１内に含まれ、半導体チャネル領域１１１と異なる半導体補助領域１１２であって、この半導体補助領域は第２の導電型の電荷キャリアの第２のドーピング濃度を有する。この第２のドーピング濃度は、第１のドーピング濃度と比べて少なくとも３０％より高い。半導体補助領域と半導体領域との間の移行部は、第２のｐｎ接合１１−２を形成する。この第２のｐｎ接合は、第１のｐｎ接合１１−１と比べて半導体領域内において同じ深さに又はより深く位置付けられる。半導体補助領域は、第２の導電型の電荷キャリアを含み、さらなるｐｎ接合を形成する半導体デバイスの任意の他の半導体領域と比べて、半導体領域との半導体チャネル領域に最も近接して位置付けられる、半導体補助領域をさらに含む。【選択図】図１

Description

本明細書は、半導体デバイスの実施形態、半導体デバイスおよびゲートドライバを含む回路機構の実施形態に関し、さらには、半導体デバイスを動作させる方法の実施形態に関する。具体的には、本明細書は、逆方向の過負荷電流などの、過負荷電流を導通することを可能にする、逆導通絶縁ゲートバイポーラトランジスタ（以下において「ＲＣ−ＩＧＢＴ」ともいう）の実施形態、および金属酸化物半導体制御ダイオード（以下において「ＭＯＳ制御ダイオード」または「ＭＣＤ」ともいう）の実施形態に関する。
電気エネルギーの変換および電気モータもしくは電気機械の駆動などの、自動車、民生および産業用途における最新のデバイスの多くの機能は半導体デバイスに依存する。例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）およびダイオードは、以下のものに限定されるわけではないが、電源および電力変換器内のスイッチを含む様々な用途に用いられている。
前記用途の具体例はいわゆる高圧直流（ｈｉｇｈ ｖｏｌｔａｇｅ ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ、ＨＶＤＣ）送電である。この種のエネルギー伝送は、大量の電力を数キロメートル、さらには数百キロメートルの長距離にわたって輸送するために用いることができる。手短に言えば、風力タービンなどのＡＣ発電機によって交流（ａｌｔｅｒｎａｔｉｎｇ ｃｕｒｒｅｎｔ、ＡＣ）、または、別に、交流電圧が発生される。高圧レベルへの変換後、ＡＣ電圧／ＡＣ電流は変換所によって直流（ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ、ＤＣ）に、または、別に、ＤＣ電圧に整流される。ＤＣ電圧／電流はＨＶＤＣ送電線内へ供給される。ＨＶＤＣ送電線の受電端においては、受け取ったＤＣエネルギーをさらなる分配のためにＡＣエネルギーに変換するためのさらなる変換所が設置されて存在してもよい。
１つのアプローチは、このような変換所内で逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）を用いることである。
Ｄ．Ｗｅｒｂｅｒ「６．５ｋＶ ＲＣＤＣ Ｆｏｒ Ｉｎｃｒｅａｓｅｄ Ｐｏｗｅｒ Ｄｅｎｓｉｔｙ ｉｎ ＩＧＢＴ−Ｍｏｄｕｌｅｓ」，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２６ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ＆ＩＣ’ｓ，Ｊｕｎｅ １５−１９，Ｐａｇｅｓ ３５ ｔｏ ３８，２０１４ Ｗａｉｋｏｌｏａ，Ｈａｗａｉｉ
一実施形態によれば、半導体デバイスが提供される。半導体デバイスは半導体領域を含み、この半導体領域は第１の導電型の電荷キャリアを有する。半導体デバイスは、半導体領域内に含まれるトランジスタセルと、このトランジスタセル内に含まれる半導体チャネル領域と、をさらに含む。半導体チャネル領域は、第１の導電型に相補的な第２の導電型の電荷キャリアの第１のドーピング濃度を有する。半導体チャネル領域と半導体領域との間の移行部は第１のｐｎ接合を形成する。半導体領域は、半導体チャネル領域と異なり、第２の導電型の電荷キャリアの第２のドーピング濃度を有する半導体補助領域をさらに含む。第２のドーピング濃度は、第１のドーピング濃度と比べて少なくとも３０％、より高い。半導体補助領域と半導体領域との間の移行部は第２のｐｎ接合を形成し、第２のｐｎ接合は、第１のｐｎ接合と比べて半導体領域内において同じ深さに、またはより深く位置付けられる。半導体補助領域は、第２の導電型の電荷キャリアを含み、半導体領域とのさらなるｐｎ接合を形成する半導体デバイスの任意の他の半導体領域と比べて、半導体チャネル領域に最も近接してさらに位置付けられる。半導体デバイスは、半導体領域内に含まれるダイオードセルであって、このダイオードセルは半導体アノード領域を含み、この半導体アノード領域は第２の導電型の電荷キャリアの第３のドーピング濃度を有し、第２のドーピング濃度は第３のドーピング濃度よりも高い、ダイオードセルをさらに含む。
さらなる実施形態によれば、さらなる半導体デバイスが提供される。さらなる半導体デバイスは順電流モードおよび逆電流モードのうちの少なくとも１つで動作可能であり、順電流モードの最中には順方向の負荷電流を導通し、逆電流モードの最中には逆方向の負荷電流を導通するように構成される。半導体デバイスは、半導体領域と、制御可能な電荷キャリアインジェクタと、を含む。制御可能な電荷キャリアインジェクタは、半導体領域内に電荷キャリアを注入するように構成され、制御信号に応答する。制御可能な電荷キャリアインジェクタは、さらなる半導体デバイスを、逆電流モードになっている時には、制御信号に依存して定格状態または過負荷状態にセットするようにさらに構成される。定格状態では、制御可能な電荷キャリアインジェクタは、半導体領域が逆方向の定格負荷電流を導通することを可能にするために、半導体領域内に第１の電荷キャリア密度を誘導するように構成される。過負荷状態では、制御可能な電荷キャリアインジェクタは、半導体領域が逆方向の過負荷電流を導通することを可能にするために、半導体領域内に第２の電荷キャリア密度を誘導するように構成される。第２の電荷キャリア密度は第１の電荷キャリア密度よりも高い。
別の実施形態によれば、回路機構が提供される。回路機構は、半導体デバイスと、この半導体デバイスに動作可能に結合されるゲートドライバと、を含む。半導体デバイスは順電流モードおよび逆電流モードのうちの少なくとも１つで動作可能であり、半導体領域と、制御可能な電荷キャリアインジェクタと、を含み、制御可能な電荷キャリアインジェクタは、半導体領域内に電荷キャリアを注入するように構成される。半導体デバイスは、制御可能な電荷キャリアインジェクタに電気結合され、ゲート信号を受信するように構成されるゲート電極をさらに含む。ゲートドライバは、半導体領域１１によって導通される逆方向の負荷電流は閾値を超えるか否かを検出するように構成される過負荷電流検出器を含む。ゲートドライバはまた、前記ゲート信号を発生するためのゲート信号発生器を含む。ゲート信号発生器は過負荷電流検出器に動作可能に結合される。さらに、ゲート信号発生器は、過負荷電流検出器が、逆方向の現在の負荷電流は閾値を超えないことを指示する場合には、半導体領域が逆方向の定格負荷電流を導通することを可能にするために、ゲート電極が電荷キャリアインジェクタに半導体領域内に第１の電荷キャリア密度を誘導させるように、ゲート信号に定格電圧範囲内の電圧を提供することによって、半導体デバイスを定格状態で動作させるように構成される。過負荷電流検出器が、逆方向の現在の負荷電流は閾値を実際に超えることを指示する場合には、ゲート信号発生器は、半導体領域が逆方向の過負荷電流を導通することを可能にするために、ゲート電極が電荷キャリアインジェクタに半導体領域内に第２の電荷キャリア密度を誘導させるように、ゲート信号に過負荷電圧範囲内の電圧を提供することによって、半導体デバイスを過負荷状態で動作させることであって、第２の電荷キャリア密度は第１の電荷キャリア密度よりも高い、動作させることをするように構成される。
さらに別の実施形態によれば、半導体デバイスを動作させる方法が提示される。半導体デバイスは順電流モードおよび逆電流モードのうちの少なくとも１つで動作可能であり、半導体領域と、半導体領域内に電荷キャリアを注入するように構成される制御可能な電荷キャリアインジェクタと、を含む。半導体デバイスは、制御可能な電荷キャリアインジェクタに電気結合され、ゲート信号を受信するように構成されるゲート電極をさらに含む。本方法は、以下のステップ、すなわち：逆電流モードにおいて、半導体領域によって導通される逆方向の負荷電流は閾値を超えるか否かを検出することと、逆方向の現在の負荷電流が閾値を超えない場合には、半導体領域が逆方向の定格負荷電流を導通することを可能にするために、ゲート電極が電荷キャリアインジェクタに半導体領域内に第１の電荷キャリア密度を誘導させるように、ゲート信号に定格電圧範囲内の電圧を提供することによって、半導体デバイスを定格状態で動作させることと、逆方向の現在の負荷電流が閾値を実際に超える場合には、半導体領域が逆方向の過負荷電流を導通することを可能にするために、ゲート電極が電荷キャリアインジェクタに半導体領域内に第２の電荷キャリア密度を誘導させるように、ゲート信号に過負荷電圧範囲内の電圧を提供することによって、半導体デバイスを過負荷状態で動作させることであって、第２の電荷キャリア密度は第１の電荷キャリア密度よりも高い、動作させることと、を含む。
当業者は、以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点を認識するであろう。
図中の部分は必ずしも原寸に比例しておらず、その代わりに、本発明の原理を示すことに重点が置かれている。さらに、図において、同様の参照符号は、対応する部分を指定する。
１つ以上の実施形態に係る半導体デバイスの鉛直断面の区域を概略的に示す図である。 １つ以上の実施形態に係る半導体デバイスの鉛直断面の区域を概略的に示す図である。 １つ以上の実施形態に係る半導体デバイスの鉛直断面の区域を概略的に示す図である。 １つ以上の実施形態に係る半導体デバイスの鉛直断面の区域を斜視図で概略的に示す図である。 １つ以上の実施形態に係る半導体デバイスの鉛直断面の区域を斜視図で概略的に示す図である。 １つ以上の実施形態に係る回路機構の回路図を概略的に示す。 １つ以上の実施形態に係る半導体デバイスを動作させる方法のフロー図を概略的に示す。 ゲート信号の電圧に依存して逆電流モードになっている半導体デバイス内に含まれる電荷量を指示する図を概略的に例示的に示す。 Ａ−Ｄは１つ以上の実施形態に係る回路機構を動作させる方法を概略的に例示的に示す図である。 １つ以上の実施形態に係る回路機構の回路図を概略的に例示的に示す。 電力変換器の区域の回路図を概略的に示す。
以下の詳細な説明では、本明細書の一部をなし、本発明が実施されてもよい特定の実施形態が例として示される添付の図面を参照する。
その際、「上部（ｔｏｐ）」、「下部（ｂｏｔｔｏｍ）」、「下方（ｂｅｌｏｗ）」、「前方（ｆｒｏｎｔ）」、「後方（ｂｅｈｉｎｄ）」、「裏（ｂａｃｋ）」、「先頭の（ｌｅａｄｉｎｇ）」、「末尾の（ｔｒａｉｌｉｎｇ）」など等の、方向用語は、説明されている図の向きを基準として用いられてもよい。実施形態の部分は多数の異なる向きに位置付けることができるため、方向用語は説明の目的のために用いられ、決して限定的なものではない。本発明の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的変更または論理的変更が行われてもよいことを理解されたい。したがって、以下の詳細な説明は限定的な意味で解釈されるべきでなく、本発明の範囲は添付の請求項によって定義される。
次に、様々な実施形態を詳細に参照する。図に、それらの１つ以上の例が示されている。各例は説明として提供され、本発明の限定として意図されてはいない。例えば、一実施形態の一部として図示または説明されている特徴は、なおさらなる実施形態を生み出すために、他の実施形態上で用いるか、またはそれらと併せて用いることができる。本発明はこのような変更および変形を含むことが意図されている。例は特定の言葉を用いて説明されるが、その言葉は添付の請求項の範囲を限定するものと解釈すべきでない。図面は原寸に比例しておらず、単に図解を目的とするものにすぎない。明確にするために、同じ要素または製作ステップは、別途説明のない限り、異なる図面において同じ参照記号によって指定されている。
用語「水平（ｈｏｒｉｚｏｎｔａｌ）」は、本明細書で使用するとき、半導体基板または半導体領域の水平面と実質的に平行な向きを記述することを意図する。これは、例えば、ウェハまたはダイの表面であることができる。
用語「鉛直（ｖｅｒｔｉｃａｌ）」は、本明細書で使用するとき、水平面と垂直に、すなわち、半導体基板または半導体領域の表面の法線方向と平行に実質的に配置される向きを記述することを意図する。
本明細書では、ｎ型にドープされたものは「第１の導電型」と呼ばれ、その一方で、ｐ型にドープされたものは「第２の導電型」と呼ばれる。代替的に、反対のドーピング関係を用いることができ、それにより、第１の導電型をｐ型にドープされたものとすることができ、第２の導電型をｎ型にドープされたものとすることができる。
本明細書の文脈では、用語「オーミック接触している」、「電気接触している」、「オーミック接続している」、および「電気接続している」は、半導体デバイスの２つの領域、区域、部分もしくは部位間、または１つ以上のデバイスの異なる端子間、または端子もしくはメタライゼーションもしくは電極と半導体デバイスの部分もしくは部位との間に、低オーミック電気接続部もしくは低オーミック電流経路が存在することを記述することを意図する。さらに、本明細書の文脈では、用語「接触している」は、それぞれの半導体デバイスの２つの要素間に直接の物理接続部が存在することを記述することを意図する。例えば、互いに接触している２つの要素間の移行部はさらなる中間要素または同様のものを含まなくてもよい。
本明細書に記載されている特定の実施形態は、これらに限定されるわけではないが、モノリシックに集積されたＲＣ−ＩＧＢＴまたはモノリシックに集積されたＭＣＤに関し、例えば、電力変換器、例えば、ＨＶＤＣ用途のための電力変換器内で用いることができるモノリシックに集積されたパワーＲＣ−ＩＧＢＴまたはモノリシックに集積されたパワーＭＣＤに関する。例えば、モノリシックに集積されたＲＣ−ＩＧＢＴでは、共通のチップ上にトランジスタ区域およびダイオード区域の両方が実装されてもよい。しかし、本明細書に記載されている１つ以上の実施形態によれば、ＲＣ−ＩＧＢＴのトランジスタ区域およびダイオード区域は、互いに分離したチップ上に配置されてもよいことを理解されたい。分離したダイオード区域はＭＣＤと見なされてもよい。
本明細書内で使用するとき、用語「順電流」は、半導体デバイスを通って一方の方向に、例えば、半導体デバイスの後側から半導体デバイスの前側へ流れる電流であってもよい。このような順電流は、例えば、半導体デバイスのトランジスタセルによって通電されてもよい。さらに、本明細書内で使用するとき、用語「逆電流」は、半導体デバイスを通ってもう一方の方向に、例えば、半導体デバイスの前側から半導体デバイスの後側へ流れる電流であってもよい。例えば、このような逆電流は、以下においてより詳細に説明するように、ダイオードセルによって、および／または半導体デバイスの補助セルによって通電されてもよい。一部の実施形態では、半導体デバイスは、順電流および逆電流の両方を通電するように構成されてもよい。換言すれば、例えば、半導体デバイスがＲＣ−ＩＧＢＴである場合には、半導体デバイスは順電流モードおよび逆電流モードの両方で動作されてもよい。他の実施形態では、例えば、半導体デバイスがＭＣＤである場合には、半導体デバイスは、逆方向などの、単一の方向の負荷電流を通電し、順電流を通電しないように構成されるのみであってもよい。換言すれば、用語「逆電流」、または、別に、「逆電流モード」は、本明細書内で使用するとき、ＭＣＤに典型的である負荷電流方向、例えば、技術的電流方向の観点では、ＭＣＤのアノード区域からＭＣＤのカソード領域へ流れる負荷電流、を指してもよい。それゆえ、本明細書内では、用語「逆電流」は通例、ＭＣＤによって、または、別に、ＲＣ−ＩＧＢＴのダイオード区域によって通電される負荷電流を指すことを理解されたい。したがって、目下ＭＣＤについてのみ述べる場合には、たとえ、このような負荷電流方向は、一般的には、逆電流ではなく、ＭＣＤの順電流と記述されるであろうとも、用語「逆電流」は、アノード区域からカソード領域の方向に流れる負荷電流を記述するために用いられる。
用語「パワー半導体デバイス」は、本明細書で使用するとき、高電圧ブロッキング能力および／または大電流通電能力を有する単一チップ上の半導体デバイスを記述することを意図する。換言すれば、前記パワー半導体デバイスは、典型的には、例えば、最大数百アンペアのアンペア範囲内の大電流、および／または典型的には１０００Ｖ超、より典型的には６０００Ｖ以上の高電圧用を意図されている。
例えば、パワー半導体デバイスは、いわゆる高圧直流（ＨＶＤＣ）送電用途のために用いることができる。この種のエネルギー伝送は、大量の電力を数キロメートル、さらには数百キロメートルの長距離にわたって輸送するために用いることができる。手短に言えば、風力タービンなどのＡＣ発電機によって交流（ＡＣ）、または、別に、交流電圧が発生される。高圧レベルへの変換後、ＡＣ電圧／ＡＣ電流は変換所によって直流（ＤＣ）に、または、別に、ＤＣ電圧に整流される。ＤＣ電圧／電流はＨＶＤＣ送電線内へ供給される。ＨＶＤＣ送電線の受電端においては、受け取ったＤＣエネルギーをさらなる分配のためにＡＣエネルギーに変換するためのさらなる変換所が設置されて存在してもよい。
１つのアプローチは、このような変換所内でＲＣ−ＩＧＢＴを用いることである。例えば、図１１は電力変換器５の区域の回路図を概略的に示す。これについて以下に簡単に説明することとする。電力変換器５は、いわゆるモジュラーマルチレベル変換器（Ｍｏｄｕｌａｒ−Ｍｕｌｔｉｌｅｖｅｌ−Ｃｏｎｖｅｒｔｅｒ、ＭＭＣ）トポロジを有する。ＭＭＣトポロジは概して、ＨＶＤＣ送電における用途に適している。電力変換器５は、第１のＲＣ−ＩＧＢＴ ５１および第２のＲＣ−ＩＧＢＴ ５２を含む変換器レッグを含む。変換器レッグは、ＡＣ電圧を受電および／または出力するためのＡＣ端子５５−１および５５−２に結合される。反対側では、変換器レッグはＤＣ端子に結合され、例えば、第１のＲＣ−ＩＧＢＴ ５１および第２のＲＣ−ＩＧＢＴ ５２によって整流されるＤＣ電圧を緩衝するため、あるいは、別に、第１のＲＣ−ＩＧＢＴ ５１および第２のＲＣ−ＩＧＢＴ ５２によって反転されるべきＤＣ電圧を緩衝するために使用されてもよいキャパシタ５３に結合される。
第１のＲＣ−ＩＧＢＴ ５１は第１のトランジスタ５１１および第１のダイオード５１２を含み、これらの２つの構成要素は共通のチップ上に実装されてもよい。それに対応して、第２のＲＣ−ＩＧＢＴ ５２は第２のトランジスタ５２１および第２のダイオード５２２を含み、同じく、これらの２つの構成要素は共通のチップ上に実装されてもよい。第１のダイオード５１２および第２のダイオード５２２は、「還流ダイオード」（ｆｒｅｅｗｈｅｅｌｉｎｇ ｄｉｏｄｅ、ＦＷＤ）とも呼ばれ、順方向である、トランジスタ５１１および５２１によって導通される負荷電流の方向と逆の方向の負荷電流を導通するように構成される。負荷電流の方向の変化は「転流」とも呼ばれ、例えば、負荷電流は第２のトランジスタ５２１から第２のダイオード５２２へ、または、別に、第２のダイオード５２２から第２のトランジスタ５２１へ転流してもよい。
過負荷電流が、第２のＲＣ−ＩＧＢＴ ５２によるなど、前記変換器レッグによって一時的に導通されることが必要となり得る状況が存在し得る。このような状況は、例えば、変換器のＤＣ端子間の短絡（「極間漏電」とも呼ばれる）のために生じ得る。他の状況では、過負荷電流はＡＣ側によって引き起こされる場合がある。しかし、このような過負荷電流は、定格負荷電流の倍数になる場合があり、通例、還流ダイオードの電流通電能力、例えば、還流ダイオード５２２の電流通電能力を超える。
例えば、過負荷電流、例えば、逆過負荷電流は、定格負荷電流の２０倍の高さなど、定格負荷電流の少なくとも１０倍の高さになるか、またはさらにより高くなり得る。それに応じて、ＲＣ−ＩＧＢＴ内の負荷電流密度は、過負荷状況において、１０倍、２０倍など等の、対応する倍数に増加し得る。
例えば、第２のＲＣ−ＩＧＢＴ ５２について述べると、電流通電能力を増大させるために第２のダイオード５２２と平行にサイリスタ５４が接続されてもよい。換言すれば、サイリスタ５４は、ＲＣ−ＩＧＢＴ ５２の外部のさらなる電流経路を構成する。逆方向の負荷電流、すなわち、第２のダイオード５２２によって導通される負荷電流が一定の値を超えることが検出されると、過負荷電流の相当な部分がサイリスタ５４によって導通されるように前記サイリスタ５４をターンオンすることができる。
したがって、電力変換器５は過負荷電流に耐えることができる。しかし、制御を受けることを必要とするさらなるパワー半導体デバイスを構成する、このような追加のサイリスタ５４は、電力変換器５の複雑さを増大させ得るであろう。例えば、あまり複雑でない電力変換器を実現すること、例えば、過負荷電流に少なくとも一時的に耐えることに適した、あまり複雑でない電力変換器を実現することを可能にする手段を提供することが望ましくなり得る。
図１は、１つ以上の実施形態に係る半導体デバイス１の鉛直断面の区域を概略的に示す。半導体デバイス１は、第１の導電型の電荷キャリアを有する半導体領域１１を含む。例えば、半導体領域１１は主として弱ｎドープ領域（ｎ−領域）である。例えば、半導体領域１１は半導体デバイス１のドリフト領域を含んでもよい。
半導体デバイス１はトランジスタセル１−１を含み、前記トランジスタセル１−１内には半導体チャネル領域１１１が含まれる。
半導体チャネル領域１１１は、第１の導電型に相補的である第２の導電型の電荷キャリアの第１のドーピング濃度を有する。例えば、半導体チャネル領域１１１は主として標準ｐドープ半導体領域（ｐ領域）である。一実施形態では、半導体チャネル領域１１１は半導体デバイス１のいわゆる本体領域を含むか、または、別に、本体領域であってもよい。例えば、半導体チャネル領域１１１は、半導体チャネル領域１１１に供給される電気制御電位に依存して半導体領域１１内に反転層を作り出すように構成されてもよい。
その結果、半導体チャネル領域１１１と半導体領域１１との間の移行部は第１のｐｎ接合１１−１を形成する。図１に指示されるように、第１のｐｎ接合１１−１は、半導体領域１１の表面１１−５から一定の距離だけ半導体領域１１内へ延在してもよい。
さらに、半導体領域１１内には半導体補助領域１１２が含まれて存在する。半導体補助領域１１２は半導体チャネル領域１１１にごく近接して位置付けられる。半導体補助領域１１２は半導体チャネル領域１１１と異なり、第２の導電型の電荷キャリアの第２のドーピング濃度を有し、第２のドーピング濃度は第１のドーピング濃度よりも高い。例えば、半導体補助領域１１２は主として高ドープｐ領域（ｐ＋領域）である。
その結果、半導体補助領域１１２と半導体領域１１との間の移行部は第２のｐｎ接合１１−２を形成する。第２のｐｎ接合１１−２は、第１のｐｎ接合１１−１と比べて半導体領域１１内において同じ深さに、またはより深く位置付けられる。例えば、表面１１−５と第２のｐｎ接合１１−２との間の距離は、第１のｐｎ接合１１−１と表面１１−５との間の距離と比べて、より大きい。
例えば、第２のｐｎ接合１１−２は、第１のｐｎ接合１１−１の深さと比べて、５０ｎｍ、１００ｎｍもしくは５００ｎｍ、または５０ｎｍ〜１μｍの範囲内の他の値など、数ｎｍ、より深い深さに位置付けられる。
さらに、半導体補助領域１１２は、第２の導電型の電荷キャリアを含み、半導体領域１１とのさらなるｐｎ接合を形成する半導体デバイス１の任意の他の半導体領域と比べて、半導体チャネル領域１１１に最も近接して位置付けられる。このようなさらなる半導体領域は図１内に指示されていない。例えば、このようなさらなる半導体領域はｐ＋コレクタ層を含む。例えば、半導体補助領域１１２は、半導体デバイス１の任意の他のｐ領域と比べて、そのさらなるｐ領域が高ドープｐ領域であるのか、それとも弱ドープｐ領域であるのか、それとも通常ドープｐ領域であるのかにかかわらず、半導体チャネル領域１１１に最も近接して位置付けられるｐ＋領域であってもよい。
例えば、第２のドーピング濃度は、第１のドーピング濃度の１０倍の高さ、またはさらに、１０倍よりも高い高さなどの、第１のドーピング濃度の少なくとも２倍の高さである。第２のドーピング濃度は第１の濃度よりも少なくとも一桁（１Ｅ３）高くてもよい。
例えば、半導体デバイス１はＲＣ−ＩＧＢＴである。別の例によれば、半導体デバイス１はＭＣＤである。
一実施形態では、例えば、半導体デバイス１がＲＣ−ＩＧＢＴである場合には、半導体デバイス１は順電流モードおよび逆電流モードの両方で動作可能である。別の実施形態では、例えば、半導体デバイス１がＭＣＤである場合には、半導体デバイス１は逆電流モードでのみ動作可能である。
順電流モードでは、負荷電流は半導体領域１１によって順方向（図１において参照符号ＦＣを用いて指示される）に導通されてもよい。例えば、半導体チャネル領域１１１は、順方向の定格負荷電流の少なくとも一部を導通するように構成される。逆電流モードでは、負荷電流は半導体領域１１によって反対方向に導通される。
例えば、半導体デバイス１、例えば、ＲＣ−ＩＧＢＴは、数百Ｈｚの動作周波数で動作されるように設計される。このような動作周波数に対応する速度において、定格負荷電流は、逆方向である、半導体デバイス１のダイオードセル（図１には示されていない）と、順方向である、別の半導体デバイス（図１には示されていない）のトランジスタセルとの間で転流してもよい。この目的を達成するために、半導体領域１１内の電荷キャリア密度は好ましくは、定格条件の間における前記ダイオードセルの転流ロバスト性を可能にするために、一定のレベル未満に維持される。
導入で述べたように、半導体デバイス１は、電力変換器の区域内で用いられることに適し得る。このような区域は、半導体デバイス１が定格で設計された定格負荷電流の倍数になり得る、過負荷電流に耐えることを要求されてもよい。例えば、過負荷電流は、定格負荷電流の、２０倍など、１０倍、またはさらに、より高い高さになってもよい。この目的を達成するために、半導体補助領域１１２は、過負荷状況において、半導体領域１１が逆方向の過負荷電流を導通することを可能にするべく、半導体領域１１内の電荷キャリア密度を一時的に増大させるために使用されてもよい。図１には、逆方向のこのような過負荷電流が、参照符号ＲＯＬＣを用いて指示されている。半導体補助領域１１２は、逆方向のこのような過負荷電流の少なくとも一部、好ましくは少なくとも相当な部分を導通するように構成されてもよい。換言すれば、逆過負荷電流は前記第２のｐｎ接合１１−２を横断してもよい。さらに、半導体補助領域１１２は、逆過負荷電流の少なくとも一部を受電、通電および出力するために、低オーミック電流経路によって、半導体デバイス１のアノード端子またはエミッタ端子（図１には示されていない）などの、負荷端子に電気接続されてもよい。それゆえ、一実施形態によれば、半導体補助領域１１２は、追加の電荷キャリアソースの役割を果たすだけでなく、半導体デバイス１の逆過負荷電流通電要素の役割も果たすように構成されてもよい。
例えば、順負荷電流を導通する際には、順負荷電流は半導体デバイス１内の第１の負荷電流経路を進んでもよい。このような第１の負荷電流経路は第１のｐｎ接合１１−１を、例えば、前記第１のｐｎ接合１１−１の接合領域と実質的に垂直な方向に横断する。逆過負荷電流を導通する際には、逆過負荷電流は、第２のｐｎ接合１１−２を、例えば、前記第２のｐｎ接合１１−２の接合領域と実質的に垂直な方向に横断する第２の負荷電流経路を進んでもよい。さらに、第１の負荷電流経路は半導体チャネル領域１１１を横断してもよく、および／または第２の負荷電流経路は半導体補助領域１１２を横断してもよい。
一実施形態では、半導体デバイス１は、半導体デバイス１の活性領域を包囲するエッジ終端構造を有してもよい。ここで、エッジ終端構造および活性領域は両方とも半導体領域１１の一部であってもよい。半導体デバイス１は、定格動作の最中には主として活性領域によって負荷電流を通電するように構成されてもよく、半導体デバイス１はまた、前記過負荷状態の最中には活性領域およびエッジ終端構造の両方によって負荷電流を通電するように構成されてもよい。さらに、過負荷状態の最中には、負荷電流密度は前記エッジ終端構造と活性領域との間に実質的に均等に、少なくとも定格動作と比べて、より均等に、分布してもよい。
例えば、逆過負荷電流（ｒｅｖｅｒｓｅ ｏｖｅｒｌｏａｄ ｃｕｒｒｅｎｔ、ＲＯＬＣ）は、付加物、例えば、以下においてより詳細に説明する、ゲートドライバによって検出されてもよい。ＲＯＬＣの場合には、半導体デバイス１のダイオードセル（図１には示されていない）は、例えば、必ずしも電圧を阻止しなければならないわけではなく、通例、ＲＯＬＣの場合の最中におけるいわゆる逆回復プロセスは存在しない。むしろ、電流ゼロクロスがＡＣ送電系統によって定義されてもよい。その結果、転流ロバスト性はもはやＲＯＬＣの場合の最中における要件ではなくてもよい。
それゆえ、ＲＯＬＣの場合に限って言及すると、半導体デバイス１は必ずしも転流ロバスト性を有しなければならないわけではない。したがって、通常の転流ロバスト性を満足する定格状態と、著しく低減されたＲＯＬＣ導通損失、すなわち、より高いＲＯＬＣロバスト性のために転流ロバスト性を犠牲にする過負荷状態との間でスイッチングすることができる前記半導体デバイス１を提供することが有利となり得る。
図１に示される半導体デバイス１の過負荷電流通電能力に関する上述の例示的な機能的態様を、残りの図面を参照してより詳細に説明することとする。しかし、前記機能的態様に関するさらなる詳細に入る前に、前記機能的態様を満たすことに同様に適した半導体デバイスの構造のさらなる例を、図２〜図５に関して説明することとする。
図２は、１つ以上のさらなる実施形態に係る半導体デバイス１、例えば、ＲＣ−ＩＧＢＴ、の鉛直断面の区域を概略的に説明する。半導体デバイス１は、図１に示されるトランジスタ１−１と比べて同様の構成を有する、トランジスタセル１−１を含む。さらに、半導体デバイス１は近隣のダイオードセル１−２を含む。
ダイオードセル１−２は、例えば、半導体アノード領域１１３によって、逆方向の定格負荷電流ＲＣを導通するように構成されてもよい。半導体アノード領域１１３は第２の導電型の電荷キャリアの第３のドーピング濃度を有する。例えば、第３のドーピング濃度は半導体補助領域１１２の電荷キャリアの第２のドーピング濃度よりも低い。半導体アノード領域１１３は主として標準ｐドープ領域（ｐ領域）であってもよい。その結果、半導体アノード領域１１３と半導体領域１１との間の移行部は第３のｐｎ接合１１−３を形成する。
例えば、ダイオードセル１−２は、順方向の負荷電流を通電しないように構成される。ダイオードセル１−２は、半導体領域１１と半導体ソース領域１１４および／またはゲート電極１２１との間の、オーミック経路または単極性経路などの、経路内に反転層が生じないことを確実にするように構成されてもよい。
補助半導体領域１１２と半導体領域１１との間の第２のｐｎ接合１１−２は、第３のｐｎ接合１１−３と同じ深さに、またはそれよりも深く位置付けられる。例えば、第３のｐｎ接合１１−３と表面１１−５との間の距離は、第２のｐｎ接合１１−２と表面１１−５との間の距離よりも小さい。例えば、第２のｐｎ接合１１−２は、第３のｐｎ接合１１−３の深さと比べて、５０ｎｍ、１００ｎｍもしくは５００ｎｍ、または５０ｎｍ〜１μｍの範囲内の他の値など、数ｎｍ、より深い深さに位置付けられる。
半導体デバイス１は複数の第１のトレンチ１３を含んでもよく、これらの第１のトレンチ１３のうちの少なくとも２本はダイオードセル１−２内に含まれることができる。各々の第１のトレンチは半導体領域１１内へ鉛直に延在し、ソース電極もしくはゲート電極であってもよい、第１の電極１３１、および第１の絶縁体１３２を含む。各々の第１の絶縁体１３２はそれぞれの第１のトレンチ１３の第１の電極１３１を半導体本体１１から絶縁する。図２に指示されるように、半導体アノード領域１１３は２本の第１のトレンチ１３間に位置付けられてもよく、前記２本の第１のトレンチ１３の第１の絶縁体１３２と接触してもよい。
半導体デバイス１は複数の第２のトレンチ１２をさらに含んでもよく、これらの第２のトレンチ１２のうちの少なくとも２本はトランジスタセル１−１内に含まれることができる。各々の第２のトレンチ１２は半導体領域１１内へ鉛直に延在し、ゲート電極１２１および第２の絶縁体１２２を含んでもよい。各々の第２の絶縁体１２２はそれぞれの第２のトレンチ１２のゲート電極１２１を半導体領域１１から絶縁する。
トランジスタセル１−１は、半導体チャネル領域１１１と接触する半導体ソース領域１１４をさらに含んでもよい。例えば、半導体ソース領域１１４は第１の導電型の電荷キャリアを含み、半導体ソース領域１１４の電荷キャリア密度は、半導体領域１１の電荷キャリア密度と比べて、より高くてもよい。例えば、半導体ソース領域１１４はｎ＋領域であり、半導体領域１１は主としてｎ−領域である。図２に示されるように、半導体補助領域１１２は、隣接する半導体チャネル領域１１１と接触し、前記２本の第２のトレンチ１２の間に位置付けられてもよい。
一実施形態では、半導体デバイス１のコレクタ端子、または、別に、カソード端子（不図示）と、半導体デバイス１のエミッタ端子、または、別に、アノード端子（不図示）との間の電圧が０Ｖよりも大きい場合には（ＶＣＥ＞０Ｖ）、半導体デバイス１は、順方向の負荷電流（ＦＣ）を導通するように構成される。換言すれば、前記電圧が０Ｖよりも大きい場合には、半導体デバイス１は、逆負荷電流を阻止するように構成されてもよい。
さらに、半導体デバイス１のコレクタ端子、または、別に、カソード端子（不図示）と、半導体デバイス１のエミッタ端子、または、別に、アノード端子（不図示）との間の電圧が０Ｖよりも小さい場合には（ＶＣＥ＜０Ｖ）、半導体デバイス１は、逆方向の負荷電流（ＲＣ）を導通するように構成されてもよい。
前記エミッタ端子（不図示）は前記半導体ソース領域１１４に電気接続されてもよく、前記アノード端子（不図示）は前記半導体アノード領域１１３に電気接続されてもよい。前記コレクタ端子（不図示）は、半導体領域１１と接触し、前記半導体領域１１の下方に位置付けられることができる半導体コレクタ領域（不図示）に電気接続されてもよく、前記カソード端子（不図示）は、半導体領域１１の少なくとも部分を含んでもよい半導体カソード領域に電気接続されてもよい。
図３は、１つ以上のさらなる実施形態に係る半導体デバイス１の鉛直断面の区域を示す。これによれば、半導体デバイス１は複数のトランジスタセル１−１を含んでもよく、半導体補助領域１１２は前記トランジスタセル１−１の外側に位置付けられてもよい。例えば、各半導体補助領域１１２は、前記第２のトレンチ１２のうちの少なくとも１本によって各半導体チャネル領域１１１から分離されている。換言すれば、それぞれの半導体補助領域１１２とそれぞれの半導体チャネル領域１１１との間に第２のトレンチ１２が位置付けられてもよい。それぞれの半導体補助領域１１２は、前記第１のトレンチ１３のうちの１本の第１の絶縁体１３２とも接触し、半導体補助領域１１２を半導体チャネル領域１１１から分離する第２のトレンチ１２の第２の絶縁体１２２とも接触してもよい。
半導体補助領域１１２、隣接する第１のトレンチ１３および隣接する第２のトレンチ１２の組み合わせで補助セル１−３を構成してもよい。図３に指示されるように、半導体デバイス１は、複数のこのような補助セル１−３および複数のトランジスタセル１−１ならびに複数のダイオードセル１−２を含んでもよい。例えば、各トランジスタセル１−１には、２つの隣接する補助セル１−３が隣り合う。同様に、図３に指示されるように、各ダイオードセル１−２にも２つの補助セル１−３が隣り合ってもよい。
図３に関して、１つ以上の実施形態によれば、トランジスタセル１−１、ダイオードセル１−２および補助セル１−３は、例えば、モノリシックに集積されたＲＣ−ＩＧＢＴを形成するために、共通のチップ上に実装されてもよいことを理解されたい。代替的に、ダイオードセル１−２および補助セル１−３は、例えば、ＭＣＤを形成するために、別々のチップ上に実装されてもよい。
一実施形態によれば、例えば、図３の半導体デバイス１がＲＣ−ＩＧＢＴである場合には、それぞれのダイオードセル１−２は、補助セル１−３と比べてそれぞれのトランジスタセル１−１から、より大きな距離に位置付けられる。換言すれば、それぞれの補助セル１−３とそれぞれのトランジスタセル１−１との間の距離は、それぞれのダイオードセル１−２と前記トランジスタセル１−１との間の距離と比べて、より小さくてもよい。または、それぞれのトランジスタセル１−１に最も近接したセルは、別のトランジスタセル１−１または補助セル１−３のどちらかであってもよいが、一例によれば、ダイオードセル１−２ではない。ダイオードセル１−２を、補助セル１−３とトランジスタセル１−１との間の距離と比べてトランジスタセル１−１に対してより大きな距離に配置することで、半導体デバイス１の（過負荷電流のない）定格動作の最中における半導体領域１１内への電荷キャリアの注入を支援し得る。
一実施形態では、利用可能な半導体領域１１の総面積に対して、補助セル１−３の密度は半導体デバイス１のチップ全体にわたって実質的に一定であってもよい。例えば、前記活性領域内に含まれる補助セル１−３の密度は、活性領域を包囲する前記エッジ終端構造内に含まれる補助セル１−３の密度と実質的に等しくてもよい。さらに、なおも、利用可能な半導体領域１１の総面積に対して、エッジ終端構造内に含まれるトランジスタセル１−１の密度およびダイオードセル１−２の密度は各々、活性領域内にそれぞれ含まれるトランジスタセル１−１の密度およびダイオードセル１−２の密度と比べて、より小さくてもよい。
別の実施形態では、利用可能な半導体領域１１の総面積に対して、半導体デバイス１の前記活性領域内に配置される補助セル１−３の数と比べて、半導体デバイス１の前記エッジ終端構造内に配置される補助セル１−３はより多く存在してもよい。換言すれば、エッジ終端構造内の補助セル１−３の密度は、活性領域内の補助セル１−３の密度と比べて、より高くてもよい。
以上において詳述したように、半導体デバイス１は、定格動作の最中には主として活性領域によって負荷電流を通電するように構成されてもよく、半導体デバイス１は、前記過負荷状態の最中には活性領域およびエッジ終端構造の両方によって負荷電流を通電するようにさらに構成されてもよい。この目的を達成するために、トランジスタセル１−１およびダイオードセル１−２は主として半導体デバイス１の活性領域内に配置されてもよく、補助セル１−３は主として半導体デバイス１のエッジ終端構造内に配置されてもよい。それゆえ、半導体デバイス１の活性領域内では、定格動作の最中には主として活性領域によって順方向および逆方向の負荷電流を通電することを可能にするために、トランジスタセル１−１の密度およびダイオードセル１−２の密度が比較的高くてもよい。さらに、半導体デバイス１のエッジ終端構造内では、逆電流モードの過負荷状態の最中には活性領域およびエッジ終端構造の両方によって逆方向の過負荷電流を通電することを可能にするために、補助セル１−３の密度が比較的高くてもよい。
上述したことによれば、半導体補助領域１１２および半導体アノード領域１１３の体積間の比は、活性領域の中心から半導体デバイス１のエッジ終端構造の方向に増大してもよい。加えて、半導体補助領域１１２および半導体チャネル領域１１１の体積間の比は、活性領域の中心から半導体デバイス１のエッジ終端構造の方向に増大してもよい。
図４に鉛直断面の区域が斜視図で示されているさらなる実施形態によれば、半導体デバイス１は縞状セル構成を有してもよい。本実施形態では、別個の補助セル１−３は提供されず、むしろ、半導体補助領域１１２は各々、それぞれのトランジスタセル１−１内に含まれる。半導体補助領域１１２は各々、隣接する半導体チャネル領域１１１と比べて半導体領域１１内へより深く延在する。したがって、半導体補助領域１１２と半導体領域１１との間の移行部によって形成される第２のｐｎ接合１１−２は、第１のｐｎ接合１１−１と比べて表面１１−５からより大きな距離に位置付けられる。
図５に鉛直断面の区域が斜視図で概略的に示される、なおさらなる実施形態によれば、半導体補助領域１１２は半導体デバイスのダイオードセル１−２およびトランジスタセル１−１の両方の領域内で水平方向に延在してもよい。本実施形態では、例えば、一方の側の半導体補助領域１１２および他方の側の半導体チャネル領域１１１が半導体領域１１の部分によって互いに分離されるように、半導体補助領域１１２は、半導体チャネル領域１１１と比べて半導体領域１１内で実質的により深く位置付けられる。一実施形態では、半導体補助領域１１２および半導体チャネル領域１１１はｐｎｐ−ＦＥＴ（ｐｎｐ電界効果トランジスタ）を形成してもよい。
図５をなおも参照すると、半導体補助領域１１２はそれぞれの隣接する第２のトレンチ１２と接触してもよい。さらに、半導体補助領域１１２はそれぞれの隣接する第１のトレンチ１３と接触してもよい。例えば、半導体補助領域１１２は、第１のトレンチ１３および第２のトレンチ１２と比べて半導体領域１１内へほぼ同じ深さまで延在し、半導体チャネル領域１１１と接触しない。図５に示される構造は、図４または図３に示される構造と組み合わせられてもよいことに留意されたい。
同じく図５に関して、１つ以上の実施形態によれば、トランジスタセル１−１およびダイオードセル１−２ならびに補助半導体領域１１２は、例えば、モノリシックに集積されたＲＣ−ＩＧＢＴを形成するために、共通のチップ上に実装されてもよいことを理解されたい。代替的に、ダイオードセル１−２および補助半導体領域１１２は、例えば、ＭＣＤを形成するために、分離したチップ上に実装されてもよい。
以下において、図１〜図５に示される半導体デバイス１の機能的態様をより詳細に説明することとする。この目的を達成するために、回路機構３の回路図を概略的に示す図６、半導体デバイスを動作させる方法のフロー図を概略的に示す図７、およびゲート信号の電圧Ｖに依存して逆電流モードになっている半導体デバイス１内に含まれる電荷量Ｑを指示する図を概略的に例示的に示す図８を追加的に参照する。
例えば、動作させるべき半導体デバイスがＲＣ−ＩＧＢＴである場合には、前記電圧Ｖは、前記ゲート電極１２１に電気接続されたゲート端子の電位と前記半導体ソース領域１１４に電気接続されたエミッタ端子の電位との差であってもよい。このような電圧Ｖは、ＲＣ−ＩＧＢＴとの関連では一般に「ＶＧＥ」と呼ばれる電圧であってもよい。動作させるべき半導体デバイスがＭＣＤである場合には、前記電圧Ｖは、前記ゲート電極１２１に電気接続されたゲート端子の電位と、前記半導体アノード領域１１３および前記半導体補助領域１１２に電気接続されてもよいアノード端子の電位との差であってもよい。
手短に言えば、図６に示される回路機構３は、図１〜図５のうちの１つ以上に示される構造と同様または同一の構造を有してもよい半導体デバイス１、例えば、ＲＣ−ＩＧＢＴまたはＭＣＤ、を含む。さらに、回路機構３は、半導体デバイス１に動作可能に結合され、ゲート信号２−１を発生するためのゲート信号発生器２１、および半導体デバイス１によって導通される逆方向の現在の負荷電流を指示する測定信号２−２を受信するための過負荷電流検出器２２を含むゲートドライバ２を含む。例えば、図７に示される方法４を実施するために、ゲートドライバ２が用いられてもよい。これについては以下においてより詳細に説明する。
以下の説明は主として、図６に示される半導体デバイス１がＲＣ−ＩＧＢＴとして実装される実施形態に関する。しかし、半導体デバイス１が逆電流モードでのみ動作される場合には、同じ動作原理が、ＭＣＤの形態の半導体デバイス１に類似的に適用されてもよいことを理解されたい。この目的を達成するために、図６の半導体デバイス１は必ずしもトランジスタ区域１−Ａを含まなければならないわけではなく、１つ以上の実施形態によれば、例えば、前記ダイオードセル１−２のうちの１つ以上および前記補助セル１−３のうちの１つ以上によって形成されてもよいゲート制御ダイオード区域１−Ｂのみを本質的に含んでもよい。
半導体デバイス１を動作させるために、例えば、前記ゲート信号発生器２１によって、ゲート電極１２１にゲート信号２−１を提供することができる。例えば、半導体デバイス１が（過負荷電流のない）逆電流モードの定格状態で動作される場合には、ゲート信号２−１には、主として、図８に指示される定格電圧範囲Ｒ１内の電圧Ｖが提供される。ここで、この定格電圧範囲Ｒ１は、臨界電圧Ｖｃｒｉｔ以上である値を含む。前記定格電圧範囲Ｒ１は閾値電圧Ｖｔｈを含んでもよい。例えば、閾値電圧Ｖｔｈよりも高い電圧Ｖは半導体領域１１内に反転チャネルを生み出す場合がある。たとえ、図８は、前記臨界電圧Ｖｃｒｉｔは０Ｖよりも小さくなり得ること、および前記閾値電圧Ｖｔｈは０Ｖよりも大きくなり得ることを指示していても、前記電圧の値は、異なる半導体構造を用いることで変更されてもよいことに留意されたい。また、特定の構成では、ＶｔｈはＶｃｒｉｔとほぼ同一になり得ることにも留意されたい。
例えば、半導体デバイス１がＲＣ−ＩＧＢＴである場合には、定格条件下では、ゲート信号発生器２１は、動作周波数で、例えば、数百Ｈｚの動作周波数で、ゲート信号２−１に、定格電圧範囲Ｒ１内にある少なくとも２つの交互の値を提供してもよい。半導体デバイス１は前記動作周波数でターンオンおよびターンオフされる。ターンオン時には、（図１〜図６に例示的に示されるとおりの）逆半導体デバイス１は、例えば、前記半導体チャネル領域１１１および前記半導体ソース領域１１４によるなど、前記トランジスタセル１−１によって、順負荷電流ＦＣを導通してもよい。
例えば、ＡＣ送電系統などの外部負荷回路に結合されている時には、半導体デバイス１は、逆負荷電流ＲＣを導通することが必要になってもよく、これは、例えば、前記半導体アノード領域１１３によるなど、前記ダイオードセル１−２によって行われてもよい。
さらに、順電流モードにおいて、ゲート電極１２１は、順方向の負荷電流（ＦＣ）の流れを阻止するために、受信されたゲート信号２−１に基づいて半導体デバイス１をターンオフするように構成されてもよい。
前記動作周波数におけるこのような定格動作の最中には、半導体デバイス１は転流ロバスト性を有することが要求されてもよい。例えば、半導体デバイス１は、半導体デバイス１に結合されたさらなるデバイスが、動作周波数に対応する速度での負荷電流の方向の変化、例えば、逆負荷電流から順負荷電流への変化、に耐えることができることを確実にするものとする。この目的を達成するために、半導体デバイス１が逆電流モードになっている時には、図８に指示されるように、半導体領域１１内に含まれる総電荷量Ｑが臨界量Ｑｃｒｉｔを超えないことが要求されてもよい。換言すれば、定格動作中の転流ロバスト性を確実にするために、半導体領域１１内の電荷キャリアの密度は時として一定のレベル未満に維持されるものとする。
半導体領域１１内に含まれる電荷量Ｑはゲート信号２−１の電圧Ｖに依存することができるため、半導体デバイス１が（過負荷電流のない）逆電流モードの定格状態になっている定格動作の最中には、ゲート信号２−１の電圧は主として定格電圧範囲Ｒ１内にとどまることが要求されてもよい。例えば、逆電流モードでの定格動作の最中には、半導体アノード領域１１３のみが、半導体領域１１内に電荷キャリアを注入するために使用される。すなわち、前記半導体アノード領域１１３によって、半導体領域１１が逆方向の定格負荷電流を導通することを可能にするために半導体領域１１内に第１の電荷キャリア密度が誘導される。しかし、半導体デバイス１の逆電流モードでの定格動作の最中には、半導体補助領域１１２は好ましくは、例えば、電荷キャリア注入のためにも、負荷電流通電要素としても、使用されない。例えば、定格動作の最中には、負荷電流は半導体補助領域１１２を横断しない。例えば、半導体補助領域１１２は前記動作周波数における定格動作の最中には半導体領域１１内に実質的に電荷キャリアを注入しないことが確実にされてもよい。例えば、ゲート信号２−１に定格電圧範囲Ｒ１内の電圧Ｖが提供される場合には、半導体補助領域１１２は、半導体領域１１内に電荷キャリアを注入することを控えるように構成されてもよい。
しかし、逆負荷電流ＲＣは、半導体デバイス１が定格で設計された定格負荷電流よりも実質的に大きいことが検出された場合には、例えば、前記ゲート信号発生器２１によって、ゲート信号２−１に、図８に指示される過負荷電圧範囲Ｒ２内の電圧Ｖが提供されてもよい。例えば、前記過負荷電圧範囲Ｒ２内に含まれる全ての電圧値は、定格電圧範囲Ｒ１内に含まれる任意の電圧値と比べて、より小さい。
ゲート信号２−１に、図８に例示的に指示される前記過負荷電圧範囲Ｒ２内の電圧Ｖを提供することによって、半導体デバイス１は、逆電流モードになっている時には、例えば、半導体補助領域１１２によって、半導体領域１１内の総電荷キャリア量が実質的に増大された過負荷状態にセットされる。換言すれば、ゲート信号２−１に前記過負荷電圧範囲Ｒ２内の電圧が提供される場合には、半導体補助領域１１２が半導体領域１１内に電荷キャリアを注入するように、半導体補助領域１１２はゲート電極１２１に電気結合されてもよく、例えば、容量結合されてもよい。この場合には、半導体領域１１内に第２の電荷キャリア密度が誘導されるように、半導体アノード領域１１３および半導体補助領域１１２の両方が半導体領域１１内に電荷キャリアを注入する。この第２の電荷キャリア密度は、半導体デバイス１の定格動作中に存在する第１の電荷キャリア密度よりも大幅に高い。増大された電荷キャリア密度のおかげで、半導体デバイス１は、逆過負荷電流ＲＯＬＣを導通するように構成される。さらに、過負荷状態において、半導体補助領域１１２は半導体デバイス１の負荷電流通電要素の役割を果たしてもよい。すなわち、逆過負荷電流の少なくとも一部は第２のｐｎ接合１１−２を横断してもよく、半導体補助領域１１２を横切ってもよい。この目的を達成するために、半導体補助領域１１２は、逆過負荷電流の前記一部を受電および出力することを可能にするために、低オーミック電流経路によって半導体デバイス１の負荷接点に電気接続されてもよい。
例えば、半導体デバイス１は、少なくとも最小期間の間、ゲート信号２−１に前記過負荷電圧範囲Ｒ２内の電圧Ｖを提供することによって、前記過負荷状態で動作される。例えば、最小期間は、１ｍｓ、１０ｍｓもしくは１００ｍｓ、または１００μｓ〜１００ｍｓの範囲の間の他の値などの、少なくとも１００μｓの長さを有する。換言すれば、過負荷状態は少なくとも前記最小期間と同じ長さだけ持続してもよい。さらに、前記最小期間の長さは、半導体デバイス１が（過負荷状態のない）定格で動作されてもよい動作周波数の逆数値の倍数であってもよい。
さらに、最小期間が終わった後に、すなわち、ＲＯＬＣ状況が終わった後に、半導体デバイス１は、順電流モードで動作され、再び逆電流モードの定格状態で動作されてもよい。
一実施形態では、半導体デバイス１は、ＡＣ送電系統に結合された電力変換器内で用いられてもよく、例えば、ＨＶＤＣ用途のために用いられるＭＭＣトポロジを有する電力変換器内で用いられてもよい。ＡＣ送電系統の電圧の周波数は、例えば、５０Ｈｚ、６０Ｈｚまたは同様の値に及んでもよい。送電系統異常が生じた場合には、ＡＣ送電系統内に通例設置される電流制限器またはその他の保護手段がこのような障害に反応してもよい。例えば、このような電流制限器は、サイナス半波に対応する期間もしくはその倍数内、例えば、５０Ｈｚ ＡＣ送電系統の場合には１０ｍｓの期間内、または、別に、６０Ｈｚ ＡＣ送電系統の場合には８．３３ｍｓの期間内に反応してもよい。例えば、前記最小期間は少なくとも、半導体デバイス１を含む電力変換器が結合されていてもよいＡＣ送電系統のこのようなサイナス半波の存続時間の長さだけ持続する。例えば、最小期間は１０ｍｓ、２０ｍｓよりも長いか、または３０ｍｓよりも長い。
前記過負荷状態の最中には、ゲート信号発生器２１は、ゲート信号２−１の電圧Ｖが前記過負荷電圧範囲Ｒ２内にとどまることを確実にしてもよい。例えば、過負荷状態の最中には、半導体デバイス１が転流ロバスト性を有することは確実にされない。むしろ、過負荷状態になっている時には、半導体デバイス１は転流ロバスト性を有しない。
例えば、定格電圧範囲Ｒ１は＋１５Ｖ〜−１５Ｖの間の電圧値を含み、過負荷電圧範囲Ｒ２は−１５Ｖ〜−４０Ｖの間の電圧値を含む。これらの例示的な範囲は、半導体デバイス１の構造、ドーピング濃度、ドーピング材料および／または半導体材料の対応する変化によって変更されてもよいことを理解されたい。しかし、過負荷電圧範囲Ｒ２は通例、定格電圧範囲Ｒ１の一部である電圧値を含まない。
上述したことによれば、半導体補助領域１１２および半導体アノード領域１１３は、半導体領域１１内に電荷キャリアを注入するように構成され、制御信号に応答する制御可能な電荷キャリアインジェクタと見なされてもよく、この制御信号は、上述したように、例えば、ゲートドライバ２のゲート信号発生器２１によって生成される前記ゲート信号２−１によって発生させることができる。換言すれば、半導体補助領域１１２および半導体アノード領域１１３で構成される領域の実効的なアノード効率は、前記ゲート信号２−１によって制御可能であってもよい。さらに、前記第１の電極１３１および前記ゲート電極１２１がほぼ同じ電位を有する場合、例えば、前記第１の電極１３１および前記ゲート電極１２１が両方ともゲート電位にある場合には、半導体補助領域１１２および半導体アノード領域１１３を含む領域は、前記制御可能な電荷キャリアインジェクタとして動作されてもよい。ここで、ゲート電位は半導体デバイス１のゲート端子（以下において説明するゲート端子３３参照）の電位であってもよい。また、１つ以上の実施形態によれば、半導体アノード領域１１３および半導体補助領域１１２は両方とも、電荷キャリアソースの役割を果たすように構成されるだけでなく、半導体デバイス１のそれぞれの逆負荷電流通電要素の役割も果たすように構成されてもよいことを理解されたい。
このような電荷キャリアインジェクタを制御するために、半導体補助領域１１２はゲート電極１２１に容量結合されてもよい。ゲート信号２−１はゲート電極１２１に提供されてもよい。さらに、ゲート信号２−１に過負荷電圧範囲Ｒ２内の電圧を提供することによって、半導体領域１１内に含まれる電荷キャリア密度は、例えば、第１の電荷キャリア密度と比べて１Ｅ２倍に、大幅に増大されてもよい。電荷キャリアの増大は逆過負荷電流の振幅にさらに依存してもよいことに留意されたい。増大された電荷キャリア密度のために、半導体デバイス１はもはや転流ロバスト性を有しなくてもよいが、半導体デバイス１はその後、損害を全く受けることなく逆過負荷電流ＲＯＬＣを通電する能力を有することができる。
図２に係る実施形態に関して、半導体チャネル領域１１１に隣接する半導体補助領域１１２が使用されていない場合、例えば、半導体領域１１内に電荷キャリアを全く注入しない場合など、半導体デバイス１が逆電流モードの定格状態になっている場合にも、逆負荷電流の一部はトランジスタセル１−１によって導通されてもよい。半導体デバイス１の定格動作の最中における半導体領域１１内への正孔などの電荷キャリアの十分な注入を確実にし得るように、追加のダイオードセル１−２は、トランジスタセル１−１に対して、より大きな距離に位置付けられる。
次に、図６に概略的に示される回路機構３に関してさらに詳細に言えば、ゲートドライバ２は、制御されるべき半導体デバイス１、例えば、ＲＣ−ＩＧＢＴ、に動作可能に結合される。図６では、制御されるべき半導体デバイス１は回路記号を用いて示されている。単純化した形で、半導体デバイス１は、以下においてトランジスタ１−Ａと呼ばれる、トランジスタ区域１−Ａと、トランジスタ１−Ａと逆平行に接続される、以下において還流ダイオード１−Ｂと呼ばれる、ダイオード区域１−Ｂと、を含む。トランジスタ１−Ａおよび還流ダイオード１−Ｂは両方とも共通のチップ上に実装されてもよい。代替的に、以上において示されたように、トランジスタ１−Ａおよび還流ダイオード１−Ｂは、互いに分離したチップ上に実装されてもよく、それにより、例えば、ＩＧＢＴ、およびそれと分離したＭＣＤを形成する。
上述したように、トランジスタ１−Ａは、順負荷電流を通電するための前記トランジスタセル１−１のうちの１つ以上を含んでもよく、還流ダイオード１−Ｂは、逆負荷電流を通電するための前記ダイオードセル１−２のうちの１つ以上を含んでもよい。単純化した形でなおも説明すると、還流ダイオード１−Ｂのアノードは、前記半導体アノード領域１１３、および好ましくは過負荷状態の最中にのみ用いられる、前記半導体補助領域１１２の両方を含むと見なされてもよい。還流ダイオード１−Ｂのカソードは前記半導体領域１１で少なくとも部分的に構成されてもよい。
制御されるべき半導体デバイス１に動作可能に結合されるゲートドライバ２は、前記ゲート信号発生器２１および前記過負荷電流検出器２２を含む。過負荷電流検出器２２は、逆方向の現在の負荷電流は閾値を超えるか否かをゲート信号発生器２１に指示するために、ゲート信号発生器２１に動作可能に結合される。半導体デバイス１を制御するために、ゲート信号発生器２１はゲート端子３３によって前記ゲート電極１２１に電気接続されてもよい。
さらに、技術的電流方向の観点から、順負荷電流（ＦＣ）はコレクタ端子３２によって半導体デバイス１内へ供給され、エミッタ端子３１によって半導体デバイス１外へ結合されてもよい。それに対応して、技術的電流方向の観点からなおも説明すると、逆電流（ＲＣまたはＲＯＬＣ）は前記エミッタ端子３１によって半導体デバイス１内へ供給され、前記コレクタ端子３２によって半導体デバイス１外へ結合される。上述したように、半導体デバイス１は、半導体デバイス１のコレクタ端子３２とエミッタ端子３１との間の電圧が０Ｖよりも大きい場合には（ＶＣＥ＞０Ｖ）、順方向の負荷電流（ＦＣ）を導通するように構成されてもよい。さらに、半導体デバイス１は、コレクタ端子３２とエミッタ端子３１との間の電圧が０Ｖよりも小さい場合には（ＶＣＥ＜０Ｖ）、逆方向の負荷電流（ＲＣ）を導通するように構成されてもよい。前記エミッタ端子３１は前記半導体ソース領域１１４に電気接続されてもよい。前記コレクタ端子３２は、上述したように、半導体領域１１と接触し、前記半導体領域１１の下方に位置付けられることができる半導体コレクタ領域に電気接続されてもよい。
半導体デバイス１がＭＣＤである場合には、以上においてすでに説明したように、前記コレクタ端子３２は「カソード端子」と呼ばれたほうがよく、前記エミッタ端子３１は「アノード端子」と呼ばれたほうがよいことを理解されたい。それでもなお、以下において、前記端子３１および３２は「コレクタ端子３１」および「エミッタ端子３２」とのみ呼ばれる。
過負荷電流を検出するために、過負荷電流検出器２２は前記測定信号２−２を受信する。この測定信号２−２は、例えば、半導体デバイス１の下流または上流に接続される分路を用いて生成することができる。代替的に、またはそれに加えて、測定信号２−２は、ロゴウスキーコイルによって、および／または測定信号２−２が、半導体デバイス１によって導通される現在の負荷電流の振幅を指示するように測定信号２−２を生成するために適した任意の他の手段によって、提供されてもよい。測定信号２−２を発生するための前記手段は過負荷電流検出器２２の一部であってもよい。
図７に概略的に示される方法４に関して、この方法４は、図１〜図６に概略的に例示的に示された実施形態に係る半導体デバイス１を動作させるために適し得ることに留意されたい。簡単にするために、以下において、それはこれらの例示的な実施形態を参照される。
したがって、動作されるべき半導体デバイス１（図７には示されていない）は順電流モードおよび逆電流モードのうちの少なくとも１つで動作可能であってもよく、半導体領域１１と、制御可能な電荷キャリアインジェクタと、を含み、制御可能な電荷キャリアインジェクタは、半導体領域１１内に電荷キャリアを注入するように構成される。以上において説明したように、半導体デバイス１がＲＣ−ＩＧＢＴである場合には、半導体デバイス１は順電流モードおよび逆電流モードの両方で動作されてもよい。代替的に、半導体デバイス１がＭＣＤである場合には、半導体デバイス１は、例えば、逆電流モードのみで動作される。
半導体デバイス１は、制御可能な電荷キャリアインジェクタに電気結合され、ゲート信号２−１を受信するように構成されるゲート電極１２１をさらに含んでもよい。第１のステップ４１では、半導体デバイス１の逆電流モードにおいて、半導体領域１１によって導通される逆方向の負荷電流は閾値を超えるか否かが検出される。逆方向の現在の負荷電流が閾値を超えない場合には、半導体領域１１が逆方向の定格負荷電流を導通することを可能にするために、ゲート電極が電荷キャリアインジェクタに半導体領域１１内に第１の電荷キャリア密度を誘導させるように、ゲート信号２−１に定格電圧範囲Ｒ１内の電圧を提供することによって、半導体デバイス１を定格状態で動作させる（ステップ４２参照）。逆方向の現在の負荷電流が閾値を実際に超える場合には、半導体領域１１が逆方向の過負荷電流を導通することを可能にするために、ゲート電極が電荷キャリアインジェクタに半導体領域内に第２の電荷キャリア密度を誘導させるように、ゲート信号に過負荷電圧範囲Ｒ２内の電圧を提供することによって、半導体デバイス１を過負荷状態で動作させる（ステップ４３参照）。ここで、第２の電荷キャリア密度は第１の電荷キャリア密度よりも高い。
例えば、順電流モードで動作されている時には、順負荷電流は半導体デバイス１内の前記第１の負荷電流経路を進んでもよく、このような第１の負荷電流経路は前記第１のｐｎ接合１１−１を、例えば、前記第１のｐｎ接合１１−１の接合領域と実質的に垂直な方向に横断する。さらに、第１の負荷電流経路は半導体チャネル領域１１１を横断してもよい。すなわち、半導体チャネル領域１１１は、半導体デバイス１の順負荷電流通電要素の役割を果たすように構成されてもよい。この目的を達成するために、半導体チャネル領域１１１は、図６に示されるとおりの端子３１などの、半導体デバイス１のエミッタ端子に電気接続されてもよい。
半導体デバイス１が逆電流モードの過負荷状態で動作されている場合には、逆過負荷電流は、第２のｐｎ接合１１−２を、例えば、前記第２のｐｎ接合１１−２の接合領域と実質的に垂直な方向に横断する前記第２の負荷電流経路を進んでもよい。さらに、第２の負荷電流経路は半導体補助領域１１２を横断してもよい。すなわち、半導体補助領域１１２は、半導体デバイス１の逆過負荷電流通電要素の役割を果たすように構成されてもよい。この目的を達成するために、半導体補助領域１１２は、図６に示されるとおりの端子３１などの、半導体デバイス１のアノード端子に電気接続されてもよい。
半導体デバイス１が逆電流モードの定格状態で動作されている場合には、定格逆負荷電流は、第３のｐｎ接合１１−３を、例えば、前記第３のｐｎ接合１１−３の接合領域と実質的に垂直な方向に横断する第３の負荷電流経路を進んでもよい。さらに、第３の負荷電流経路は半導体アノード領域１１３を横断してもよい。すなわち、半導体アノード領域１１３は、半導体デバイス１の逆負荷電流通電要素の役割を果たすように構成されてもよい。この目的を達成するために、半導体アノード領域１１３は、図６に示されるとおりの端子３１などの、半導体デバイス１の前記アノード端子に電気接続されてもよい。
例えば、ゲートドライバ２は方法４に従って動作されてもよい。換言すれば、方法４を実施するために、ゲートドライバ２を用いることができる。
以下においては、１つ以上の実施形態に係るさらなる回路機構３の回路図を概略的に例示的に示す、図１０、および１つ以上の実施形態に係る図１０の回路機構３を動作させる方法を概略的に例示的に示す、図９Ａ〜図９Ｄも参照する。
図１０に示される回路機構３は、以上においてすでに説明した図１１に示される電力変換器５と比べて、同様の構成を有する。回路機構３はまた、電力変換器またはその一部であってもよく、例えば、ＨＶＤＣ用途のためなど、ＨＶＤＣの利用のために用いられてもよい。したかって、回路機構３は、一方の側では、ＡＣ電圧を受電および／または出力するためのＡＣ端子３５−１および３５−２を含み、他方の側では、ＤＣ電圧を受電および／または出力するためのＤＣ−端子３６−１および３６−２を含む。
回路機構３はまた、例えば、図６を参照して説明したものなどの、半導体デバイス１、およびさらなる半導体デバイス１’を含む。さらなる半導体デバイス１’は、半導体デバイス１と比べて同様の構造を有してもよい。図１０に概略的に示される実施形態によれば、例として、半導体デバイス１はＲＣ−ＩＧＢＴ １であり、さらなる半導体デバイス１’はさらなるＲＣ−ＩＧＢＴ１’である。
さらなるＲＣ−ＩＧＢＴ１’は必ずしも半導体補助領域を含まなければならないわけではないか、または、別に、必ずしも制御可能な電荷キャリアインジェクタを含まなければならないわけではないか、または、別に、必ずしも過負荷状態で動作されるように構成されなければならないわけではないことに留意されたい。
回路機構３の回路構成に関してさらに言えば、ＲＣ−ＩＧＢＴ １のコレクタ端子３２はＡＣ端子３５−１に接続されてもよく、前記ＲＣ−ＩＧＢＴ １のエミッタ端子３１はＡＣ端子３５−２およびＤＣ端子３６−２の両方に接続されてもよい。ＲＣ−ＩＧＢＴ １は、前記逆過負荷電流（ＲＯＬＣ）を導通するように構成されるため、前記ＡＣ端子３５−１および３５−２の間に結合され、ＲＣ−ＩＧＢＴ １の還流ダイオード１−Ｂと平行に接続される追加のサイリスタは省かれてもよい。以上において詳述したように、ＲＯＬＣ状況は、例えば、ＤＣ端子３６−１および３６−２の間の短絡（「極間漏電」とも呼ばれる）または同様のもののために生じ得る。
ＲＣ−ＩＧＢＴ １のコレクタ端子３２はさらなるＲＣ−ＩＧＢＴ １’のエミッタ端子３１’にさらに接続される。さらなるＲＣ−ＩＧＢＴ １’はトランジスタ１’−Ａおよび還流ダイオード１’−Ｂを含み、さらなるＲＣ−ＩＧＢＴ １’のコレクタ端子３２’はＤＣ端子３６−１に接続される。
図９Ａ〜図９Ｄを参照して、次に、回路機構３を動作させる例示的な方法をより詳細に説明することとする。
概して言えば、回路機構３は、ＲＣ−ＩＧＢＴ １の前記ゲート端子３３に前記ゲート信号２−１を提供することによって、およびさらなるＲＣ−ＩＧＢＴ １’にさらなるゲート信号２−１’を提供することによって動作されてもよい。例えば、ゲート信号２−１は、図６に概略的に示されるゲートドライバ２によって提供されてもよい。さらなるゲート信号２−１’は同様のゲートドライバによって提供されてもよい。図１０には、ゲートドライバは示されていない。
図９Ａ〜図９Ｄはいずれも、時間ｔにわたるゲート信号２−１および２−１’の電圧Ｖを指示する。それぞれの上側のグラフは、さらなるＲＣ−ＩＧＢＴ １’のゲート端子３３’に提供されるさらなるゲート信号２−１’の電圧の推移を指示し、それぞれの下側のグラフは、ＲＣ−ＩＧＢＴ １のゲート端子３３に提供されるゲート信号２−１の電圧の推移を指示する。
図９Ａ〜図９Ｄは、ＲＣ−ＩＧＢＴ １’が、順電流モードで動作されている間に負荷電流を導通し、ＲＣ−ＩＧＢＴ １が、逆電流モードで動作されている間に負荷電流を導通する状況を扱っていることを理解されたい。もちろん、ＲＣ−ＩＧＢＴ １は同じく順電流モードで動作されてもよく、ＲＣ−ＩＧＢＴ １’は同じく逆電流モードで動作されてもよい。しかし、以下においては、後者の状況はより詳細に考慮しない。
図９Ａおよび図９Ｃは、回路機構３の通常動作の最中における、すなわち、過負荷電流が存在しない状況における、例示的な動作方法を示す。ＲＣ−ＩＧＢＴ １および１’の通常動作の最中には、ｔ３とｔ０との差によって定義されるスイッチング周期Ｔの逆数値と実質的に同一である定格動作周波数で動作されてもよい。例えば、定格動作周波数は数百Ｈｚに及ぶ。
さらなるＲＣ−ＩＧＢＴ １’のトランジスタ１’−Ｂは、ｔ＝ｔ０において、さらなるゲート信号２−１’の電圧ＶをＶ１からＶ２へ変更することによって、ターンオフすることができる。Ｖ１〜Ｖ２は両方とも、図８に指示される定格電圧範囲Ｒ１内に含まれてもよく、Ｖ１はターンオン電圧と見なすことができ、Ｖ２はターンオフ電圧と見なすことができる。例えば、Ｖ１は１５Ｖに及び、Ｖ２は−１５Ｖに及ぶ。短い遅延、例えば、数μｓの後に、ＲＣ−ＩＧＢＴ １のゲート端子３３に提供されるゲート信号２−１の電圧はｔ＝ｔ１においてＶ２からＶ１へ変更されてもよい。代替的に、図９Ｃに示されるように、ゲート信号２−１の電圧は、より大きな遅延の後に、例えば、ｔ＝ｔ４において、Ｖ２からＶ１へ変更されてもよい。ｔ＝ｔ３においてさらなるＲＣ−ＩＧＢＴ １’のトランジスタ１’−Ａを再びターンオンする前に、ゲート信号２−１の電圧はｔ＝ｔ２においてＶ１からＶ２へ変更されてもよい。図９Ｃに係るゲート信号２−１の短い制御パルスは「不飽和化パルス」と呼ばれる場合もある。このような不飽和化パルスは損失を低減し得る。ｔ３とｔ２との時間差は、ｔ０とｔ１との時間差と同様であってもよく、数１００ｎｓまたは数μｓに及んでもよい。例えば、ｔ３とｔ２との時間差は５００ｎｓ〜３μｓの範囲内であってもよい。これにより、同時にターンオンされたトランジスタ１−Ａおよび１’−Ａによって前記ＤＣ端子３６−１および３６−２が短絡されないことを確実にすることもできる。さらなるＲＣ−ＩＧＢＴ １’のトランジスタ１’−Ａがターンオンされている場合には、負荷電流は前記トランジスタ１’−Ａを介してコレクタ端子３２’からエミッタ端子３１’へ（技術的電流方向）流れてもよい。それゆえ、ターンオンされている時には、さらなるＲＣ−ＩＧＢＴ １’は順電流モードで動作されてもよい。ターンオフされている場合には、さらなるＲＣ−ＩＧＢＴ １’は、還流ダイオード１’−Ｂによってエミッタ端子３１’からコレクタ端子３２’へ流れる逆電流を導通してもよい。このような状況では、さらなるＲＣ−ＩＧＢＴ １’は逆電流モードで動作されてもよい。
図９Ａおよび図９Ｃによって例示的に示されているとおりのこのような定格ＲＣ−ＩＧＢＴ動作方法のさらなる態様を（非特許文献１）に見いだすことができる。同文献はその全体が本明細書において参照により組み込まれる。例えば、例として、前記公表文献の図７ｃに関して説明されているとおりの、前記公表文献に開示されている動作方法は、本明細書の図１０に概略的に示されるとおりの回路機構３にも適用することができる。
例えば、ＲＣ−ＩＧＢＴ １によって導通される逆電流が前記閾値を超えない場合には、ゲート信号２−１の電圧をターンオン値Ｖ１とターンオフ値Ｖ２との間で各スイッチング周期Ｔ内に少なくとも１回交番させることによって、ＲＣ−ＩＧＢＴ １を前記定格動作周波数で動作させてもよい。
図９Ｂおよび図９Ｄに関して、次に、過負荷電流状況についてより詳細に説明することとする。例えば、ＤＣ側の障害のために過負荷電流が回路機構３によって通電されなければならない。このような場合には、図９Ｂに指示されるように、ゲート信号２−１および２−１’の両方に電圧Ｖ２を提供することができるであろう。これは、例えば、図１１に関して説明されたように、サイリスタ５４によって、追加的にさらなる外部電流経路が提供される場合には、過負荷電流を導通するために十分となり得るであろう。しかし、このようなさらなる外部電流経路は回路機構３の一部ではないので、前記ＲＣ−ＩＧＢＴ １は、図９Ｄに指示されるように、ゲート信号２−１に電圧ＶＯＬを提供することによって、前記過負荷状態にセットされる。前記電圧ＶＯＬは過負荷電圧範囲Ｒ２内に含まれてもよく、例えば、−４０Ｖに及んでもよい。それゆえ、前記電圧ＶＯＬは、Ｖ２と比べて実質的により小さくてもよい。図９Ｄにこの状況が示される。前記電圧ＶＯＬを提供すると、ＲＣ−ＩＧＢＴ １内に含まれる前記半導体補助領域１１２が活性化される。これについては、先の図面に関してすでに詳述した。
さらに、ＲＣ−ＩＧＢＴ １は、少なくとも最小期間の間、前記過負荷状態で継続的に動作されてもよい。一実施形態では、最小期間は、ＲＣ−ＩＧＢＴ １が結合されてもよいＡＣ送電系統のサイナス半波の存続時間と少なくとも同じ長さである。それゆえ、５０Ｈｚ ＡＣ送電系統の場合には、最小期間は、少なくとも、例えば、１＊１０ｍｓ、２＊１０ｍｓまたは３＊１０ｍｓの間、持続してもよい。さらに、このような最小期間は、例えば、３＊Ｔ、４＊Ｔ、または１０＊Ｔもしくは２０＊Ｔなどのさらにより長いものなど、前記スイッチング周期Ｔの倍数と等しいか、またはそれよりも長くてもよい。例えば、定格動作周波数は５００Ｈｚ（Ｔ＝２ｍｓ）である。このような場合には、最小期間は、例えば、１０ｍｓに及んでもよい。
ただし、ＲＣ−ＩＧＢＴ １の定格動作の最中に、ゲート信号２−１の電圧は必ずしも継続的に定格電圧範囲Ｒ１内になければならないわけではないことに留意されたい。むしろ、負荷電流の転流より前に、ゲート信号２−１の電圧の値は、最大期間以下の間、過負荷電圧範囲Ｒ２内にあってもよい。このような最大期間は前記スイッチング周期の何分の１かと等しいか、またはそれよりも短くすることができる。例えば、ゲート信号２−１の電圧が過負荷電圧範囲Ｒ２内にあってもよいこのような最大期間は、例として、１０μｓ、５μｓ、または２μｓに及んでもよい。このような種類の動作の理由は、ＲＣ−ＩＧＢＴ １が逆電流モードから順電流モードへの移行の最中に寄生挙動を示すことを回避することであってもよい。このような挙動は高い損失をもたらし得るであろう。
さらに、電圧範囲Ｒ１およびＲ２に関する以上の記載は、それぞれのＲＣ−ＩＧＢＴ １または１’が逆電流モードで動作される状況を扱っていることに留意されたい。
以上において、いくつかの図面は半導体デバイスの部分のみを示し、完全な半導体デバイスを示さなかった。明瞭に図解する目的のために、半導体デバイスの残りの特徴は、このような残りの特徴は当業者によく知られているため、図示されなかった。例えば、半導体アノード領域１１３は、表面１１−５上に配設される拡散バリア層と接触していてもよいことは、当業者には周知である。半導体ソース領域１１４は、同じく表面１１−５上に配設されるメタライゼーション層と電気接触していてもよいことも、当業者には周知である。例えば、表面１１−５はそれぞれの半導体デバイス１の前側を構成する。ここで、図１〜図５はそれぞれの半導体デバイス１の後側を概略的に示していない。さらに、このような後側は、例えば、半導体デバイス１がＲＣ−ＩＧＢＴである場合には、それぞれの半導体デバイス１の半導体コレクタ領域を含んでもよいか、または、別に、半導体デバイス１がＭＣＤである場合には、カソード領域を含んでもよい。前記半導体コレクタ領域または前記カソード領域は１つ以上のｎドープ領域および／または１つ以上のｐドープ領域を含んでもよい。要約すると、以上において提示された各半導体デバイス１は、ゲート電極１２１に電気接続されるゲート端子、半導体ソース領域１１４に電気接続されるエミッタ端子、および／またはそれぞれの半導体デバイス１の後側メタライゼーションに電気接続されるコレクタ端子を含んでもよい。ソースおよびコレクタ端子を介して、それぞれの半導体デバイス１は負荷電流を受電および出力してもよい。ゲート端子を介して、それぞれの半導体デバイス１は前記ゲート信号２−１を受信してもよい。
以上において提示された半導体デバイスの各々は、例えば、ＨＶＤＣ用途のための電力変換器内、例えば、ＭＭＣトポロジを有する電力変換器内などの、電力変換器内で使用するために適したパワーＲＣ−ＩＧＢＴ、または、別に、パワーＭＣＤである。
例えば、順負荷電流はそれぞれの半導体デバイス１の後側から前側へ流れ、逆負荷電流は前側から後側へ流れる。このような電流方向は図１〜図３内に概略的に指示されており、前記電流方向はいわゆる技術的電流方向であることができる。別の実施形態では、逆負荷電流はそれぞれの半導体デバイス１の後側から前側へ流れ、順負荷電流は前側から後側へ流れる。
一実施形態では、負荷電流が、半導体領域１１内へ、および半導体領域１１外へ、例えば、負荷電流伝送線またはケーブルから／へ、結合され得るように、それぞれの半導体デバイス１は、前側接触器によって、および後側接触器によって接触を受ける。前側接触器および／または後側接触器は、過負荷電流、例えば、それぞれの半導体デバイス１が設計されている定格負荷電流よりも、１５倍または２０倍高いなど、何倍も高い過負荷電流、を導通するように構成されてもよい。例えば、前側接触器および／または後側接触器は多数のボンドワイヤを含み、ボンドワイヤの数は、前記過負荷電流を導通するように構成される。さらに、前側および後側は両方とも、過負荷電流を受電／出力するために十分に大きな接触面積を有してもよい。
要約すると、上述した実施形態に係る半導体デバイスは、「ダイオードモード」とも呼ばれる、逆電流モードになっている時には、半導体デバイスが転流ロバスト性を有する、定格状態、および半導体デバイスが逆方向の過負荷電流を通電することができ、半導体デバイスが必ずしも転流ロバスト性を有しなければならないわけではない、過負荷状態のうちの少なくとも１つで動作されてもよい。
上述した実施形態は、一方では、サイリスタをＲＣ−ＩＧＢＴの還流ダイオードと平行に接続すると、電力変換器の複雑さが増大し得るとの認識を含む。他方では、ＲＣ−ＩＧＢＴが定格スイッチング周波数で動作される、定格条件下では、ＲＣ−ＩＧＢＴは転流ロバスト性を有することが要求されてもよいことが認識されている。この目的を達成するために、ＲＣ−ＩＧＢＴの半導体領域内の電荷キャリア密度は定格条件下で一定のレベルを超えてはならない。定格条件の最中には、ＲＣ−ＩＧＢＴは前記定格スイッチング周波数で、例えば、数百Ｈｚで動作されてもよく、負荷電流は、ＲＣ−ＩＧＢＴの還流ダイオードセル（逆方向）と別のＲＣ−ＩＧＢＴのトランジスタセル（順方向）との間で、前記スイッチング周波数に対応する速度で転流してもよい。したがって、このような高速の負荷電流転流を可能にするために、電荷キャリア密度は制限されなければならない。
しかし、上述の実施形態のうちの１つ以上に係る半導体デバイスは、前記半導体補助領域、または、別に、前記制御可能な電荷キャリアインジェクタを含むため、半導体デバイスは前記過負荷状態で動作されてもよい。過負荷状態では、制御可能な電荷キャリアインジェクタ、または、別に、前記制御可能な電荷キャリアインジェクタの一部であってもよい前記半導体補助領域が、半導体領域内の電荷キャリア密度を一時的に増大させるために使用されて、逆方向の過負荷電流が半導体領域を通して導通可能になる。増大された電荷キャリア密度のおかげで、半導体デバイスは低導通損失を有する。過負荷状態では、この増大された電荷キャリア密度のために、半導体デバイスはもはや転流ロバスト性を有しなくてもよい。しかし、過負荷状態になっている時には、半導体デバイスは好ましくはスイッチングされないため、すなわち、ターンオン、ターンオフされないため、転流ロバスト性のこの潜在的損失は半導体デバイスのスイッチング能力に悪影響を及ぼさない。換言すれば、過負荷状態の最中には負荷電流の転流は好ましくは排除される。半導体デバイスが過負荷状態で動作されていない場合、例えば、順電流モード、または逆電流モードの定格状態で動作されている場合には、半導体補助領域は好ましくは使用されず、これにより、半導体デバイスの転流ロバスト性を確実にするために半導体領域内の電荷キャリア密度は十分に低く維持される。
さらなる実施形態の特徴は従属請求項において定義される。さらなる実施形態の特徴および上述した実施形態の特徴は、前記特徴は互いの代替であると明示的に説明されていない限り、追加の実施形態を形成するために互いに組み合わせられてもよい。
図面に概略的に示される例示的な実施形態の理解を促進するために、前記電極１２１および１３１のうちのいくつかは、「ゲート（Ｇａｔｅ）」のための略語であってもよい、「Ｇ」により標識され、および／または「ソース（Ｓｏｕｒｃｅ）」のための略語であってもよい、「Ｓ」により標識されている。それゆえ、前記ゲート電極１２１はそれぞれの半導体デバイス１のゲート端子に電気接続されてもよく、前記第１の電極１３１はそれぞれの半導体デバイス１のエミッタ端子（「アノード端子」とも呼ばれる）に電気接続されてもよい。
以上において説明したように、半導体領域１１は主として半導体ドリフト領域、例えば、ｎ−ドリフト領域、で構成されてもよく、前記ｐｎ接合１１−１、１１−２および１１−３は、一方の側の半導体チャネル領域１１１、半導体補助領域１１２および半導体アノード領域１１３と、他方の側の半導体ドリフト領域との間のそれぞれの移行部によって形成されてもよい。
さらに、以上において詳述したように、過負荷電流、例えば、逆過負荷電流は、定格負荷電流の２０倍の高さなど、定格負荷電流の少なくとも１０倍の高さになるか、またはさらにより高くなり得る。したがって、半導体デバイス１の半導体領域１１内の負荷電流密度は、過負荷状況において、１０倍、２０倍など等の対応する倍数に増大し得るであろう。
さらに、本明細書内では、用語「ドーピング濃度」は、特定の半導体領域の積分ドーピング濃度、または、別に、平均ドーピング濃度、またはシート電荷キャリア濃度を指してもよい。それゆえ、例えば、特定の半導体領域は、別の半導体領域のドーピング濃度と比べて、より高いかまたはより低い、あるドーピング濃度を有すると述べる説明は、前記半導体領域のそれぞれの平均ドーピング濃度は互いに異なることを指示してもよい。
例えば、半導体補助領域１１２内に存在する前記第２のドーピング濃度は、半導体補助領域１１２の全体積についての平均ドーピング濃度であることができる。さらに、半導体チャネル領域１１１内に存在する前記第１のドーピング濃度は、半導体チャネル領域１１１の全体積についての平均ドーピング濃度であることができる。
一実施形態では、第２のｐｎ接合１１−２の近傍、例えば、第２のｐｎ接合１１−２から、２０ｎｍ〜５０ｎｍの間の距離など、１０ｎｍ〜１００ｎｍの間の距離にある半導体補助領域１１２の区域内に存在する第２のドーピング濃度は、第１のｐｎ接合１１−１の近傍、例えば、第１のｐｎ接合１１−１から、２０ｎｍ〜５０ｎｍの間の距離など、１０ｎｍ〜１００ｎｍの間の距離にある半導体チャネル領域１１１の区域内に存在する第１のドーピング濃度と比べて、少なくとも３０％、より高い。しかし、前記区域内の第２のドーピング濃度はさらにより高くてもよく、例えば、２倍の高さであるか、１０倍の高さであるか、またはさらになおより高くてもよい。
以上においては、半導体デバイスに関する実施形態、半導体デバイスを含む回路機構に関する実施形態、および半導体デバイスを動作させる方法に関する実施形態が説明された。例えば、これらの半導体デバイスはシリコン（Ｓｉ）をベースとする。したがって、例示的な実施形態の単結晶半導体領域または層、例えば、半導体領域１１、１１１、１１２、１１３、１１４は、通例、単結晶Ｓｉ領域またはＳｉ層である。他の実施形態では、多結晶またはアモルファスシリコンが用いられてもよい。
しかし、半導体領域１１、１１１、１１２、１１３、１１４は、半導体デバイスの製造に適した任意の半導体材料で作ることができることを理解されたい。このような材料の例としては、数例を挙げると、これらに限定されるわけではないが、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）などの元素半導体材料、炭化ケイ素（ＳｉＣ）もしくはシリコンゲルマニウム（ＳｉＧｅ）などのＩＶ族化合物半導体材料、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化インジウムガリウム（ＩｎＧａＰａ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）もしくはヒ化リン化インジウムガリウム（ＩｎＧａＡｓＰ）などの二元、三元もしくは四元ＩＩＩ−Ｖ半導体材料、およびテルル化カドミウム（ＣｄＴｅ）およびテルル化水銀カドミウム（ＨｇＣｄＴｅ）などの二元もしくは三元ＩＩ−ＶＩ半導体材料が挙げられる。上述の半導体材料は「ホモ接合半導体材料」とも呼ばれる。２つの異なる半導体材料を組み合わせると、ヘテロ接合半導体材料が形成される。ヘテロ接合半導体材料の例としては、これらに限定されるわけではないが、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウム（ＡｌＧａＮ）、ケイ素−炭化ケイ素（ＳｉｘＣ１−ｘ）およびケイ素−ＳｉＧｅヘテロ接合半導体材料が挙げられる。パワー半導体デバイスの用途のためには、現在、主として、Ｓｉ、ＳｉＣ、ＧａＡｓおよびＧａＮ材料が用いられている。
「〜の真下（ｕｎｄｅｒ）」、「〜の下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「〜の真上（ｏｖｅｒ）」、「上部（ｕｐｐｅｒ）」および同様のものなどの空間的相対語は、１つの要素の、第２の要素に対する位置付けを説明するための記述を容易にするために用いられる。これらの用語は、図に示されるものと異なる向きに加えて、それぞれのデバイスの異なる向きを包含することを意図されている。さらに、「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」、および同様のものなどの用語は、同様に、様々な要素、領域、区域などを記述するために用いられ、同じく、限定を意図されてはいない。本記載全体を通じて同様の用語は同様の要素を指す。
本明細書で使用するとき、用語「〜を有する（ｈａｖｉｎｇ）」、「〜を包含する（ｃｏｎｔａｉｎｉｎｇ）」、「〜を含む（ｉｎｃｌｕｄｉｎｇ）」、「〜を備える（ｃｏｍｐｒｉｓｉｎｇ）」、「〜を有する（ｅｘｈｉｂｉｔｉｎｇ）」および同様のものは、述べられている要素または特徴の存在を指示するが、追加の要素または特徴を除外しないオープンエンドな用語である。冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別途明確に指示しない限り、複数形も単数形も含むことが意図される。
上述の変形および適用の範囲を念頭に置いて、本発明は上述の説明によって限定されず、また、添付の図面によっても限定されないことを理解されたい。その代わりに、本発明は添付の請求項およびそれらの法的同等物によってのみ限定される。
１ 半導体デバイス
１−１ トランジスタセル
１−２ ダイオードセル
１−３ 補助セル
２ ゲートドライバ
２−１ ゲート信号
３ 回路機構
４ 方法
１１ 半導体領域
１１−１ 第１のｐｎ接合
１１−２ 第２のｐｎ接合
１１−３ 第３のｐｎ接合
１２ 第２のトレンチ
１３ 第１のトレンチ
２１ ゲート信号発生器
２２ 過負荷電流検出器
１１１ 半導体チャネル領域
１１２ 半導体補助領域
１１３ 半導体アノード領域
１１４ 半導体ソース領域
１２１ ゲート電極
１２２ 第２の絶縁体
１３１ 第１の電極
１３２ 第１の絶縁体

Claims (21)

  1. 半導体デバイス（１）であって、
    第１の導電型の電荷キャリアを有する半導体領域（１１）と、
    前記半導体領域（１１）内に含まれるトランジスタセル（１−１）と、
    前記トランジスタセル（１−１）内に含まれる半導体チャネル領域（１１１）であって、前記第１の導電型に相補的な第２の導電型の電荷キャリアの第１のドーピング濃度を有し、前記半導体チャネル領域（１１１）と前記半導体領域（１１）との間の移行部は第１のｐｎ接合（１１−１）を形成する、半導体チャネル領域（１１１）と、
    前記半導体領域（１１）内に含まれ、前記半導体チャネル領域（１１１）と異なる半導体補助領域（１１２）であって、前記半導体補助領域（１１２）は前記第２の導電型の電荷キャリアの第２のドーピング濃度を有し、前記第２のドーピング濃度は、前記第１のドーピング濃度と比べて少なくとも３０％、より高く、前記半導体補助領域（１１２）と前記半導体領域（１１）との間の移行部は第２のｐｎ接合（１１−２）を形成し、前記第２のｐｎ接合（１１−２）は、前記第１のｐｎ接合（１１−１）と比べて前記半導体領域（１１）内において同じ深さに、またはより深く位置付けられ、前記半導体補助領域（１１２）は、前記第２の導電型の電荷キャリアを含み、さらなるｐｎ接合を形成する前記半導体デバイス（１）の任意の他の半導体領域と比べて、前記半導体領域（１１）との前記半導体チャネル領域（１１１）に最も近接して位置付けられる、半導体補助領域（１１２）と、
    前記半導体領域（１１）内に含まれるダイオードセル（１−２）であって、前記ダイオードセル（１−２）は半導体アノード領域（１１３）を含み、前記半導体アノード領域（１１３）は前記第２の導電型の電荷キャリアの第３のドーピング濃度を有し、前記第２のドーピング濃度は前記第３のドーピング濃度よりも高い、ダイオードセル（１−２）と、
    を含む、半導体デバイス（１）。
  2. 前記トランジスタセル（１−１）内に含まれ、前記半導体チャネル領域（１１１）と接触する半導体ソース領域（１１４）であって、前記半導体ソース領域（１１４）は前記第１の導電型の電荷キャリアを含む、半導体ソース領域（１１４）をさらに含む、請求項１に記載の半導体デバイス（１）。
  3. 前記半導体アノード領域（１１３）と前記半導体領域（１１）との間の移行部が第３のｐｎ接合（１１−３）を形成し、前記第２のｐｎ接合（１１−２）が、前記第３のｐｎ接合（１１−３）と比べて前記半導体領域（１１）内において同じ深さに、またはより深く位置付けられる、請求項１に記載の半導体デバイス（１）。
  4. 前記ダイオードセル（１−２）内に含まれる少なくとも２本の第１のトレンチ（１３）をさらに含み、各々の第１のトレンチ（１３）は第１の電極（１３１）および第１の絶縁体（１３２）を含み、各々の第１の絶縁体（１３２）は前記それぞれの第１のトレンチ（１３）の前記第１の電極（１３１）を前記半導体本体（１１）から絶縁し、前記第１のトレンチ（１３）のうちの２本の間に、前記２本の第１のトレンチ（１３）の前記第１の絶縁体（１３２）と接触して前記半導体アノード領域（１１３）が位置付けられる、請求項１に記載の半導体デバイス（１）。
  5. 前記半導体領域（１１）内に含まれる補助セル（１−３）をさらに含み、前記補助セル（１−３）は前記半導体補助領域（１１２）を含み、前記トランジスタセル（１−１）に隣接して位置付けられる、請求項１に記載の半導体デバイス（１）。
  6. 前記補助セル（１−３）と前記トランジスタセル（１−１）との間の距離が、前記ダイオードセル（１−２）と前記トランジスタセル（１−１）との間の距離と比べて、より小さい、請求項５に記載の半導体デバイス（１）。
  7. 前記トランジスタセル（１−１）内に含まれる少なくとも２本の第２のトレンチ（１２）であって、各々の第２のトレンチ（１２）はゲート電極（１２１）および第２の絶縁体（１２２）を含み、各々の第２の絶縁体（１２２）は前記それぞれの第２のトレンチ（１２）の前記ゲート電極（１２１）を前記半導体領域（１１）から絶縁する、少なくとも２本の第２のトレンチ（１２）をさらに含み、
    前記半導体補助領域（１１２）が前記半導体チャネル領域（１１１）と接触し、前記第２のトレンチ（１２）のうちの２本の間に位置付けられるか、または
    前記第２のトレンチ（１２）のうちの少なくとも１本が前記半導体補助領域（１１２）と前記半導体チャネル領域（１１１）との間に位置付けられ、前記半導体補助領域（１１２）および前記半導体チャネル領域（１１１）は両方とも前記少なくとも１本の第２のトレンチ（１２）の前記第２の絶縁体（１２２）と接触するか、または
    前記半導体補助領域（１１２）が、前記第２のトレンチ（１２）と比べて前記半導体領域（１１）内において同じ深さに、またはより深く、前記半導体チャネル領域（１１１）から離れて位置付けられる、
    請求項１に記載の半導体デバイス（１）。
  8. 前記半導体補助領域（１１２）の前記第２のドーピング濃度が前記半導体チャネル領域（１１１）の前記第１のドーピング濃度の少なくとも２倍の高さである、請求項１に記載の半導体デバイス（１）。
  9. 前記半導体デバイス（１）が順電流モードおよび逆電流モードのうちの少なくとも１つで動作可能であり、前記半導体デバイス（１）が前記順電流モードで動作されている場合には、前記半導体チャネル領域（１１１）が、順方向の定格負荷電流（ＦＣ）の少なくとも一部を導通するように構成され、前記半導体デバイス（１）が前記逆電流モードで動作されている場合には、前記半導体補助領域（１１２）が、逆方向の過負荷電流（ＲＯＬＣ）の少なくとも一部を導通するように構成される、請求項１に記載の半導体デバイス（１）。
  10. 前記第２のｐｎ接合（１１−２）が、前記第１のｐｎ接合（１１−１）の前記深さと比べて少なくとも５０ｎｍ、より深い深さに位置付けられる、請求項１に記載の半導体デバイス（１）。
  11. 半導体デバイス（１）であって、前記半導体デバイス（１）は順電流モードおよび逆電流モードのうちの少なくとも１つで動作可能であり、前記順電流モードの最中には順方向の負荷電流（ＦＣ）を導通し、前記逆電流モードの最中には逆方向の負荷電流（ＲＣ）を導通するように構成され、前記半導体デバイス（１）は、
    半導体領域（１１）と、
    前記半導体領域（１１）内に電荷キャリアを注入するように構成され、制御信号に応答する制御可能な電荷キャリアインジェクタ（１１２、１１３）と、
    を含み、
    前記制御可能な電荷キャリアインジェクタは、前記半導体デバイス（１）を、前記逆電流モードになっている時には、前記制御信号に依存して定格状態または過負荷状態にセットするようにさらに構成され、
    前記定格状態では、前記制御可能な電荷キャリアインジェクタ（１１３）は、前記半導体領域（１１）が前記逆方向の定格負荷電流（ＲＣ）を導通することを可能にするために、前記半導体領域（１１）内に第１の電荷キャリア密度を誘導するように構成され、
    前記過負荷状態では、前記制御可能な電荷キャリアインジェクタ（１１２）は、前記半導体領域（１１）が前記逆方向の過負荷電流（ＲＯＬＣ）を導通することを可能にするために、前記半導体領域（１１）内に第２の電荷キャリア密度を誘導するように構成され、前記第２の電荷キャリア密度は前記第１の電荷キャリア密度よりも高い、
    半導体デバイス（１）。
  12. 前記半導体デバイス（１）を動作させるためのゲート電極（１２１）をさらに含み、前記ゲート電極（１２１）は前記制御可能な電荷キャリアインジェクタ（１１２、１１３）に電気結合され、ゲート信号（２−１）を受信し、前記受信されたゲート信号（２−１）に依存して前記制御信号を発生するように構成される、請求項１１に記載の半導体デバイス（１）。
  13. 前記順電流モードにおいて、前記ゲート電極（１２１）が、前記順方向の負荷電流（ＦＣ）の流れを阻止するために、前記受信されたゲート信号（２−１）に基づいて前記半導体デバイス（１）をターンオフするように構成される、請求項１２に記載の半導体デバイス（１）。
  14. 前記第２の電荷キャリア密度が前記第１の電荷キャリア密度の少なくとも２倍の高さである、請求項１１に記載の半導体デバイス（１）。
  15. 前記半導体領域（１１）が第１の導電型の電荷キャリアを有し、半導体チャネル領域（１１１）を含む前記半導体領域（１１）内に含まれるトランジスタセル（１−１）が存在し、前記半導体チャネル領域（１１１）は、前記第１の導電型に相補的な第２の導電型の電荷キャリアの第１のドーピング濃度を有し、前記半導体チャネル領域（１１１）と前記半導体領域（１１）との間の移行部は第１のｐｎ接合（１１−１）を形成し、前記制御可能な電荷キャリアインジェクタ（１１２、１１３）が、
    前記半導体領域（１１）内に含まれ、前記半導体チャネル領域（１１１）と異なる半導体補助領域（１１２）であって、前記半導体補助領域（１１２）は前記第２の導電型の電荷キャリアの第２のドーピング濃度を有し、前記第２のドーピング濃度は、前記第１のドーピング濃度と比べて少なくとも３０％、より高く、前記半導体補助領域（１１２）と前記半導体領域（１１）との間の移行部は第２のｐｎ接合（１１−２）を形成し、前記第２のｐｎ接合（１１−２）は、前記第１のｐｎ接合（１１−１）と比べて前記半導体領域（１１）内において同じ深さに、またはより深く位置付けられ、前記半導体補助領域（１１２）は、前記第２の導電型の電荷キャリアを含み、さらなるｐｎ接合を形成する前記半導体デバイス（１）の任意の他の半導体領域と比べて、前記半導体領域（１１）との前記半導体チャネル領域（１１１）に最も近接して位置付けられる、半導体補助領域（１１２）
    を含む、請求項１１に記載の半導体デバイス（１）。
  16. 前記半導体領域（１１）内に含まれるダイオードセル（１−２）をさらに含み、前記制御可能な電荷キャリアインジェクタ（１１２、１１３）が、前記ダイオードセル（１−２）内に含まれる半導体アノード領域（１１３）をさらに含み、前記半導体アノード領域（１１３）は前記第２の導電型の電荷キャリアの第３のドーピング濃度を有し、前記第２のドーピング濃度が前記第３のドーピング濃度よりも高い、請求項１５に記載の半導体デバイス（１）。
  17. 半導体デバイス（１）と、前記半導体デバイス（１）に動作可能に結合されるゲートドライバ（２）とを備える回路機構（３）であって、前記半導体デバイス（１）は順電流モードおよび逆電流モードのうちの少なくとも１つで動作可能であり、
    半導体領域（１１）と、
    前記半導体領域（１１）内に電荷キャリアを注入するように構成される制御可能な電荷キャリアインジェクタ（１１２、１１３）と、
    前記制御可能な電荷キャリアインジェクタ（１１２、１１３）に電気結合され、ゲート信号（２−１）を受信するように構成されるゲート電極（１２１）と、
    を含み、
    前記ゲートドライバ（２）は、
    前記半導体領域（１１）によって導通される前記逆方向の負荷電流は閾値を超えるか否かを検出するように構成される過負荷電流検出器（２２）と、
    前記ゲート信号（２−１）を発生するためのゲート信号発生器（２１）と、を含み、前記ゲート信号発生器（２１）は前記過負荷電流検出器（２２）に動作可能に結合され、
    前記過負荷電流検出器（２２）が、前記逆方向の前記現在の負荷電流は前記閾値を超えないことを指示する場合には、前記半導体領域（１１）が前記逆方向の定格負荷電流（ＲＣ）を導通することを可能にするために、前記ゲート電極（１２１）が前記電荷キャリアインジェクタ（１１３）に前記半導体領域（１１）内に第１の電荷キャリア密度を誘導させるように、前記ゲート信号（２−１）に定格電圧範囲（Ｒ１）内の電圧を提供することによって、前記半導体デバイス（１）を定格状態で動作させることと、
    前記過負荷電流検出器（２２）が、前記逆方向の前記現在の負荷電流は前記閾値を実際に超えることを指示する場合には、前記半導体領域（１１）が前記逆方向の過負荷電流（ＲＯＬＣ）を導通することを可能にするために、前記ゲート電極（１２１）が前記電荷キャリアインジェクタ（１１２）に前記半導体領域（１１）内に第２の電荷キャリア密度を誘導させるように、前記ゲート信号（２−１）に過負荷電圧範囲（Ｒ２）内の電圧を提供することによって、前記半導体デバイス（１）を過負荷状態で動作させることであって、前記第２の電荷キャリア密度は前記第１の電荷キャリア密度よりも高い、動作させることと、
    をするように構成される、回路機構（３）。
  18. 前記ゲート信号（２−１）に前記定格電圧範囲（Ｒ１）内の電圧が提供される場合には、前記制御可能な電荷キャリアインジェクタ（１１２、１１３）の少なくとも一部（１１３）が、前記半導体領域（１１）内に電荷キャリアを注入することを控えるように構成される、請求項１７に記載の回路機構（３）。
  19. 半導体デバイス（１）を動作させる方法（４）であって、前記半導体デバイス（１）は順電流モードおよび逆電流モードのうちの少なくとも１つで動作可能であり、半導体領域（１１）と、前記半導体領域（１１）内に電荷キャリアを注入するように構成される制御可能な電荷キャリアインジェクタ（１１２、１１３）と、前記制御可能な電荷キャリアインジェクタ（１１２、１１３）に電気結合され、ゲート信号（２−１）を受信するように構成されるゲート電極（１２１）と、を含み、前記方法は、
    前記逆電流モードにおいて、前記半導体領域（１１）によって導通される前記逆方向の負荷電流は閾値を超えるか否かを検出すること（４１）と、
    前記逆方向の前記現在の負荷電流が前記閾値を超えない場合には、前記半導体領域（１１）が前記逆方向の定格負荷電流（ＲＣ）を導通することを可能にするために、前記ゲート電極（１２１）が前記電荷キャリアインジェクタ（１１３）に前記半導体領域（１１）内に第１の電荷キャリア密度を誘導させるように、前記ゲート信号（２−１）に定格電圧範囲（Ｒ１）内の電圧を提供することによって、前記半導体デバイス（１）を定格状態で動作させること（４２）と、
    前記逆方向の前記現在の負荷電流が前記閾値を実際に超える場合には、前記半導体領域（１１）が前記逆方向の過負荷電流（ＲＯＬＣ）を導通することを可能にするために、前記ゲート電極（１２１）が前記電荷キャリアインジェクタ（１１２）に前記半導体領域（１１）内に第２の電荷キャリア密度を誘導させるように、前記ゲート信号（２−１）に過負荷電圧範囲（Ｒ２）内の電圧を提供することによって、前記半導体デバイス（１）を過負荷状態で動作させること（４３）であって、前記第２の電荷キャリア密度は前記第１の電荷キャリア密度よりも高い、動作させること（４３）と、
    を含む、方法（４）。
  20. 前記逆方向の前記現在の負荷電流が前記閾値を超えない場合には、前記ゲート信号（２−１）の前記電圧をターンオン値（Ｖ１）とターンオフ値（Ｖ２）との間で各スイッチング周期（Ｔ）内に少なくとも１回交番させることによって、前記半導体デバイス（１）を定格動作周波数で動作させることと、
    前記逆方向の前記現在の負荷電流が前記閾値を実際に超える場合には、前記半導体デバイス（１）を、前記スイッチング周期（Ｔ）の倍数と等しいかまたはそれよりも長い少なくとも最小期間の間、前記過負荷状態で動作させることと、
    をさらに含む、請求項１９に記載の方法。
  21. 前記半導体デバイス（１）を前記定格状態で動作させること（４２）が、前記ゲート信号（２−１）に、最大期間以下の間、前記過負荷電圧範囲（Ｒ２）内の電圧を提供することを含み、前記最大期間は前記スイッチング周期（Ｔ）の何分の１かと等しいか、またはそれよりも短い、請求項２０に記載の方法。
JP2018108490A 2014-12-17 2018-06-06 半導体デバイス Active JP6698746B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102014226161.9A DE102014226161B4 (de) 2014-12-17 2014-12-17 Halbleitervorrichtung mit Überlaststrombelastbarkeit
DE102014226161.9 2014-12-17

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015244806A Division JP2016146470A (ja) 2014-12-17 2015-12-16 過負荷電流通電能力を有する半導体デバイス

Publications (3)

Publication Number Publication Date
JP2019004144A true JP2019004144A (ja) 2019-01-10
JP2019004144A5 JP2019004144A5 (ja) 2019-02-21
JP6698746B2 JP6698746B2 (ja) 2020-05-27

Family

ID=56133355

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015244806A Pending JP2016146470A (ja) 2014-12-17 2015-12-16 過負荷電流通電能力を有する半導体デバイス
JP2018108490A Active JP6698746B2 (ja) 2014-12-17 2018-06-06 半導体デバイス

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015244806A Pending JP2016146470A (ja) 2014-12-17 2015-12-16 過負荷電流通電能力を有する半導体デバイス

Country Status (4)

Country Link
US (3) US10651165B2 (ja)
JP (2) JP2016146470A (ja)
CN (2) CN105720094B (ja)
DE (1) DE102014226161B4 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024413B2 (en) 2013-01-17 2015-05-05 Infineon Technologies Ag Semiconductor device with IGBT cell and desaturation channel structure
DE102015117994B8 (de) 2015-10-22 2018-08-23 Infineon Technologies Ag Leistungshalbleitertransistor mit einer vollständig verarmten Kanalregion
DE102016112018B4 (de) * 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen
DE102016112017B4 (de) * 2016-06-30 2020-03-12 Infineon Technologies Ag Leistungshalbleitervorrichtung mit vollständig verarmten Kanalregionen und Verfahren zum Betreiben einer Leistungshalbleitervorrichtung
WO2018030440A1 (ja) 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2018052099A1 (ja) 2016-09-14 2018-03-22 富士電機株式会社 Ｒｃ－ｉｇｂｔおよびその製造方法
DE102017107174B4 (de) 2017-04-04 2020-10-08 Infineon Technologies Ag IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
IT201700046614A1 (it) 2017-04-28 2018-10-28 St Microelectronics Srl Dispositivo mos di potenza con sensore di corrente integrato e relativo processo di fabbricazione
FR3068848B1 (fr) * 2017-07-06 2019-08-23 Alstom Transport Technologies Circuit de protection contre les courts-circuits de dispositif de commutation pour transistor sic ou gan mosfet et procede associe
EP3474314A1 (en) * 2017-10-20 2019-04-24 Infineon Technologies Austria AG Semiconductor device and method for manufacturing a semiconductor method
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
US10847617B2 (en) 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
DE102018100237B4 (de) 2018-01-08 2022-07-21 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit dU/dt Steuerbarkeit und Verfahren zum Herstellen eines Leistungshalbleiterbauelements
DE102018106992B3 (de) * 2018-03-23 2019-07-04 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
DE102018114375B4 (de) * 2018-06-15 2024-06-13 Infineon Technologies Ag Leistungselektronikanordnung
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
CN115700578B (zh) * 2021-07-30 2024-06-14 本源量子计算科技（合肥）股份有限公司 载流子输运仿真方法、装置、介质及电子设备
DE102022210835A1 (de) 2022-10-14 2024-04-25 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur und entsprechende vertikale Feldeffekttransistorstruktur

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147222A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012129504A (ja) * 2010-11-25 2012-07-05 Denso Corp 半導体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10117483A1 (de) * 2001-04-07 2002-10-17 Bosch Gmbh Robert Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren
DE10217610B4 (de) * 2002-04-19 2005-11-03 Infineon Technologies Ag Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren
JP4892172B2 (ja) * 2003-08-04 2012-03-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4903055B2 (ja) 2003-12-30 2012-03-21 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
DE102005049506B4 (de) * 2005-10-13 2011-06-09 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement
JP4840370B2 (ja) 2008-01-16 2011-12-21 トヨタ自動車株式会社 半導体装置とその半導体装置を備えている給電装置の駆動方法
JP5216801B2 (ja) * 2010-03-24 2013-06-19 株式会社東芝 半導体装置
DE102010039258B4 (de) * 2010-08-12 2018-03-15 Infineon Technologies Austria Ag Transistorbauelement mit reduziertem Kurzschlussstrom
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
US8384151B2 (en) * 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
US8482029B2 (en) * 2011-05-27 2013-07-09 Infineon Technologies Austria Ag Semiconductor device and integrated circuit including the semiconductor device
JP5919121B2 (ja) * 2011-07-27 2016-05-18 株式会社豊田中央研究所 ダイオードおよび半導体装置
US8471600B2 (en) * 2011-09-30 2013-06-25 Infineon Technologies Ag Detection of the zero crossing of the load current in a semiconductor device
US9184255B2 (en) * 2011-09-30 2015-11-10 Infineon Technologies Austria Ag Diode with controllable breakdown voltage
JP5869291B2 (ja) * 2011-10-14 2016-02-24 富士電機株式会社 半導体装置
JP5435129B2 (ja) 2011-10-26 2014-03-05 トヨタ自動車株式会社 半導体装置
CN103890953B (zh) * 2012-03-23 2016-10-19 松下知识产权经营株式会社 半导体元件
JP2014022708A (ja) * 2012-07-17 2014-02-03 Yoshitaka Sugawara 半導体装置とその動作方法
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2014103352A (ja) 2012-11-22 2014-06-05 Toyota Motor Corp 半導体装置
US9245984B2 (en) * 2013-01-31 2016-01-26 Infineon Technologies Ag Reverse blocking semiconductor device, semiconductor device with local emitter efficiency modification and method of manufacturing a reverse blocking semiconductor device
JP5989689B2 (ja) * 2014-01-27 2016-09-07 トヨタ自動車株式会社 半導体装置
US9159819B2 (en) * 2014-02-20 2015-10-13 Infineon Technologies Ag Semiconductor device and RC-IGBT with zones directly adjoining a rear side electrode
DE102014110681B4 (de) * 2014-07-29 2019-06-06 Infineon Technologies Ag Rückwärts leitender igbt und herstellungsverfahren dafür
JP6531589B2 (ja) * 2015-09-17 2019-06-19 株式会社デンソー 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147222A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012129504A (ja) * 2010-11-25 2012-07-05 Denso Corp 半導体装置

Also Published As

Publication number Publication date
JP2016146470A (ja) 2016-08-12
US11410989B2 (en) 2022-08-09
JP6698746B2 (ja) 2020-05-27
DE102014226161A1 (de) 2016-07-07
DE102014226161B4 (de) 2017-10-26
US10651165B2 (en) 2020-05-12
US20200243509A1 (en) 2020-07-30
CN109599432A (zh) 2019-04-09
CN105720094B (zh) 2018-11-20
US11721689B2 (en) 2023-08-08
US20160204097A1 (en) 2016-07-14
CN109599432B (zh) 2022-04-19
CN105720094A (zh) 2016-06-29
US20220367443A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
JP6698746B2 (ja) 半導体デバイス
US10367057B2 (en) Power semiconductor device having fully depleted channel regions
JP5882407B2 (ja) 逆導通ｉｇｂｔおよびゲートドライバ回路を有する電子回路
CN102593168B (zh) 半导体器件和逆导igbt
US10153275B2 (en) Method of operating an IGBT having switchable and non-switchable diode cells
JP6618960B2 (ja) ドリフト空間にｐ層を有するｎチャネルバイポーラパワー半導体素子
CN107887431B (zh) 功率半导体装置
CN105322002A (zh) 反向传导igbt
US20190267447A1 (en) Power Semiconductor Device Having Fully Depleted Channel Regions
US20220199614A1 (en) RC IGBT and Method of Producing an RC IGBT
US11848354B2 (en) Diode structure of a power semiconductor device
US9899504B2 (en) Power semiconductor transistor having increased bipolar amplification
JP6879572B2 (ja) 切換え過渡時に更なるタイミング相を有するダブルベースバイポーラトランジスタの動作
US10950690B2 (en) Power electronic arrangement
CN107634091B (zh) 具有场电极的功率半导体器件
CN110610935B (zh) 电力电子装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181023

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181023

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200316

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200331

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200428

R150 Certificate of patent or registration of utility model

Ref document number: 6698746

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250