JP6879572B2 - 切換え過渡時に更なるタイミング相を有するダブルベースバイポーラトランジスタの動作 - Google Patents

切換え過渡時に更なるタイミング相を有するダブルベースバイポーラトランジスタの動作 Download PDF

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Description

発明の詳細な説明
［相互参照］
優先権が、２０１５年９月１５日に出願された第６２／２１８，９７８号から、また、２０１５年１０月９日に出願された第６２／２３９，８１５号に基づき主張され、両出願は参照により本願に組み込まれる。また、優先権は、（利用できる場合）同時係属中の国際公開第ＷＯ２０１６／０８１６２３号である国際出願から、ならびに、それを通して、２０１４年１１月１８日に出願された米国仮出願第６２／０８１，４７４号（ＩＰＣ−２２８−Ｐ）、２０１４年１２月１９日に出願された第６２／０９４，４３５号（ＩＰＣ−２３３−Ｐ）、２０１５年１０月２日に出願された第６２／２３６，４９２号（ＩＰＣ−２６６−Ｐ）、及び２０１５年１０月９日に出願された第６２／２３９，８１５号（ＩＰＣ−２６８−Ｐ）にも基づき主張される。
［背景技術］
本願は、ダブルベースバイポーラトランジスタならびにそれを含む回路及びシステムに関し、また、このようなトランジスタならびに回路及びシステムを動作させるための方法に関する。
以下で論じる点は、開示される本発明から得られる知見を反映する場合があり、必ずしも従来技術であることを自認するものではないことに留意されたい。
出願第１４／３１３，９６０号（現在、特許第９，０２９，９０９号として発行されており、参照により本願に組み込まれる）は、「Ｂ−ＴＲＡＮ」として知られる双方向バイポーラトランジスタ、及び、このようなトランジスタを動作させるための方法を開示した。更なる改良、適用形態、及び実装態様は、例えば、米国特許出願公開第２０１６−０１４１３７５号明細書、米国特許出願公開第２０１６／０１７３０８３号明細書、国際公開第２０１６−１１２３９５号明細書、及び米国特許出願公開第２０１６−０２４１２３２号明細書を含む、後続の同一出願人に所有されかつ同時係属中の特許出願において開示された。それらの特許出願の全ては、参照により組み込まれる。
ほとんどの基本的なＢ−ＴＲＡＮは、４端子３層パワーデバイスである。ほとんどの基本型において、ｐ型モノリシック半導体ウェハのそれぞれの側は、ｎ型エミッタ／コレクタ領域及びｐ型ベース接点領域を有する。２つのベース領域は、別々に接触され、２つのエミッタ／コレクタ領域は、２つの通電端子を提供するために接続される。この例は、ＮＰＮバイポーラトランジスタとして、電流のいずれの方向にも動作し得る。
外部印加電圧の極性が、エミッタ／コレクタ領域のいずれがエミッタとして動作している（すなわち、このＮＰＮの例では、電子を放出している）か、また、いずれがコレクタとして動作しているかを決定する。２つのベース領域は、一緒に接続されるのではなく、別々に動作する：この種のデバイスの動作を記述する際に、コレクタと同じ表面上のベース領域は、通常、「ｃベース（ｃ−ｂａｓｅ）」と呼ばれ、エミッタと同じ表面上のベース領域は、通常、「ｅベース（ｅ−ｂａｓｅ）」と呼ばれる（当然ながら、外部極性が反転すると、２つのエミッタ／コレクタ領域の機能は交換されることになる。すなわち、コレクタはエミッタになり、エミッタはコレクタになり、ｅベースはｃベースになり、ｃベースはｅベースになる）。
特許第９，０２９，９０９号及び先に挙げた公開された出願に記載される動作方法は、ＯＮ状態で高利得、高絶縁破壊電圧、及び低電圧降下を提供する完全双方向スイッチングデバイスをもたらす。有利な効果のこの組み合わせは非常に有利である。
有利な効果のこの組み合わせを達成するために、プレターンオフタイミング相ならびにプレリミナリターンオン相（「ダイオードターンオン」として知られている）を含んだ動作シーケンスが開示された。動作原理は、以下の説明からわかるように、従来のバイポーラパワートランジスタの動作原理とは非常に異なるものである。
Ｂ−ＴＲＡＮは、ｅベース（エミッタ側のベース）がエミッタに短絡され、ｃベース（コレクタ側のベース）がオープンであるとき、「アクティブｏｆｆ状態（ａｃｔｉｖｅ ｏｆｆ−ｓｔａｔｅ）」にある。この状態においては、ＮＰＮ型Ｂ−ＴＲＡＮについて、コレクタはアノード（高電圧側）であり、エミッタはカソード（低電圧側）である。
Ｂ−ＴＲＡＮは、両方のベースがオープンであるときｏｆｆであるが、この状態におけるＢ−ＴＲＡＮの高利得によって、絶縁破壊電圧は低い。先に開示したように、そのそれぞれのエミッタ／コレクタ上の各ベースの間に取付けられたノーマリ−ＯＮ型ＪＦＥＴ及びショットキーダイオードの直列結合は、この「パッシブｏｆｆ状態（ｐａｓｓｉｖｅ ｏｆｆ−ｓｔａｔｅ）」において阻止電圧を著しく増加させることになる。ＪＦＥＴは、通常動作中にターンオフされる。
ｅベースは基本的に一定電圧にある−ｅベースは、低駆動条件から高駆動条件まで約０．１Ｖだけ変動する。ｃベースは、対照的に、電圧がコレクタを超える０Ｖから約０．６Ｖまで変動しても、ほぼ一定の電流駆動である。ｃベース電流がｃベース電圧と共に変化する代わりに、Ｖｃｅが変化する。０Ｖのｃベース電圧（ｃベースがコレクタに短絡された）において、エミッタ電流密度に依存する或る利得が存在し、Ｖｃｅは、電流密度の広い範囲にわたって公称的に０．９Ｖである。ｃベースを、コレクタを超える０．１Ｖまで上げることは、利得を変えないが、Ｖｃｅを公称的に０．１Ｖだけ下げる。ｃベースを０．６Ｖまで上げることは、Ｖｃｅを約０．２又は０．３Ｖまで降下させる。
Ｂ−ＴＲＡＮターンオンについての１つのサンプル実施形態は、同時に、アクティブｏｆｆ状態及び順方向電圧を阻止することから、ｃベースをコレクタに短絡させながら、ｅベース−エミッタ短絡をオープンすることである。これは、コレクタ／ベース接合部の周りの空乏ゾーンの最高電界領域内に電荷キャリアを即座に導入して、ＩＧＢＴターンオンに非常に類似するハードスイッチングのための非常に高速で順方向バイアスされたターンオンを達成する。
アクティブｏｆｆ状態からの、別の有利なターンオン方法は、Ｂ−ＴＲＡＮを含む回路がＢ−ＴＲＡＮ極性を反転させることであり、これは、ほぼゼロ電圧にあるが、ハードターンオン方法で説明したのと同じベース状態を生成する。すなわち、エミッタに短絡されるｅベースは、Ｂ−ＴＲＡＮ電圧がアクティブｏｆｆ状態の極性から反転すると、コレクタに短絡されたｃベースになる。ここでもやはり、ターンオンは高速である。
アクティブｏｆｆ状態からの第３のターンオン方法において、ｅベースはエミッタから非接続状態にされ、ベース領域に電荷キャリアを注入するのに十分な電圧の電流源又は電圧源に接続される。この方法は、電荷キャリアが空乏ゾーンの直下のベース内に向かうため、ゆっくりである可能性がある。また、ｅベース内へのキャリア注入がｃベース内へのキャリア注入と比べて小さな利得をもたらすことが知られている。
ターンオンが、ｃベースを使用する方法のいずれかによって達成された後、Ｖｃｅはダイオード電圧降下より大きい。ダイオード電圧降下より小さいＶｃｅを駆動するために、ターンオンは、電圧源又は電流源によるｃベース内への増加した電荷注入の第２段階に入る。増加した電荷注入の量は、Ｖｃｅがダイオード電圧降下よりどれだけ減少するかを決定する。ｅベース内への注入もＶｃｅを減少させることになるが、利得は、ｃベース注入の場合よりずっと低い。
１つの有利なターンオフ方法の第１のステップにおいて、ｃベースは、キャリア注入電源と非接続状態にあり、かつ、コレクタに短絡され、その一方で、予めオープンのｅベースがエミッタに短絡される。これは、各ベースとそのエミッタ／コレクタとの間に大きな電流をもたらし、このことが、電荷キャリアをドリフト領域から急速に取り除く。これは、次に、ドリフト領域の有効抵抗率が増加するにつれてＶｃｅの上昇をもたらす。ベースが短絡された後のある最適時間において、ｃベースとコレクタとの間の接続がオープンにされ、その後、Ｖｃｅは、空乏ゾーンがコレクタ／ベース接合部の周りで形成されるにつれて急速に増加する。
ターンオフは、単にｃベースをオープンし、ｅベースをエミッタに短絡することによって達成され得るが、これは、より高いターンオフ損失をもたらすことになる。その理由は、ドリフト領域（ベース）が、空乏ゾーン形成の開始時に高いレベルの電荷キャリアを有することになるからである。
ターンオフは、単にｃベースをオープンし、ｅベースをオープンのままにすることによっても達成され得るが、これは、最大のターンオフ損失及び同様に低絶縁破壊電圧をもたらすことになる。
［切換え過渡時に更なるタイミング相を有するダブルベースバイポーラトランジスタの動作］
本願は、革新の中でもとりわけ、Ｂ−ＴＲＡＮ型デバイスを動作させる方法に対する新規な改良、及び、これらの改良した方法を実施する新規な回路を教示する。本願はまた、革新の中でもとりわけ、前述した改良された動作を有するデバイスを組み込む回路及びシステムならびにこのような回路及びシステムを動作させるための方法を教示する。特に有益な特徴は、以下で述べるように、更なるプレターンオフタイミング相の導入である。この更なるタイミング相は、少数キャリアの数を減少させ、バイポーラ伝導のより高速なクエンチをもたらす。
ＮＰＮ型Ｂ−ＴＲＡＮデバイスの一例において、ターンオフは、従来通りプレターンオフ段階で始まり、該プレターンオフ段階では、各ベース接点領域はその隣接するエミッタ／コレクタ領域に短絡されている。しかしながら、本願における更なる開示によれば、この第１のプレターンオフ段階に続いて第２のプレターンオフタイミング相があり、該第２のプレターンオフタイミング相においては、負の駆動がｅベースに（すなわち、２つのエミッタ／コレクタ領域のうち負が大きいエミッタと同じ側のベース接点領域に）印加される。この負の駆動は、バルクベース（半導体材料のｐ型バルクである）内の正孔の数を減少させる。正孔の数が減少するため、コレクタ接合部からの電子の２次放出も必然的に減少し、非平衡ＯＮ状態キャリア濃度は、その平衡値に向かって移動する。（非平衡キャリア濃度は、その平衡値より桁外れに大きい可能性がある。）
開示されるベース駆動回路の幾つかは、この第２のプレターンオフタイミング相を非常に容易に提供する。その理由は、先の出願で開示されるベース駆動回路が、負のベース駆動を提供するためここで利用される電圧オフセットを提供した要素を既に含んでいたからである（ＮＰＮデバイスの場合。当然ながら、ＰＮＰデバイスにおいては極性が反転される）。
革新的な教示は、ダブルベースバイポーラトランジスタにおいて、利益の中でもとりわけ、高速ターンオフ及び相応して少ないエネルギー損失の利益を提供する。
革新的な教示は、同様に、相レッグ（及び類似の構成）のより効率的なスイッチングを提供する。２つのトランジスタが２つの電源ラインの間で直列に接続されるときに、（スイッチング中に）ターンオフしているトランジスタが、その逆回復中により高速にターンオフすることになる：これは、相レッグの他のトランジスタを通過することになる電流を、そのトランジスタがターンオンしている間、減少させる。
更なる本発明の特徴及び利点は、以下の説明において述べられる。
開示される発明は、添付図面を参照して説明される。添付図面は、重要なサンプル実施形態を示し、参照により本明細書に組み込まれる。
例えば、図２の回路と同様のベース駆動回路を使用するターンオフスイッチングの１つのサンプル実施形態についての波形プロットである。 ２つの負のｅベース駆動モジュール（いずれかのベース接点領域について１つ）を有するサンプルのＢ−ＴＲＡＮベース駆動を示す図である。 Ｂ−ＴＲＡＮを動作させ得る別の負のベース駆動回路を示す図である。 負のベース駆動を使用する逆回復スイッチングの１つのサンプル実施形態についての波形プロットである。 Ｂ−ＴＲＡＮを動作させる別の負のベース駆動回路を示す図である。 Ｂ−ＴＲＡＮデバイス構造の例を示す図である。 ショットキーダイオードの機能を例証するために論じられる相レッグ構成を示す図である。
［サンプル実施形態の詳細な説明］
本願の多数の革新的な教示を、（制限としてではなく例として）現在のところ好ましい実施形態を特に参照して行う。本願は、幾つかの発明について説明しており、以下の陳述のいずれも、全体として特許請求の範囲を制限するものとして考えられるべきではない。
本願は、Ｂ−ＴＲＡＮが、サンプル実施形態及びその均等物に見られるような負のベース駆動回路を使用して有利に駆動され得ることを教示する。ＮＰＮ型Ｂ−ＴＲＡＮの場合、負のベース駆動は、「ｅベース（ｅ−ｂａｓｅ）」（すなわち、より大きな負の外部電圧が現れるエミッタ側のベース接点領域）に印加され、ｐ型バルクベースから正孔を引き出す。
図２は、Ｂ−ＴＲＡＮに接続されるベース駆動回路の例を示す。（通常、Ｂ−ＴＲＡＮは、ディスクリートパワーデバイスとなる。）概して、３つの回路レッグがＢ−ＴＲＡＮの２つのベース接点のそれぞれに接続されることに留意されたい。１つのレッグ（スイッチＳ１３又はスイッチＳ２３）は、双方向伝導を提供するために背中合わせデバイスを使用するが、更なる電圧オフセットを含まない。このレッグは、「ダイオード−ｏｎ（ｄｉｏｄｅ−ｏｎ）」モード（図１のタイミング相１）用の、また、第１のプレｏｆｆ段階（図１のタイミング相３）用の接続を提供する。
他の２つのレッグは、先に参照された前の出願に記載されるように電圧オフセットを含む。スイッチＳ２１のボディダイオードがスイッチＳ２２のボディダイオードと逆であり、これらの２つのスイッチと直列の電圧オフセットが異なる極性を有することに留意されたい。（同様に、Ｓ１１及びＳ１２は逆に構成される。）１つのショットキーダイオードがＳ２１と直列に接続され、別のショットキーダイオードがＳ１１と直列に接続される。
ショットキーダイオードの機能は次の通りである。図７の回路は、例証用の単純な回路構成を示す。２つのＮＰＮ型Ｂ−ＴＲＡＮデバイス、すなわちＢＴＲＡＮ１及びＢＴＲＡＮ２が２つの電源レールＶ＋及びＶ−の間で直列に接続されて、出力ノードＯＵＴを有する相レッグを形成すると仮定する。このような構成において、Ｂ−ＴＲＡＮデバイスの１つだけが、任意の所与の瞬間に完全にＯＮであることを許容される。ＢＴＲＡＮ１が、出力ノードと、いずれのレールであっても（その瞬間に）負であるレールとの間に接続され、ＢＴＲＡＮ２が、出力ノードと、いずれのレールであっても（その瞬間に）正であるレールとの間に接続されると仮定する。ＯＵＴノードがプルダウンされるのではなくプルアップされるように相レッグがスイッチングされるときの遷移についてここで考える。
プルダウンデバイスＢＴＲＡＮ１がターンオフし、プルアップデバイスＢＴＲＡＮ２がターンオンすることになる。これは、ＢＴＲＡＮ１が逆回復に入ることになることを意味する。ダイオードとして動作するＢ−ＴＲＡＮ（ＢＴＲＡＮ１）の逆回復の直前に、デバイスは、最初に、プレｏｆｆ１の間、ｅベースをエミッタに短絡することによって逆回復のために準備し、その後、（相４、プレｏｆｆ２の間）バルクベース領域からの電荷キャリアの除去を完了するために、ｅベースがエミッタに対して負の電圧に接続され（負のｅベース駆動）、その後、相レッグ内の別のＢ−ＴＲＡＮのターンオンによって、電流はＢ−ＴＲＡＮ１内で反転し、それにより、エミッタはコレクタに変化し、ｅベースはｃベースに変化し、デバイスは、コレクタからエミッタへの電圧を阻止し始める。これは、ｃベース電圧を、コレクタより低く、また同様に、負のｅベース駆動より低く降下させる。ショットキーダイオードは、負のｅベース駆動からｃベースへの電流を防止し、これは、起こる場合、Ｂ−ＴＲＡＮ１が電圧を阻止することを防止することになる。
図１は、例えば、図２の回路と同様のベース駆動回路を使用するターンオフスイッチングの１つのサンプル実施形態についての波形プロットを示す。先の出願において開示される単一のプレターンオフタイミング相の代わりに、２つのプレターンオフタイミング相がここでは現れていることに留意されたい。２つのプレターンオフタイミング相は、「プレｏｆｆ１」（又は相２）及び「プレｏｆｆ２」（又は相３）として示されている。
「プレｏｆｆ２」として示されている段階において、スイッチＳ２１がターンオンする、簡潔に言えば、（相５で起こる）ターンオフ直前にｅベースを負に駆動する。これは、ターンオフ損失を減少させる。
例示される第１のタイミング相（相０）は、「ダイオード−ｏｎ」モードである。ここで、スイッチＳ１３は、ｃベースをコレクタに接続する。これは、順方向バイアスの「ダイオード電圧降下」（シリコンの場合、約０．９Ｖ）を受ける伝導をもたらす。
例示される第２のタイミング相（相１）は、「トランジスタ−ｏｎ」モードである。ここで、スイッチＳ１２は、ｃベースをコレクタに対して正電圧に接続する。これは、非常に小さな順方向バイアス（例えば、２００ｍＶくらいのＶＣＥ）を受ける伝導をもたらす。
例示される第３のタイミング相は、プレターンオフタイミング相「プレｏｆｆ１」（又は相２）である。このタイミング相において、ベース接点領域は共に、その隣接するエミッタ／コレクタ領域に短絡される。
例示される第４のタイミング相は、第２のプレターンオフタイミング相「プレｏｆｆ２」（又は相３）である。このタイミング相において、ｅベースは、伝導を減少させるように駆動される；ＰＮＰデバイスにおいては、負の駆動が、上述したようにｅベースに印加される。
例示される最後のタイミング相は、「アクティブｏｆｆ」タイミング相（相４）である。このタイミング相において、ベース接点領域は共に、その隣接するエミッタ／コレクタ領域に短絡される。
図３は、各ベース上の２つのＧａＮ−ＭＯＳＦＥＴ及び１つのＳｉ−ＭＯＳＦＥＴを使用してＢ−ＴＲＡＮ（この例では、シリコン）を動作させる別の負のベース駆動回路を示す。ＧａＮのバンドギャップがＳｉより大きいため、ＧａＮ−ＭＯＳＦＥＴの（ボディダイオードの）より大きなダイオード電圧降下は、シリコンデバイスのボディダイオードに対する差を提供する。
図４は、例えば、図２のベース駆動のような負のベース駆動についての逆回復スイッチングの１つのサンプル実施形態についての波形プロットを示す。ここで、負のベース駆動は、簡潔に言えば、ターンオン損失及び逆回復損失を減少させるためにｅベースを負に引っ張る。
図５は、各ベース上の２つのＳｉ−ＭＯＳＦＥＴ対及び１つのＳｉ−ＭＯＳＦＥＴを使用してＢ−ＴＲＡＮを動作させる別の負のベース駆動回路を示す。
図６は、Ｂ−ＴＲＡＮデバイス構造の例を示す。この図において、半導体ダイ６１０の両方の面は、バルク基板６１０との接合部を形成するエミッタ／コレクタ領域６２２を担持する。ベース接点領域６３２も、両方の面上に存在する。この例は、ＮＰＮ構造を示しており、このため、エミッタ／コレクタ領域６２２はｎ型であり、ベース接点領域６３２はｐ型である。浅いｎ＋接点ドーピング６２４は、（この例では、半導体ダイの２つの対向面上の）別個の端子ＥＣ１及びＥＣ２から領域６２２へのオーミック接触を提供し、浅いｐ＋接点ドーピング６３４は、（ダイの２つの対向面上の）別個の端子Ｂ１及びＢ２から領域６３２へのオーミック接触を提供する。この例において、誘電体充填トレンチ６４０は、ベース接点領域６３２とエミッタ／コレクタ領域６２２との間の横方向における分離を提供する。（エミッタ−ベース接合部とベース接点との間の直列抵抗を減少させるために、ｐ型拡散領域が付加されてもよいことに留意されたい。）Ｂ−ＴＲＡＮは、既存の静的切換スイッチについて従来から利用可能であるよりも著しく良好な効率を提供することができる；例えば、１２００Ｖ Ｂ−ＴＲＡＮは、９９．９％の予想システム効率を有する。
［利点］
開示される革新は、種々の実施形態において、少なくとも以下の利点の１つ又は複数を提供する。しかし、これらの利点の全てが、開示される革新のそれぞれから得られるわけではなく、利点のこのリストは、種々の特許請求される発明を制限するものではない。
・より高速の逆回復；
・より高速のターンオフ；
・減少したスイッチング損失；
・損失が減少した相レッグ；
・パワー変換システムにおける改善された効率
必ずしも全てではないが幾つかの実施形態によれば、ダブルベース双方向パワーバイポーラトランジスタを動作させるための方法及びシステムが提供される。２つのタイミング相が、ターンオフに遷移するために使用される。２つのタイミング相とは、すなわち、各ベースがその最も近いエミッタ／コレクタ領域に短絡されるタイミング相、及び、負の駆動がエミッタ側ベースに印加されて、バルク基板内の少数キャリアの数を減少させる第２のタイミング相である。ダイオードは、負のベース駆動が印加されている間、逆ターンオンを防止する。
必ずしも全てではないが幾つかの実施形態によれば、ｐ型半導体ダイの対向面上に２つの別個のｎ型エミッタ／コレクタ領域及びダイの対向面上に２つの別個のｐ型ベース接点領域を有する双方向バイポーラパワートランジスタを動作させるための方法が提供され、該方法は、１）トランジスタ−ＯＮタイミング相において、最小電圧降下が所望されるときには、エミッタ／コレクタ領域のいずれであれ、その瞬間により大きな正であるエミッタ／コレクタ領域に最も近いベース接点領域の第１のベース接点領域を、バイポーラ伝導を引き起こす電圧にバイアスすることであって、それにより、２つのエミッタ／コレクタ領域間の電圧降下を減少させる、バイアスすること、及び、その後、２）第１のプレターンオフタイミング相において、ベース接点領域のそれぞれをエミッタ／コレクタ領域のそれぞれ最も近いエミッタ／コレクタ領域に短絡させることであって、それにより、２つのエミッタ／コレクタ領域間の電圧降下を増加させる、短絡させること、及び、その後、３）第２のプレターンオフタイミング相において、第２のベース接点領域を、最も近いエミッタ／コレクタ領域に対して負にバイアスすることであって、それにより、バルクベース領域において少数キャリア濃度を減少させる、負にバイアスすることを含む。
必ずしも全てではないが幾つかの実施形態によれば、ｐ型半導体ダイの対向面上に２つの別個のｎ型エミッタ／コレクタ領域及びダイの対向面上に２つの別個のｐ型ベース接点領域を有する双方向バイポーラパワートランジスタを動作させるための方法が提供され、該方法は、エミッタ／コレクタ領域の第１のエミッタ／コレクタ領域が、エミッタ／コレクタ領域の第２のエミッタ／コレクタ領域より大きな正であるときに、０）ダイオード−ＯＮタイミング相において、ベース接点領域の第１のベース接点領域を、第１のベース接点領域に最も近い第１のエミッタ／コレクタ領域に短絡させることであって、それにより、２つのエミッタ／コレクタ領域間の伝導を始動させる、短絡させること、及び、その後、１）トランジスタ−ＯＮタイミング相において、最小電圧降下が所望されるときに、第１のベース接点領域を、バイポーラ伝導を引き起こす電圧にバイアスすることであって、それにより、２つのエミッタ／コレクタ領域間の電圧降下を減少させる、バイアスすること、及び、その後、２）第１のプレターンオフタイミング相において、ベース接点領域のそれぞれをエミッタ／コレクタ領域のそれぞれ最も近いエミッタ／コレクタ領域に短絡させることであって、それにより、２つのエミッタ／コレクタ領域間の電圧降下を増加させる、短絡させること、及び、その後、３）第２のプレターンオフタイミング相において、第２のベース接点領域を第２のエミッタ／コレクタ領域に対して負にバイアスすること、及び、その後、４）第２のベース接点領域を第２のエミッタ／コレクタ領域に短絡させることであって、それにより、デバイスをターンオフしたままにする、短絡させることを含む。
必ずしも全てではないが幾つかの実施形態によれば、第２の導電型バルクベース領域によって分離される別個の場所の２つの第１の導電型エミッタ／コレクタ領域、及び、相互に離れた場所でバルクベース領域に接続する２つの別個の第２の導電型ベース接触領域を有する双方向バイポーラトランジスタを動作させるための方法が提供され、該方法は、１）トランジスタ−ＯＮタイミング相において、最小電圧降下が所望されるときには、エミッタ／コレクタ領域のいずれであれ、外部印加電圧極性によって規定されるコレクタとして働くような位置にあるエミッタ／コレクタ領域に対して、ベース接点領域の第２のベース接点領域に比べて近いベース接点領域の第１のベース接点領域を、バイポーラ伝導を引き起こす電圧にバイアスすることであって、それにより、２つのエミッタ／コレクタ領域間の電圧降下を減少させる、バイアスすること、及び、その後、２）第１のプレターンオフタイミング相において、ベース接点領域のそれぞれをエミッタ／コレクタ領域のそれぞれ最も近いエミッタ／コレクタ領域に短絡させること、及び、その後、３）第２のプレターンオフタイミング相において、第２のベース接点領域を、ステップ１）にて第１のベース接点領域に印加される極性と逆の極性でバイアスすることであって、それにより、バルクベース領域内の少数キャリア濃度を減少させる、逆の極性でバイアスすること、及び、その後、４）デバイスをターンオフすることを含む。
必ずしも全てではないが幾つかの実施形態によれば、ｐ型半導体ダイの対向面上に２つの別個のｎ型エミッタ／コレクタ領域及びダイの対向面上に２つの別個のｐ型ベース接点領域を有する双方向バイポーラパワートランジスタを動作させるための方法が提供され、該方法は、１）トランジスタ−ＯＮタイミング相において、最小電圧降下が所望されるときに、エミッタ／コレクタ領域のいずれであれ、その瞬間により大きな正であるエミッタ／コレクタ領域に最も近いベース接点領域の第１のベース接点領域を、バイポーラ伝導を引き起こす電圧にバイアスすることであって、それにより、２つのエミッタ／コレクタ領域間の電圧降下を減少させる、バイアスすること、及び、その後、２）第１のプレターンオフタイミング相において、ベース接点領域のそれぞれをエミッタ／コレクタ領域のそれぞれ最も近いエミッタ／コレクタ領域に短絡させることであって、それにより、２つのエミッタ／コレクタ領域間の電圧降下を増加させる、短絡させること、及び、その後、３）第２のプレターンオフタイミング相において、ベース接点領域の第２のベース接点領域を最も近いエミッタ／コレクタ領域に対して負にバイアスすることであって、それにより、バルクベース領域において少数キャリア濃度を減少させる、負にバイアスすること、及び、ステップ３）中に、ステップ１）の方向と逆の方向に伝導をターンオンする傾向があるであろう電流を阻止するためにダイオードを使用することを含む。
［改変例及び変形例］
当業者に認識されるように、本願で述べる革新的な概念は、非常に広い範囲の用途にわたって改変され、また変更される可能性があり、したがって、特許される主題の範囲は、与えられる特定の例示的な教示のいずれの教示によっても制限されない。添付の特許請求の範囲の精神及び広い範囲内に入る全てのこのような代替例、改変例、及び変形例を包含することが意図される。
特許が請求される発明は、参照によって本願に組み込まれる国際公開第２０１６／０６４９２３号に記載される「ＭＴＲＡＮ」等の他のダブルベースバイポーラ伝導デバイスにも適用され得ることに留意されたい。
本願における説明はいずれも、任意の特定の要素、ステップ、又は機能が、特許請求の範囲に含まれなければならない必須の要素であることを示唆するものとして読まれるべきではない。すなわち、特許される主題の範囲は、許可される特許請求の範囲によってのみ決定される。更に、これらの請求項のいずれも、「〜するための手段（ｍｅａｎｓ ｆｏｒ）」という語そのものに現在分詞が続かない限り、米国特許法第１１２条第６パラグラフが適用されることを意図しない。
関連技術分野の当業者であれば、他の発明の概念が、前述した開示内容において直接に開示されている、又は開示されていると推認される場合があることが認識されよう。いずれの発明も権利放棄されない。出願時の特許請求の範囲は、出来る限り包括的であることを意図され、いずれの主題も、権利を放棄し、パブリックドメインに提供し、又は権利を断念することを意図するものではない。

Claims (21)

  1. バルクベース領域を備えるｐ型半導体ダイの対向面上に２つの別個のｎ型エミッタ／コレクタ領域及び前記ダイの前記対向面上に２つの別個のｐ型ベース接点領域を有する双方向バイポーラパワートランジスタを動作させるための方法であって、
    １）トランジスタ−ＯＮタイミング相において、最小電圧降下が所望されるときに、前記エミッタ／コレクタ領域のいずれであれ、その瞬間により大きな正であるエミッタ／コレクタ領域に最も近い前記ベース接点領域の第１のベース接点領域を、バイポーラ伝導を引き起こす電圧にバイアスすることであって、それにより、前記２つのエミッタ／コレクタ領域間の電圧降下を減少させる、バイアスすること、及び、その後、
    ２）第１のプレターンオフタイミング相において、前記ベース接点領域のそれぞれを前記エミッタ／コレクタ領域のそれぞれ最も近いエミッタ／コレクタ領域に短絡させることであって、それにより、前記２つのエミッタ／コレクタ領域間の電圧降下を増加させる、短絡させること、及び、その後、
    ３）第２のプレターンオフタイミング相において、第２のベース接点領域を最も近いエミッタ／コレクタ領域に対して負にバイアスすることであって、それにより、前記バルクベース領域において少数キャリア濃度を減少させる、負にバイアスすること
    を含む方法。
  2. ステップ３）は、ステップ２）が有するより短い継続時間を有する、請求項１に記載の方法。
  3. 前記半導体ダイはシリコンである、請求項１に記載の方法。
  4. ダブルベース双方向バイポーラパワートランジスタに接続され、請求項１に記載の方法を実施するように構成される、ゲート駆動回路。
  5. ダブルベース双方向バイポーラパワートランジスタに接続され、請求項１に記載の方法を実施するように構成され、負のベース駆動の期間中に逆伝導のターンオンを阻止するために接続されるショットキーバリアダイオードを含む、ゲート駆動回路。
  6. ｐ型半導体ダイの対向面上に２つの別個のｎ型エミッタ／コレクタ領域及び前記ダイの前記対向面上に２つの別個のｐ型ベース接点領域を有する双方向バイポーラパワートランジスタを動作させるための方法であって、前記エミッタ／コレクタ領域の第１のエミッタ／コレクタ領域が、前記エミッタ／コレクタ領域の第２のエミッタ／コレクタ領域より大きな正であるときに、
    ０）ダイオード−ＯＮタイミング相において、前記ベース接点領域の第１のベース接点領域を、前記第１のベース接点領域に最も近い前記第１のエミッタ／コレクタ領域に短絡させることであって、それにより、前記２つのエミッタ／コレクタ領域間の伝導を始動させる、短絡させること、及び、その後、
    １）トランジスタ−ＯＮタイミング相において、最小電圧降下が所望されるときに、前記第１のベース接点領域を、バイポーラ伝導を引き起こす電圧にバイアスすることであって、それにより、前記２つのエミッタ／コレクタ領域間の電圧降下を減少させる、バイアスすること、及び、その後、
    ２）第１のプレターンオフタイミング相において、前記ベース接点領域のそれぞれを前記エミッタ／コレクタ領域のそれぞれ最も近いエミッタ／コレクタ領域に短絡させることであって、それにより、前記２つのエミッタ／コレクタ領域間の電圧降下を増加させる、短絡させること、及び、その後、
    ３）第２のプレターンオフタイミング相において、第２のベース接点領域を前記第２のエミッタ／コレクタ領域に対して負にバイアスすること、及び、その後、
    ４）前記第２のベース接点領域を前記第２のエミッタ／コレクタ領域に短絡させることであって、それにより、前記トランジスタをターンオフしたままにする、短絡させること
    を含む方法。
  7. ステップ３）がステップ２）より短い継続時間を有する、請求項６に記載の方法。
  8. 前記半導体ダイはシリコンである、請求項６に記載の方法。
  9. ダブルベース双方向バイポーラパワートランジスタに接続され、請求項６に記載の方法を実施するように構成される、ゲート駆動回路。
  10. ダブルベース双方向バイポーラパワートランジスタに接続され、請求項６に記載の方法を実施するように構成され、負のベース駆動の期間中に逆伝導のターンオンを阻止するために接続されるショットキーバリアダイオードを含む、ゲート駆動回路。
  11. 第２の導電型バルクベース領域によって分離される別個の場所の２つの第１の導電型エミッタ／コレクタ領域、及び、相互に離れた場所で前記バルクベース領域に接続する２つの別個の第２の導電型ベース接点領域を有する双方向バイポーラトランジスタを動作させるための方法であって、
    １）トランジスタ−ＯＮタイミング相において、最小電圧降下が所望されるときに、前記エミッタ／コレクタ領域のいずれであれ、外部印加電圧極性によって決定されるコレクタとして働くような位置にあるエミッタ／コレクタ領域に対して、前記ベース接点領域の第２のベース接点領域に比べて近い前記ベース接点領域の第１のベース接点領域を、バイポーラ伝導を引き起こす電圧にバイアスすることであって、それにより、前記２つのエミッタ／コレクタ領域間の電圧降下を減少させる、バイアスすること、及び、その後、
    ２）第１のプレターンオフタイミング相において、前記ベース接点領域のそれぞれを前記エミッタ／コレクタ領域のそれぞれ最も近いエミッタ／コレクタ領域に短絡させること、及び、その後、
    ３）第２のプレターンオフタイミング相において、第２のベース接点領域を、ステップ１）にて前記第１のベース接点領域に印加される極性と逆の極性でバイアスすることであって、それにより、前記バルクベース領域内の少数キャリア濃度を減少させる、逆の極性でバイアスすること、及び、その後、
    ４）前記デバイスをターンオフすること
    を含む方法。
  12. 前記第１の導電型がｎ型である、請求項１１に記載の方法。
  13. ステップ３）がステップ２）より短い継続時間を有する、請求項１１に記載の方法。
  14. 前記双方向バイポーラトランジスタが半導体ダイを備え、該半導体ダイがシリコンである、請求項１１に記載の方法。
  15. ダブルベース双方向バイポーラパワートランジスタに接続され、請求項１１に記載の方法を実施するように構成される、ゲート駆動回路。
  16. ダブルベース双方向バイポーラパワートランジスタに接続され、請求項１１に記載の方法を実施するように構成され、負のベース駆動の期間中に逆伝導のターンオンを阻止するために接続されるショットキーバリアダイオードを含む、ゲート駆動回路。
  17. バルクベース領域を備えるｐ型半導体ダイの対向面上に２つの別個のｎ型エミッタ／コレクタ領域及び前記ダイの前記対向面上に２つの別個のｐ型ベース接点領域を有する双方向バイポーラパワートランジスタを動作させるための方法であって、
    １）トランジスタ−ＯＮタイミング相において、最小電圧降下が所望されるときに、前記エミッタ／コレクタ領域のいずれであれ、その瞬間により大きな正であるエミッタ／コレクタ領域に最も近い前記ベース接点領域の第１のベース接点領域を、バイポーラ伝導を引き起こす電圧にバイアスすることであって、それにより、前記２つのエミッタ／コレクタ領域間の電圧降下を減少させる、バイアスすること、及び、その後、
    ２）第１のプレターンオフタイミング相において、前記ベース接点領域のそれぞれを前記エミッタ／コレクタ領域のそれぞれ最も近いエミッタ／コレクタ領域に短絡させることであって、それにより、前記２つのエミッタ／コレクタ領域間の電圧降下を増加させる、短絡させること、及び、その後、
    ３）第２のプレターンオフタイミング相において、前記ベース接点領域の第２のベース接点領域を最も近いエミッタ／コレクタ領域に対して負にバイアスすることであって、それにより、前記バルクベース領域において少数キャリア濃度を減少させる、負にバイアスすること、及び、
    ステップ３）中に、ステップ１）の方向と逆の方向に伝導をターンオンする傾向があるであろう電流を阻止するためにダイオードを使用すること
    を含む方法。
  18. ステップ３）がステップ２）より短い継続時間を有する、請求項１７に記載の方法。
  19. 前記半導体ダイがシリコンである、請求項１７に記載の方法。
  20. ダブルベース双方向バイポーラパワートランジスタに接続され、請求項１７に記載の方法を実施するように構成される、ゲート駆動回路。
  21. ダブルベース双方向バイポーラパワートランジスタに接続され、請求項１７に記載の方法を実施するように構成され、負のベース駆動の期間中に逆伝導のターンオンを阻止するために接続されるショットキーバリアダイオードを含む、ゲート駆動回路。
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