JP2018510515A - 原子層をエッチングする方法 - Google Patents

原子層をエッチングする方法 Download PDF

Info

Publication number
JP2018510515A
JP2018510515A JP2017551300A JP2017551300A JP2018510515A JP 2018510515 A JP2018510515 A JP 2018510515A JP 2017551300 A JP2017551300 A JP 2017551300A JP 2017551300 A JP2017551300 A JP 2017551300A JP 2018510515 A JP2018510515 A JP 2018510515A
Authority
JP
Japan
Prior art keywords
substrate
etchant
plasma processing
processing system
exposed surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017551300A
Other languages
English (en)
Other versions
JP2018510515A5 (ja
JP6532066B2 (ja
Inventor
ランジャン，アロック
シェルパ，ソナム
ワーン，ミーンメイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2018510515A publication Critical patent/JP2018510515A/ja
Publication of JP2018510515A5 publication Critical patent/JP2018510515A5/ja
Application granted granted Critical
Publication of JP6532066B2 publication Critical patent/JP6532066B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32917—Plasma diagnostics
    • H01J37/32935—Monitoring and controlling tubes by information coming from the object and/or discharge
    • H01J37/32963—End-point detection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Analytical Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

基板上の層をエッチングする方法は、エッチングプロセスを促進するように構成されたプラズマ処理システム中に基板を配置するステップ（１１２）と、基板の露出面の単層をエッチングするために原子層エッチングプロセスサイクルを行うステップ（１１４〜１１７）と、目標深さに到達するまで原子層エッチングプロセスサイクルを繰り返すステップ（１２０）とを含む。各プロセスサイクルは、露出面から単層をエッチングする。原子層エッチングプロセスサイクルは、エッチャントを導入することにより、基板の露出面上にエッチャントを含む吸着単層を形成しながら（１１４）、同時に、基板における全イオン流束よりも大きい基板におけるエッチャントラジカル流束を達成するために目標とされる出力レベルであって、５０Ｗ以下である出力レベルで電磁力をプラズマ処理システムに結合させる（１１８）ステップと、任意の過剰のエッチャントを除去するためにプラズマ処理システムをパージするステップ（１１５）と、吸着単層を気体イオンに曝露してエッチャントの反応を活性化させることにより、吸着単層を脱着させるステップ（１１６）と、プラズマ処理システムを再びパージするステップ（１１７）とを連続して含む。

Description

関連出願の相互参照
本出願は、２０１５年３月３０日に出願された米国仮特許出願第６２／１３９，７９５号明細書に関連し、及びそれに対する優先権を主張し、同出願の内容全体が参照により本明細書に援用される。
本発明は、層をパターン化する方法に関し、特に層をエッチングする方法に関連する。
半導体デバイスの製造におけるコスト及び性能の競争力を維持する必要性から、集積回路のデバイス密度を絶えず増加させる要求が高まっている。また、半導体集積回路の小型化とともにより高い集積度を実現するために、半導体基板上に形成される回路パターンの大きさを縮小するための堅牢な手法が必要である。これらの傾向及び要求のために、回路パターンをある層から別の層に転写する能力に対する課題が増加し続けている。
フォトリソグラフィは、マスク上の幾何学的形状及びパターンを半導体ウエハの表面に転写することによる半導体集積回路の製造に使用される中核技術である。基本的には、感光性材料をパターン化された光に露光することで、現像溶液に対するその溶解性を変化させる。画像形成及び現像が行われると、現像化学に対して可溶性となる感光性材料の一部が除去され、回路パターンが残る。
さらに、光リソグラフィを進歩させ、その欠陥に対処するため、半導体製造産業がサブ３０ｎｍ技術ノードに備えて代替的なパターン化方法を確立するために進歩し続けている。多重パターン化と併用される光リソグラフ（１９３ｉ）、ＥＵＶ（極紫外）リソグラフィ、及びＤＳＡ（誘導自己組織化）パターン化は、積極的なパターン化に対して高まる要求に適合するために評価されている有望な候補の一部と見なされている。
半導体集積回路の小型化に有利となることを立証できる別の代表的なリソグラフィ技術の１つは原子層エッチング（ＡＬＥ）である。ＡＬＥでは、エッチングされる基板は、最上部の原子層のみに影響するエッチャントを用いて化学処理される。パージステップによって過剰のエッチャントを除去した後、エッチングステップにより、化学処理された最上原子層が除去される。エッチングされた特徴が所望の深さに到達するまで、化学的改質及びエッチングのサイクルを繰り返すことで、１回ごとに１つの単層が除去される。代表的なプロセスの１つでは、シリコンウエハの最上層を塩素と反応させ、次に、塩素化された最上層のアルゴンプラズマ除去が行われる。
光リソグラフィ及びＥＵＶリソグラフィを含む高度なパターン化技術に合わせて、高度で高感度のエッチング技術は、サブ３０ｎｍの特徴を転写する必要がある。追加的に、高度なエッチングスキームは、特にプロファイル制御、異方性、及び速度の要求に適合させる必要がある。
本発明の実施形態は、層をパターン化する方法に関し、より具体的には、層をエッチングする方法に関する。
実施形態によると、基板上の層をエッチングする方法が記載される。基板上の層をエッチングする方法は、エッチングプロセスを促進するように構成されたプラズマ処理システム中に基板を配置するステップと、基板の露出面の単層をエッチングするために原子層エッチングプロセスサイクルを行うステップと、目標深さに到達するまで原子層エッチングプロセスサイクルを繰り返すステップとを含む。各プロセスサイクルは、露出面から単層をエッチングする。原子層エッチングプロセスサイクルは、エッチャントを導入することにより、基板の露出面上にエッチャントを含む吸着単層を形成しながら、同時に、基板における全イオン流束よりも大きい基板におけるエッチャントラジカル流束を達成するために目標とされる出力レベルであって、５０Ｗ以下である出力レベルで電磁力をプラズマ処理システムに結合させるステップと、任意の過剰のエッチャントも除去するためにプラズマ処理システムをパージするステップと、吸着単層を気体イオンに曝露してエッチャントの反応を活性化させることにより、吸着単層を脱着させるステップと、プラズマ処理システムを再びパージするステップとを連続して含む。
本発明のさらなる実施形態では、基板をエッチングする方法は、エッチングプロセスを促進するように構成されたプラズマ処理システム中に基板を配置するステップと、基板の露出面においてプロセスサイクル１回当たり基板材料の１つの単層をエッチングするステップとを含む。各プロセスサイクルは、吸着ステップ及び脱着ステップを交互に行うステップを含む。吸着ステップは、基板の露出面上にエッチャントを吸着させながら、露出面における全イオン流束よりも大きい露出面におけるエッチャントラジカル流束を達成するために５０Ｗ以下の出力レベルで電磁力をプラズマ処理システムに結合させるステップを含み、脱着ステップは、吸着されたエッチャントと基板材料の単層との間の反応を活性化させて、反応生成物を脱着させるステップを含む。
実施形態による基板上の層をエッチングする方法を示すフローチャートを提示する。 基板上の層をエッチングする方法を示す。 基板上の層をエッチングする方法を示す。 実施形態による基板上の層のエッチングの例示的なデータを示す。 実施形態による基板上の層のエッチングの例示的なデータを示す。 実施形態による基板上の層のエッチングの例示的なデータを示す。 種々の実施形態による基板上の層のエッチングの例示的なデータを示す。 種々の実施形態による基板上の層のエッチングの例示的なデータを示す。 種々の実施形態による基板上の層のエッチングの例示的なデータを示す。 種々の実施形態による基板上の層のエッチングの例示的なデータを示す。 種々の実施形態による基板上の層のエッチングの例示的なデータを示す。 種々の実施形態による基板上の層のエッチングの例示的なデータを示す。 実施形態によるプラズマ処理システムの概略図を示す。 別の実施形態によるプラズマ処理システムの概略図を示す。 別の実施形態によるプラズマ処理システムの概略図を示す。 別の実施形態によるプラズマ処理システムの概略図を示す。 別の実施形態によるプラズマ処理システムの概略図を示す。 別の実施形態によるプラズマ処理システムの概略図を示す。 別の実施形態によるプラズマ処理システムの概略図を示す。
以下の記載では、説明を目的としており、限定を目的とするものではなく、処理システムの特定の形状、そこで使用される種々の構成要素及びプロセスの説明等の具体的な詳細を記述している。しかし、これらの具体的な詳細から逸脱する別の実施形態で本発明を実施できると理解すべきである。
同様に、説明を目的として、本発明の十分な理解を得るために、具体的な数、材料及び構成を記述している。しかし、具体的な詳細を用いずに本発明を実施することが可能である。さらに、図面に示される種々の実施形態は例示的な表現であり、必ずしも縮尺通りに描かれてないことは理解されよう。
次に、種々の動作は、本発明の理解に最も有用となる方法で複数の別個の動作として説明される。しかし、記載の順序は、これらの動作が必ず順序に依存することを示すものとして解釈すべきではない。特に、これらの動作は、記載される順序で行う必要はない。記載の動作は、記載される実施形態と異なる順序で行うことができる。さらなる実施形態では、種々のさらなる動作を行うことができ、及び／又は記載の動作を省略することができる。
本明細書において使用される場合、「放射線感受性材料」という用語は、フォトレジストなどの感光性材料を含むが、必ずしもこれに限定されるものではない。
本明細書において使用される場合、「基板」は、一般に、本発明により処理される物体を意味する。基板は、デバイス、特に半導体又は他のエレクトロニクスデバイスの任意の材料部分又は構造を含むことができ、たとえば、半導体ウエハなどのベース基板構造又はベース基板構造の上若しくはその上方にある薄膜などの層であってよい。基板は、従来のシリコン基板又は半導体材料の層を含む別のバルク基板であってよい。本明細書において使用される場合、「バルク基板」という用語は、シリコンウエハのみではなく、シリコンオンサファイア（「ＳＯＳ」）基板及びシリコンオングラス（「ＳＯＧ」）基板などのシリコンオンインシュレータ（「ＳＯＩ」）基板、ベース半導体の土台の上のシリコンのエピタキシャル層、ならびに別の半導体又はオプトエレクトロニクス材料、たとえばシリコン−ゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、及びリン化インジウムも意味し、それらを含んでいる。基板は、ドープされる場合もドープされない場合もある。したがって、基板は、パターン化された又はパターン化されていない任意の特定のベース構造、下にある層、又は上にある層に限定されることを意図するものではなく、むしろ、任意のそのような層又はベース構造、ならびに層及び／又はベース構造の任意の組み合わせを含むことが考慮される。以下の説明では、特定の種類の基板を参照する場合があるが、これは単に説明を目的としており、限定を目的とするものではない。
前述のように、高度な方法は、課題に対処し、サブ３０ｎｍ技術ノードにおける積極的なパターン化に対する要求に適合する必要がある。また、これも記載のように、これらの方法では、それら自体の一連の課題が生じ、これらはエッチングの選択性、速度、及びプロファイル制御の問題として表面化する。パターン化スキームを高選択性エッチングプロセスと問題なく一体化させる能力は、堅牢なパターン転写のために重要となる。
一例として、回路パターンが最初に形成されると、パターン化された材料は、半導体基板のある領域を覆う保護層として機能し、一方、別の領域は露出し、プラズマエッチングプロセスなどのドライエッチングプロセスを利用して下にある層に回路パターンを転写することができる。パターン化された材料は、特に、光リソグラフィを用いてパターン化された感光性材料、機械的に刻み込まれたパターン化層又は誘導自己組織化層であってよい。最初のパターン化された層中により細い特徴を形成するために、二層マスク又は三層マスクなどの多層スキームを実施することができる。第２又は第３の層が含まれることで、最上パターン化層は、後のドライエッチングプロセスに耐えるために従来選択される厚さよりも薄くなる場合がある。したがって、後のドライエッチング技術に対する要求が高くなる。
プラズマエッチングプロセスでは、半導体基板は、下にある層を選択的に除去しながら保護層を最小限で除去するエッチング化学に曝露される。下にある層と好都合な反応が可能であり、保護層とのあまり好ましくない反応が最小限となる原子／分子成分を有するイオン化可能な解離性気体混合物から、このエッチング化学が誘導される。プラズマの存在下、このエッチング化学は、エネルギー電子を有するその原子／分子成分の相互作用、たとえば衝突によって形成され、たとえば、その衝突の一部は解離衝突であり、他の衝突はイオン化衝突である。複雑な機構により、特にエッチング選択性、エッチング速度及びプロファイルを含む数種類の相互に関連するエッチング指標に関して許容される値を達成するようにプラズマが操作される。また、前述のように、減少し続けるパターンの大きさとともに、ある材料を別の材料に対して選択的に除去しながら、別のパターン指標（たとえば、粗さ、欠陥など）に十分適合する能力は、堅牢なパターン転写のためにきわめて重要になってきている。特に、後のドライエッチングプロセスのエッチング選択性により、パターンを下にある層に十分に転写できるようにリソグラフィ層が保護される必要がある。さらに、エッチング選択性は重要な問題であるが、パターン完全性（たとえば、粗さ、欠陥など）も維持される必要があり、より好ましくは改善される必要がある。
これより図面を参照すると、いくつかの図面にわたって同様の参照番号は同一又は対応する部分を示し、図１、２Ａ及び２Ｂは、実施形態による基板上の層をエッチングする方法を示す。この方法は、図２Ａ及び２Ｂに図で示されており、図１にフローチャート１００によって示されている。図１に示されるように、フローチャート１００は、１１２において、エッチングプロセスを促進するように構成されたプラズマ処理システム中に基板を配置するステップから始まる。
基板は、エッチング又はパターン化が行われる層を有するパターン化層を含むことができる。パターン化層により、開放された特徴のパターンを上に有する１つ以上のさらなる層を確定することができる。基板は、デバイス層をさらに含む。デバイス層は、パターンが転写される基板上に任意の薄膜又は構造を含むことができる。たとえば、デバイス層は、シリコン含有反射防止コーティング（「ＳｉＡＲＣ」）を含むことができる。
基板としては、バルクシリコン基板、単結晶シリコン（ドープされたあるいはドープされていない）基板、セミコンダクターオンインシュレータ（ＳＯＩ）基板又はたとえばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、その他のＩＩＩ／Ｖ若しくはＩＩ／ＶＩ化合物半導体若しくはそれらの任意の組み合わせを含有する任意の別の半導体基板（ＩＩ族、ＩＩＩ族、Ｖ族及びＶＩ族は、元素周期表の古典的な、すなわち古いＩＵＰＡＣ表記法を意味し、改定された、すなわち新しいＩＵＰＡＣ表記によると、これらの族はそれぞれ２族、１３族、１５族及び１６族を意味する）を含むことができる。基板は、任意のサイズのものであってよく、たとえば、２００ｍｍ（ミリメートル）基板、３００ｍｍ基板、４５０ｍｍ基板又はさらに大きい基板であってよい。デバイス層は、パターンが転写可能である任意の膜又はデバイス構造を含むことができる。
１１４では、たとえば第１のパルス時間にわたってエッチャントを導入することにより、基板の露出面上にエッチャントを含む吸着単層が形成される。エッチャントは、特に、ハロゲン（たとえば、Ｃｌ２、Ｆ２、Ｂｒ２）、ハロゲン化物（ＨＢｒ）、ハロメタン、ハロシラン、フルオロカーボン、又はハイドロフルオロカーボンなどのハロゲン含有気体を含むことができる（図２Ａ、２Ｂ参照）。たとえば、エッチャントは、Ｃｌ２、Ｂｒ２、Ｆ２、ＨＢｒ、ＢＣｌ３、ＳＦ６、ＮＦ３、形態ＣｘＦｙ（ここで、ｘ及びｙは０を超える実数である）のフルオロカーボン化合物、形態ＣｘＦｙＨｚ（ここで、ｘ、ｙ及びｚは０を超える実数である）のフッ化炭化水素化合物又はそれらの２種類以上の任意の組み合わせを含むことができる。
１１５では、任意の過剰のエッチャントも除去するためにプラズマ処理システムがパージされる。
１１６では、たとえば第２のパルス時間にわたって吸着単層を気体イオン、すなわちプラズマに曝露して、エッチャントの反応を活性化させることにより、吸着単層が脱着される。気体イオンの原料ガスは、たとえばＡｒ、Ｎｅ及び／又はＨｅなどの希ガス又はＮ、Ｏ、Ｃ、Ｈなどの任意の別の元素を含むことができる。第２のパルス時間は３秒以下であってよい。たとえば、第２のパルス時間は、２秒若しくは１秒又はそれらの任意の小数部分であってよい。
原料ガスをプラズマ処理システム中に流し、基板が置かれる基板ホルダに結合されるバイアス出力として、及び基板ホルダと対向して向かい合う電極へのソース出力として電磁力をプラズマ処理システムに結合させ、原料ガスのプラズマを発生させて維持することにより、気体イオンを形成することができる。気体イオンが、吸着単層を含む基板の露出面に、吸着原子と露出面の基板材料の原子との間の反応を活性化させるのに十分なエネルギーで衝撃を与えることで反応生成物が脱着し、それによって単層が除去される。非限定的な例として、バイアス出力は約１５０Ｗであってよく、一方、ソース出力は約２５００Ｗである。
１１７では、プラズマ処理システムがもう一度パージされ、この時点で、脱着された吸収単層が除去される。
１１８では、１１４の吸着単層の形成と同時に、第１のパルス時間中、基板における全イオン流束よりも大きい基板におけるエッチャントラジカル流束を達成するために目標とされる出力レベルで電磁力をプラズマ処理システムに結合させる。出力レベルは５０Ｗ以下であってよい。実施形態では、出力レベルは、１００の値を超える基板におけるエッチャントラジカル流束の全イオン流束に対する比を達成することが目標とされる。別の実施形態では、出力レベルは、１０００の値を超える基板におけるエッチャントラジカル流束の全イオン流束に対する比を達成することが目標とされる。
１１８における電磁力は、基板が上に置かれる基板ホルダに結合されるバイアス出力として、少なくとも部分的にプラズマ処理システムに結合されうる。さらに、電磁力は、そのようなバイアス出力として排他的に印加することができる。さらなる電磁力は、基板ホルダと対向しかつ向かい合う電極へのソース出力としてプラズマ処理システムに結合されうる。あるいは、電磁力の唯一の供給源は、対向する電極上のソース出力であってよい。バイアス出力として、ソース出力として、又はその両方としてのいずれで印加されるとしても、１１４における吸着単層の形成中の１１８における電磁力は、単層の脱着中に１１６において気体イオンを形成するために印加される出力よりもはるかに小さい。
１２０では、図２Ａ及び２Ｂに示されるように、目標深さに到達するまで１１４における吸着単層の形成と１１６における吸着単層の脱着とを交互に繰り返すことにより、基板の露出面は、プロセスサイクル１回当たり１つの反応層又は単層がエッチングされる。本発明の実施形態によると、１１４における吸着ステップは、基板における全イオン流束よりも大きい基板におけるエッチャントラジカル流束を達成するための低ＥＭ出力を含み、一方、１１６における脱着ステップは、反応を活性化させかつ反応生成物を脱着させるのに十分なイオンエネルギーに基板を曝露するプラズマを形成するための高ＥＭ出力を含む。この交互のステップは、エッチャントガスとイオン用の原料ガスとの間のパルスの気流又は交番する気流を含むことができる。たとえば、図２Ａ及び２Ｂの図において、Ａｒ流は、記載の連続流ではなく、吸着ステップ中に停止させ、脱着ステップ中にパルスで流すことができる。代替的には、図示するように、Ａｒガスは、パージガスとして及び脱着ステップの原料ガスとして機能させるために、プロセスサイクル全体にわたって連続的に（continuously）流すことができる。連続流は、同じ流量の場合もあり、又は吸着中により少ない流量、脱着中により多い流量を含む場合もある。連続流の場合、原料ガスは、吸着ステップ中の基板及びエッチャントに対して、希ガスなどの非反応性となるべきであり、それにより、プロセスサイクルの脱着ステップ中にプラズマを形成するために十分高いレベルのソース出力及びバイアス出力を供給することで、脱着反応のみが活性化される。
限定的なものではなく、単なる例として、プロセスサイクルの総数は、１サイクル〜１００サイクル、１０サイクル〜９０サイクル、２０サイクル〜８０サイクル又は３０サイクル〜７０サイクルの範囲であってよい。ある実施形態では、エッチングサイクルの総数は、５０サイクル、４０サイクル、若しくは３０サイクル又はそれらの間の任意の整数のサイクルであってよい。各サイクルによって基板から材料の単層が除去されるため、繰り返すべきサイクルの数は、表面をエッチングすべき目標深さによって決定される。基板がエッチングされる速度、すなわちエッチング速度を求めることが可能である。ある実施形態では、エッチング速度は１Å／ｓを超える。たとえば、エッチング速度は、１．１Å／ｓ、１．２Å／ｓ、１．３Å／ｓ、１．４Å／ｓ、１．５Å／ｓ又はさらに速くてよい。少なくとも１つの実施形態では、エッチング速度は１．３Å／ｓを超える。
印加されるＥＭ出力が低出力条件未満（たとえば、５０Ｗ未満、４０Ｗ未満、３０Ｗ未満、２０Ｗ未満、１０Ｗ未満など）となる場合、エッチャントの吸着が非常に速くなる。理論によって束縛しようとするものではないが、本発明者らは、このプロセス条件下でラジカル流束がイオン流束よりも大きく（図３Ａ参照）、部分的には基板表面においてイオン流束に対して増加したこのラジカル流速のために、吸着が速い速度で起こりうることを確認した。基板表面におけるラジカル流束のイオン流束に対する比は１００を超えることができ、さらには１０００を超えることができる。さらに、プロセス条件により、低イオンエネルギー（たとえば２０ｅＶ未満）及び比較的狭いイオンエネルギー角度分布（たとえば５度未満）を実現することができる（図３Ｂ、３Ｃ参照）。
プロセス全体にわたり、プラズマ処理システムに真空を印加することができる。たとえば、真空は、吸着単層の形成及び／又は吸着単層の脱着の間に印加することができる。ある実施形態では、プラズマ処理システム中の圧力は１００ｍＴｏｒｒ以下であってよい。たとえば、プラズマ処理システム中の圧力は約６０ｍＴｏｒｒ以下であってよい。
エッチャントがハロゲン含有材料を含む場合、エッチングされる表面のハロゲン化が迅速に起こり、すなわち２秒未満又は１秒未満、さらには０．５秒未満で起こる（図４Ａ〜４Ｅ参照）。当然ながら、ハロゲン化は、前述の時間の値の任意の小数部分で起こってよい。吸着及び脱着の両方のサイクルを行う場合、エッチング量は、吸着サイクル単独又は脱着サイクル単独のいずれかが行われる場合のエッチング量よりもはるかに多い（図４Ｆ参照）。
表１は、例示的なプロセスのパラメータを示し、それらの結果は図４Ｅに示されている。圧力、温度、流量及び組成、ソース出力及びバイアス出力、ＲＤＣなどは、別の例ではすべて異なる場合がある。ＲＤＣ値は、エッチャント及び反応ガスの導入に関するガス流分配パラメータを意味する。ある実施形態では、ガス分配システムは、中央ガス供給ゾーン及び端部ガス分配ゾーンを含むことができる。ＲＤＣパラメータの値は、中央及び端部のガス分配ゾーンに分配される気流の相対量を示す。ＲＤＣ＝５０の場合、端部ガス分配ゾーンに連結されるガス流は中央ガス分配ゾーンに連結されるガス流と等しく、ＲＤＣ＝５の場合、ガス流の９５％が中央ガス分配ゾーンに連結される。ＲＤＣ値は、本発明において限定されるものではなく、たとえば５（５／９５）〜２０（２０／８０）又はそれを超えて変動させることができる。
Figure 2018510515
前述し、表１に示される例で示されるように、ラジカル流束がイオン流束よりも大きくなる場合、ハロゲン化（「吸着」）は迅速に起こり、すなわち２秒未満で起こる。なんらかの特定の理論によって束縛しようと意図するものではないが、増加するＣｌラジカル流束のイオン流束に対する増加する比において、（Ｓｉをエッチングする場合）表面がＳｉＣｌで飽和すると考えられる。さらに、図４Ｅに示されるデータは、脱着サイクルがある条件下で横ばい状態になりうることを示し、そのため、連続脱着ガス流を用いる場合でさえも、ある時間後にさらなるエッチングが最小限となりうる。たとえば、図４Ｅに示される結果では、２秒の脱着時間後にエッチング量が横ばいとなる。このような結果は、脱着ガスの消費を最小限にでき、本発明の方法に要する時間を最適化できることを示唆している。換言すると、脱着サイクルは自己制御型である。
前述の種々の実施形態による基板上の層をエッチングする方法は、図５〜１１に示され後述されるプラズマ処理システムのいずれか１つで行うことができる。しかし、議論されるこれらの方法は、この例示的な提示による範囲に限定されるものではない。
図５に示される実施形態によると、前述のプロセス条件を実施するために構成されたプラズマ処理システム５００は、プラズマ処理チャンバー５１０、処理される基板５２５が取り付けられる基板ホルダ５２０及び真空ポンプシステム５５０を含む。基板５２５は、半導体基板、ウエハ、フラットパネルディスプレイ又は液晶ディスプレイであってよい。プラズマ処理チャンバー５１０は、基板５２５の表面の近くのプラズマ処理領域５４５中でのプラズマの発生が促進されるように構成することができる。ガス分配システム５４０を介してイオン化可能なガス又はプロセスガス混合物が供給される。特定のプロセスガス流の場合、プロセス圧力は真空ポンプシステム５５０を用いて調節される。あらかじめ決定された材料の処理に特有の材料を得るため、及び／又は基板５２５の露出面からの材料の除去を促進するために、プラズマを使用することができる。プラズマ処理システム５００は、２００ｍｍ基板、３００ｍｍ基板又はより大型のものなどの任意の所望のサイズの基板の処理のために構成することができる。
基板５２５は、機械的クランプシステム又は電気的クランプシステム（たとえば、静電クランプシステム）などのクランプシステム５２８によって基板ホルダ５２０に取り付けることができる。さらに、基板ホルダ５２０は、基板ホルダ５２０及び基板５２５の温度の調節及び／又は制御のために構成される加熱システム（図示せず）又は冷却システム（図示せず）を含むことができる。加熱システム又は冷却システムは、冷却の場合には基板ホルダ５２０から熱を受け取り熱交換器システム（図示せず）に熱を伝達し、又は加熱の場合には熱交換器から基板ホルダ５２０に熱を伝達する伝熱流体の再循環流を含むことができる。別の実施形態では、抵抗加熱要素又は熱電気加熱器／冷却器などの加熱／冷却要素を基板ホルダ５２０、ならびにプラズマ処理チャンバー５１０のチャンバー壁及びプラズマ処理システム５００中の任意の他の構成要素に含むことができる。
さらに、基板５２５と基板ホルダ５２０との間のガスギャップ熱伝導を改善するために、裏面ガス供給システム５２６により、伝熱ガスを基板５２５の裏面に供給することができる。高温又は低温における基板の温度制御が必要な場合、このようなシステムを利用することができる。たとえば、裏面ガス供給システムは、２ゾーンガス分配システムを含むことができ、基板５２５の中央と端部との間でヘリウムガスギャップ圧力が独立に変動することができる。
図５に示される実施形態では、基板ホルダ５２０は電極５２２を含むことができ、それによってＲＦ出力がプラズマ処理領域５４５中の処理用プラズマに結合される。たとえば、基板ホルダ５２０は、任意選択のインピーダンス整合ネットワーク５３２を介したＲＦ発生器５３０から基板ホルダ５２０へのＲＦ出力の伝達により、ＲＦ電圧で電気的にバイアスをかけることができる。ＲＦバイアスは、電子を加熱してプラズマを形成し維持する機能を果たすことができる。この構成では、システムは反応性イオンエッチング（ＲＩＥ）反応器として動作することができ、チャンバー及び上部ガス注入電極は、接地面として機能する。ＲＦバイアの典型的な周波数は約０．１ＭＨｚ〜約１００ＭＨｚの範囲となりうる。プラズマ処理用の種々のＲＦシステムが周知であり、さらなる議論は行わない。
さらに、ＲＦ電圧での電極５２２の電気バイアスは、パルスバイアス信号制御装置５３１を用いてパルス化することができる。ＲＦ発生器５３０からのＲＦ出力は、たとえばオフ状態とオン状態との間でパルス化することができる。
あるいは、ＲＦ出力は、複数の周波数で基板ホルダ電極に印加される。さらに、インピーダンス整合ネットワーク５３２は、反射される出力を減少させることによってプラズマ処理チャンバー５１０中のプラズマへのＲＦ出力の移動を改善することができる。種々の整合ネットワークトポロジー、たとえばＬ型、π型、Ｔ型など、及び自動制御方法が周知であり、それらを開示されるシステムとともに使用することができる。
ガス分配システム５４０は、プロセスガス混合物を導入するためのシャワーヘッド設計を含むことができる。あるいは、ガス分配システム５４０は、プロセスガス混合物を導入し、基板５２５上でのプロセスガス混合物の分配を調節するためのマルチゾーンシャワーヘッド設計を含むことができる。たとえば、マルチゾーンシャワーヘッド設計は、基板５２５上の実質的に中央の領域へのプロセスガスの流れ又は組成の量に対して、基板５２５上の実質的に周辺の領域へのプロセスガスの流れ又は組成を調節するように構成することができる。
真空ポンプシステム５５０は、最大約５０００リットル／秒（以上）のポンプ速度が可能なターボ分子真空ポンプ（ＴＭＰ）と、チャンバー圧力を調節するためのゲートバルブとを含むことができる。ドライプラズマエッチングに使用される従来のプラズマ処理装置では、１０００リットル／秒〜３０００リットル／秒のＴＭＰを使用することができる。ＴＭＰは、たとえば約５０ｍＴｏｒｒ未満の低圧処理の場合に有用である。高圧処理の場合（すなわち、約１００ｍＴｏｒｒを超える）、メカニカルブースターポンプ及びドライ粗引きポンプを使用することができる。さらに、チャンバー圧力を監視するための装置（図示せず）をプラズマ処理チャンバー５１０に連結することができる。
制御装置５５５は、マイクロプロセッサと、メモリと、プラズマ処理システム５００への入力の伝達及び起動を行い、プラズマ処理システム５００からの出力を監視するのに十分な制御電圧を発生させることができるデジタルＩ／Ｏポートとを含む。さらに、制御装置５５５は、ＲＦ発生器５３０、パルスバイアス信号制御装置５３１、インピーダンス整合ネットワーク５３２、ガス分配システム５４０及び真空ポンプシステム５５０並びに基板加熱／冷却システム（図示せず）、裏面ガス供給システム５２６、及び／又は静電クランプシステム５２８に連結することができ、それらと情報交換を行うことができる。たとえば、プラズマエッチングプロセスなどのプラズマ支援プロセスを基板５２５に対して行うためのプロセスレシピによりプラズマ処理システム５００の前述の構成要素への入力を起動するために、メモリに記憶されたプログラムを利用することができる。
制御装置５５５は、プラズマ処理システム５００に対して近く又は離れてのいずれかで設置することができる。たとえば、制御装置５５５は、直接接続、イントラネット、及び／又はインターネットを用いてプラズマ処理システム５００とデータ交換することができる。制御装置５５５は、たとえば顧客サイト（すなわち装置のメーカーなど）でイントラネットに接続することができ、又はたとえばベンダーサイト（すなわち設備の製造元）でイントラネットに接続することができる。これとは別にあるいはこれに加えて、制御装置５５５はインターネットに接続することができる。さらに、別のコンピュータ（すなわち、制御装置、サーバーなど）が、直接接続、イントラネット及び／又はインターネットによって制御装置５５５にアクセスしてデータ交換を行うことができる。
図６に示される実施形態では、プラズマ処理システム６００は、図５の実施形態と同様であってよく、図５を参照して記載された構成要素に加えて、場合によりプラズマ密度を増加させ、及び／又はプラズマ処理の均一性を改善するために、固定式、又は機械的若しくは電気的に回転する磁界システム６６０のいずれかをさらに含むことができる。さらに、回転速度及び磁界強度を調節するために、制御装置５５５が磁界システム６６０に連結することができる。回転磁界の設計及び実現は周知であり、さらなる議論は行わない。
図７に示される実施形態では、プラズマ処理システム７００は、図５又は図６の実施形態と同様であってよく、任意選択のインピーダンス整合ネットワーク７７４によってＲＦ発生器７７２からのＲＦ出力を結合可能な上部電極７７０をさらに含むことができる。上部電極にＲＦ出力を印加するための周波数は約０．１ＭＨｚ〜約２００ＭＨｚの範囲であってよい。さらに、下部電極への出力の印加のための周波数は約０．１ＭＨｚ〜約１００ＭＨｚの範囲であってよい。さらに、上部電極７７０へのＲＦ出力の印加を制御するために、制御装置５５５がＲＦ発生器７７２及びインピーダンス整合ネットワーク７７４に連結される。上部電極の設計及び実現は周知であり、さらなる議論は行わない。上部電極７７０及びガス分配システム５４０は、図示されるように同じチャンバーアセンブリ内に設計することができる。あるいは、上部電極７７０は、基板５２５の上のプラズマに結合するＲＦ出力分布を調節するためのマルチゾーン電極設計を含むことができる。たとえば、上部電極７７０は、中央電極及び端部電極にセグメント化することができる。図７に示される実施形態は、たとえばＳｉＡＲＣを含むデバイス層をエッチングするために有利に使用することができる。
図８に示される実施形態では、プラズマ処理システム８００は、図７の実施形態と同様であってよく、基板５２５と向かい合う上部電極７７０に連結した直流（ＤＣ）電源８９０をさらに含むことができる。上部電極７７０は電極板を含むことができる。この電極板はシリコン含有電極板を含むことができる。さらに、電極板はドープされたシリコンの電極板を含むことができる。ＤＣ電源８９０は可変ＤＣ電源を含むことができる。さらに、ＤＣ電源８９０はバイポーラＤＣ電源を含むことができる。ＤＣ電源８９０は、ＤＣ電源８９０の極性、電流、電圧又はオン／オフ状態の監視、調節又は制御の少なくとも１つを行うように構成されたシステムをさらに含むことができる。プラズマが形成されると、ＤＣ電源８９０によって弾道電子ビームの形成が促進される。電気フィルター（図示せず）を用いて、ＤＣ電源８９０からＲＦ出力を分離することができる。
たとえば、ＤＣ電源８９０によって上部電極７７０に印加されるＤＣ電圧は、約−２０００ボルト（Ｖ）〜約１０００Ｖの範囲であってよい。たとえば、ＤＣ電圧の絶対値は約１００Ｖ以上の値を有することができ、又はＤＣ電圧の絶対値は約５００Ｖ以上の値を有することができる。前述のように、ＤＣ電圧は負の極性を有することができる。たとえば、ＤＣ電圧は、上部電極７７０の表面上に生成される自己バイアス電圧よりも大きい絶対値を有する負の電圧であってよい。基板ホルダ５２０に面する上部電極７７０の表面は、シリコン含有材料から構成されてよい。
図９に示される実施形態では、プラズマ処理システム９００は、図５及び６の実施形態と同様であってよく、ＲＦ出力がＲＦ発生器９８２を介して任意選択のインピーダンス整合ネットワーク９８４を通して結合される誘導コイル９８０をさらに含むことができる。ＲＦ出力は、誘導コイル９８０から誘電体窓（図示せず）を介してプラズマ処理領域５４５に誘導結合される。誘導コイル９８０へのＲＦ出力の印加のための周波数は約１０ＭＨｚ〜約１００ＭＨｚの範囲であってよい。同様に、チャック電極への出力の印加のための周波数は約０．１ＭＨｚ〜約１００ＭＨｚの範囲であってよい。さらに、誘導コイル９８０とプラズマ処理領域５４５中のプラズマとの容量結合を減少させるためにスロット付きファラデーシールド（図示せず）を使用することができる。さらに、誘導コイル９８０への出力の印加を制御するために、制御装置５５５をＲＦ発生器９８２及びインピーダンス整合ネットワーク９８４に連結することができる。
図１０に示されるような別の実施形態では、プラズマ処理システム１０００は、図９の実施形態と同様であってよく、トランス結合プラズマ（ＴＣＰ）反応器のように、上からプラズマ処理領域５４５と連絡する「スパイラル」コイル又は「パンケーキ」コイルである誘導コイル１０８０をさらに含むことができる。誘導結合プラズマ（ＩＣＰ）源又はトランス結合プラズマ（ＴＣＰ）源の設計及び実現は周知であり、さらなる議論は行わない。
あるいは、プラズマは電子サイクロトロン共鳴（ＥＣＲ）を用いて形成することができる。さらに別の実施形態では、プラズマはヘリコン波を発射することで形成される。さらに別の実施形態では、プラズマは伝搬表面波から形成される。上記の各プラズマ源は周知であり、さらなる議論は行わない。
図１１に示される実施形態では、プラズマ処理システム１１００は、図５の実施形態と同様であってよく、表面波プラズマ（ＳＷＰ）源１１８０をさらに含むことができる。ＳＷＰ源１１８０は、マイクロ波出力がマイクロ波発生器１１８２を介して任意選択のインピーダンス整合ネットワーク１１８４を通して連結されるラジアルラインスロットアンテナなどのスロットアンテナを含むことができる。
本発明の特定の実施形態のみを以上に詳細に説明してきたが、当業者であれば、本発明の新規な教示及び利点から実質的に逸脱することなく、実施形態における多くの修正形態が可能であることを容易に理解するものである。したがって、すべてのこのような修正形態を本発明の範囲内に含めることを意図している。

Claims (20)

  1. 基板をエッチングする方法であって、
    エッチングプロセスを促進するように構成されたプラズマ処理システム中に前記基板を配置するステップと、
    前記基板の露出面の単層をエッチングするために原子層エッチングプロセスサイクルを行うステップであって、該原子層エッチングプロセスサイクルが、
    エッチャントを導入することにより、前記基板の前記露出面上に前記エッチャントを含む吸着単層を形成しながら、同時に、前記露出面における全イオン流束よりも大きい前記露出面におけるエッチャントラジカル流束を達成するために目標とされる出力レベルで電磁力を前記プラズマ処理システムに結合させるステップと、
    任意の過剰のエッチャントを除去するために前記プラズマ処理システムをパージするステップと、
    前記吸着単層を気体イオンに曝露して前記エッチャントの反応を活性化させることにより、前記エッチャントを含む前記吸着単層を脱着させるステップと、
    脱着された前記吸着単層を除去するために前記プラズマ処理システムをパージするステップと
    を連続して含む、ステップと、
    目標深さに到達するまで前記原子層エッチングプロセスサイクルを繰り返すステップと
    を含み、
    各プロセスサイクルが前記露出面から前記単層をエッチングし、
    前記出力レベルが５０Ｗ以下である、方法。
  2. 前記出力レベルが１０Ｗ以下である、請求項１に記載の方法。
  3. 前記基板が置かれる基板ホルダに結合されるバイアス出力として、少なくとも部分的に前記電磁力が前記プラズマ処理システムに結合される、請求項１に記載の方法。
  4. 前記電磁力が排他的にバイアス出力として前記基板ホルダに印加される、請求項３に記載の方法。
  5. 前記基板ホルダに対向しかつ向かい合う電極へのソース出力として、追加的な電磁力が前記プラズマ処理システムに結合される、請求項３に記載の方法。
  6. 前記基板が置かれる基板ホルダに対向しかつ向かい合う電極に結合されるソース出力として、少なくとも部分的に前記電磁力が前記プラズマ処理システムに結合される、請求項１に記載の方法。
  7. 前記電磁力が排他的に前記基板ホルダと反対側の前記電極へのソース出力として印加される、請求項６に記載の方法。
  8. 前記エッチャントがハロゲン元素を含む、請求項１に記載の方法。
  9. 前記エッチャントがハロゲン化物、ハロメタン、ハロシラン又はそれらの２種類以上の組み合わせを含む、請求項８に記載の方法。
  10. 前記エッチャントが、Ｃｌ２、Ｂｒ２、Ｆ２、ＨＢｒ、ＢＣｌ３、ＳＦ６、ＮＦ３、形態ＣｘＦｙ（ここで、ｘ及びｙは０を超える実数である）のフルオロカーボン化合物、形態ＣｘＦｙＨｚ（ここで、ｘ、ｙ及びｚは０を超える実数である）のフッ化炭化水素化合物又はそれらの２種類以上の任意の組み合わせを含む、請求項８に記載の方法。
  11. 前記出力レベルが、１００の値を超える前記基板における前記エッチャントラジカル流束の前記全イオン流束に対する比を達成することを目標とされる、請求項１に記載の方法。
  12. 前記出力レベルが、１０００の値を超える前記基板における前記エッチャントラジカル流束の前記全イオン流束に対する比を達成することを目標とされる、請求項１に記載の方法。
  13. 前記吸着単層を形成するステップが、プロセスサイクル１回当たり２秒以下にわたって進行する、請求項１に記載の方法。
  14. 前記吸着単層を形成するステップが、プロセスサイクル１回当たり０．５秒以下にわたって進行する、請求項１に記載の方法。
  15. 前記基板の前記露出面がシリコンを含み、前記エッチャントがＣｌ２を含み、前記気体イオンがＡｒイオンを含む、請求項１に記載の方法。
  16. 基板をエッチングする方法であって、
    エッチングプロセスを促進するように構成されたプラズマ処理システム中に前記基板を配置するステップと、
    前記基板の露出面においてプロセスサイクル１回当たり基板材料の１つの単層をエッチングするステップであって、各プロセスサイクルが吸着ステップ及び脱着ステップを交互に行うステップを含む、ステップと
    を含み、
    前記吸着ステップが、前記基板の前記露出面上にエッチャントを吸着させながら、前記露出面における全イオン流束よりも大きい前記露出面におけるエッチャントラジカル流束を達成するために５０Ｗ以下の出力レベルで電磁力を前記プラズマ処理システムに結合させるステップを含み、
    前記脱着ステップが、吸着された前記エッチャントと基板材料の前記単層との間の反応を活性化させて、反応生成物を脱着させるステップを含む、方法。
  17. 前記脱着ステップが、前記基板が置かれる基板ホルダに結合されるバイアス出力、及び前記基板ホルダに対向しかつ向かい合う電極に結合されるソース出力として電磁力を前記プラズマ処理システムに結合させながら、希ガスを前記プラズマ処理システム中に流して、前記反応を活性化させるのに十分なエネルギーを有する気体イオンを形成するステップを含む、請求項１６に記載の方法。
  18. 前記吸着ステップと前記脱着ステップとの間及び前記脱着ステップの後に、前記プラズマ処理システムをパージするステップをさらに含む、請求項１７に記載の方法。
  19. 前記出力レベルが２０Ｗ以下である、請求項１７に記載の方法。
  20. 前記出力レベルが、１００の値を超える前記基板における前記エッチャントラジカル流束の前記全イオン流束に対する比を達成するように調節される、請求項１７に記載の方法。
JP2017551300A 2015-03-30 2016-03-29 原子層をエッチングする方法 Active JP6532066B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562139795P 2015-03-30 2015-03-30
US62/139,795 2015-03-30
PCT/US2016/024661 WO2016160778A1 (en) 2015-03-30 2016-03-29 Method for atomic layer etching

Publications (3)

Publication Number Publication Date
JP2018510515A true JP2018510515A (ja) 2018-04-12
JP2018510515A5 JP2018510515A5 (ja) 2019-05-09
JP6532066B2 JP6532066B2 (ja) 2019-06-19

Family

ID=55745829

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017551300A Active JP6532066B2 (ja) 2015-03-30 2016-03-29 原子層をエッチングする方法

Country Status (7)

Country Link
US (1) US9881807B2 (ja)
JP (1) JP6532066B2 (ja)
KR (1) KR102510737B1 (ja)
CN (1) CN107431011B (ja)
SG (1) SG11201707998TA (ja)
TW (1) TWI621177B (ja)
WO (1) WO2016160778A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021182189A1 (ja) * 2020-03-11 2021-09-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256108B2 (en) * 2016-03-01 2019-04-09 Lam Research Corporation Atomic layer etching of AL2O3 using a combination of plasma and vapor treatments
CN116779435A (zh) * 2016-12-09 2023-09-19 Asm Ip 控股有限公司 热原子层蚀刻工艺
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10283319B2 (en) 2016-12-22 2019-05-07 Asm Ip Holding B.V. Atomic layer etching processes
US10692724B2 (en) * 2016-12-23 2020-06-23 Lam Research Corporation Atomic layer etching methods and apparatus
US10134600B2 (en) * 2017-02-06 2018-11-20 Lam Research Corporation Dielectric contact etch
US9779956B1 (en) * 2017-02-06 2017-10-03 Lam Research Corporation Hydrogen activated atomic layer etching
US11469079B2 (en) * 2017-03-14 2022-10-11 Lam Research Corporation Ultrahigh selective nitride etch to form FinFET devices
US10483118B2 (en) * 2017-05-11 2019-11-19 Tokyo Electron Limited Etching method
US10504742B2 (en) * 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10763083B2 (en) * 2017-10-06 2020-09-01 Lam Research Corporation High energy atomic layer etching
JP6987172B2 (ja) * 2017-11-28 2021-12-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置
JP2019102483A (ja) * 2017-11-28 2019-06-24 東京エレクトロン株式会社 エッチング方法およびエッチング装置
KR102642011B1 (ko) 2018-03-30 2024-02-27 램 리써치 코포레이션 내화성 금속들 및 다른 고 표면 결합 에너지 재료들의 원자 층 에칭 및 평활화 (smoothing)
US11387111B2 (en) 2018-04-13 2022-07-12 Mattson Technology, Inc. Processing of workpieces with reactive species generated using alkyl halide
GB201810387D0 (en) * 2018-06-25 2018-08-08 Spts Technologies Ltd Method of plasma etching
US10847375B2 (en) * 2018-06-26 2020-11-24 Lam Research Corporation Selective atomic layer etching
US10720337B2 (en) * 2018-07-20 2020-07-21 Asm Ip Holding B.V. Pre-cleaning for etching of dielectric materials
JP2021019201A (ja) 2019-07-18 2021-02-15 エーエスエム アイピー ホールディング ビー．ブイ． 半導体処理システム用シャワーヘッドデバイス
US11043362B2 (en) * 2019-09-17 2021-06-22 Tokyo Electron Limited Plasma processing apparatuses including multiple electron sources
JP7114554B2 (ja) 2019-11-22 2022-08-08 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
US11574813B2 (en) 2019-12-10 2023-02-07 Asm Ip Holding B.V. Atomic layer etching
CN111370308B (zh) * 2020-02-18 2023-03-21 中国科学院微电子研究所 一种刻蚀方法及系统、刻蚀控制装置、电子器件及设备
US20210408235A1 (en) * 2020-06-25 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with silicide gate fill structure
CN112366135B (zh) * 2020-10-26 2024-06-21 北京北方华创微电子装备有限公司 一种硅原子层刻蚀方法
JP7511501B2 (ja) * 2021-02-10 2024-07-05 東京エレクトロン株式会社 プラズマ処理装置及び監視装置
KR102654170B1 (ko) * 2021-02-17 2024-04-04 대전대학교 산학협력단 액상 전구체를 이용한 원자층 식각 방법
US20220301887A1 (en) * 2021-03-16 2022-09-22 Applied Materials, Inc. Ruthenium etching process
US11664195B1 (en) 2021-11-11 2023-05-30 Velvetch Llc DC plasma control for electron enhanced material processing
US11688588B1 (en) 2022-02-09 2023-06-27 Velvetch Llc Electron bias control signals for electron enhanced material processing
US11869747B1 (en) 2023-01-04 2024-01-09 Velvetch Llc Atomic layer etching by electron wavefront

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012529777A (ja) * 2009-12-15 2012-11-22 ユニバーシティ オブ ヒューストン システム パルスプラズマを用いた原子層エッチング
US20140206192A1 (en) * 2011-07-22 2014-07-24 Research & Business Foundation Sungkyunkwan University Method for etching atomic layer of graphine

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630201B2 (en) * 2001-04-05 2003-10-07 Angstron Systems, Inc. Adsorption process for atomic layer deposition
KR101080604B1 (ko) 2010-02-09 2011-11-04 성균관대학교산학협력단 원자층 식각 장치 및 이를 이용한 식각 방법
US9076646B2 (en) * 2010-04-15 2015-07-07 Lam Research Corporation Plasma enhanced atomic layer deposition with pulsed plasma exposure
US9793126B2 (en) * 2010-08-04 2017-10-17 Lam Research Corporation Ion to neutral control for wafer processing with dual plasma source reactor
US20130084707A1 (en) 2011-09-30 2013-04-04 Tokyo Electron Limited Dry cleaning method for recovering etch process condition
CN103117216B (zh) * 2011-11-17 2015-08-05 中芯国际集成电路制造(上海)有限公司 避免浅沟槽隔离结构产生缺角的半导体器件的制作方法
US9330899B2 (en) * 2012-11-01 2016-05-03 Asm Ip Holding B.V. Method of depositing thin film

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012529777A (ja) * 2009-12-15 2012-11-22 ユニバーシティ オブ ヒューストン システム パルスプラズマを用いた原子層エッチング
US20140206192A1 (en) * 2011-07-22 2014-07-24 Research & Business Foundation Sungkyunkwan University Method for etching atomic layer of graphine

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021182189A1 (ja) * 2020-03-11 2021-09-16 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP2021145030A (ja) * 2020-03-11 2021-09-24 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7394665B2 (ja) 2020-03-11 2023-12-08 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Also Published As

Publication number Publication date
SG11201707998TA (en) 2017-10-30
KR102510737B1 (ko) 2023-03-15
US20160293432A1 (en) 2016-10-06
US9881807B2 (en) 2018-01-30
CN107431011A (zh) 2017-12-01
TWI621177B (zh) 2018-04-11
KR20180036646A (ko) 2018-04-09
TW201643958A (zh) 2016-12-16
WO2016160778A1 (en) 2016-10-06
JP6532066B2 (ja) 2019-06-19
CN107431011B (zh) 2021-08-24

Similar Documents

Publication Publication Date Title
JP6532066B2 (ja) 原子層をエッチングする方法
TWI620246B (zh) 於抗反射塗佈層蝕刻期間使用氫以改良粗糙度及提升選擇性的方法
TWI743072B (zh) 蝕刻方法及蝕刻裝置
JP6280030B2 (ja) 多層マスクのパターン限界寸法及びインテグリティを制御するためのエッチングプロセス
TWI598960B (zh) 經由碳-氟含量之調整而在抗反射塗佈層蝕刻期間用以改良粗糙度及提升選擇性的方法
TWI514462B (zh) 氮化矽膜中之特徵部的蝕刻方法
TWI598959B (zh) 於抗反射塗佈層蝕刻期間使用碳以改良粗糙度及提升選擇性的方法
JP6175570B2 (ja) ガスパルスを用いる深掘りシリコンエッチングのための方法
JP5349066B2 (ja) Ｃｄバイアスの減少したシリコン含有反射防止コーティング層のエッチング方法
JP2008244479A (ja) 金属窒化物を乾式エッチングする方法及びシステム
US8592327B2 (en) Formation of SiOCl-containing layer on exposed low-k surfaces to reduce low-k damage
WO2012122064A1 (en) Method of etching silicon nitride films
WO2016131061A1 (en) Method for roughness improvement and selectivity enhancement during arc layer etch
JP2011040757A (ja) 六フッ化硫黄（ｓｆ６）および炭化水素ガスを用いた反射防止層のパターニング方法
WO2013046050A2 (en) Dry cleaning method for recovering etch process condition
KR102412439B1 (ko) 자기 정렬된 다중 패터닝을 위한 선택적 산화물 에칭 방법
KR102448699B1 (ko) 자기 정렬된 다중 패터닝을 위한 선택적 질화물 에칭 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190329

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190329

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20190329

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20190409

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190416

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190514

R150 Certificate of patent or registration of utility model

Ref document number: 6532066

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250