JP2018152528A - 電子装置 - Google Patents

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安伸 庄司
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Abstract

【課題】 接合層が配線パターンや基板から剥離することを防止できる電子装置を提供すること。
【解決手段】 基材1と、基材1に形成された配線パターン3と、配線パターン3に配置された電子素子41と、電子素子41および配線パターン3の間に介在する接合層5と、を備え、配線パターン3には、開口部39が形成され、接合層5は、基材1のうち配線パターン3における開口部39に露出した部位119に接している。
【選択図】 図10

Description

本開示は、電子装置に関する。
従来の半導体発光装置は、基板、半導体発光素子、配線パターン、接合層、および、封止樹脂を備えている。配線パターンは、基板に形成されている。半導体発光素子は、接合層を介して配線パターンに配置されている。封止樹脂は、基材上に配置され、半導体発光素子および配線パターンを覆っている。
特開2015−115432号公報
本開示は、上記した事情のもとで考え出されたものであって、接合層が配線パターンや基板から剥離することを防止できる電子装置を提供することをその主たる課題とする。
本開示の第1の側面によると、基材と、前記基材に形成された配線パターンと、前記配線パターンに配置された電子素子と、前記電子素子および前記配線パターンの間に介在する接合層と、を備え、前記配線パターンには、開口部が形成され、前記接合層は、前記基材のうち前記配線パターンにおける前記開口部に露出した部位に接している、電子装置が提供される。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
第1実施形態にかかる電子装置の斜視図である。 第1実施形態にかかる電子装置の正面図である。 第1実施形態にかかる電子装置の左側面図である。 第1実施形態にかかる電子装置の右側面図である。 第1実施形態にかかる電子装置の平面図である。 図5に示した電子装置から電子素子とワイヤと保護層とを省略した図である。 図6に示した電子装置から接合層を省略した図である。 第1実施形態にかかる電子装置の底面図である。 図5のIX−IX線に沿う断面図である。 図5のX−X線に沿う断面図である。 第1実施形態にかかる電子装置の製造方法におけるある一時点の平面図である。 第1実施形態にかかる電子装置の製造方法におけるある一時点の平面図である。 第1実施形態にかかる電子装置の製造方法におけるある一時点の平面図である。 第2実施形態にかかる電子装置の平面図である。 第3実施形態にかかる電子装置の平面図である。
以下、本開示の実施の形態につき、図面を参照して具体的に説明する。
<第1実施形態>
図1〜図13を用いて、第1実施形態について説明する。
図1は、第1実施形態にかかる電子装置の斜視図である。図2は、第1実施形態にかかる電子装置の正面図である。図3は、第1実施形態にかかる電子装置の左側面図である。図4は、第1実施形態にかかる電子装置の右側面図である。図5は、第1実施形態にかかる電子装置の平面図である。
これらの図に示す電子装置A1は、基材1と、配線パターン3と、電子素子41と、ワイヤ42と、接合層5と、保護層6と、樹脂部7と、を含む。図5では、樹脂部7を省略している。
基材1は、例えば絶縁性の材料よりなる。このような絶縁性の材料としては、例えば、絶縁性の樹脂もしくはセラミックなどが挙げられる。絶縁性の樹脂としては、例えば、ガラスエポキシ樹脂などが挙げられる。セラミックとしては、例えば、Al23、SiC,またはAlNなどが挙げられる。基材1は、アルミニウムなどの金属よりなる基板に、絶縁膜が形成されたものであってもよい。基材1は、基材1の厚さ方向Z1視において、矩形状を呈する。
基材1は、主面11、裏面13、第1側面15A、第2側面15B、第3側面15C、および第4側面15Dを有する。
主面11および裏面13は、基材1の厚さ方向Z1において、離間しており、互いに反対側を向く。主面11および裏面13はともに、平坦である。
第1側面15Aおよび第2側面15Bは、第1方向X1に離間しており、互いに反対側を向く。第1側面15Aおよび第2側面15Bはともに、主面11および裏面13につながっている。第1側面15Aおよび第2側面15Bはともに、平坦である。
基板1には、第1凹部16Aおよび第2凹部16Bが形成されている。第1凹部16Aおよび第2凹部16Bはそれぞれ、第1側面15Aおよび第2側面15Bから基材1の内側に向け凹んでいる。第1凹部16Aおよび第2凹部16Bはともに、主面11から裏面13にわたって形成されている。本実施形態においては、第1凹部16Aおよび第2凹部16Bは、基材1の厚さ方向Z1視において、半円形状をなす。
第3側面15Cおよび第4側面15Dは、第2方向Y1に離間しており、互いに反対側を向く。第3側面15Cおよび第4側面15Dはともに、主面11および裏面13につながっている。第3側面15Cおよび第4側面15Dはともに、平坦である。
図6は、図5に示した電子装置から電子素子とワイヤと保護層とを省略した図である。図7は、図6に示した電子装置から接合層を省略した図である。図8は、第1実施形態にかかる電子装置の底面図である。
図5〜図7等に示す配線パターン3は、電子素子41に電力を供給するための電流経路を構成する。配線パターン3は電子素子41に導通している。配線パターン3は、例えば、Cu、Ni、Ti、Auなどの単種類または複数種類の金属からなる。配線パターン3は基材1に形成されている。本実施形態においては、配線パターン3は、Cu上にAuめっきされて形成されている。配線パターン3の材質はここに挙げたものに特に限定されない。配線パターン3は、主面11および裏面13に形成されている。本実施形態では更に配線パターン3は第1凹部16Aおよび第2凹部16Bに形成されている。
配線パターン3は、ダイパッド部31と、第1導電部32と、第2導電部33と、第1端縁部35Aと、第2端縁部35Bと、第1連絡部36Aと、第2連絡部36Bと、第1側面部37Aと、第2側面部37Bと、第1裏面部38Aと、第2裏面部38Bと、を含む。配線パターン3には開口部39が形成されている。
図9は、図5のIX−IX線に沿う断面図である。図10は、図5のX−X線に沿う断面図である。
本実施形態では、開口部39は環状(より具体的には一部が欠けた円環状)である。開口部39には接合層5が配置されている。図10に示すように、接合層5は、基材1のうち配線パターン3における開口部39に露出した部位119に接している。
図5〜図7、図9、図10に示すように、ダイパッド部31と、第1導電部32と、第2導電部33と、第1端縁部35Aと、第2端縁部35Bと、第1連絡部36Aと、第2連絡部36Bとは、基材1における主面11に形成されている。
ダイパッド部31には電子素子41が配置されている。ダイパッド部31の一部は、開口部39を構成している。ダイパッド部31には接合層5が接する。ダイパッド部31は、第1内側面311を含む。第1内側面311は、基材1の厚さ方向Z1に交差する方向(本実施形態では厚さ方向Z1に直交する方向)を向く。第1内側面311は、開口部39の一部を規定している。本実施形態では第1内側面311には接合層5が接している。図7に示すように、ダイパッド部31は、第1端縁31Aおよび第2端縁31Bを含む。第1端縁31Aおよび第2端縁31Bは、ダイパッド部31において基材1の厚さ方向Z1視にて互いに反対側に位置する。
第1導電部32は、ダイパッド部31から離間している。本実施形態では、第1導電部32は、ダイパッド部31を囲む環状である。より具体的には、第1導電部32は矩形状の外形を有する環状である。第1導電部32の外形は矩形状に限定されず、円形状や三角形状の他の形状であってもよい。第1導電部32の一部は、開口部39を構成している。基材1の厚さ方向Z1視において、第1導電部32およびダイパッド部31の間には、開口部39が位置する。第1導電部32には接合層5が接している。
図10に示すように、第1導電部32は、第2内側面321を含む。第2内側面321は、第1内側面311に対向している。第2内側面321の厚さ方向Z1視の形状は、円弧状である。第2内側面321には接合層5が接している。本実施形態とは異なり、第2内側面321が接合層5に接しておらず、第2内側面321と接合層5とが離間していてもよい。1導電部32は、基材1の厚さ方向Z1を向く表面322を有する。第1導電部32の表面322は、接触部位322Aおよび露出部位322Bを有する。接触部位322Aは接合層5に接する。露出部位322Bは接合層5から露出している。基材1の厚さ方向Z1視において、露出部位322Bと開口部39との間に、接触部位322Aが位置する。図7に示すように、本実施形態では、第2内側面321と第1内側面311との距離L2は、距離L1と略同一であるが、距離L2は、距離L1より小さくてもあるいは大きくてもよい。本実施形態では、距離L2は、第2導電部33の幅W1よりも大きい。たとえば、距離L1は距離L2よりも大きく、且つ、距離L2は幅W1よりも大きくてもよい。距離L1,L2が幅W1よりも大きいと、ダイパッド部31をつなぐ部分(第2導電部33)の幅が細いことを意味するので、ダイパッド部31の剥離が進行しにくくなる可能性がある。距離L2が距離L1よりも小さいことにより、熱ストレス等を印加した際の電子素子41を持ち上げる力が小さくなり、電子素子41がすっぽ抜ける不良を回避できる可能性がある。
図7に示すように、第2導電部33は、ダイパッド部31および第1導電部32のいずれにもつながる。第2導電部33は、ダイパッド部31および第1導電部32の間に位置する。第2導電部33の一部は、開口部39を構成している。第2導電部33に接合層5が接している。第2導電部33は、基材1の厚さ方向Z1視において、ダイパッド部31から第1導電部32に向かって延びている。具体的には、第2導電部33は、ダイパッド部31に対し、第1端縁部35Aとは反対側に配置されている。第2導電部33は、基材1の厚さ方向Z1を向く表面332を有する。第2導電部33における表面332は、接合層5に接している。本実施形態では、表面332の全体が、接合層5に接している。本実施形態では、第2導電部33の幅W1は、第1端縁31Aおよび第2端縁31Bの離間距離L1よりも、小さい。本実施形態とは異なり、第2導電部33の幅W1は、第1端縁31Aおよび第2端縁31Bの離間距離L1と同一であってもよく、あるいは、大きくてもよい。
本実施形態とは異なり、第2導電部33が形成されていなくてもよい。そして、ダイパッド部31が配線パターン3における他のいずれの部位からも絶縁されていてもよい。この場合、開口部39は、一部が欠けた環状ではなく、完全な環状であってもよい。
図7に示すように、第1端縁部35Aは、第1凹部16Aの縁161Aに沿って延びている。本実施形態では、第1端縁部35Aは、半円環状である。第1連絡部36Aは、第1導電部32および第1端縁部35Aの間に位置し、且つ、第1導電部32および第1端縁部35Aに導通する。より具体的には、第1連絡部36Aは、第1導電部32および第1端縁部35Aにつながっている。
ワイヤボンディングパッド部34にはワイヤ42がボンディングされている。ワイヤボンディングパッド部34は、ダイパッド部31に対し第1方向X1に離間している。
第2端縁部35Bは、第2凹部16Bの縁161Bに沿って延びている。本実施形態では、第2端縁部35Bは、半円環状である。第2連絡部36Bは、ワイヤボンディングパッド部34および第2端縁部35Bの間に位置し、且つ、ワイヤボンディングパッド部34および第2端縁部35Bに導通する。より具体的には、第2連絡部36Bは、ワイヤボンディングパッド部34および第2端縁部35Bにつながっている。
本実施形態では、配線パターン3は、導電部36Cを含む。導電部36Cは、第2方向Y1に沿って延びており、第3側面15Cあるいは第4側面15Dに至っている。導電部36Cは、ワイヤボンディングパッド部34および第2連絡部36Bにつながっている。
第1側面部37Aは、第1凹部16Aの内側面に形成され、且つ、第1端縁部35Aにつながっている。第2側面部37Bは、第2凹部16Bの内側面に形成され、且つ、第2端縁部35Bにつながっている。
図8に示すように、第1裏面部38Aおよび第2裏面部38Bは、基材1の裏面13に形成されている。
第1裏面部38Aは、第1側面部37Aにつながっている。第1裏面部38Aは、縁381A〜387Aを含む。縁381Aは、第1方向X1に沿って延びる。縁382Aは、第2方向Y1に沿って延び、縁381Aにつながっている。縁383Aは、第1方向X1に沿って延び、縁382Aにつながっている。縁384Aは、第2方向Y1に沿って延び、縁381Aにつながっている。縁384Aは、縁382Aよりも短い。縁385Aは、円弧状であり、縁384Aにつながっている。縁385Aは、基材1の裏面13の第1方向X1における端に至っている。縁386Aは、第2方向Y1に沿って延び、縁383Aにつながっている。縁386Aは、縁382Aよりも短い。縁387Aは、円弧状であり、縁386Aにつながっている。縁387Aは、基材1の裏面13の第1方向X1における端に至っている。
第2裏面部38Bは、第2側面部37Bにつながっている。第2裏面部38Bは、縁381B〜387Bを含む。縁381Bは、第1方向X1に沿って延びる。縁382Bは、第2方向Y1に沿って延び、縁381Bにつながっている。縁383Bは、第1方向X1に沿って延び、縁382Bにつながっている。縁384Bは、第2方向Y1に沿って延び、縁381Bにつながっている。縁384Bは、縁382Bよりも短い。縁385Bは、円弧状であり、縁384Bにつながっている。縁385Bは、基材1の裏面13の第1方向X1における端に至っている。縁386Bは、第2方向Y1に沿って延び、縁383Bにつながっている。縁386Bは、縁382Bよりも短い。縁387Bは、円弧状であり、縁386Bにつながっている。縁387Bは、基材1の裏面13の第1方向X1における端に至っている。
電子素子41は、配線パターン3におけるダイパッド部31に配置されている。本実施形態では、電子素子41は、半導体素子であり、より具体的には光学素子である。このような光学素子には発光素子および受光素子が含まれる。本実施形態では電子素子41は発光素子であり、電子装置A1の光源となる。本実施形態においては更に、電子素子41は、LEDチップである。本実施形態における電子素子41は、n型半導体層と活性層とp型半導体層とを有する。n型半導体層は活性層に積層されている。活性層はp型半導体層に積層されている。よって、活性層はn型半導体層とp型半導体層との間に位置する。n型半導体層、活性層、および、p型半導体層は、例えば、GaNよりなる。電子素子41は、互いに反対側を向く主面電極パッドおよび裏面電極パッドを有する。なお、これらの主面電極パッドおよび裏面電極パッドの図示は省略する。電子素子41は、基材1に搭載されている。電子素子41の発光色は特に限定されない。
本実施形態とは異なり、電子素子41は光学素子である必要はない。たとえば電子素子41が光学機能を果たさない素子(たとえばツェナーダイオードやICチップ)であってもよい。電子素子41が半導体素子である必要もない。たとえば、電子素子41が抵抗やコンデンサであってもよい。
ワイヤ42は電子素子41およびワイヤボンディングパッド部34にボンディングされている。ワイヤ42は導電性の材料よりなる。ワイヤ42は電子素子41およびワイヤボンディングパッド部34を導通させている。本実施形態では、ワイヤ42は、厚さ方向Z1視において第1方向X1に沿って延びている。
図10に示すように、接合層5は電子素子41および配線パターン3の間に介在する。接合層5の一部は、開口部39に充填されている。本実施形態では接合層5は導電性の材料よりなる。接合層5はたとえば銀ペーストに由来する。本実施形態とは異なり接合層5は絶縁性の材料よりなっていてもよい。本実施形態では、接合層5は、電子素子41の側面411と、ダイパッド部31の第1内側面311と、ダイパッド部31の表面312に接している(あるいは密着している)。このことは、電子素子41を接合層5がより強固に保持できる点において好ましい。接合層5の主面11からの高さは、ダイパッド部31の主面11からの高さよりも高い。接合層5の表面51は、ダイパッド部31の表面312よりも、主面11から遠い位置にある。
保護層6は、絶縁性を有する材質からなる。保護層6は、たとえばレジスト層と称されることがある。保護層6は、主面11および配線パターン3に形成されている。図3、図4に示すように、保護層6は、基材1および樹脂部7の間に介在しており、且つ、基材1および樹脂部7に接している。
保護層6は、部位61,62を含む。部位61,62は、第2方向Y1に沿って延びている。部位61,62は、主面11の第2方向Y1の一端から他端まで延在している。部位61の一部は、第1連絡部36Aに形成されている。部位62の一部は、第2連絡部36Bに形成されている。
図5に示すように、本実施形態では、第1導電部32の最も幅狭の部位の幅W32は、第1端縁部35Aの幅W35A、第1連絡部36Aの幅W36A、および、保護層6の部位61の幅W61のいずれよりも、小さい。本実施形態では、第1端縁部35Aの幅W35Aおよび保護層6の部位61の幅W61は、第1連絡部36Aの幅W36Aよりも小さい。本実施形態では、ワイヤボンディングパッド部34の幅W34は、第2端縁部35Bの幅W35B、導電部36Cの幅W36C、および、保護層6の部位62の幅W62のいずれよりも、大きい。本実施形態では、導電部36Cの幅W36Cは、第2端縁部35Bの幅W35Bおよび保護層6の部位62の幅W62のいずれよりも、小さい。本実施形態では、ワイヤボンディングパッド部34の幅W34は、第1連絡部36Aの幅W36Aよりも小さい。
樹脂部7は、基材1、電子素子41、配線パターン3、保護層6、および、ワイヤ42を覆っている。本実施形態では、樹脂部7は、光を透過させる樹脂からなる。このような樹脂としては、たとえば、透明あるいは半透明の、エポキシ樹脂、シリコーン樹脂、アクリル樹脂、もしくは、ポリビニル系樹脂などが挙げられる。樹脂部7は、電子素子41からの光によって励起されることにより異なる波長の光を発する蛍光材料を含むものであってもよい。本実施形態では、樹脂部がいわゆる黒樹脂である場合と異なり、樹脂部7にはフィラーが混入していない。図1〜図4等に示すように、樹脂部7は縁71を含む。樹脂部7の縁71は第2方向Y1に沿って延びる。縁71は電子装置A1の第2方向Y1の一端から他端にまで至る。
樹脂部7は、モールド成形により形成される。樹脂部7は、第1方向X1において、基材1よりも小さい。本実施形態においては、樹脂部7は、四角錐台状である。樹脂部7は、四角錐台状に限らず、基材1の厚さ方向Z1に突き出る半球体状であってもよく、基材1の厚さ方向Z1前方の面を凹面にしてもよい。本実施形態とは異なり、樹脂部7および電子素子41を包囲するリフレクタが基材1に配置されていてもよい。
次に、本実施形態に係る電子装置A1の製造方法について、図11〜図13を参照し、説明する。本実施形態においては、複数の電子装置A1を製造する場合を例に説明する。なお、以下の説明では、上記と同一または類似の構成については上記と同一の符号を付す。
まず、複数の貫通孔16がマトリクス状に形成された、矩形状の基材100(図11参照)を用意する。基材100は、図2等に示す基材1を複数個形成可能なサイズである。基材100には、複数の円形状の貫通孔16が形成されている。基材100は、上記基材1の材質と同じ材料(すなわちガラスエポキシ樹脂)からなる。次に、基材100に配線パターン3を形成する。配線パターン3は、Cu箔にAuめっきを施すことにより、形成される。配線パターン3には、開口部39が形成されている。
次に、図12に示すように、接合層5を配線パターン3に形成する。接合層5の一部は、配線パターン3の開口部39に充填されている。
次に、図13に示すように、配線パターン3が形成された基材100に保護層6を形成する。本実施形態においては、基材100にフィルム状のレジストを圧着し貼り付ける。
次に、同図に示すように、電子素子41を、接合層5を介して、配線パターン3に配置する。次に、ワイヤ42を、電子素子41と配線パターン3とにワイヤボンディングする。これにより、電子素子41と配線パターン3とが導通する。
次に、図示を省略するが、上述の樹脂部7をモールド成型により形成した後に、樹脂部7が形成された中間品をダイシングすることにより、図1等に示す電子装置A1が複数個製造される。なお、上記電子装置A1の製造方法において、複数の電子装置A1を製造する場合を例に説明したが、1つずつ製造してもよい。
次に、本実施形態の作用効果について説明する。
本実施形態においては、配線パターン3には、開口部39が形成されている。接合層5は、基材1のうち配線パターン3における開口部39に露出した部位119に接している。このような構成によると、接合層5および基材1の接合力は強固であるため、接合層5が基材1や配線パターン3から剥離することを防止できる。
銀ペーストに由来する接合層5と、配線パターン3におけるAuめっきとの接合力と比較して、当該接合層5と基材1との接合力はより大きい。そのため、接合層5が銀ペーストに由来し、配線パターン3がAuめっきを含む実施形態において、接合層5が基材1や配線パターン3から剥離することを、より効果的に防止できる。
本実施形態のように樹脂部7にフィラーが混入していない場合、樹脂部7は水を吸収しやすい。この場合、樹脂部7と基材1との界面や樹脂部7と配線パターン3との界面に水蒸気が溜まり、水蒸気爆発をするおそれがある。このような場合であっても、本実施形態では、樹脂部7に接する接合層5は基材1に強固に接合されているので、接合層5が配線パターン3から剥離ことを回避できる。
本実施形態においては、配線パターン3は、第1導電部32を含む。開口部39は、基材1の厚さ方向Z1視において、第1導電部32およびダイパッド部31の間に位置する。このような構成によると、電子装置A1の製造の際、開口部39内に接合層5を構成する材料を溜めておくことができる。そのため、電子素子41を配線パターン3に配置した際に、接合層5を構成する材料を電子素子41に這い上がらせやすくすることができる。このことは、接合層5が導電性を有する場合に電子素子41と配線パターン3との導通をより好適に確保できるため、好ましい。また、開口部39内に接合層5を構成する材料を溜めておくことにより、ワイヤボンディングパッド部34へと接合層5を構成する材料が流れることを防止できる。その結果、ワイヤボンディングパッド部34へのワイヤ42のボンディング不良を防止できる。
本実施形態においては、第1導電部32の表面322は、接合層5から露出している露出部位322Bを含む。接触部位322Aは、基材1の厚さ方向Z1視において、露出部位322Bと開口部39との間に位置する。このような構成によると、電子素子41が発光素子である場合、当該発光素子からの光を露出部位322Bにて反射することができる。したがって、電子素子41が発光素子である場合に、より効率よく当該発光素子からの光を電子装置A1外へと放つことができる。
電子装置A1の製造の際のりフロー時においては、第1端縁部35A側から第1連絡部36Aを経由して第1導電部32へと熱が伝わる。本実施形態では第2導電部33は、ダイパッド部31に対し、第1端縁部35Aとは反対側に配置されている。そのため、第2導電部33を経由して第1導電部32からダイパッド部31へと熱が伝わることを極力回避できる。
電子装置A1において、チップ搭載部の素子接着強度は強いが一周外にあるリング状または角状ランド(第1導電部32)の最表面が金めっきであるため、接合層5との剥離が発生しやすい。その影響で電子素子41だけが上方向に引き上げられる事態が発生しにくくなる。
<第2実施形態>
図14を用いて、第2実施形態について説明する。
図14は、第2実施形態にかかる電子装置の平面図(樹脂部を省略)である。
なお、以下の説明では、上記と同一または類似の構成については上記と同一の符号を付し、説明を適宜省略する。
本実施形態においては、第1導電部32の外形および保護層6の具体的形状が、電子装置A1におけるものと異なる。本実施形態では、第1導電部32の外形は円形状である。また、保護層6は、第1連絡部36Aに形成された部位63を含む。部位63は、第1連絡部36Aの延びる方向と同一方向(第1方向X1)に沿って延びている。ワイヤボンディングパッド部34Aの位置が第1実施形態におけるワイヤボンディングパッド部34の位置から第2方向Y1にずれている。ワイヤボンディングパッド部34Aは、部位34Bにつながっている。部位34Bについては第1実施形態のワイヤボンディングパッド部34の説明を適用できる。
本実施形態では、ワイヤボンディングパッド部34Aは、縁341〜344を含む。縁341は部位34Bにつながり、略第1方向X1(厳密には第1方向X1に傾斜する方向)に沿って延びる。縁342は、縁341につながり、略第2方向Y1(厳密には第2方向Y1に傾斜する方向)に沿って延びる。縁343は、縁342につながり、第1方向X1に沿って延びる。縁344は、縁343につながり、略第2方向Y1(厳密には第2方向Y1に傾斜する方向)に沿って延びる。縁344は、部位34Bにつながっている。
本実施形態は、第1実施形態で述べた利点に加えて以下の利点を有する。電子装置A2の製造の際のりフロー時においては、第1端縁部35A側から第1連絡部36Aを経由して第1導電部32へと熱が伝わる。しかしながら、第1連絡部36Aに保護層6における部位61が形成されているので、樹脂部7が第1連絡部36A上の部位61に接合する。これにより、第1連絡部36A上にて樹脂部7が配線パターン3から剥離することを防止できる。
本実施形態によると、ワイヤボンディングパッド部34Aが第2方向Y1において電子素子41からずれた位置に配置されている。そのため、主面11の面積増大を抑制しつつ、ワイヤ42の2つのボンディング位置の距離をより大きく確保できる。これにより、主面11の小面積化を図りつつ、ワイヤ47の接続の信頼性を向上できる。その理由の1つとしては、たとえば、ワイヤボンディングパッド部34Aが第2方向Y1において電子素子41とずれた位置に配置されていない場合と比較し、ワイヤボンディングのために電子素子41とワイヤボンディングパッド部34Aとの距離を大きくするために第1方向X1における距離の増大(このことは主面11の面積の増大を招きうる)を極力抑制できることが挙げられる。
本実施形態によると、ワイヤ42の一部が、平面視において、開口部39と重なっている。これにより、ワイヤ42と配線パターン3との間に生じうる寄生容量の発生を低減することができる。その結果、より高精度に電子素子41を制御できる。
<第3実施形態>
図15を用いて、第3実施形態について説明する。
図15は、第3実施形態にかかる電子装置の平面図(樹脂部を省略)である。
なお、以下の説明では、上記と同一または類似の構成については上記と同一の符号を付し、説明を適宜省略する。
本実施形態においては、配線パターン3が、複数の第2導電部33を含む点において、第1実施形態と異なる。複数の第2導電部33の各々は、ダイパッド部31から放射状に延びている。配線パターン3における開口部39は互いに離間した複数の部位391を有している。本実施形態の構成を、第2実施形態の構成と組み合わせても良い。
本実施形態は、電子素子41のサイズが第1実施形態におけるサイズよりも大きい場合等に特に好適である。
本実施形態によると、ワイヤ42の一部が、平面視において、開口部39と重なっている。これにより、ワイヤ42と配線パターン3との間に生じうる寄生容量の発生を低減することができる。その結果、より高精度に電子素子41を制御できる。
本開示は、上述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
上述の実施形態のバリエーションを以下に付記する。
[付記1]
基材と、
前記基材に形成された配線パターンと、
前記配線パターンに配置された電子素子と、
前記電子素子および前記配線パターンの間に介在する接合層と、を備え、
前記配線パターンには、開口部が形成され、前記接合層は、前記基材のうち前記配線パターンにおける前記開口部に露出した部位に接している、電子装置。
[付記2]
前記配線パターンは、前記電子素子が配置されたダイパッド部を含み、
前記ダイパッド部の一部は、前記開口部を構成しており、
前記接合層は、前記ダイパッド部に接する、付記1に記載の電子装置。
[付記3]
前記ダイパッド部は、前記基材の厚さ方向に交差する方向を向く第1内側面を含み、前記第1内側面は、前記開口部の一部を規定しており、前記接合層は、前記第1内側面に接する、付記2に記載の電子装置。
[付記4]
前記配線パターンは、第1導電部を含み、前記開口部は、前記基材の厚さ方向視において、前記第1導電部および前記ダイパッド部の間に位置する、付記3に記載の電子装置。
[付記5]
前記第1導電部は、前記第1内側面に対向する第2内側面を含み、前記接合層は、前記第2内側面に接する、付記4に記載の電子装置。
[付記6]
前記第1導電部は、前記基材の厚さ方向を向く表面を有し、前記第1導電部の前記表面は、前記接合層に接する接触部位を含む、付記4または付記5に記載の電子装置。
[付記7]
前記第1導電部の前記表面は、前記接合層から露出している露出部位を含み、
前記接触部位は、前記基材の厚さ方向視において、前記露出部位と前記開口部との間に位置する、付記6に記載の電子装置。
[付記8]
前記第1導電部は、前記ダイパッド部を囲む環状である、付記4ないし付記7のいずれかに記載の電子装置。
[付記9]
前記配線パターンは、前記ダイパッド部および前記第1導電部のいずれにもつながる少なくとも1つの第2導電部を含み、前記少なくとも1つの第2導電部は各々、前記ダイパッド部および前記第1導電部の間に位置し、
前記少なくとも1つの第2導電部のいずれか1つの一部は、前記開口部を構成しており、
前記接合層は、前記少なくとも1つの第2導電部に接している、付記4に記載の電子装置。
[付記10]
前記少なくとも1つの第2導電部は各々、前記基材の厚さ方向視において、前記ダイパッド部から前記第1導電部に向かって延びており、
前記少なくとも1つの第2導電部は、前記基材の厚さ方向を向く表面を有し、前記少なくとも1つの第2導電部における前記表面は、前記接合層に接している、付記9に記載の電子装置。
[付記11]
前記ダイパッド部は、前記ダイパッド部において前記基材の厚さ方向視にて互いに反対側に位置する第1端縁および第2端縁を含み、
前記少なくとも1つの第2導電部の幅は、前記第1端縁および前記第2端縁の離間距離よりも、小さい、付記10に記載の電子装置。
[付記12]
前記電子素子は、光学素子あるいはツェナーダイオードである、付記1ないし付記11のいずれかに記載の電子装置。
[付記13]
前記電子素子にボンディングされたワイヤを更に備え、
前記配線パターンは、前記ワイヤがボンディングされたワイヤボンディングパッド部を含む、付記4に記載の電子装置。
[付記14]
前記基材は、互いに反対側を向く主面および裏面を含み、
前記電子素子は、前記主面側に配置されており、
前記配線パターンは、前記主面および前記裏面に形成されている、付記13に記載の電子装置。
[付記15]
前記基材は、前記基材の厚さ方向に直交する方向を向く第1側面および第2側面を含み、前記第1側面および前記第2側面は、互いに反対側を向き、
前記基材には、前記第1側面から凹む第1凹部と、前記第2側面から凹む第2凹部と、が形成され、
前記配線パターンは、第1連絡部と、第2連絡部と、第1端縁部と、第2端縁部と、第1側面部と、第2側面部と、を含み、
前記第1端縁部は、前記主面に形成され、且つ、前記第1凹部の縁に沿って延びており、
前記第2端縁部は、前記主面に形成され、且つ、前記第2凹部の縁に沿って延びており、
前記第1側面部は、前記第1凹部の内側面に形成され、且つ、前記第1端縁部につながっており、
前記第2側面部は、前記第2凹部の内側面に形成され、且つ、前記第2端縁部につながっており、
前記第1連絡部は、前記主面に形成され、前記第1導電部および前記第1端縁部の間に位置し、且つ、前記第1導電部および前記第1端縁部に導通し、
前記第2連絡部は、前記主面に形成され、前記ワイヤボンディングパッド部および前記第2端縁部の間に位置し、且つ、前記ワイヤボンディングパッド部および前記第2端縁部に導通する、付記14に記載の電子装置。
[付記16]
前記電子素子と前記配線パターンと前記基材とを覆う樹脂部を更に備える、付記1ないし付記15のいずれかに記載の電子装置。
[付記17]
前記配線パターンを覆う保護層を更に備え、
前記保護層は、前記第1連絡部を覆う部位を含む、付記15に記載の電子装置。
1 基材
100 基材
11 主面
111,119 部位
13 裏面
15A 第1側面
15B 第2側面
15C 第3側面
15D 第4側面
161A 縁
161B 縁
16A 第1凹部
16B 第2凹部
3 配線パターン
31 ダイパッド部
311 第1内側面
31A 第1端縁
31B 第2端縁
32 第1導電部
321 第2内側面
322 表面
322A 接触部位
322B 露出部位
33 第2導電部
332 表面
34 ワイヤボンディングパッド部
35A 第1端縁部
35B 第2端縁部
36A 第1連絡部
36B 第2連絡部
36C 導電部
37A 第1側面部
37B 第2側面部
38A 第1裏面部
38B 第2裏面部
39 開口部
391 部位
41 電子素子
42 ワイヤ
5 接合層
6 保護層
61〜63 部位
7 樹脂部
A1 電子装置
A2 電子装置
A3 電子装置
L1 離間距離
W1 幅
X1 第1方向
Y1 第2方向
Z1 厚さ方向

Claims (17)

  1. 基材と、
    前記基材に形成された配線パターンと、
    前記配線パターンに配置された電子素子と、
    前記電子素子および前記配線パターンの間に介在する接合層と、を備え、
    前記配線パターンには、開口部が形成され、前記接合層は、前記基材のうち前記配線パターンにおける前記開口部に露出した部位に接している、電子装置。
  2. 前記配線パターンは、前記電子素子が配置されたダイパッド部を含み、
    前記ダイパッド部の一部は、前記開口部を構成しており、
    前記接合層は、前記ダイパッド部に接する、請求項1に記載の電子装置。
  3. 前記ダイパッド部は、前記基材の厚さ方向に交差する方向を向く第1内側面を含み、前記第1内側面は、前記開口部の一部を規定しており、前記接合層は、前記第1内側面に接する、請求項2に記載の電子装置。
  4. 前記配線パターンは、第1導電部を含み、前記開口部は、前記基材の厚さ方向視において、前記第1導電部および前記ダイパッド部の間に位置する、請求項3に記載の電子装置。
  5. 前記第1導電部は、前記第1内側面に対向する第2内側面を含み、前記接合層は、前記第2内側面に接する、請求項4に記載の電子装置。
  6. 前記第1導電部は、前記基材の厚さ方向を向く表面を有し、前記第1導電部の前記表面は、前記接合層に接する接触部位を含む、請求項4または請求項5に記載の電子装置。
  7. 前記第1導電部の前記表面は、前記接合層から露出している露出部位を含み、
    前記接触部位は、前記基材の厚さ方向視において、前記露出部位と前記開口部との間に位置する、請求項6に記載の電子装置。
  8. 前記第1導電部は、前記ダイパッド部を囲む環状である、請求項4ないし請求項7のいずれかに記載の電子装置。
  9. 前記配線パターンは、前記ダイパッド部および前記第1導電部のいずれにもつながる少なくとも1つの第2導電部を含み、前記少なくとも1つの第2導電部は各々、前記ダイパッド部および前記第1導電部の間に位置し、
    前記少なくとも1つの第2導電部のいずれか1つの一部は、前記開口部を構成しており、
    前記接合層は、前記少なくとも1つの第2導電部に接している、請求項4に記載の電子装置。
  10. 前記少なくとも1つの第2導電部は各々、前記基材の厚さ方向視において、前記ダイパッド部から前記第1導電部に向かって延びており、
    前記少なくとも1つの第2導電部は、前記基材の厚さ方向を向く表面を有し、前記少なくとも1つの第2導電部における前記表面は、前記接合層に接している、請求項9に記載の電子装置。
  11. 前記ダイパッド部は、前記ダイパッド部において前記基材の厚さ方向視にて互いに反対側に位置する第1端縁および第2端縁を含み、
    前記少なくとも1つの第2導電部の幅は、前記第1端縁および前記第2端縁の離間距離よりも、小さい、請求項10に記載の電子装置。
  12. 前記電子素子は、光学素子あるいはツェナーダイオードである、請求項1ないし請求項11のいずれかに記載の電子装置。
  13. 前記電子素子にボンディングされたワイヤを更に備え、
    前記配線パターンは、前記ワイヤがボンディングされたワイヤボンディングパッド部を含む、請求項4に記載の電子装置。
  14. 前記基材は、互いに反対側を向く主面および裏面を含み、
    前記電子素子は、前記主面側に配置されており、
    前記配線パターンは、前記主面および前記裏面に形成されている、請求項13に記載の電子装置。
  15. 前記基材は、前記基材の厚さ方向に直交する方向を向く第1側面および第2側面を含み、前記第1側面および前記第2側面は、互いに反対側を向き、
    前記基材には、前記第1側面から凹む第1凹部と、前記第2側面から凹む第2凹部と、が形成され、
    前記配線パターンは、第1連絡部と、第2連絡部と、第1端縁部と、第2端縁部と、第1側面部と、第2側面部と、を含み、
    前記第1端縁部は、前記主面に形成され、且つ、前記第1凹部の縁に沿って延びており、
    前記第2端縁部は、前記主面に形成され、且つ、前記第2凹部の縁に沿って延びており、
    前記第1側面部は、前記第1凹部の内側面に形成され、且つ、前記第1端縁部につながっており、
    前記第2側面部は、前記第2凹部の内側面に形成され、且つ、前記第2端縁部につながっており、
    前記第1連絡部は、前記主面に形成され、前記第1導電部および前記第1端縁部の間に位置し、且つ、前記第1導電部および前記第1端縁部に導通し、
    前記第2連絡部は、前記主面に形成され、前記ワイヤボンディングパッド部および前記第2端縁部の間に位置し、且つ、前記ワイヤボンディングパッド部および前記第2端縁部に導通する、請求項14に記載の電子装置。
  16. 前記電子素子と前記配線パターンと前記基材とを覆う樹脂部を更に備える、請求項1ないし請求項15のいずれかに記載の電子装置。
  17. 前記配線パターンを覆う保護層を更に備え、
    前記保護層は、前記第1連絡部を覆う部位を含む、請求項15に記載の電子装置。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02132489A (ja) * 1988-11-14 1990-05-21 Rohm Co Ltd プリント基板に対する発光素子の樹脂封止構造
JP2001024238A (ja) * 1999-07-07 2001-01-26 Citizen Electronics Co Ltd 多色発光ダイオード
JP2003174201A (ja) * 2001-12-04 2003-06-20 Rohm Co Ltd Ledチップの実装方法、およびledチップの実装構造
JP2003264267A (ja) * 2002-03-08 2003-09-19 Rohm Co Ltd 半導体チップを使用した半導体装置
US20050274957A1 (en) * 2004-05-28 2005-12-15 Harvatek Corporation LED packaging structure
CN102214617A (zh) * 2010-04-05 2011-10-12 台湾积体电路制造股份有限公司 半导体封装基板
JP2014216329A (ja) * 2013-04-22 2014-11-17 E&E Japan株式会社 チップledの製造方法
JP2015115432A (ja) * 2013-12-11 2015-06-22 ローム株式会社 半導体装置
JP2016184756A (ja) * 2016-06-10 2016-10-20 日亜化学工業株式会社 半導体素子実装部材及び半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5528900B2 (ja) * 2010-04-30 2014-06-25 ローム株式会社 発光素子モジュール

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02132489A (ja) * 1988-11-14 1990-05-21 Rohm Co Ltd プリント基板に対する発光素子の樹脂封止構造
JP2001024238A (ja) * 1999-07-07 2001-01-26 Citizen Electronics Co Ltd 多色発光ダイオード
JP2003174201A (ja) * 2001-12-04 2003-06-20 Rohm Co Ltd Ledチップの実装方法、およびledチップの実装構造
JP2003264267A (ja) * 2002-03-08 2003-09-19 Rohm Co Ltd 半導体チップを使用した半導体装置
US20050274957A1 (en) * 2004-05-28 2005-12-15 Harvatek Corporation LED packaging structure
CN102214617A (zh) * 2010-04-05 2011-10-12 台湾积体电路制造股份有限公司 半导体封装基板
JP2014216329A (ja) * 2013-04-22 2014-11-17 E&E Japan株式会社 チップledの製造方法
JP2015115432A (ja) * 2013-12-11 2015-06-22 ローム株式会社 半導体装置
JP2016184756A (ja) * 2016-06-10 2016-10-20 日亜化学工業株式会社 半導体素子実装部材及び半導体装置

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