JP2018129670A5 - - Google Patents

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制御指令出力部が前回の第1スタート周波数からストップ周波数まで漸増/漸減する制御指令を出力終了した後、今回の第2スタート周波数から漸増/漸減する制御指令を出力開始する以前にバンド設定部が今回以降に用いるバンドを設定する。バンド設定部がバンドを設定してマルチバンド制御発振部が切り替えられた1つのバンドの中で制御信号に応じた周波数の信号を基準信号として生成することができるようになり、漸増又は漸減可能な周波数幅よりも周波数可変幅をさらに拡張可能にでき、ユニークな周波数変化パターンを容易に採用できるようになる。
また今回の第2スタート周波数から漸増/漸減する制御指令を出力開始する前に、入力される周波数指令に応じて変化する前記制御信号をモニタするモニタ部をさらに備える。
請求項1記載のバンド設定部は、モニタ部によりモニタされた制御信号に応じてバンドを設定するように構成され、モニタ部により制御信号の値をモニタし制御信号の値が所定範囲に含まれているか否かを判定し、所定範囲に含まれていなければ前回のバンドの情報にオフセット(offset)を加減算して所定範囲に含まれるように今回以降に用いるバンドを設定する。
請求項2記載のバンド設定部は、モニタ部によりモニタされた制御信号に応じて前記バンドを設定するように構成され、前記モニタ部により制御信号の値をモニタし前記制御信号の値を所定の複数段階の低閾値及び高閾値と比較し、前記制御信号の値が前記低閾値より小さいときには前記前回のバンドの情報に前記制御信号と前記低閾値との差に応じた倍数のオフセットを減算して今回以降に用いるバンドを設定し、前記制御信号の値が前記高閾値より大きいときには前記前回のバンドの情報に前記制御信号と前記高閾値との差に応じた倍数のオフセットを加算して今回以降に用いるバンドを設定する。

Claims (5)

  1. 基準信号を生成するPLL回路(12)、前記基準信号に応じてレーダ送信波を生成し対象物に送信する送信部(8)、及び、前記対象物から反射された反射信号を前記基準信号に応じて受信する受信部(9)、を備えたレーダシステム(1)、を構成する前記PLL回路であり、
    制御信号(Vc)に応じて周波数を漸増/漸減するバンドを互いに離間して複数備えると共に前記複数のバンドの中から1つのバンドを選択切替可能に構成され、前記バンドが切替えられると切替られたバンドの中で前記制御信号に応じた周波数の信号を前記基準信号として生成するマルチバンド制御発振部(23,223)と、
    前記マルチバンド制御発振器のバンドを設定するバンド設定部(21,221)と、
    前記周波数を漸増/漸減する制御指令(Ramp_on)を出力する制御指令出力部(11)と、を備え、
    前記制御指令出力部が前回の第1スタート周波数からストップ周波数まで漸増/漸減する制御指令を出力終了した後、今回の第2スタート周波数から漸増/漸減する制御指令を出力開始する以前に前記バンド設定部が前記今回以降に用いる前記バンドを設定し、
    前記今回の第2スタート周波数から漸増/漸減する制御指令を出力開始する前に、入力される周波数指令に応じて変化する前記制御信号をモニタするモニタ部(22)をさらに備え、
    前記バンド設定部(21)は、
    前記モニタ部によりモニタされた制御信号に応じて前記バンドを設定するように構成され、前記モニタ部により制御信号の値をモニタし前記制御信号の値が所定範囲に含まれているか否かを判定し、前記所定範囲に含まれていなければ前回のバンドの情報にオフセット(offset)を加減算して前記所定範囲に含まれるように前記今回以降に用いるバンドを設定するレーダ用PLL回路。
  2. 基準信号を生成するPLL回路(12)、前記基準信号に応じてレーダ送信波を生成し対象物に送信する送信部(8)、及び、前記対象物から反射された反射信号を前記基準信号に応じて受信する受信部(9)、を備えたレーダシステム(1)、を構成する前記PLL回路であり、
    制御信号(Vc)に応じて周波数を漸増/漸減するバンドを互いに離間して複数備えると共に前記複数のバンドの中から1つのバンドを選択切替可能に構成され、前記バンドが切替えられると切替られたバンドの中で前記制御信号に応じた周波数の信号を前記基準信号として生成するマルチバンド制御発振部(23,223)と、
    前記マルチバンド制御発振器のバンドを設定するバンド設定部(21,221)と、
    前記周波数を漸増/漸減する制御指令(Ramp_on)を出力する制御指令出力部(11)と、を備え、
    前記制御指令出力部が前回の第1スタート周波数からストップ周波数まで漸増/漸減する制御指令を出力終了した後、今回の第2スタート周波数から漸増/漸減する制御指令を出力開始する以前に前記バンド設定部が前記今回以降に用いる前記バンドを設定し、
    前記今回の第2スタート周波数から漸増/漸減する制御指令を出力開始する前に、入力される周波数指令に応じて変化する前記制御信号をモニタするモニタ部(22)をさらに備え、
    前記バンド設定部(21)は、
    前記モニタ部によりモニタされた制御信号に応じて前記バンドを設定するように構成され、前記モニタ部により制御信号の値をモニタし前記制御信号の値を所定の複数段階の低閾値及び高閾値と比較し、前記制御信号の値が前記低閾値より小さいときには前記前回のバンドの情報に前記制御信号と前記低閾値との差に応じた倍数のオフセットを減算して今回以降に用いるバンドを設定し、前記制御信号の値が前記高閾値より大きいときには前記前回のバンドの情報に前記制御信号と前記高閾値との差に応じた倍数のオフセットを加算して前記今回以降に用いるバンドを設定するレーダ用PLL回路。
  3. 前記バンド設定部は、今回のバンドとして設定する請求項1または2記載のレーダ用PLL回路。
  4. 前記バンド設定部は、前記今回の次の次回のバンドとして設定する請求項1または2記載のレーダ用PLL回路。
  5. リファレンスクロックと前記マルチバンド制御発振部の出力信号を分周した信号との位相を比較した比較結果に基づいて前記制御信号に対応した周波数が何れのバンドに相当するかを事前にキャリブレーションするバンドキャリブレーション部(30)、をさらに備え、
    前記バンド設定部は、前記キャリブレーションした結果を参照してバンドを設定する請求項1または2記載のレーダ用PLL回路。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853365B2 (en) * 2015-05-05 2017-12-26 Texas Instruments Incorporated Dynamic programming of chirps in a frequency modulated continuous wave (FMCW) radar system
DE102017113730A1 (de) 2017-06-21 2018-12-27 Infineon Technologies Ag Radar-frontend mit hf-oszillator-überwachung
DE112019007076T5 (de) * 2019-03-25 2021-12-16 Mitsubishi Electric Corporation Radarvorrichtung
US11223364B2 (en) * 2019-11-07 2022-01-11 Infineon Technologies Ag Phase-locked loop circuitry and method to prevent fractional N spurious outputs in radar phase-locked loop
US11454715B2 (en) * 2019-12-06 2022-09-27 Infineon Technologies Ag Radar signal modulator with bandwidth compensation and frequency offset sequence
US11031943B1 (en) * 2020-03-06 2021-06-08 Apple Inc. Linear frequency ramp generator using multi-point injection
DE112021001051T5 (de) * 2020-04-17 2023-02-02 Murata Manufacturing Co., Ltd. Radarvorrichtung, fahrzeug und abstandsmessverfahren
JP7406712B2 (ja) * 2020-04-17 2023-12-28 株式会社村田製作所 レーダ装置、車両、及び到来波数推定方法
US11031945B1 (en) * 2020-09-11 2021-06-08 Apple Inc. Time-to-digital converter circuit linearity test mechanism

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3852939B2 (ja) * 2003-08-22 2006-12-06 松下電器産業株式会社 広帯域変調pllおよびその変調度調整方法
JP4260034B2 (ja) * 2004-01-30 2009-04-30 三洋電機株式会社 クロック生成方法及びクロック生成装置
JP2005311945A (ja) * 2004-04-26 2005-11-04 Matsushita Electric Ind Co Ltd Pll回路、無線通信装置及び発振周波数制御方法
JP2006279392A (ja) 2005-03-29 2006-10-12 Renesas Technology Corp 通信用半導体集積回路
US7209008B2 (en) * 2005-04-25 2007-04-24 Fortemedia Inc. Multiple output phase-locked loop (PLL) using a single voltage controlled oscillator (VCO)
US8487707B2 (en) * 2006-08-08 2013-07-16 Mstar Semiconductor, Inc. Frequency synthesizer
US7898344B2 (en) * 2006-09-12 2011-03-01 Fujitsu Limited Phase-locked oscillator and multi-radar system using same
JP2008271220A (ja) * 2007-04-20 2008-11-06 Toshiba Corp 集積回路装置
US7856212B2 (en) * 2007-08-07 2010-12-21 Intel Corporation Millimeter-wave phase-locked loop with injection-locked frequency divider using quarter-wavelength transmission line and method of calibration
KR101316890B1 (ko) * 2007-11-08 2013-10-11 삼성전자주식회사 주파수 합성기의 주파수 보정장치 및 그 방법
US7750696B2 (en) * 2008-03-20 2010-07-06 Integrated Device Technology, Inc. Phase-locked loop
US8044724B2 (en) * 2008-09-22 2011-10-25 Mosys, Inc. Low jitter large frequency tuning LC PLL for multi-speed clocking applications
JP4958948B2 (ja) 2009-06-23 2012-06-20 パナソニック株式会社 Pll周波数シンセサイザ
TW201138291A (en) * 2010-04-21 2011-11-01 Realtek Semiconductor Corp Analog voltage control oscillator and control method thereof
WO2012120795A1 (ja) * 2011-03-07 2012-09-13 パナソニック株式会社 Pll回路、キャリブレーション方法及び無線通信端末
US9191056B2 (en) * 2012-03-21 2015-11-17 Panasonic Corporation PLL circuit, calibration method, and wireless communication apparatus
US9720074B2 (en) * 2014-02-05 2017-08-01 Nxp Usa, Inc. Circuitry for and method of generating a frequency modulated radar transmitter signal, a radar transceiver circuit and a radar system
US9374099B2 (en) * 2014-03-25 2016-06-21 Mediatek Inc. Oscillating signal generator, phase-lock loop circuit using the oscillating signal generator and control method of the oscillating signal generator
US9548746B2 (en) * 2014-12-22 2017-01-17 Intel IP Corporation Coarse tuning selection for phase locked loops
EP3121619A1 (en) 2015-07-22 2017-01-25 Nxp B.V. A radar system
CN105871765A (zh) * 2016-06-22 2016-08-17 南京索拉亚科技有限公司 一种基于fft辅助s-pll的无线通信载波跟踪方法

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