JP2018078363A - 電流保護回路 - Google Patents

Abstract

【課題】回路面積の増加を抑制しつつ、逆流から回路を保護する。【解決手段】電流保護回路１１は、トランジスタＴ１、バックゲート制御部７、電流検出部８およびオフ駆動部９を備える。トランジスタＴ１は、入力電圧ＡＶＤＤを入力するための電源入力端子Ｐｉおよび入力電圧ＡＶＤＤよりも低い出力電圧ＶＯＵＴを出力するための電源出力端子Ｐｏの間に直列接続されている。電流検出部８は、電源入力端子Ｐｉおよび電源出力端子Ｐｏの間に流れる電流を検出し、その検出した電流の向きを表す検出信号Ｓｃを出力する。オフ駆動部９は、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる電流の向きである第１方向を表す検出信号Ｓｃが出力されると、トランジスタＴ１をオフ駆動する。バックゲート制御部７は、少なくとも第１方向を表す検出信号が出力される期間、トランジスタＴ１のドレイン側の電圧をトランジスタＴ１のバックゲートに与える。【選択図】図１

Description

本発明は、出力端子から入力端子へと流れる逆流から回路を保護する電流保護回路に関する。

例えばシリーズレギュレータ形式の電源回路には、出力端子から入力端子へと流れる逆流から回路を保護するための電流保護回路を備えるものがある。このような逆流保護回路としては、主トランジスタと直列に逆流保護用のトランジスタを設ける構成（例えば、特許文献１参照）を挙げることができる。この場合、入出力端子の電位関係をコンパレータで検出し、コンパレータの出力に基づいて入出力端子の電位関係が逆転したことを検出すると、逆流保護用のトランジスタをオフ駆動することで、逆流の防止を実現している。

特開２００４−３１２２３１号公報

上記した従来技術の構成では、電源回路の入力端子から出力端子に至る電源供給経路に対し、２つのトランジスタが直列に介在している。電源供給経路は、損失低減などの目的から低抵抗化が必要であるため、これらのトランジスタのサイズを大きくしなければならず、その結果、回路面積が増加することになる。

本発明は上記事情に鑑みてなされたものであり、その目的は、回路面積の増加を抑制しつつ、逆流から回路を保護することができる電流保護回路を提供することにある。

請求項１に記載の電流保護回路（１１、２４、３４、４４）は、ＭＯＳトランジスタ（Ｔ１、Ｔ３１）、電流検出部（８、４２）、オフ駆動部（９、２３）およびバックゲート制御部（７、３２）を備える。ＭＯＳトランジスタは、入力電圧を入力するための入力端子および入力電圧よりも低い出力電圧を出力するための出力端子の間に直列接続されている。なお、一般に、このような箇所に接続されるＭＯＳトランジスタは、Ｎチャネル型であれば、そのドレインが入力端子側に接続されるとともに、そのソースが出力端子側に接続される。また、Ｐチャネル型であれば、そのソースが入力端子側に接続されるとともに、そのドレインが出力端子側に接続される。

電流検出部は、入力端子および出力端子の間に流れる電流を検出し、その検出した電流の向きを表す検出信号を出力する。オフ駆動部は、出力端子から入力端子へと流れる電流の向きである第１方向を表す検出信号が出力されると、ＭＯＳトランジスタをオフ駆動する。バックゲート制御部は、少なくとも電流検出部から第１方向を表す検出信号が出力される期間、ＭＯＳトランジスタのドレイン側の電圧をＭＯＳトランジスタのバックゲートに与える。

このような構成において、出力端子から入力端子へと流れる逆流が発生すると、電流検出部は、出力端子から入力端子へと流れる電流の向きである第１方向（＝逆方向）を表す検出信号を出力する。オフ駆動部は、電流検出部から第１方向を表す検出信号が出力されると、ＭＯＳトランジスタをオフ駆動する。これにより、ＭＯＳトランジスタのチャネルを介した経路による逆流が阻止される。

また、このとき、バックゲート制御部は、ＭＯＳトランジスタのドレイン側の電圧をＭＯＳトランジスタのバックゲートに与える。このようにすれば、ＭＯＳトランジスタがＮチャネル型である場合、ＭＯＳトランジスタのドレイン・ソース間に、ドレイン側つまり入力端子側をアノードとしたボディダイオードが形成された状態となる。また、ＭＯＳトランジスタがＰチャネル型である場合、ＭＯＳトランジスタのソース・ドレイン間に、ソース側つまり入力端子側をアノードとしたボディダイオードが形成された状態となる。そのため、ＭＯＳトランジスタのボディダイオードを介した経路による逆流も阻止される。

このように、上記構成では、入力端子から出力端子に至る経路に直列に設けられた１つのＭＯＳトランジスタの駆動を制御するとともに、バックゲートを制御することにより、出力端子から入力端子へと流れる逆流の発生を防止している。したがって、上記構成によれば、回路面積の増加を抑制しつつ、逆流から回路を保護することができるという優れた効果が得られる。

第１実施形態に係る電源回路の構成を模式的に示す図 第２実施形態に係る電源回路の構成を模式的に示す図 第３実施形態に係る電源回路の構成を模式的に示す図 第４実施形態に係る電源回路の構成を模式的に示す図

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、本発明の第１実施形態について図１を参照して説明する。

図１に示す電源回路１は、例えば車両に搭載される電子制御装置（以下、ＥＣＵとも呼ぶ）において用いられる。電源回路１は、電源入力端子Ｐｉを通じて与えられる入力電圧ＡＶＤＤを降圧して電源出力端子Ｐｏから所望の電圧値を持つ出力電圧ＶＯＵＴとして出力するシリーズレギュレータ形式の電源回路である。なお、入力電圧ＡＶＤＤは、車載のバッテリ（図示略）から出力されるバッテリ電圧、または、そのバッテリ電圧を入力とする別の電源回路から出力される直流電圧である。

この場合、入力電圧ＡＶＤＤの定常値は例えば１２Ｖであり、出力電圧ＶＯＵＴの目標値は例えば５Ｖである。つまり、定常時、入力電圧ＡＶＤＤおよび出力電圧ＶＯＵＴは、「ＡＶＤＤ＞ＶＯＵＴ」という関係になっている。そのため、定常時、電源回路１では、電源入力端子Ｐｉから電源出力端子Ｐｏへと順方向に電流が流れる。

また、電源出力端子Ｐｏは、例えば配線などを通じてＥＣＵの外部に導出されており、その配線などが外部に存在する高電圧部分とショートする可能性がある。電源出力端子Ｐｏが高電圧部分とショートする故障が生じたとき（以下、異常時とも呼ぶ）、入力電圧ＡＶＤＤおよび出力電圧ＶＯＵＴは、「ＡＶＤＤ＜ＶＯＵＴ」という関係となる。そのため、異常時、電源回路１では、電源出力端子Ｐｏから電源出力端子Ｐｉへと逆方向に電流が流れるおそれがある。詳細は後述するが、本実施形態の電源回路１は、このような逆方向の電流（以下、逆流とも呼ぶ）から回路を保護するための保護機能を備えている。

電源回路１は、トランジスタＴ１、Ｔ２、プリドライバ２、シャント抵抗Ｒｓ、コンパレータＣＰ１、反転バッファ３、４、電圧検出回路５、誤差アンプ６、バックゲート制御部７などを備えている。トランジスタＴ１は、Ｎチャネル型のパワーＭＯＳトランジスタである。

トランジスタＴ１のドレインは、シャント抵抗Ｒｓを介して電源入力端子Ｐｉに接続されている。トランジスタＴ１のソースは、電源出力端子Ｐｏに接続されている。つまり、トランジスタＴ１は、電源入力端子Ｐｉおよび電源出力端子Ｐｏの間に直列に介在するものであり、主トランジスタに相当する。トランジスタＴ１のゲートには、プリドライバ２から出力されるゲート駆動信号Ｓｇが与えられている。なお、この場合、電源入力端子Ｐｉは入力端子に相当し、電源出力端子Ｐｏは出力端子に相当する。

電源入力端子Ｐｉおよび電源出力端子Ｐｏの間に直列に介在するシャント抵抗Ｒｓの一方の端子電圧（＝入力電圧ＡＶＤＤ）は、コンパレータＣＰ１の非反転入力端子に与えられる。シャント抵抗Ｒｓの他方の端子電圧（＝トランジスタＴ１のドレイン電圧）は、コンパレータＣＰ１の反転入力端子に与えられる。コンパレータＣＰ１の出力信号は、電源入力端子Ｐｉおよび電源出力端子Ｐｏの間を流れる電流の検出信号Ｓｃとして反転バッファ３、４に与えられる。

上記構成において、検出信号Ｓｃは、シャント抵抗Ｒｓの各端子電圧の大小関係に応じたレベルとなる。具体的には、検出信号Ｓｃは、シャント抵抗Ｒｓの一方の端子電圧が他方の端子電圧よりも大きい場合にはハイレベル（例えば５Ｖ）となり、シャント抵抗Ｒｓの他方の端子電圧が一方の端子電圧よりも大きい場合にはロウレベル（例えば０Ｖ）となる。このように、本実施形態では、シャント抵抗ＲｓおよびコンパレータＣＰ１により、電源入力端子Ｐｉおよび電源出力端子Ｐｏの間に流れる電流を検出し、その検出した電流の向きを表す検出信号Ｓｃを出力する電流検出部８が構成されている。

本実施形態では、電源出力端子Ｐｏから電源出力端子Ｐｉへと流れる電流の向き、つまり逆方向の電流（逆電流）の向きを第１方向とし、電源入力端子Ｐｉから電源出力端子Ｐｏへと流れる電流の向き、つまり順方向の電流（順電流）の向きを第２方向とする。そのため、ロウレベルの検出信号Ｓｃが第１方向（逆方向）を表す検出信号に相当し、ハイレベルの検出信号Ｓｃが第２方向（順方向）を表す検出信号に相当する。

電圧検出回路５は、抵抗Ｒ１およびＲ２の直列回路により構成されている。その直列回路は、トランジスタＴ１のソース、つまり電源出力端子Ｐｏと、回路の基準電位ＧＮＤ（０Ｖ）が与えられるグランド端子Ｐｇとの間に接続されている。抵抗Ｒ１、Ｒ２の共通接続点の電圧、つまり出力電圧ＶＯＵＴを抵抗Ｒ１、Ｒ２により分圧して得られる検出電圧Ｖｄは、誤差アンプ６の反転入力端子に与えられている。

誤差アンプ６の非反転入力端子には、出力電圧ＶＯＵＴの目標値に対応した基準電圧Ｖｒが与えられている。誤差アンプ６は、基準電圧Ｖｒおよび検出電圧Ｖｄの差に応じた誤差信号Ｓｄを出力する。誤差信号Ｓｄは、プリドライバ２に与えられている。プリドライバ２の制御端子Ｐ１とグランド端子Ｐｇとの間には、トランジスタＴ２が接続されている。トランジスタＴ２は、Ｎチャネル型のＭＯＳトランジスタである。

トランジスタＴ２のゲートには、反転バッファ３の出力信号が与えられている。そのため、トランジスタＴ２は、検出信号Ｓｃがロウレベルのときにオンされ、検出信号Ｓｃがハイレベルのときにオフされる。制御端子Ｐ１は、プリドライバ２の内部においてプルアップされている。したがって、制御端子Ｐ１の電圧レベルは、検出信号ＳｃがハイレベルとなってトランジスタＴ２がオフされるとハイレベルとなり、検出信号ＳｃがロウレベルとなってトランジスタＴ２がオンされるとロウレベルとなる。

プリドライバ２は、制御端子Ｐ１の電圧レベルがハイレベルである場合、誤差信号Ｓｄに対応したゲート駆動信号Ｓｇを出力する。これにより、出力電圧ＶＯＵＴが目標値に一致するようにトランジスタＴ１の駆動がフィードバック制御される。また、プリドライバ２は、制御端子Ｐ１の電圧レベルがロウレベルである場合、例えば０Ｖのゲート駆動信号Ｓｇを出力することにより、トランジスタＴ１をオフ駆動する。本実施形態では、プリドライバ２、反転バッファ３およびトランジスタＴ２により、オフ駆動部９が構成されている。

バックゲート制御部７は、電流検出部８から出力される検出信号Ｓｃに応じてトランジスタＴ１のバックゲートに与える電圧を制御する。具体的には、バックゲート制御部７は、ハイレベルの検出信号Ｓｃが出力される期間、トランジスタＴ１のバックゲートをソース側、つまり電源出力端子Ｐｏに接続する。これにより、電源入力端子Ｐｉから電源出力端子Ｐｏへと流れる向きに電流が流れているとき、つまり定常時、トランジスタＴ１のバックゲートにはソース側の電圧、つまり出力電圧ＶＯＵＴが与えられる。

また、バックゲート制御部７は、ロウレベルの検出信号Ｓｃが出力される期間、トランジスタＴ１のバックゲートをドレイン側、つまり電源入力端子Ｐｉに接続する。これにより、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる向きに電流が流れているとき、つまり逆流時、トランジスタＴ１のバックゲートにはドレイン側の電圧、つまり入力電圧ＡＶＤＤが与えられる。

バックゲート制御部７の具体的な構成としては、例えば図１に示すような構成を採用することができる。すなわち、バックゲート制御部７は、トランジスタＴ３〜Ｔ６および電流源１０を備えている。トランジスタＴ３は、Ｎチャネル型のＭＯＳトランジスタであり、そのソースはグランド端子Ｐｇに接続されている。トランジスタＴ３のドレインは、電流源１０を介して電源入力端子Ｐｉに接続されている。トランジスタＴ３のゲートには、反転バッファ４の出力信号が与えられている。

トランジスタＴ４は、Ｐチャネル型のＭＯＳトランジスタであり、そのソースは電源入力端子Ｐｉに接続されている。トランジスタＴ４のゲートは、トランジスタＴ３のドレインに接続されている。トランジスタＴ４のドレインは、ノードＮ１に接続されている。ノードＮ１は、トランジスタＴ１のバックゲートに接続されている。

トランジスタＴ５、Ｔ６は、いずれもＮチャネル型のＭＯＳトランジスタであり、それらのソースはノードＮ１に接続されている。トランジスタＴ５、Ｔ６の各ドレインは、電源出力端子Ｐｏに接続されている。トランジスタＴ５のゲートは、電源入力端子Ｐｉに接続されている。

トランジスタＴ６は、プリドライバ２によりオンオフ駆動される。具体的には、プリドライバ２は、制御端子Ｐ１の電圧レベルがハイレベルであるときに、トランジスタＴ６をオン駆動する。また、プリドライバ２は、制御端子Ｐ１の電圧レベルがロウレベルであるときに、トランジスタＴ６をオフ駆動する。

このような構成によれば、電流検出部８からハイレベルの検出信号Ｓｃが出力されると、トランジスタＴ３がオフすることによりトランジスタＴ４がオフされる。また、このとき、トランジスタＴ６はプリドライバ２によりオン駆動される。そして、これに伴い、トランジスタＴ５もオンされる。このような動作により、ノードＮ１が電源出力端子Ｐｏに接続され、トランジスタＴ１のバックゲートに出力電圧ＶＯＵＴが与えられる。

また、電流検出部８からロウレベルの検出信号Ｓｃが出力されると、トランジスタＴ３がオンすることによりトランジスタＴ４がオンされる。また、このとき、トランジスタＴ６はプリドライバ２によりオフ駆動される。そして、これに伴い、トランジスタＴ５がオフされる。このような動作により、ノードＮ１が電源入力端子Ｐｉに接続され、トランジスタＴ１のバックゲートに入力電圧ＡＶＤＤが与えられる。

上記構成において、トランジスタＴ１、バックゲート制御部７、電流検出部８およびオフ駆動部９により、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる逆流から電源回路１などの回路を保護するための保護機能を実現する電流保護回路１１が構成されている。

次に、上記構成の電源回路１の動作について説明する。
［１］入力電圧ＡＶＤＤ＞出力電圧ＶＯＵＴのとき
定常時、入力電圧ＡＶＤＤおよび出力電圧ＶＯＵＴは、「ＡＶＤＤ＞ＶＯＵＴ」という関係になる。このような場合、電流検出部８からハイレベルの検出信号Ｓｃが出力される。これに伴い、バックゲート制御部７は、トランジスタＴ１のバックゲートを電源出力端子Ｐｏに接続する。そして、オフ駆動部９を構成するプリドライバ２は、出力電圧ＶＯＵＴが目標値に一致するようにトランジスタＴ１を駆動する。

［２］入力電圧ＡＶＤＤ＜出力電圧ＶＯＵＴのとき
異常時、入力電圧ＡＶＤＤおよび出力電圧ＶＯＵＴは、「ＡＶＤＤ＜ＶＯＵＴ」という関係になる。このような場合、電流検出部８からロウレベルの検出信号Ｓｃが出力される。これに伴い、バックゲート制御部７は、トランジスタＴ１のバックゲートを電源入力端子Ｐｉに接続する。そして、オフ駆動部９を構成するプリドライバ２は、トランジスタＴ１をオフ駆動する。

以上説明した本実施形態によれば、次のような効果が得られる。
上記構成の電源回路１では、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる逆流が発生すると、電流検出部８は、ロウレベルの検出信号Ｓｃを出力する。オフ駆動部９を構成するプリドライバ２は、電流検出部８からロウレベルの検出信号Ｓｃが出力されると、誤差アンプ６から出力される誤差信号Ｓｄに関係なく、トランジスタＴ１を強制的にオフ駆動する。これにより、トランジスタＴ１のチャネルを介した経路による逆流が阻止される。

また、電流検出部８からロウレベルの検出信号Ｓｃが出力されている期間、バックゲート制御部７は、トランジスタＴ１のドレイン側の電圧である入力電圧ＡＶＤＤをトランジスタＴ１のバックゲートに与える。このようにすれば、トランジスタＴ１のドレイン・ソース間に、ドレイン側つまり電源入力端子Ｐｉ側をアノードとしたボディダイオードが形成された状態となる。そのため、トランジスタＴ１のボディダイオードを介した経路による逆流も阻止される。

このように、上記構成では、電源入力端子Ｐｉから電源出力端子Ｐｏに至る経路に直列に設けられた１つのトランジスタＴ１の駆動を制御するとともに、そのバックゲートを制御することにより、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる逆流の発生を防止している。したがって、本実施形態によれば、電源回路１の回路面積の増加を抑制しつつ、逆流から回路を保護することができるという優れた効果が得られる。

上述したように、上記構成では、異常時、プリドライバ２によりトランジスタＴ１がオフ駆動されることで逆流が流れなくなる。そうすると、電流検出部８から出力される検出信号Ｓｃがハイレベルに転じるため、プリドライバ２によりトランジスタＴ１がオン駆動されて再び逆流が流れ得る状態となる。そして、再び逆流が流れると、電流検出部８から出力される検出信号Ｓｃがロウレベルに転じるため、プリドライバ２によりトランジスタＴ１がオフ駆動される。上記構成では、異常時、つまり電源出力端子Ｐｏから電源入力端子Ｐｉへと逆流が流れ得る状態のとき、このようにトランジスタＴ１のオンオフが繰り返されることにより、その逆流から電源回路１を保護するようになっている。

バックゲート制御部７は、少なくとも電流検出部８からロウレベルの検出信号Ｓｃが出力される期間、トランジスタＴ１のドレイン側の電圧をバックゲートに与えればよい。例えば、バックゲート制御部７は、常時、トランジスタＴ１のドレイン側の電圧をバックゲートに与えるようにしてもよい。このような構成によっても、上述した逆流を阻止する効果を得ることができる。ただし、この場合、トランジスタＴ１のドレイン・ソース間に、ドレイン側をアノードとしたボディダイオードが、常に形成された状態となる。そのため、定常時、トランジスタＴ１のボディダイオードを介した経路でも電流（順方向の電流）が流れることになり、その分だけ損失が増加する。

そこで、本実施形態では、バックゲート制御部７は、電流検出部８からハイレベルの検出信号Ｓｃが出力される期間、トランジスタＴ１のバックゲートをソース側、つまり電源出力端子Ｐｏに接続する。このようにすれば、電源入力端子Ｐｉから電源出力端子Ｐｏへと順電流が流れる定常時には、トランジスタＴ１のドレイン・ソース間に、ソース側をアノードとしたボディダイオードが形成された状態となる。そのため、定常時、トランジスタＴ１のボディダイオードを介した経路で順方向の電流が流れることがなくなるため、損失が増加することを防止することができる。

（第２実施形態）
以下、第２実施形態について図２を参照して説明する。
図２に示すように、本実施形態の電源回路２１は、第１実施形態の電源回路１に対し、コンパレータＣＰ２１およびＤ型のフリップフロップ２２が追加されている点が異なる。コンパレータＣＰ２１の反転入力端子には出力電圧ＶＯＵＴが与えられ、その非反転入力端子には入力電圧ＡＶＤＤが与えられている。

そのため、コンパレータＣＰ２１の出力信号Ｓａは、入力電圧ＡＶＤＤが出力電圧ＶＯＵＴよりも高い場合にはハイレベルとなり、出力電圧ＶＯＵＴが入力電圧ＡＶＤＤよりも高い場合にはロウレベルとなる。コンパレータＣＰ２１は、入力電圧ＡＶＤＤおよび出力電圧ＶＯＵＴを検出する電圧検出部に相当する。

コンパレータＣＰ２１の出力信号Ｓａは、フリップフロップ２２のクロック端子に与えられている。フリップフロップ２２の入力端子Ｄには、ハイレベル（例えば＋５Ｖ）の信号が与えられている。フリップフロップ２２のリセット端子Ｒバーには、電流検出部８から出力される検出信号Ｓｃが与えられている。なお、図２では、リセット端子Ｒバーは、Ｒの上に「−」を付して示している。フリップフロップ２２の出力端子Ｑから出力される出力信号Ｓｆは、反転バッファ３、４に与えられている。

このような構成により、フリップフロップ２２は、電流検出部８から出力される検出信号Ｓｃがロウレベルになると、ロウレベルの出力信号Ｓｆを出力する。そして、その出力状態は、クロック端子に与えられるコンパレータＣＰ２１の出力信号Ｓａがロウレベルからハイレベルに転じるまで継続される。

この場合、プリドライバ２の制御端子Ｐ１の電圧レベルは、出力信号Ｓｆがハイレベルのときにハイレベルとなり、出力信号Ｓｆがロウレベルのときにロウレベルとなる。そのため、プリドライバ２は、出力信号Ｓｆがハイレベルである場合、誤差信号Ｓｄに対応したゲート駆動信号Ｓｇを出力することでトランジスタＴ１を駆動する。また、プリドライバ２は、出力信号Ｓｆがロウレベルである場合、誤差信号Ｓｄに関係なく、トランジスタＴ１を強制的にオフ駆動する。

また、この場合、バックゲート制御部７は、フリップフロップ２２の出力信号Ｓｆに応じてトランジスタＴ１のバックゲートに与える電圧を制御する。具体的には、バックゲート制御部７は、ハイレベルの出力信号Ｓｆが出力される期間、トランジスタＴ１のバックゲートを電源出力端子Ｐｏに接続することにより、トランジスタＴ１のバックゲートに出力電圧ＶＯＵＴを与える。また、バックゲート制御部７は、ロウレベルの出力信号Ｓｆが出力される期間、トランジスタＴ１のバックゲートを電源入力端子Ｐｉに接続することにより、トランジスタＴ１のバックゲートに入力電圧ＡＶＤＤを与える。

本実施形態では、プリドライバ２、反転バッファ３、トランジスタＴ２およびフリップフロップ２２によりオフ駆動部２３が構成されている。オフ駆動部２３は、ロウレベルの検出信号Ｓｃが出力された後、コンパレータＣＰ２１の出力信号Ｓａがロウレベルからハイレベルに転じることがなければトランジスタＴ１のオフ駆動を継続し、出力信号Ｓａがロウレベルからハイレベルに転じるとトランジスタＴ１のオフ駆動を解除するようになっている。また、本実施形態では、トランジスタＴ１、バックゲート制御部７、電流検出部８およびオフ駆動部２３により電流保護回路２４が構成されている。

次に、上記構成の電源回路２１の動作について説明する。
［１］入力電圧ＡＶＤＤ＞出力電圧ＶＯＵＴのとき
定常時、入力電圧ＡＶＤＤおよび出力電圧ＶＯＵＴは、「ＡＶＤＤ＞ＶＯＵＴ」という関係になる。このような場合、電流検出部８からハイレベルの検出信号Ｓｃが出力されるとともにコンパレータＣＰ２１の出力信号Ｓａがハイレベルとなる。これに伴い、フリップフロップ２２の出力信号Ｓｆがハイレベルとなるため、バックゲート制御部７は、トランジスタＴ１のバックゲートを電源出力端子Ｐｏに接続する。そして、オフ駆動部２３を構成するプリドライバ２は、出力電圧ＶＯＵＴが目標値に一致するようにトランジスタＴ１を駆動する。

［２］入力電圧ＡＶＤＤ＜出力電圧ＶＯＵＴのとき
異常時、入力電圧ＡＶＤＤおよび出力電圧ＶＯＵＴは、「ＡＶＤＤ＜ＶＯＵＴ」という関係になる。このような場合、電流検出部８からロウレベルの検出信号Ｓｃが出力されるとともにコンパレータＣＰ２１の出力信号Ｓａがロウレベルとなる。これに伴い、フリップフロップ２２の出力信号Ｓｆがロウレベルとなるため、バックゲート制御部７は、トランジスタＴ１のバックゲートを電源入力端子Ｐｉに接続する。そして、オフ駆動部２３を構成するプリドライバ２は、トランジスタＴ１をオフ駆動する。

この場合、電源出力端子Ｐｏから電源入力端子Ｐｉへと逆流が流れ得る状態、つまり出力電圧ＶＯＵＴが入力電圧ＡＶＤＤより大きい状態が継続している場合、出力信号Ｓａがロウレベルからハイレベルに転じることがないため、プリドライバ２によるトランジスタＴ１のオフ駆動も継続される。一方、逆流が流れ得る状態が解消されると、つまり入力電圧ＡＶＤＤが出力電圧ＶＯＵＴより大きい状態になると、出力信号Ｓａがロウレベルからハイレベルに転じるため、プリドライバ２によるトランジスタＴ１のオフ駆動が解除される。

本実施形態によっても第１実施形態と同様の効果が得られる。さらに、本実施形態では、オフ駆動部２３は、ロウレベルの検出信号Ｓｃが出力された後、コンパレータＣＰ２１の出力信号Ｓａがロウレベルからハイレベルに転じることがなければトランジスタＴ１のオフ駆動を継続し、出力信号Ｓａがロウレベルからハイレベルに転じるとトランジスタＴ１のオフ駆動を解除するようになっている。そのため、逆流が流れ得る状態、つまり「ＡＶＤＤ＜ＶＯＵＴ」の状態になってトランジスタＴ１がオフ駆動された場合、逆流が流れ得る状態が解消されない限り、トランジスタＴ１のオフ駆動が継続される。したがって、本実施形態では、逆流から回路を保護する際、トランジスタＴ１のオンオフが繰り返されることがないため、出力電圧ＶＯＵＴの変動を抑制することができる。

（第３実施形態）
以下、第３実施形態について図３を参照して説明する。
図３に示すように、本実施形態の電源回路３１は、第１実施形態の電源回路１に対し、トランジスタＴ１に代えてトランジスタＴ３１を備えている点と、バックゲート制御部７に代えてバックゲート制御部３２を備えている点と、反転バッファ４が省かれている点と、が異なる。

トランジスタＴ３１は、Ｐチャネル型のパワーＭＯＳトランジスタである。トランジスタＴ３１のソースは、シャント抵抗Ｒｓを介して電源入力端子Ｐｉに接続されている。トランジスタＴ３１のドレインは、電源出力端子Ｐｏに接続されている。つまり、トランジスタＴ３１は、電源入力端子Ｐｉおよび電源出力端子Ｐｏの間に直列に介在するものであり、主トランジスタに相当する。トランジスタＴ３１のゲートには、プリドライバ２から出力されるゲート駆動信号Ｓｇが与えられている。

バックゲート制御部３２は、電流検出部８から出力される検出信号Ｓｃに応じてトランジスタＴ３１のバックゲートに与える電圧を制御する。具体的には、バックゲート制御部３２は、ハイレベルの検出信号Ｓｃが出力される期間、トランジスタＴ３１のバックゲートをソース側、つまり電源入力端子Ｐｉに接続する。これにより、電源入力端子Ｐｉから電源出力端子Ｐｏへと流れる向きに電流が流れているとき、つまり定常時、トランジスタＴ３１のバックゲートにはソース側の電圧、つまり入力電圧ＡＶＤＤが与えられる。

また、バックゲート制御部３２は、ロウレベルの検出信号Ｓｃが出力される期間、トランジスタＴ３１のバックゲートをドレイン側、つまり電源出力端子Ｐｏに接続する。これにより、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる向きに電流が流れているとき、つまり逆流時、トランジスタＴ３１のバックゲートにはドレイン側の電圧、つまり出力電圧ＶＯＵＴが与えられる。

バックゲート制御部３２の具体的な構成としては、例えば図２に示すような構成を採用することができる。すなわち、バックゲート制御部３２は、トランジスタＴ３３〜Ｔ３６および電流源３３を備えている。トランジスタＴ３３は、Ｐチャネル型のＭＯＳトランジスタであり、そのソースは電源入力端子Ｐｉに接続されている。トランジスタＴ３３のドレインは、電流源３３を介してグランド端子Ｐｇに接続されている。トランジスタＴ３３のゲートには、検出信号Ｓｃが与えられている。

トランジスタＴ３４は、Ｎチャネル型のＭＯＳトランジスタであり、そのソースは電源出力端子Ｐｏに接続されている。トランジスタＴ３４のゲートは、トランジスタＴ３３のドレインに接続されている。トランジスタＴ３４のドレインは、ノードＮ３１に接続されている。ノードＮ３１は、トランジスタＴ３１のバックゲートに接続されている。

トランジスタＴ３５、Ｔ３６は、いずれもＰチャネル型のＭＯＳトランジスタであり、それらのソースはノードＮ３１に接続されている。トランジスタＴ３５、Ｔ３６の各ドレインは、電源入力端子Ｐｉに接続されている。トランジスタＴ３５のゲートは、電源出力端子Ｐｏに接続されている。

トランジスタＴ３６は、プリドライバ２によりオンオフ駆動される。具体的には、プリドライバ２は、制御端子Ｐ１の電圧レベルがハイレベルであるときに、トランジスタＴ３６をオン駆動する。また、プリドライバ２は、制御端子Ｐ１の電圧レベルがロウレベルであるときに、トランジスタＴ３６をオフ駆動する。

このような構成によれば、電流検出部８からハイレベルの検出信号Ｓｃが出力されると、トランジスタＴ３３がオフすることによりトランジスタＴ３４がオフされる。また、このとき、トランジスタＴ３６はプリドライバ２によりオン駆動される。そして、これに伴い、トランジスタＴ３５もオンされる。このような動作により、ノードＮ３１が電源入力端子Ｐｉに接続され、トランジスタＴ３１のバックゲートに入力電圧ＡＶＤＤが与えられる。

また、電流検出部８からロウレベルの検出信号Ｓｃが出力されると、トランジスタＴ３３がオンすることによりトランジスタＴ３４がオンされる。また、このとき、トランジスタＴ３６はプリドライバ２によりオフ駆動される。そして、これに伴い、トランジスタＴ３５がオフされる。このような動作により、ノードＮ３１が電源出力端子Ｐｏに接続され、トランジスタＴ３１のバックゲートに出力電圧ＶＯＵＴが与えられる。

上記構成において、トランジスタＴ３１、バックゲート制御部３２、電流検出部８およびオフ駆動部９により、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる逆流から電源回路３１などの回路を保護するための保護機能を実現する電流保護回路３４が構成されている。

以上説明した本実施形態の構成によっても、第１実施形態と同様の作用および効果が得られる。すなわち、上記構成の電源回路３１では、第１実施形態の電源回路１と同様、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる逆流が発生すると、電流検出部８は、ロウレベルの検出信号Ｓｃを出力する。オフ駆動部９を構成するプリドライバ２は、電流検出部８からロウレベルの検出信号Ｓｃが出力されると、誤差アンプ６から出力される誤差信号Ｓｄに関係なく、トランジスタＴ３１を強制的にオフ駆動する。これにより、トランジスタＴ３１のチャネルを介した経路による逆流が阻止される。

また、電流検出部８からロウレベルの検出信号Ｓｃが出力されている期間、バックゲート制御部３２は、トランジスタＴ３１のドレイン側の電圧である出力電圧ＶＯＵＴをトランジスタＴ３１のバックゲートに与える。このようにすれば、トランジスタＴ３１のドレイン・ソース間に、ソース側つまり電源入力端子Ｐｉ側をアノードとしたボディダイオードが形成された状態となる。そのため、トランジスタＴ３１のボディダイオードを介した経路による逆流も阻止される。

このように、上記構成では、電源入力端子Ｐｉから電源出力端子Ｐｏに至る経路に直列に設けられた１つのトランジスタＴ３１の駆動を制御するとともに、そのバックゲートを制御することにより、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる逆流の発生を防止している。したがって、本実施形態によっても、第１実施形態と同様、電源回路３１の回路面積の増加を抑制しつつ、逆流から回路を保護することができるという優れた効果が得られる。

（第４実施形態）
以下、第４実施形態について図４を参照して説明する。
図４に示すように、本実施形態の電源回路４１は、第１実施形態の電源回路１に対し、電流検出部８に代えて電流検出部４２を備えている点が異なる。電流検出部４２は、電流検出部８が備える構成に加え、さらにトランジスタＴ４１および電流源４３を備えている。

この場合、トランジスタＴ１のドレインは、直接、電源入力端子Ｐｉに接続されている。トランジスタＴ４１は、Ｎチャネル型のＭＯＳトランジスタであり、そのドレインはシャント抵抗Ｒｓを介して電源入力端子Ｐｉに接続されている。トランジスタＴ４１のソースおよびゲートは共通接続されており、それら共通接続されたソースおよびゲートは、トランジスタＴ１のゲートに接続されるとともに電流源４３を介してグランド端子Ｐｇに接続されている。トランジスタＴ４１のバックゲートは、グランド端子Ｐｇに接続されている。

上記構成において、トランジスタＴ１およびトランジスタＴ４１は、カレントミラー回路を構成している。そのため、トランジスタＴ４１には、トランジスタＴ１に流れる電流に応じた電流（以下、検出電流と呼ぶ）が流れる。なお、検出電流は、トランジスタＴ１とトランジスタＴ４１のサイズ比などによって定まる。したがって、トランジスタＴ４１は、トランジスタＴ１に流れる電流に応じた検出電流を流す電流検出用トランジスタに相当する。つまり、本実施形態の電流検出部４２は、トランジスタＴ４１に流れる検出電流に基づいてトランジスタＴ１に流れる電流を検出するようになっている。

上記構成において、トランジスタＴ１、バックゲート制御部７、電流検出部４２およびオフ駆動部９により、電源出力端子Ｐｏから電源入力端子Ｐｉへと流れる逆流から電源回路４１などの回路を保護するための保護機能を実現する電流保護回路４４が構成されている。

本実施形態によっても第１実施形態と同様の効果が得られる。さらに、本実施形態では、電源入力端子Ｐｉから電源出力端子Ｐｏへと至る電源供給経路にシャント抵抗Ｒｓが介在しない構成となっている。したがって、本実施形態によれば、電源供給経路の更なる低抵抗化を実現することが可能となり、その結果、電力損失を一層低減することができるとともに、電圧制御の精度を向上することができるといった効果が得られる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
バックゲート制御部７、３２の具体的な構成としては、図１、図３などに示した構成に限らずともよく、所望する動作を実現可能な構成であれば適宜変更することができる。
本発明は、車両に搭載される電子制御装置が備える電源回路に限らず、入力電圧を入力するための入力端子および入力電圧よりも低い出力電圧を出力するための出力端子を有する回路であって、出力端子から入力端子へと逆流が流れる可能性のある回路全般に適用することができる。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

１、２１、３１、４１…電源回路、７、３２…バックゲート制御部、８、４２…電流検出部、９、２３…オフ駆動部、１１、２４、３４、４４…電流保護回路、ＣＰ２１…コンパレータ、Ｐｉ…電源入力端子、Ｐｏ…電源出力端子、Ｒｓ…シャント抵抗、Ｔ１、Ｔ３１…トランジスタ、Ｔ４１…トランジスタ。

Claims (6)

1. 入力電圧を入力するための入力端子（Ｐｉ）および前記入力電圧よりも低い出力電圧を出力するための出力端子（Ｐｏ）の間に直列接続されたＭＯＳトランジスタ（Ｔ１、Ｔ３１）と、
   前記入力端子および前記出力端子の間に流れる電流を検出し、その検出した電流の向きを表す検出信号を出力する電流検出部（８、４２）と、
   前記出力端子から前記入力端子へと流れる電流の向きである第１方向を表す前記検出信号が出力されると、前記ＭＯＳトランジスタをオフ駆動するオフ駆動部（９、２３）と、
   少なくとも前記電流検出部から前記第１方向を表す前記検出信号が出力される期間、前記ＭＯＳトランジスタのドレイン側の電圧を前記ＭＯＳトランジスタのバックゲートに与えるバックゲート制御部（７、３２）と、
   を備える電流保護回路。
2. 前記バックゲート制御部は、
   前記入力端子から前記出力端子へと流れる電流の向きである第２方向を表す前記検出信号が出力される期間、前記ＭＯＳトランジスタのソース側の電圧を前記ＭＯＳトランジスタのバックゲートに与える請求項１に記載の電流保護回路。
3. さらに、前記入力電圧および前記出力電圧を検出する電圧検出部（ＣＰ２１）を備え、
   前記オフ駆動部（２３）は、前記第１方向を表す前記検出信号が出力された後、前記電圧検出部の検出値に基づいて前記出力電圧が前記入力電圧よりも高いことを検出すると前記ＭＯＳトランジスタのオフ駆動を継続し、前記入力電圧が前記出力電圧よりも高いことを検出すると前記ＭＯＳトランジスタのオフ駆動を解除する請求項１または２に記載の電流保護回路。
4. 前記電流検出部（８）は、前記入力端子および前記出力端子の間に直列に介在するシャント抵抗（Ｒｓ）を備え、前記シャント抵抗の端子電圧に基づいて前記電流を検出する請求項１から３のいずれか一項に記載の電流保護回路。
5. 前記電流検出部（４２）は、前記ＭＯＳトランジスタに流れる電流に応じた検出電流を流す電流検出用トランジスタ（Ｔ４１）を備え、前記電流検出用トランジスタに流れる検出電流に基づいて前記電流を検出する請求項１から３のいずれか一項に記載の電流保護回路。
6. 前記入力端子は、入力電圧を所望の出力電圧に降圧して出力する電源回路（１）における前記入力電圧を入力するための電源入力端子（Ｐｉ）であり、
   前記出力端子は、前記電源回路における前記出力電圧を出力するための電源出力端子（Ｐｏ）であり、
   前記ＭＯＳトランジスタは、前記電源回路における前記電源入力端子および前記電源出力端子の間に直列に介在する主トランジスタとしても機能する請求項１から５のいずれか一項に記載の電流保護回路。

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