JP2018006724A - 配線基板 - Google Patents
配線基板 Download PDFInfo
- Publication number
- JP2018006724A JP2018006724A JP2016204769A JP2016204769A JP2018006724A JP 2018006724 A JP2018006724 A JP 2018006724A JP 2016204769 A JP2016204769 A JP 2016204769A JP 2016204769 A JP2016204769 A JP 2016204769A JP 2018006724 A JP2018006724 A JP 2018006724A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor element
- wiring board
- pad
- formation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
【課題】半導体素子を安定的に作動させることが可能な配線基板を提供することを課題とする。【解決手段】コア絶縁板5の上下面にビルドアップ絶縁層6が積層されて成る絶縁基板1と、絶縁基板1の表面および内部に形成された配線導体2と、絶縁基板1の上面中央部に、半導体素子Sの電極Tと接続される複数の半導体素子接続パッド3が配設されたパッド形成領域7を有するとともに、パッド形成領域7から離間した上面外周部に、半導体素子Sを覆う金属キャップMが接合される接合領域8をパッド形成領域7を囲繞する状態に有する配線基板Aであって、コア絶縁板5は、パッド形成領域7および接合領域8に対応する領域が25〜130GPaのヤング率を有する高弾性材料から成り、パッド形成領域7と接合領域8との間に対応する領域にパッド形成領域7を囲繞する0.1〜15GPaのヤング率を有する低弾性材料から成る緩衝領域9を含む。【選択図】図1
Description
本発明は、半導体素子および半導体素子を覆う金属キャップが接続される配線基板に関するものである。
近年、高機能化が進むコンピューターやゲーム機等に搭載される半導体素子は、同時に多量の演算処理を行える一方で発熱量も増大している。このため、半導体素子および半導体素子が接続された配線基板には熱伸縮が生じるが、両者の熱伸縮差により熱応力が生じて、配線基板に変形が発生しやすくなる。
配線基板の変形が大きくなると、配線基板を外部回路基板に二次実装することが困難になることから、配線基板の上面には半導体素子から生じる熱を放熱するとともに、変形を矯正するための金属キャップが接続される。
配線基板の変形が大きくなると、配線基板を外部回路基板に二次実装することが困難になることから、配線基板の上面には半導体素子から生じる熱を放熱するとともに、変形を矯正するための金属キャップが接続される。
図3(a)および(b)に、このような半導体素子S、および金属キャップMが接続された従来の配線基板Cを示す。
配線基板Cは、絶縁基板21と、配線導体22と、半導体素子接続パッド23と、外部接続パッド24とを備えている。配線基板Cの熱膨張係数は、およそ15ppm/℃程度である。
配線基板Cは、絶縁基板21と、配線導体22と、半導体素子接続パッド23と、外部接続パッド24とを備えている。配線基板Cの熱膨張係数は、およそ15ppm/℃程度である。
絶縁基板21は、コア絶縁板25およびビルドアップ絶縁層26を備えている。絶縁基板21の上面中央部には、複数の半導体素子接続パッド23が配設されたパッド形成領域27を有している。パッド形成領域27から離間した絶縁基板21の上面外周部には、金属キャップMが接合される接合領域28を有している。
コア絶縁板25は、配線基板Cの平坦性を保持するために高弾性材料で形成されている。コア絶縁板25は、複数のスルーホール29を有している。
ビルドアップ絶縁層26は、コア絶縁板25の上下面に積層されている。ビルドアップ絶縁層26は、複数のビアホール30を有している。
コア絶縁板25は、配線基板Cの平坦性を保持するために高弾性材料で形成されている。コア絶縁板25は、複数のスルーホール29を有している。
ビルドアップ絶縁層26は、コア絶縁板25の上下面に積層されている。ビルドアップ絶縁層26は、複数のビアホール30を有している。
配線導体22は、コア絶縁板25の表面およびスルーホール29内、ならびにビルドアップ絶縁層26の上下表面およびビアホール30内に形成されている。これにより、絶縁基板21の上下表面の配線導体22同士が電気的に接続される。
半導体素子接続パッド23は、パッド形成領域27に配線導体22と一体的に形成されている。半導体素子接続パッド23は、半導体素子Sの電極Tと半田を介して接続される。半導体素子Sは、シリコンから成り、その熱膨張係数は、およそ3ppm/℃程度である。半導体素子Sと配線基板Cとの間は、絶縁性の熱硬化性樹脂Rで充填され、この熱硬化性樹脂Rおよび半田により半導体素子Sと配線基板Cとが互いに固定されている。
金属キャップMは、半導体素子Sの上面を覆うキャップ部Maおよび配線基板Cと接合する接合部Mbを有している。キャップ部Maの下面と半導体素子Sの上面とは固定されず熱伝導性のグリース(不図示)を介して熱的に接触されており、半導体素子Sから発生する熱の放熱を行っている。接合部Mbと接合領域28とは、接着剤により固定されている。
金属キャップMは、例えば銅から成り、その熱膨張係数は、およそ17ppm/℃程度である。
金属キャップMは、例えば銅から成り、その熱膨張係数は、およそ17ppm/℃程度である。
外部接続パッド24は、絶縁基板21の下面に配線導体22と一体的に形成されている。外部接続パッド24は、外部回路基板(不図示)の電極に半田を介して接続される。
これにより、半導体素子Sと外部回路基板とが電気的に接続される。
これにより、半導体素子Sと外部回路基板とが電気的に接続される。
ところで、半導体素子Sの発熱や冷熱時には、上述した半導体素子Sおよび配線基板Cに加えて、金属キャップMに熱伸縮が生じる。配線基板Cは半導体素子Sよりも大きく熱伸縮し、金属キャップMは配線基板よりも大きく熱伸縮する。その結果、互いに固定されている半導体素子Sと配線基板Cとの間には両者の熱膨張係数の差に起因する熱応力が発生する。この熱応力は、半導体素子Sの外周角部に対応する位置に大きく集中して作用する。さらに、互いに固定されている配線基板Cと金属キャップMとの間にも両者の熱膨張係数の差に起因する熱応力が発生する。この熱応力も、高弾性材料から成る配線基板Cを介して半導体素子Sの外周角部に対応する位置に大きく集中して作用する。そしてこれらの熱応力が重畳して作用する結果、半導体素子Sの外周角部に対応する位置において、半導体素子Sの電極Tと半導体素子接続パッド23との接続間に亀裂が生じることがあり、半導体素子Sが安定的に作動できないという問題がある。
本発明は、半導体素子の外周角部に集中して作用する熱応力を低減することで、半導体素子と配線基板との電気的な接続を保持して半導体素子を安定的に作動させることが可能な配線基板を提供することを課題とする。
本発明の配線基板は、コア絶縁板の上下面にビルドアップ絶縁層が積層されて成る絶縁基板と、絶縁基板の表面および内部に形成された配線導体と、絶縁基板の上面中央部に、半導体素子の電極と接続される複数の半導体素子接続パッドが配設されたパッド形成領域を有するとともに、パッド形成領域から離間した上面外周部に半導体素子を覆う金属キャップが接合される接合領域を、パッド形成領域を囲繞する状態に有する配線基板であって、
コア絶縁板は、パッド形成領域および接合領域に対応する領域が25〜130GPaのヤング率を有する高弾性材料から成り、パッド形成領域と接合領域との間に対応する領域にパッド形成領域を囲繞する0.1〜15GPaのヤング率を有する低弾性材料から成る緩衝領域を含むことを特徴とするものである。
コア絶縁板は、パッド形成領域および接合領域に対応する領域が25〜130GPaのヤング率を有する高弾性材料から成り、パッド形成領域と接合領域との間に対応する領域にパッド形成領域を囲繞する0.1〜15GPaのヤング率を有する低弾性材料から成る緩衝領域を含むことを特徴とするものである。
本発明の配線基板によれば、パッド形成領域と接合領域との間に対応する領域にパッド形成領域を囲繞する0.1〜15GPaのヤング率を有する低弾性材料から成る緩衝領域を含んでいる。このため、配線基板と金属キャップとの熱膨張係数の差に起因する熱応力を緩衝領域で吸収することができる。これにより、半導体素子の外周角部に対応する位置に作用する熱応力を小さいものとし、半導体素子と配線基板との電気的な接続を保持して半導体素子を安定的に作動させることが可能な配線基板を提供することができる。
次に、本発明にかかる配線基板の一例を、図1(a)および(b)を基に説明する。
配線基板Aは、絶縁基板1と、配線導体2と、半導体素子接続パッド3と、外部接続パッド4とを備えている。配線基板Aの熱膨張係数は、およそ15ppm/℃程度である。
配線基板Aは、絶縁基板1と、配線導体2と、半導体素子接続パッド3と、外部接続パッド4とを備えている。配線基板Aの熱膨張係数は、およそ15ppm/℃程度である。
絶縁基板1は、コア絶縁板5およびビルドアップ絶縁層6を備えている。絶縁基板1の上面中央部には、複数の半導体素子接続パッド3が配設されたパッド形成領域7を有している。パッド形成領域7から離間した絶縁基板1の上面外周部には、金属キャップMが接合される接合領域8を有している。
コア絶縁板5において、パッド形成領域7および接合領域8に対応する領域は、例えばガラス繊維にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて、圧力下で熱硬化させた高弾性材料から成る。この領域のヤング率は、25〜130GPaである。
これにより、パッド形成領域7および接合領域8の平坦性を保持して、半導体素子Sや金属キャップMの接合性を確保できる。
コア絶縁板5において、パッド形成領域7と接合領域8との間には、パッド形成領域7を囲繞するように形成された緩衝領域9を有している。緩衝領域9は、例えばポリイミド樹脂やフッ素樹脂等を熱硬化させたガラス繊維を含まない低弾性材料から成る。この緩衝領域9のヤング率は、0.1〜15GPaである。
コア絶縁板5は、複数のスルーホール10を有している。
このようなコア絶縁板5は、例えば次のように形成される。
まず、ガラス繊維にエポキシ樹脂を含浸させて熱硬化した高弾性板を用意する。次に、緩衝領域9に対応する部分をレーザー加工により切断して高弾性板に空所を形成する。次に、緩衝領域9に対応する形状に成形したポリイミド樹脂から成る低弾性樹脂シートを用意して空所に入れる。次に、低弾性樹脂シートが嵌装された高弾性板を加熱しながら平板にてプレスする。最後に、ドリル加工やブラスト加工、あるいはレーザー加工により複数のスルーホール10を形成することでコア絶縁板5が形成される。
これにより、パッド形成領域7および接合領域8の平坦性を保持して、半導体素子Sや金属キャップMの接合性を確保できる。
コア絶縁板5において、パッド形成領域7と接合領域8との間には、パッド形成領域7を囲繞するように形成された緩衝領域9を有している。緩衝領域9は、例えばポリイミド樹脂やフッ素樹脂等を熱硬化させたガラス繊維を含まない低弾性材料から成る。この緩衝領域9のヤング率は、0.1〜15GPaである。
コア絶縁板5は、複数のスルーホール10を有している。
このようなコア絶縁板5は、例えば次のように形成される。
まず、ガラス繊維にエポキシ樹脂を含浸させて熱硬化した高弾性板を用意する。次に、緩衝領域9に対応する部分をレーザー加工により切断して高弾性板に空所を形成する。次に、緩衝領域9に対応する形状に成形したポリイミド樹脂から成る低弾性樹脂シートを用意して空所に入れる。次に、低弾性樹脂シートが嵌装された高弾性板を加熱しながら平板にてプレスする。最後に、ドリル加工やブラスト加工、あるいはレーザー加工により複数のスルーホール10を形成することでコア絶縁板5が形成される。
ビルドアップ絶縁層6は、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含有する樹脂フィルムをコア絶縁板5の上に貼着して熱硬化させた電気絶縁材料から成る。ビルドアップ絶縁層6は、複数のビアホール11を有している。ビアホール11は、レーザー加工により形成される。
配線導体2は、例えば周知のセミアディティブ法により、銅等の良導電性金属から成り、コア絶縁板5の表面およびスルーホール10内、ならびにビルドアップ絶縁層6の上下表面およびビアホール11内に形成されている。これにより、コア絶縁板5の上下表面の配線導体2同士が電気的に接続される。
半導体素子接続パッド3は、パッド形成領域7に配線導体2と一体的に形成されている。半導体素子接続パッド3は、半導体素子Sの電極Tと半田を介して接続される。半導体素子Sは、例えばシリコンやゲルマニウムから成る。半導体素子Sの熱膨張係数は、およそ3〜6ppm/℃程度である。半導体素子Sと配線基板Aとの間は、絶縁性の封止用樹脂Rで充填される。
金属キャップMは、半導体素子Sの上面を覆うキャップ部Maおよび配線基板Aと接合する接合部Mbを有している。キャップ部Maの下面と半導体素子Sの上面とは固定されず熱伝導性のグリース(不図示)を介して熱的に接続されており、半導体素子Sから発生する熱の放熱を行っている。接合部Mbと接合領域8とは、接着剤により固定されている。金属キャップMは、例えば銅から成る。金属キャップMの熱膨張係数は、およそ17ppm/℃程度である。
外部接続パッド4は、絶縁基板1の下面に配線導体2と一体的に形成されている。外部接続パッド4は、外部回路基板(不図示)の電極に半田を介して接続される。
これにより、半導体素子Sと外部回路基板とが電気的に接続される。
これにより、半導体素子Sと外部回路基板とが電気的に接続される。
このように、本発明に係る配線基板Aによれば、パッド形成領域7と接合領域8との間に対応する領域に、パッド形成領域7を囲繞する0.1〜15GPaのヤング率を有する低弾性材料から成る緩衝領域9を含んでいる。このため、配線基板Aと金属キャップMとの熱膨張係数の差に起因する応力を緩衝領域9で吸収することができる。これにより、半導体素子Sの外周角部に対応する位置に作用する熱応力を小さいものとし、半導体素子と配線基板との電気的な接続を保持して半導体素子を安定的に作動させることが可能な配線基板を提供することができる。
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例では、パッド形成領域7と接合領域8との間に対応する領域の一部に緩衝領域9が形成されている例を示したが、パッド形成領域7と接合領域8との間に対応する領域の全てに緩衝領域9が形成されていても構わない。
また、上述の実施形態の一例では、絶縁基板1の表面にソルダーレジスト層が無い例を示したが、絶縁基板1表面のいずれか一方、あるいは両方にソルダーレジスト層を有していても構わない。
また、上述の実施形態の一例では、絶縁基板1の表面にソルダーレジスト層が無い例を示したが、絶縁基板1表面のいずれか一方、あるいは両方にソルダーレジスト層を有していても構わない。
また、上述の実施形態の一例では、パッド形成領域7と接合領域8との間に対応する領域において、コア絶縁板5の上面と下面とを貫通する態様で緩衝領域9が形成されている例を示したが、図2に示すように、コア絶縁板5の上面と下面とを貫通しない態様で緩衝領域9を形成しても構わない。このようなコア絶縁板5における高弾性材料から成る領域の上面および下面には、パッド形成領域7と接合領域8との間に対応する領域に、上面視において枠状の凹部が各々設けられている。そして、これらの凹部に低弾性材料が配設された緩衝領域9が形成されている。
このようなコア絶縁板5は、例えば次のように形成される。
まず、ガラス繊維にエポキシ樹脂を含浸させて熱硬化した高弾性板を用意する。次に、緩衝領域9に対応する部分をブラスト加工により掘削して高弾性板の上面および下面に凹部を形成する。次に、緩衝領域9に対応する形状に成形したポリイミド樹脂から成る低弾性樹脂シートを用意して上下両方の凹部に入れる。次に、低弾性樹脂シートが嵌装された高弾性板を加熱しながら平板にてプレスする。最後に、ドリル加工やブラスト加工、あるいはレーザー加工により複数のスルーホール10を形成することでコア絶縁板5が形成される。
このように、高弾性板を分断することなく緩衝領域9を形成することで、コア絶縁板5においてパッド形成領域7を精度良く配置することが可能になる。
このようなコア絶縁板5は、例えば次のように形成される。
まず、ガラス繊維にエポキシ樹脂を含浸させて熱硬化した高弾性板を用意する。次に、緩衝領域9に対応する部分をブラスト加工により掘削して高弾性板の上面および下面に凹部を形成する。次に、緩衝領域9に対応する形状に成形したポリイミド樹脂から成る低弾性樹脂シートを用意して上下両方の凹部に入れる。次に、低弾性樹脂シートが嵌装された高弾性板を加熱しながら平板にてプレスする。最後に、ドリル加工やブラスト加工、あるいはレーザー加工により複数のスルーホール10を形成することでコア絶縁板5が形成される。
このように、高弾性板を分断することなく緩衝領域9を形成することで、コア絶縁板5においてパッド形成領域7を精度良く配置することが可能になる。
1 絶縁基板
2 配線導体
3 半導体素子接続パッド
5 コア絶縁板
6 ビルドアップ絶縁層
7 パッド形成領域
8 接合領域
9 緩衝領域
A 配線基板
M 金属キャップ
S 半導体素子
T 電極
2 配線導体
3 半導体素子接続パッド
5 コア絶縁板
6 ビルドアップ絶縁層
7 パッド形成領域
8 接合領域
9 緩衝領域
A 配線基板
M 金属キャップ
S 半導体素子
T 電極
Claims (2)
- コア絶縁板の上下面にビルドアップ絶縁層が積層されて成る絶縁基板と、
該絶縁基板の表面および内部に形成された配線導体と、
前記絶縁基板の上面中央部に、半導体素子の電極と接続される複数の半導体素子接続パッドが配設されたパッド形成領域を有するとともに、前記パッド形成領域から離間した上面外周部に、前記半導体素子を覆う金属キャップが接合される接合領域を前記パッド形成領域を囲繞する状態に有する配線基板であって、
前記コア絶縁板は、前記パッド形成領域および接合領域に対応する領域が25〜130GPaのヤング率を有する高弾性材料から成り、前記パッド形成領域と前記接合領域との間に対応する領域に前記パッド形成領域を囲繞する0.1〜15GPaのヤング率を有する低弾性材料から成る緩衝領域を含むことを特徴とする配線基板。 - 前記高弾性材料から成る領域の上面および下面には、前記パッド形成領域と前記接合領域との間に対応する領域に、各々上面視において枠状の凹部が形成されているとともに、前記凹部内に前記低弾性材料が配設された前記緩衝領域が形成されていることを特徴とする請求項1に記載の配線基板。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016124279 | 2016-06-23 | ||
JP2016124279 | 2016-06-23 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018006724A true JP2018006724A (ja) | 2018-01-11 |
Family
ID=60949903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016204769A Pending JP2018006724A (ja) | 2016-06-23 | 2016-10-19 | 配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2018006724A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023238528A1 (ja) * | 2022-06-09 | 2023-12-14 | 株式会社村田製作所 | コンデンサアレイ |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005235997A (ja) * | 2004-02-19 | 2005-09-02 | Mitsubishi Electric Corp | プリント基板、電子回路基板及びその製造方法 |
WO2005114729A1 (ja) * | 2004-05-21 | 2005-12-01 | Nec Corporation | 半導体装置及び配線基板 |
JP2009158571A (ja) * | 2007-12-25 | 2009-07-16 | Fujitsu Ltd | 配線基板および配線基板の製造方法 |
JP2010161399A (ja) * | 2010-03-04 | 2010-07-22 | Renesas Technology Corp | 半導体装置 |
US20160027712A1 (en) * | 2014-07-25 | 2016-01-28 | Dyi-chung Hu | Package substrate |
JP2016103569A (ja) * | 2014-11-28 | 2016-06-02 | 京セラサーキットソリューションズ株式会社 | 半導体素子の実装構造 |
-
2016
- 2016-10-19 JP JP2016204769A patent/JP2018006724A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005235997A (ja) * | 2004-02-19 | 2005-09-02 | Mitsubishi Electric Corp | プリント基板、電子回路基板及びその製造方法 |
WO2005114729A1 (ja) * | 2004-05-21 | 2005-12-01 | Nec Corporation | 半導体装置及び配線基板 |
JP2009158571A (ja) * | 2007-12-25 | 2009-07-16 | Fujitsu Ltd | 配線基板および配線基板の製造方法 |
JP2010161399A (ja) * | 2010-03-04 | 2010-07-22 | Renesas Technology Corp | 半導体装置 |
US20160027712A1 (en) * | 2014-07-25 | 2016-01-28 | Dyi-chung Hu | Package substrate |
JP2016032102A (ja) * | 2014-07-25 | 2016-03-07 | ダイ−チュン フDyi−Chung HU | パッケージ基板 |
JP2016103569A (ja) * | 2014-11-28 | 2016-06-02 | 京セラサーキットソリューションズ株式会社 | 半導体素子の実装構造 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023238528A1 (ja) * | 2022-06-09 | 2023-12-14 | 株式会社村田製作所 | コンデンサアレイ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5296894B2 (ja) | パッケージキャリアおよびその製造方法 | |
JP6327140B2 (ja) | 電子装置 | |
US20200273814A1 (en) | Semiconductor package | |
JP2012004166A (ja) | 配線基板、配線基板組立体及び半導体装置 | |
US8598701B2 (en) | Semiconductor device | |
TWI620356B (zh) | 封裝結構及其製作方法 | |
JP2017139406A (ja) | 半導体装置 | |
JP2016035954A (ja) | 半導体装置及び半導体装置の製造方法 | |
KR20170054842A (ko) | 방열부재 및 이를 구비한 인쇄회로기판 | |
JP6077436B2 (ja) | 配線基板および配線基板への半導体素子の実装方法 | |
JP2018006724A (ja) | 配線基板 | |
JP2018018910A (ja) | 配線基板 | |
JP2011077075A (ja) | 発熱性電子素子内蔵のモジュール基板及びその製造方法 | |
JP6673773B2 (ja) | 配線基板 | |
TW201927084A (zh) | 軟性線路板結構 | |
JP5861580B2 (ja) | 半導体装置及び半導体装置製造方法 | |
KR101539885B1 (ko) | 전자 소자 모듈 | |
KR102494332B1 (ko) | 전자소자 패키지 | |
JP2017034224A (ja) | 電子モジュール | |
JP5489454B2 (ja) | 積層型半導体パッケージ | |
JP6798895B2 (ja) | 配線基板 | |
JP2016103569A (ja) | 半導体素子の実装構造 | |
JP6301031B1 (ja) | 半導体装置 | |
JP2012199283A (ja) | 半導体装置 | |
JP2018181961A (ja) | 電子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190723 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200512 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20201110 |