JP2017143254A - 積層埋込キャパシタを有する配線基板及びその製造方法 - Google Patents

Abstract

【課題】積層埋込キャパシタを有する配線基板及びその製造方法を提供する。【解決手段】配線基板の製造方法は、第１のキャパシタ担持層を形成することを含み、第１のキャパシタ担持層は、第１の埋込チップキャパシタと、上面に配置される第１の絶縁層と、下面に配置される第２の絶縁層と、第１の電極と導電接触する第１の上部及び下部導電ビアと、第２の電極と導電接触する第２の上部及び下部導電ビアとを有する。また、第１のものと同様の第２のキャパシタ担持層を形成することを含む。更に、上部絶縁層、第１のキャパシタ担持層、中央絶縁層、第２のキャパシタ担持層、及び下部絶縁層を順に有する接合ラミネートを形成することを含む。また、接合ラミネートを貫くスルーホールを形成し、該スルーホール内に導電コーティングを形成して、導電スルーホールを提供することを含む。配線基板も接合ラミネート及び埋込キャパシタを含む。【選択図】図１

Description

本発明は、配線基板及びその製造方法に関し、より具体的には、積層埋込（スタックト・エンベデッド）キャパシタを有する配線基板及びその製造方法に関する。

マイクロファラッド域の低インダクタンスキャパシタンスが、マイクロプロセッサコアのデカップリングのために必要とされている。そのようなキャパシタンスを提供することには、例えば深溝（ディープトレンチ）オンボードキャパシタ、ＭＩＭｃａｐ、及びインターポーザ技術などの、マイクロプロセッサ内へのキャパシタンスの組み込み、並びに、表面実装キャパシタ、裏面キャパシタ、及び埋込キャパシタを含むマイクロプロセッサ配線基板上へのキャパシタンスの組み込みを含めて、数多くのアプローチが存在する。上述のアプローチは全て有用ではあるが、それらは、例えば１６コアから２４コアなどの比較的多数のコアを持つ先進マイクロプロセッサとの使用にとって望ましくないものとなり得る制限を有する。例えば、マイクロプロセッサ上にキャパシタンスを置くアプローチの使用は、多数のコアに付随する回路密度のために制限される。

これに関連して、マイクロプロセッサの下又はその陰の中を含め、可能な限りマイクロプロセッサの近くにキャパシタを置くために、埋込キャパシタを有する配線基板の使用が望ましい。しかしながら、現行の単層埋込キャパシタを有する配線基板は、マイクロプロセッサの下に十分なキャパシタを設けることができない。積層埋込キャパシタを有する配線基板が提案されているが、それらの基板設計に関連する内部配線アーキテクチャは、十分な内部接続能力を提供せず、且つ／或いは積層された複数のキャパシタが個別にアクセスされることを可能にする柔軟さを提供しない。例えば、特許文献１に、積層埋込キャパシタを有する配線基板が開示されている。その開示において、積層されたキャパシタの最も内側の電極同士が互いに電気的に接続されている。これら内側の電極は独立アクセス可能でなく、そのことが、様々な回路設計で積層埋込キャパシタを使用するときに配線基板及びマイクロプロセッサの設計者の柔軟性を制限し、特に、多数のマイクロプロセッサコアを有するマイクロプロセッサ回路設計で必要なデカップリングキャパシタンスを提供するのに積層埋込キャパシタを使用できることを制限してしまう。

故に、特に、大きいサイズ又はフットプリントと比較的多数のコアとを持つマイクロプロセッサとの使用のために、そして、より特には、マイクロプロセッサの下で配線基板にキャパシタが埋め込まれ得るように、個々の積層埋込キャパシタへのアクセスを高める能力を含め、キャパシタ電極への改善されたアクセスと回路設計の改善された柔軟性とを提供する積層埋込キャパシタ設計を開発することが非常に望ましい。

米国特許出願公開第２０１３／０１０５９４３号明細書

一実施形態において、配線基板を製造する方法が開示される。当該方法は、第１のチップキャパシタを埋め込んだ第１のキャパシタ担持層を形成することを含む。当該方法はまた、第２のチップキャパシタを埋め込んだ第２のキャパシタ担持層を形成することを含む。当該方法は更に、上記第１のキャパシタ担持層の第１の絶縁層の上面上に配置される上部絶縁層と、上記第１のキャパシタ担持層の第２の絶縁層の下面上に配置される中央絶縁層であり、上記第２のキャパシタ担持層が当該中央絶縁層の下面上に配置される、中央絶縁層と、上記第２のキャパシタ担持層の第２の絶縁層の下面上に配置される下部絶縁層と、を有する接合ラミネートを形成することを含む。当該方法はまた、上記上部絶縁層の外表面及び上記下部絶縁層の外表面まで上記接合ラミネートを貫いて延在するスルーホールを形成することを含む。当該方法は更に、上記スルーホール内に導電コーティングを形成することで、導電スルーホールを提供することを含む。

他の一実施形態において、配線基板が開示される。当該配線基板は、接合ラミネートを含む。上記接合ラミネートは、第１のキャパシタ担持層を有し、該第１のキャパシタ担持層は、上面、下面、及び第１の開口部分を持つ第１のコア基板と、上記第１の開口部分に埋め込まれた、第１の電極及び第２の電極を持つ第１のチップキャパシタと、該上面上に配置された第１の絶縁層と、該下面上に配置された第２の絶縁層と、該第１の絶縁層を貫いて延在して該第１の電極と導電接触した第１の上部導電ビアと、該第１の絶縁層を貫いて延在して該第２の電極と導電接触した第２の上部導電ビアと、該第２の絶縁層を貫いて延在して該第１の電極と導電接触した第１の下部導電ビアと、該第２の絶縁層を貫いて延在して該第２の電極と導電接触した第２の下部導電ビアとを有する。上記接合ラミネートはまた、第２のキャパシタ担持層を有し、該第２のキャパシタ担持層は、上面、下面、及び第２の開口部分を持つ第２のコア基板と、上記第２の開口部分に埋め込まれる、第１の電極及び第２の電極を持つ第２のチップキャパシタと、該上面上に配置される第１の絶縁層と、該下面上に配置される第２の絶縁層と、該第１の絶縁層を貫いて延在して該第１の電極と導電接触する第１の上部導電ビアと、該第１の絶縁層を貫いて延在して該第２の電極と導電接触する第２の上部導電ビアと、該第２の絶縁層を貫いて延在して該第１の電極と導電接触する第１の下部導電ビアと、該第２の絶縁層を貫いて延在して該第２の電極と導電接触する第２の下部導電ビアとを有する。上記接合ラミネートはまた、上記第１のキャパシタ担持層の上記第１の絶縁層の上面上に配置された上部絶縁層を含む。上記接合ラミネートは更に、上記第１のキャパシタ担持層の上記第２の絶縁層の下面上に配置された中央絶縁層であり、上記第２のキャパシタ担持層が当該中央絶縁層の下面上に配置されている中央絶縁層を含む。上記接合ラミネートはまた、上記第２のキャパシタ担持層の上記第２の絶縁層の下面上に配置された下部絶縁層を含む。

ここに開示される配線基板を製造する方法の一実施形態を例示するフローチャートである。 ここに開示される積層埋込キャパシタを有する配線基板の模式断面図である。 ここに開示されるキャパシタ担持層を製造する方法の一実施形態を示すフローチャートである。 図３に示した製造方法における基板（コア基板）を用意する処理を例示する図である。 基板内のスルーホール導体及び基板上の導電層を形成する第１の処理を例示する図である。 図５での処理に続く第２の処理を例示する図である。 図６での処理に続く第３の処理を例示する図である。 図５−７に示した処理によって形成される導電層の形状の第１の例を示す図である。 図５−７に示した処理によって形成される導電層の形状の第２の例を示す図である。 図３に示した製造方法におけるキャビティを形成する処理を例示する図である。 図３に示した製造方法においてキャビティが形成された後の基板を示す図である。 図３に示した製造方法におけるキャビティを有する基板をキャリアに取り付ける処理を例示する図である。 図３に示した製造方法におけるキャビティ内にキャパシタを位置付ける処理を例示する図である。 図３に示した製造方法においてキャビティ内にキャパシタが位置付けられた状態を示す図である。 図３に示した製造方法における絶縁基板上及びキャパシタ上に第１の層間絶縁層及び第１の銅箔を形成する処理を例示する図である。 図３に示した製造方法における押圧処理を例示する図である。 図１５Ａでの押圧後の状態を示す図である。 図３に示した製造方法における、キャリアが除去された後に絶縁基板上及びキャパシタ上に第２の層間絶縁層及び第２の銅箔を形成する処理を例示する図である。 図３に示した製造方法における、各導電層の導電パターンをキャパシタの電極に電気接続するために第１及び第２の層間絶縁層上に導電層を形成する第１の処理を例示する図である。 図１７での処理に続く第２の処理を例示する図である。 図１８Ａでの処理に続く第３の処理を例示する図である。 図１８Ｂでの処理に続く第４の処理を例示する図である。 図１８Ｃの処理に続く第５の処理を例示する図である。

図面、特に図１及び２、を参照するに、例えばプリント配線基板などの配線基板５００を製造する方法１が開示されている。方法１は、第１のキャパシタ担持層５１０を形成すること１０を含んでいる。方法１はまた、第２のキャパシタ担持層５２０を形成すること２０を含んでいる。方法１は更に、第１のキャパシタ担持層５１０上に配置される上部絶縁層５３０と、反対側で第１のキャパシタ担持層５１０上に配置される中央絶縁層５４０であり、第２のキャパシタ担持層５２０が、第１のキャパシタ担持層５１０とは反対側で中央絶縁層５４０上に配置される、中央絶縁層５４０と、中央絶縁層５４０とは反対側で第２のキャパシタ担持層５２０上に配置される下部絶縁層５５０とを有する接合ラミネート５０５を形成すること３０を含んでいる。より更には、方法１は、上部絶縁層５３０から下部絶縁層５５０まで接合ラミネート５０５を貫いて延在するスルーホール５６０を形成すること４０を含んでいる。方法１はまた、スルーホール５６０内に導電コーティング５７０を形成すること５０で、導電スルーホール５６５を提供することを含んでいる。方法１は特に、非常に大きい（例えば、２８ｍｍ×２８ｍｍ、又は２８ｍｍ×２５ｍｍ）マルチコア（例えば、１６−２４コア）マイクロプロセッサ５８６用のデカップリングキャパシタとして利用されることが可能な、例えば２４−４８個のキャパシタなどの、多数の積層埋込キャパシタ５８０を含む配線基板５００の構築を可能にするので有利である。さらに、多数の積層埋込キャパシタ５８０を用いる配線基板５００の構築は、マイクロプロセッサの中又は上に組み込むことなく、可能な限りマイクロプロセッサ５８６の近くにキャパシタを置くことを可能にする。方法１及び配線基板５００は、配線基板５００上の非常に大きいサイズのマイクロプロセッサ５８６を効果的にデカップリングするための新たな方法及び装置を提供する。

方法１は、第１のキャパシタ担持層５１０を形成すること１０を含んでいる。第１のキャパシタ担持層５１０は、上面５１４と、下面５１６と、第１の開口部分５１８とを持つ第１のコア基板５１２を有する。第１のコア基板５１２は、如何なる好適厚さを有していてもよく、この好適厚さは、様々な実施形態において約１５０μｍから約２５０μｍを含み、より特には約１７５μｍから約２２５μｍを含み、一実施形態において約２００μｍを含む。第１の開口部分５１８に、第１の電極５２４と第２の電極５２６とを持つ第１のチップキャパシタ５２２が埋め込まれる。上面５１４上に第１の絶縁層５２８が配設される。下面５１６上に第２の絶縁層５３２が配設される。絶縁層５２８、５３２はまた、それらの外表面にそれぞれのメタライゼーション層５３３、５３５を含むことができ、メタライゼーション層５３３、５３５は、例えば、一実施形態において約２１μｍから約２５μｍ（公称２１μｍ）とし得る任意の好適厚さ（ｔ_ｍ）を持つ。第１のコア基板５１２は、その外表面に、一実施形態において約２１μｍから約２５μｍとし得る任意の好適厚さ（ｔ_ｍ）を持つメタライゼーション層５１３、５１５を有し得る。第１の上部導電ビア５３４が、第１の絶縁層５２８を貫いて延在して第１の電極５２４と導電接触している。第２の上部導電ビア５３６が、第１の絶縁層５２８を貫いて延在して第２の電極５２６と導電接触している。第１の下部導電ビア５３８が、第２の絶縁層５３２を貫いて延在して第１の電極５２４と導電接触している。第２の下部導電ビア５４２が、第２の絶縁層５３２を貫いて延在して第２の電極５２６と導電接触している。第１のキャパシタ担持層５１０は、如何なる好適厚さを有していてもよく、この好適厚さは、様々な実施形態において約３５０μｍから約５５０μｍの範囲、より特には約４００μｍから約５００μｍの範囲、更に特には約４２５μｍから約４７５μｍの範囲とすることができ、一実施形態において約４５０μｍを含む。絶縁層５２８、５３２は、如何なる好適厚さを有していてもよく、この好適厚さは、約１５０μｍから約２５０μｍを含み、より特には約１７５μｍから約２２５μｍを含み、一実施形態において約２００μｍを含む。チップキャパシタ５２２は、如何なる好適厚さを有していてもよく、概して、メタライゼーション層５１３、５１５と第１のコア基板５１２との厚さの和よりも小さい厚さを有し、これは、一実施形態において、約１５０μｍから２２０μｍよりも小さい。

方法１はまた、第２のキャパシタ担持層５２０を形成すること２０を含んでいる。第２のキャパシタ担持層５２０は、上面５５４と、下面５５６と、第２の開口部分５５８とを持つ第２のコア基板５５２を有する。第２のコア基板５５２は、如何なる好適厚さを有していてもよく、この好適厚さは、様々な実施形態において約１５０μｍから約２５０μｍを含み、より特には約１７５μｍから約２２５μｍを含み、一実施形態において約２００μｍを含む。第２の開口部分５５８に、第１の電極５６４と第２の電極５６６とを持つ第２のチップキャパシタ５６２が埋め込まれる。上面５５４上に第１の絶縁層５６８が配設される。下面５５６上に第２の絶縁層５７２が配設される。絶縁層５６８、５７２はまた、それらの外表面にそれぞれのメタライゼーション層５６１、５６３を含むことができ、メタライゼーション層５６１、５６３は、例えば、一実施形態において約２１μｍから約２５μｍ（公称２１μｍ）とし得る任意の好適厚さを持つ。第２のコア基板５５２は、その外表面に、一実施形態において約２１μｍから約２５μｍ（公称２１μｍ）とし得る任意の好適厚さ（ｔ_ｍ）を持つメタライゼーション層５５３、５５５を有し得る。第１の上部導電ビア５７４が、第１の絶縁層５６８を貫いて延在して第１の電極５６４と導電接触している。第２の上部導電ビア５７６が、第１の絶縁層５６８を貫いて延在して第２の電極５６６と導電接触している。第１の下部導電ビア５７８が、第２の絶縁層５７２を貫いて延在して第１の電極５６４と導電接触している。第２の下部導電ビア５８２が、第２の絶縁層５７２を貫いて延在して第２の電極５６６と導電接触している。第２のキャパシタ担持層５２０は、如何なる好適厚さを有していてもよく、この好適厚さは、様々な実施形態において約３５０μｍから約５５０μｍの範囲、より特には約４００μｍから約５００μｍの範囲、更に特には約４２５μｍから約４７５μｍの範囲とすることができ、一実施形態において約４５０μｍを含む。絶縁層５６８、５７２は、如何なる好適厚さを有していてもよく、この好適厚さは、約１５０μｍから約２５０μｍを含み、より特には約１７５μｍから約２２５μｍを含み、一実施形態において約２００μｍを含む。チップキャパシタ５６２は、如何なる好適厚さを有していてもよく、概して、メタライゼーション層５５３、５５５と第２のコア基板５５２との厚さの和よりも小さい厚さを有し、これは、一実施形態において、約１５０μｍから２２０μｍよりも小さい。

方法１はまた、第１のキャパシタ担持層５１０の第１の絶縁層５２８の上面５２７上に配置された上部絶縁層５３０を有する接合ラミネート５０５を形成すること３０を含んでいる。接合ラミネート５０５はまた、第１のキャパシタ担持層５１０の第２の絶縁層５３２の下面５３１上に配置された中央絶縁層５４０を含む。接合ラミネート５０５はまた、中央絶縁層５４０の下面５３９上に配置された第２のキャパシタ担持層５２０と、第２のキャパシタ担持層５２０の第２の絶縁層５７２の下面５７１上に配置された下部絶縁層５５０とを含む。一実施形態において、接合ラミネート５０５を形成すること３０は、１）未硬化のポリマー樹脂を複数の繊維に埋め込んで有する上部のプリ含浸層又はプリプレグ層６００と、第１のキャパシタ担持層５１０と、中央プリプレグ層６１０と、第２のキャパシタ担持層５２０と、下部プリプレグ層６２０とを順に積み重ねること３２、２）積み重ねた層を押圧すること、及び３）上部プリプレグ層６００、中央プリプレグ層６１０、及び下部プリプレグ層６２０の未硬化ポリマー樹脂を硬化又は重合させること３６で、接合ラミネート５０５、上部絶縁層５３０、中央絶縁層５４０、及び下部絶縁層５５０を形成することを有する。例えば様々なエポキシ及びガラス繊維材料など、好適な樹脂及び繊維材料を含む如何なる好適なプリプレグ材料が使用されてもよい。

方法１は更に、上部絶縁層５３０の外表面５２９及び下部絶縁層５５０の外表面５４９まで接合ラミネート５０５を貫いて延在するスルーホール５６０を形成すること４０を含んでいる。一実施形態において、接合ラミネート５０５を貫いて延在するスルーホール５６０を形成すること４０は、コンピュータ制御される機械ドリルを用いて接合ラミネート５０５を貫いて機械的に孔を開けること４２を有する。スルーホールは、好適な直径（ｄ）及び高さを含め、如何なる好適なサイズを有していてもよい。一実施形態において、スルーホールは直径で約２００μｍであり、スルーホールの高さ（ｈ）は、一実施形態において８００μｍから１２００μｍである接合ラミネート５０５の厚さを貫いて延在する。スルーホール５６０は、所定の位置で配線基板５００の至る所に位置付けられ得る複数のスルーホールを含み得る。

方法１はまた、スルーホール５６０内に導電コーティング５７０を形成すること５０で導電スルーホール５６５を提供することを含んでいる。一実施形態において、スルーホール内に導電コーティング５７０を形成すること５０は、電解めっき又は無電解めっきの何れかを用いて、スルーホール５６０の周縁の全体の中及び周りに金属コーティング層５７０をめっきすることを有する。一実施形態において、金属コーティング層５７０は、純金属又は金属合金を有し、より特には、ここに記載されるものを含め、銅又は銅合金を有し得る。方法１はまた、導電スルーホール５６５を絶縁体５７３で充填すること６０で絶縁体充填導電スルーホール５７５を形成することを含み得る。この絶縁体は、上部、中央及び下部のプリプレグ層を形成するのに用いられる樹脂とは異なる樹脂を含め、何らかの好適な樹脂を含み得る。絶縁体充填導電スルーホール５７５は、配線基板５００の厚さを貫く共通の電気経路（これは、配線基板５００の厚さ全体を貫く電源バス及び／又はグランドバスを供するのに有用であるとともに、配線基板５００のそれぞれの層のうちの何れの間でも信号通信を可能にする）を提供するので、非常に有利である。絶縁体充填導電スルーホール５７５及びそれを作製するのに使用される方法１の部分はまた、第１のキャパシタ担持層５１０の様々な層の各々を形成すること１０及び第２のキャパシタ担持層５２０の様々な層の各々を形成すること２０の間に、一般的に中空ではない金属スルーホールで、スルーホールを構築することを必要としないので、あるいは、必要とされる非中空金属スルーホールの数を有意に削減するので、非常に有利である。一実施形態において、方法１、並びに、スルーホール５６０を形成すること４０、導電コーティング５７０を形成すること５０、及び導電スルーホール５６５を絶縁体５７３で充填すること６０を使用することで、配線基板５００が複数の絶縁体充填導電スルーホール５７５を含むように、複数のスルーホール５６０並びに対応する導電コーティング５７０及び絶縁体５７３を組み込み得る。一実施形態において、方法１はまた、絶縁体充填導電スルーホール５７５を覆って上部導電キャップ５７７及び下部導電キャップ５７９を形成すること７０を含むことができ、また、他の実施形態において、形成すること７０によって、複数の絶縁体充填導電スルーホール５７５を覆う複数の上部導電キャップ５７７及び下部導電キャップ５７９が作製され得る。上部導電キャップ５７７及び下部導電キャップ５７９は、例えば銅又は様々な銅合金などの金属を含むことができ、また、例えばここに記載されるようなめっきなどの、好適な如何なる方法によって形成されてもよい。

一実施形態において、方法１及び第１のキャパシタ担持層５１０を形成すること１０は、第１のキャパシタ担持層５１０の第１の上部導電ビア５３４、第２の上部導電ビア５３６、第１の下部導電ビア５３８、及び第２の下部導電ビア５４２が、第１のキャパシタ担持層５１０の独立したそれぞれの導電体への独立した電気接続のために構成されるようにして実行される。同様に、方法１及び第２のキャパシタ担持層５２０を形成すること２０は、第１の上部導電ビア５７４、第２の上部導電ビア５７６、第１の下部導電ビア５７８、及び第２の下部導電ビア５８２が、第２のキャパシタ担持層５２０の独立したそれぞれの導電体への独立した電気接続のために構成されるようにして実行される。これは非常に有利である。というのは、積層された第１のチップキャパシタ及び第２のチップキャパシタの、それらそれぞれのビアを介した独立した電気接続が、デカップリングキャパシタとしてのこれらキャパシタの個別使用を可能にして、例えば、これらキャパシタがマルチコアマイクロプロセッサ内の複数の異なるコアをデカップリングするために使用されることが可能なようにし得るからである。これは、従来技術に係る積層キャパシタ設計（例えば、積層されたキャパシタの隣接し合う電極が互いに電気接続される）と比較して、有意に改善された回路設計柔軟性を回路設計者に提供する。

方法１の一実施形態において、積み重ねること３２は、第１のチップキャパシタ５２２が第２のチップキャパシタ５６２の上に配置されるように、第１のキャパシタ担持層５１０を第２のキャパシタ担持層５２０に対して位置合わせすること３４を含む。方法１及び配線基板５００の他の一実施形態において、第１のチップキャパシタ５２２は、複数の離間された第１の開口部分５１８に埋め込まれた複数の第１のチップキャパシタ５２２を有し、第２のチップキャパシタ５６２は、複数の離間された第２の開口部分５５８に埋め込まれた複数の第２のチップキャパシタ５６２を有する。この実施形態において、位置合わせすること３４は、それら第１のチップキャパシタ５２２がそれぞれの第２のチップキャパシタ５６２の上に配置されるように、第１のキャパシタ担持層５１０を第２のキャパシタ担持層５２０に対して位置合わせすることを有する。方法１及び配線基板５００のこの実施形態において、配線基板５００はまた、例えば、配線基板５００の最も外側の表面５８８上の、マイクロプロセッサ５８６の長さ及び幅におおよそ一致する所定の領域内に複数の接合コンタクト又はパッド５８７を組み入れることによってなどで、マイクロプロセッサ５８６の電気接続のために構成されたマイクロプロセッサ接合部分５８４を含むことができ、複数の第１のチップキャパシタ５２２及び複数の第２のチップキャパシタ５６２は、マイクロプロセッサ接合部分５８４の下で配線基板５００に埋め込まれる。一例として、マイクロプロセッサ接合部分５８４のサイズは、ここに記載されるマイクロプロセッササイズ（例えば、２８ｍｍ×２８ｍｍ、又は２８ｍｍ×２５ｍｍ）と同じとしてもよく、また、好適な如何なる個数のＣ４コンタクト又はパッド５８９（図２）を含んでいてもよく、特定の実施形態において、約２４０００個に至る接合コンタクト又はパッド５８７を含む。

第１のキャパシタ担持層５１０を形成すること１０及び第２のキャパシタ担持層５２０を形成すること２０は、同じ方法及び材料を用いて実行され得る。好適な如何なる方法及び材料が使用されてもよい。一実施形態において、第１のキャパシタ担持層５１０を形成すること１０及び第２のキャパシタ担持層５２０を形成すること２０は、米国特許第８８２９３５７号に記載された方法及び材料を用いて実行されることができ、この文献の全体をここに援用する。一実施形態において、第１のキャパシタ担持層５１０を形成すること１０及び第２のキャパシタ担持層５２０を形成すること２０は、後述のようにして実行され得る。

第１のキャパシタ担持層５１０を形成すること１０及び／又は第２のキャパシタ担持層５２０を形成すること２０のための１つの方法を、図３及びその他の図を参照して説明する。図３は、一実施形態に従った、第１のキャパシタ担持層５１０を形成すること１０及び／又は第２のキャパシタ担持層５２０を形成すること２０のための内容及び処理を概略的に示すフローチャートである。

処理（Ｓ１１）にて、図４に示すような開始材料として、両面銅張りラミネート１０００が用意される。両面銅張りラミネート１０００は、基板１００、５１２、５５２（コア基板）と、基板１００、５１２、５５２の第１表面（Ｆ１、５１４、５５４）上に形成された銅箔１００１と、基板１００、５１２、５５２の第２表面（Ｆ２、５１６、５５６）上に形成された銅箔１００２とを有している。本実施形態において、基板１００、５１２、５５２は、この段階で完全に硬化されているガラスエポキシからなる。

次に、図３の処理（Ｓ１２）にて、オプションのスルーホール導体（３００ｂ）及び導電層（３０１、５１３、５５３、３０２）が、図４−１９で形成される。スルーホール導体（３００ｂ）及び付随するスルーホールビア導体（３１２ｂ、３２２ｂ）は選択的なものである（図１９）。一実施形態において、配線基板５００は、図２に例示したような基板の厚さ全体を貫いて延在する導電スルーホール５６５のみを含む。他の実施形態において、配線基板５００並びに第１のキャパシタ担持層５１０及び／又は第２のキャパシタ担持層５２０は、導電スルーホール５６５と、処理Ｓ１２−Ｓ１７にて説明されて図４−１９に例示されるような、スルーホール導体（３００ｂ）及び付随するスルーホールビア導体（３１２ｂ、３２２ｂ）を含むこれら担持層内の導電スルーホールとの双方を含む。これら担持層内の導電スルーホールは、配線基板内の更なる内部導体経路を提供し、ボード内での高められた設計柔軟性及び回路密度を提供する。

具体的には、図４に示すように、例えばＣＯ_２レーザ９００を用いて、両面銅張りラミネート１０００を第１表面（Ｆ１、５１４、５５４）側から照射することで孔１００３が形成され、両面銅張りラミネート１０００を第２表面（Ｆ２、５１６、５５６）から照射することで孔１００４が形成される（図５）。孔１００３及び孔１００４の形状及びサイズは、好適な如何なる形状及び／又はサイズであってもよい。孔（１００３、１００４）は、Ｘ−Ｙ平面上で実質的に同じ位置に形成され、これらが最終的に接続されて、両面銅張りラミネート１０００を貫通するスルーホール（３００ａ）を形成する。スルーホール（３００ａ）の形状は、例えば、スルーホール導体（３００ｂ）に対応して砂時計状である（図７参照）。孔１００３と孔１００４との境界が、最も狭い部分（３００ｃ）に相当する（図５−７参照）。第１表面（Ｆ１）でのレーザ照射及び第２表面（Ｆ２、５１６、５５６）でのレーザ照射は、同時に行われてもよいし、一度に一表面ずつ行われてもよい。スルーホール（３００ａ）が形成された後、スルーホール（３００ａ）表面でデスミア処理を行うことが好ましい。デスミア処理により、不所望の導通（回路短絡）が抑制される。さらに、レーザ光の吸収効率を高めるため、レーザ照射に先立って、銅箔（１００１、１００２）の表面で黒色酸化物（黒染め）処理を行ってもよい。レーザを用いることに代えて、スルーホール（３００ａ）は、ドリル、エッチング、又はこれらに類するものを用いて形成されてもよい。しかしながら、レーザを用いて加工することによって、微細加工が容易にされる。とりわけ、基板１００、５１２、５５２の熱膨張係数が低いときには、ドリルを用いることは困難であるので、レーザ加工が有効である。

次に、図６に示すように、銅箔（１００１、１００２）上及びスルーホール（３００ａ）内に、例えばパネルめっき法を用いて、例えば銅めっき１００５が形成される。具体的には、めっきが実行される。一実施形態において、先ず無電解めっきを実行し、続いて、無電解めっきされた膜をシード層として、めっき溶液を用いて電解めっきを実行することで、めっき１００５が形成される。従って、スルーホール（３００ａ）内にめっき１００５が充填されて、スルーホール導体（３００ｂ）が形成される。

次に、例えば、基板上に付与されたエッチングレジストとエッチング溶液とを用いて、基板１００、５１２、５５２の第１表面（Ｆ１、５１４、５５４）及び第２表面（Ｆ２、５１６、５５６）の上に形成された各導電層がパターニングされる。具体的には、導電層３０１、５１３、５５３、又は３０２、５１５、５５５に一致するパターンを持つエッチングレジストによって各導電層が覆われ、エッチングレジストによって覆われていない各導電層の部分（エッチングレジストの開口部分を通して露出された部分）がエッチング除去される。そうすることで、図７に示すように、基板１００、５１２、５５２の第１表面（Ｆ１、５１４、５５４）及び第２表面（Ｆ２、５１６、５５６）の上に、それぞれ、導電層（３０１、５１３、５５３）及び導電層（３０２、５１５、５５５）が形成される。好適な如何なる形態の金属エッチングが使用されてもよい。エッチングは湿式に限定されず、乾式もまた使用され得る。

本実施形態において、後に例えば図１０で示すキャビティ（穴）（Ｒ１０、５１８、５５８）に対応した、図８Ａに示す領域（Ｒ１００）内では、基板１００、５１２、５５２上に導電層３０１、５１３、５５３は形成されない。導電層３０１、５１３、５５３がこのような導電パターンを有する場合、形成すべきキャビティ（Ｒ１０、５１８、５５８）の位置及び形状が明らかであるので、例えばパンチ、ルーター、又はその他の穴形成ツールの使用などによる穴形成ツール５１１を用いた後の処理（図３の処理（Ｓ１３））でキャビティを形成することが、いっそう容易である。

しかしながら、導電層３０１、５１３、５５３の導電パターンは、図８Ａに示すパターンに限定されるものではない。例えば、図８Ｂに示すように、例えばパンチ、ルーター、又はその他の穴形成ツールの使用などによる後の処理（図３の処理（Ｓ１３））で除去すべき基板１００、５１２、５５２の部分のみから、導電層３０１、５１３、５５３を除くことも１つの選択肢である。そのような場合、導電層３０１、５１３、５５３は、穴形成ツールによって除去されることになる部分の内側にも存在する。導電層３０１、５１３、５５３がこのように形成されるとき、キャビティ（図１０に示すＲ１０、５１８、５５８）を形成するときに穴形成ツールを位置合わせすることも、いっそう容易である。

また、図８Ａに示すように、本実施形態において導電層３０１、５１３、５５３はアライメントマーク（３０１ａ）を有している。アライメントマーク（３０１ａ）は、例えば、後の処理（図３の処理（Ｓ１４））で光学的に認識可能なパターンであり、例えば、エッチング又はそれに類するものにより導電体を部分的に除去することによって形成される。本実施形態において、アライメントマーク（３０１ａ）は、領域（Ｒ１００）の周り（例えば、四隅）に配置されている。しかしながら、これは唯一の選択肢ではない。好適な如何なる形状及び位置若しくは配置のアライメントマーク（３０１ａ）が使用されてもよい。アライメントマーク（３０１ａ）の位置決め及び形状は、具体的に限定されるものではない。

次に、図３の処理（Ｓ１３）にて、キャビティ（図１０のＲ１０、５１８、５５８）が基板１００、５１２、５５２（コア基板）内に形成される。本実施形態において、図９に示すように、例えば機械的なパンチ、ルーター、又はその他の穴形成ツールなどの、穴形成ツール５１１（図９）を基板１００、５１２、５５２と接触させることで、図１０に示すようなキャビティ（Ｒ１０、５１８、５５８）が形成される。具体的には、例えば、図８Ａに示すように、穴形成ツール５１１を用いて例えば長方形などの形状を除去することで、キャビティ（Ｒ１０、５１８、５５８）に対応する基板１００、５１２、５５２の領域（Ｒ１００）がその周囲部分から切り離されるようにされる。穴形成ツール５１１は、例えば、基板１００、５１２、５５２の第１表面（Ｆ１、５１４、５５４）に対して実質的に垂直に導入される。従って、図１０に示すようにキャビティ（Ｒ１０、５１８、５５８）が形成される。キャビティ（Ｒ１０、５１８、５５８）は穴形成ツール５１１によって形成されるので、本実施形態においてキャビティ（Ｒ１０、５１８、５５８）を形成することは容易である。キャビティ（Ｒ１０、５１８、５５８）は、チップキャパシタ２００、５２２、５６２用の収容空間となる。

次に、図３の処理（Ｓ１４）にて、基板１００、５１２、５５２のキャビティ（Ｒ１０、５１８、５５８）内にチップキャパシタ２００、５２２、５６２が位置付けられる。

具体的には、図１１に示すように、例えば粘着テープ又はＰＥＴ（ポリエチレンテレフタレート）を含め、何らかの好適材料からなるキャリア１００６が、基板１００、５１２、５５２の片面（例えば、第２表面（Ｆ２））上に配置される。従って、キャビティ（Ｒ１０、５１８、５５８）の一方の開口部がキャリア１００６によって覆われる。本実施形態において、キャリア１００６は粘着シート（例えばテープなど）からなり、その粘着側が基板１００、５１２、５５２に面している。キャリアは、例えばラミネーションによって、基板１００、５１２、５５２に接着される。

次に、図１２に示すように、キャビティ（Ｒ１０、５１８、５５８）の覆われた開口部とは反対側の開口部（Ｚ１側）からキャビティ（Ｒ１０、５１８、５５８）内に、チップキャパシタ２００、５２２、５６２が配置される。チップキャパシタ２００、５２２、５６２は、例えば部品マウンタを用いて、キャビティ（Ｒ１０、５１８、５５８）に入れられる。例えば、チップキャパシタ２００、５２２、５６２は、真空チャック又はそれに類するものの上に保持され、キャビティ（Ｒ１０、５１８、５５８）（Ｚ１側）の上方の領域に搬送され、その領域から鉛直に下降され、そしてキャビティに入れられる。従って、チップキャパシタ２００、５２２、５６２は、図１３に示すように、キャリア１００６（粘着シート）上に位置付けられる。チップキャパシタ２００、５２２、５６２の位置を決めるとき、アライメントマーク（３０１ａ）（図８Ａ、８Ｂ参照）を使用することが好ましい。そうすることで、チップキャパシタ２００、５２２、５６２とキャビティ（Ｒ１０、５１８、５５８）とのアライメント精度が高められる。

本実施形態において、チップキャパシタ２００、５２２、５６２の第１及び第２の電極（２１０、５２４、５６４、及び２２０、５２６、５６６）並びに導電層（３０１、５１３、５５３、及び３０２、５１５、５５５）の表面は、粗面化されていない。しかしながら、これらは、要求に応じて、エッチング又はそれに類するものによって粗面化されてもよい。

次に、図３の処理（Ｓ１５）にて、図１４に示すように、基板１００、５１２、５５２の第１表面（Ｆ１、５１４、５５４）の上、及びキャビティ（Ｒ１０、５１８、５５８）（穴）の覆われた開口部とは反対側（Ｚ１側）であるキャパシタ２００、５２２、５６２の第３表面（Ｆ３）の上に、半硬化絶縁層１０１（第１の層間絶縁層の前段階のもの（プリカーサ））が配置される。また、第１の絶縁層１０１、５２８、５６８の上に銅箔１１１（第１の銅箔）が配置される。第１の絶縁層１０１は、例えば、ガラスエポキシプリプレグからなる。次いで、図１５Ａに示すように、半硬化絶縁層１０１を押圧することによって、絶縁層１０１からキャビティ（Ｒ１０）に樹脂が流し込まれる。従って、図１５Ｂに示すように、基板１００、５１２、５５２とキャビティ（Ｒ１０、５１８、５５８）内のチップキャパシタ２００、５２２、５６２との間の隙間（Ｒ１）に絶縁体（１０１ａ）（絶縁層１０１の樹脂）が充填される。その時間中、基板１００、５１２、５５２とチップキャパシタ２００、５２２、５６２との間の隙間が狭い場合には、例えチップキャパシタがしっかりと固定されていなくても、キャビティ（Ｒ１０、５１８、５５８）に流れ込む樹脂の激しさがチップキャパシタ２００、５２２、５６２の位置ずれ又は望ましくない傾斜を生じさせることは殆どない。ここで、絶縁体（１０１ａ）は、基板１００、５１２、５５２又はチップキャパシタ２００、５２２、５６２の何れよりも大きい熱膨張係数を持つ。

キャビティ（Ｒ１０）に絶縁体（１０１ａ）が充填された後、充填樹脂（絶縁体１０１ａ）とキャパシタ２００とが前もって接着される。具体的には、充填樹脂が加熱されて、それがキャパシタ２００を支持することができる程度までの保持力を得る。そうすることで、キャリア１００６によって支持されたキャパシタ２００が、充填樹脂によって支持される。その後、キャリア１００６が除去される。

この段階において、絶縁体（１０１ａ）（充填樹脂）及び絶縁層１０１は、半硬化されているのみであり、完全には硬化されていない。しかしながら、これは唯一の選択肢ではなく、絶縁体（１０１ａ）及び絶縁層１０１は、例えば、硬化された第１の絶縁層１０１、５２８、５６８を形成するよう、この段階で完全に硬化されてもよい。

次に、図３の処理（Ｓ１６）にて、基板１００、５１２、５５２の第２表面（Ｆ２、５１６、５５６）側にビルドアップ部分が形成される。

具体的には、図１６に示すように、基板１００の第２表面（Ｆ２）上に絶縁層１０２（第２の層間絶縁層の前段階のもの）及び銅箔１２１（第２の銅箔）が位置付けられる。絶縁層１０２は、例えば、ガラスエポキシプリプレグからなる。次いで、例えば押圧することによって、半硬化された絶縁層１０２が基板１００、５１２、５５２及びチップキャパシタ２００、５２２、５６２に接着され、そして、絶縁層（１０１、１０２）が各々熱硬化されて、（硬化された）第１の絶縁層１０１、５２８、５６８及び（硬化された）第２の絶縁層１０３、５３２、５７２を形成する。本実施形態において、キャビティ（Ｒ１０、５１８、５５８）に充填される樹脂は、粘着シート（キャリア１００６）が除去された後に硬化されるので、絶縁層（１０１、１０２）を同時に硬化させることができる。両方の表面の絶縁層（１０１、１０２）を同時に硬化させることにより、基板１００、５１２、５５２の反りが抑制され、より薄い基板を作製することがいっそう容易である。

図３の後続処理（Ｓ１７）にて、ビア導体及び導電層が形成される。

特に、例えばレーザを用いることにより、図１７に示すように、硬化された絶縁層１０１、５２８、５６８及び銅箔１１１の中に、孔（３１１ａ、３１２ａ）（各々がビアホール）が形成され、硬化された絶縁層１０２、５３２、５７２及び銅箔１２１の中に、孔（３２１ａ、３２２ａ）（各々がビアホール）が形成される。孔（３１１ａ、３１２ａ）は各々、硬化された絶縁層１０１、５２８、５６８及び銅箔１１１を貫通し、孔（３２１ａ、３２２ａ）は各々、硬化された絶縁層１０２、５３２、５７２及び銅箔１２１を貫通する。そして、孔（３１１ａ、３２１ａ）は各々、キャパシタ２００、５２２、５６２の電極２１０、５２４、５６４、又は２２０、５２６、５６６に達し、孔（３１２ａ、３２２ａ）は各々、スルーホール導体（３００ｂ）の直上のスポットに達する。

次に、図１８Ａ（複製した参照符号付けは、スペースの制約により図１８Ａ−１９では止めているが、これらの図にも適用可能であることが当業者によって理解されるであろう）に示すように、例えば化学めっき法を用いて、銅箔（１１１、１２１）の上及び孔（３１１ａ、３１２ａ、３２１ａ、３２２ａ）の中に、例えば無電解銅めっき膜（１００７、１００８）などのめっき膜が形成される。無電解めっきに先立って、例えば浸漬によって、絶縁層（１０１、１０２）の表面上に、パラジウム又はそれに類するものからなる触媒を吸着させてもよい。

次に、図１８Ｂに示すように、リソグラフィ技術、印刷、又はこれらに類するものの使用により、第１表面（Ｆ１、５１４、５５４）側の（無電解めっき膜１００７上の）主表面に、開口部分（１００９ａ）を有するめっきレジスト１００９が形成され、第２表面（Ｆ２、５１６、５５６）側の（無電解めっき膜１００８上の）主表面に、開口部分（１０１０ａ）を有するめっきレジスト１０１０が形成される。開口部分（１００９ａ、１０１０ａ）は、それぞれ、導電層（１１０、１２０）（図１９）に対応するパターンを持つ。

次に、図１８Ｃに示すように、例えばパターンめっき法を用いて、例えば電解銅めっき（１０１１、１０１２）が、それぞれ、めっきレジスト（１００９、１０１０）の開口部分（１００９ａ、１０１０ａ）内に形成される。具体的には、めっきする材料としての銅がアノードに接続され、めっきされるべき材料としての無電解めっき膜（１００７、１００８）がカソードに接続され、そして、基板がめっき溶液に浸漬される。次いで、無電解めっき膜（１００７、１００８）の表面に銅が堆積されるように電流を流すよう、両極間にＤＣ電圧が印加される。従って、ビアホール（３１１ａ、３１２ａ）及びビアホール（３２１ａ、３２２ａ）の中にそれぞれ電解めっき（１０１１、１０１２）が充填されて、例えば銅めっきからなるビア導体（３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂ）が形成される。そして、完成した第１のキャパシタ担持層５１０及び／又は第２のキャパシタ担持層５２０が、ここに記載された配線基板を製造する方法１に従って使用され得る。

本発明の様々な実施形態の説明は、例示の目的で提示したものであり、網羅的であることや、開示した実施形態に限定されることを意図したものではない。記載された実施形態の範囲及び精神を逸脱することなく、数多くの変更及び変形が当業者に明らかになるであろう。ここで使用した用語は、実施形態の原理、実用的な適用、又は商業界で見出されるテクノロジーに対する技術改善を最も良く説明するために、あるいは、ここに開示した実施形態を当業者が理解することを可能にするために選んだものである。

５００ 配線基板
５０５ 接合ラミネート
５１０、５２０ キャパシタ担持層
１００、５１２、５５２ キャパシタ担持層のコア基板
Ｒ１０、５１８、５５８ キャビティ（コア基板の開口部分）
２００、５２２、５６２ チップキャパシタ
２１０、５２４、５６４ チップキャパシタの第１の電極
２２０、５２６、５６６ チップキャパシタの第２の電極
５３０ 上部絶縁層
５４０ 中央絶縁層
５５０ 下部絶縁層
５６０ スルーホール
５６５ 導電スルーホール
５７０ 導電コーティング
５７３ 絶縁体
５７５ 絶縁体充填導電スルーホール
５７７ 上部導電キャップ
５７９ 下部導電キャップ
５８４ マイクロプロセッサ接合部分
６００ 上部プリプレグ層
６１０ 中央プリプレグ層
６２０ 下部プリプレグ層

Claims (17)

1. 配線基板を製造する方法であって、
   第１のチップキャパシタを埋め込んだ第１のキャパシタ担持層を形成し、
   第２のチップキャパシタを埋め込んだ第２のキャパシタ担持層を形成し、
   前記第１のキャパシタ担持層の第１の絶縁層の上面上に配置される上部絶縁層と、前記第１のキャパシタ担持層の第２の絶縁層の下面上に配置される中央絶縁層であり、前記第２のキャパシタ担持層が当該中央絶縁層の下面上に配置される、中央絶縁層と、前記第２のキャパシタ担持層の第２の絶縁層の下面上に配置される下部絶縁層と、を有する接合ラミネートを形成し、
   前記上部絶縁層の外表面及び前記下部絶縁層の外表面まで前記接合ラミネートを貫いて延在するスルーホールを形成し、且つ
   前記スルーホール内に導電コーティングを形成することで、導電スルーホールを提供する、
   ことを有する方法。
2. 前記第１のキャパシタ担持層は、上面、下面、及び第１の開口部分を持つ第１のコア基板と、前記第１の開口部分に埋め込まれる、第１の電極及び第２の電極を持つ前記第１のチップキャパシタと、該上面上に配置される前記第１の絶縁層と、該下面上に配置される前記第２の絶縁層と、該第１の絶縁層を貫いて延在して該第１の電極と導電接触する第１の上部導電ビアと、該第１の絶縁層を貫いて延在して該第２の電極と導電接触する第２の上部導電ビアと、該第２の絶縁層を貫いて延在して該第１の電極と導電接触する第１の下部導電ビアと、該第２の絶縁層を貫いて延在して該第２の電極と導電接触する第２の下部導電ビアとを有し、
   前記第２のキャパシタ担持層は、上面、下面、及び第２の開口部分を持つ第２のコア基板と、前記第２の開口部分に埋め込まれる、第１の電極及び第２の電極を持つ前記第２のチップキャパシタと、該上面上に配置される第１の絶縁層と、該下面上に配置される前記第２の絶縁層と、該第１の絶縁層を貫いて延在して該第１の電極と導電接触する第１の上部導電ビアと、該第１の絶縁層を貫いて延在して該第２の電極と導電接触する第２の上部導電ビアと、該第２の絶縁層を貫いて延在して該第１の電極と導電接触する第１の下部導電ビアと、該第２の絶縁層を貫いて延在して該第２の電極と導電接触する第２の下部導電ビアとを有する、
   請求項１に記載の方法。
3. 前記導電スルーホールを絶縁体で充填することで、絶縁体充填導電スルーホールを形成する、ことを更に有する請求項１に記載の方法。
4. 前記絶縁体充填導電スルーホールを覆って上部導電キャップ及び下部導電キャップを形成する、ことを更に有する請求項３に記載の方法。
5. 前記第１のキャパシタ担持層の、前記第１の上部導電ビア、前記第２の上部導電ビア、前記第１の下部導電ビア、及び前記第２の下部導電ビアは、前記第１のキャパシタ担持層の独立したそれぞれの導電体への独立した電気接続のために構成され、前記第２のキャパシタ担持層の、前記第１の上部導電ビア、前記第２の上部導電ビア、前記第１の下部導電ビア、及び前記第２の下部導電ビアは、前記第２のキャパシタ担持層の独立したそれぞれの導電体への独立した電気接続のために構成される、請求項２に記載の方法。
6. 前記第１のチップキャパシタは、複数の離間された第１の開口部分に埋め込まれる複数の第１のチップキャパシタを有し、前記第２のチップキャパシタは、複数の離間された第２の開口部分に埋め込まれる複数の第２のチップキャパシタを有する、請求項１乃至５の何れか一項に記載の方法。
7. 前記第１のチップキャパシタが前記第２のチップキャパシタの上に配置されるように、前記第１のキャパシタ担持層を前記第２のキャパシタ担持層に対して位置合わせする、ことを更に有する請求項１乃至６の何れか一項に記載の方法。
8. 前記配線基板は、マイクロプロセッサ接合部分を有し、前記第１のチップキャパシタ及び前記第２のチップキャパシタは、前記マイクロプロセッサ接合部分の下で前記配線基板に埋め込まれる、請求項１乃至７の何れか一項に記載の方法。
9. 前記接合ラミネートを形成することは、
   順に、上部プリプレグ層、前記第１のキャパシタ担持層、中央プリプレグ層、前記第２のキャパシタ担持層、及び下部プリプレグ層を積み重ね、且つ
   圧力及び温度の下で、前記上部プリプレグ層、前記中央プリプレグ層、及び前記下部プリプレグ層をラミネートすることで、前記接合ラミネート、並びに、前記上部絶縁層、前記中央絶縁層、及び前記下部絶縁層を形成する
   ことを有する、請求項１乃至８の何れか一項に記載の方法。
10. 前記接合ラミネートを貫いて延在するスルーホールを形成することは、前記接合ラミネートを貫いて機械的に孔を開けることを有する、請求項１乃至９の何れか一項に記載の方法。
11. 接合ラミネートを有する配線基板であって、
    前記接合ラミネートは、
    第１のチップキャパシタを埋め込んだ第１のキャパシタ担持層と、
    第２のチップキャパシタを埋め込んだ第２のキャパシタ担持層と、
    前記第１のキャパシタ担持層の第１の絶縁層の上面上に配置された上部絶縁層と、
    前記第１のキャパシタ担持層の第２の絶縁層の下面上に配置された中央絶縁層であり、前記第２のキャパシタ担持層が当該中央絶縁層の下面上に配置されている、中央絶縁層と、
    前記第２のキャパシタ担持層の第２の絶縁層の下面上に配置された下部絶縁層と
    を有する、
    配線基板。
12. 前記第１のキャパシタ担持層は、上面、下面、及び第１の開口部分を持つ第１のコア基板と、前記第１の開口部分に埋め込まれた、第１の電極及び第２の電極を持つ前記第１のチップキャパシタと、該上面上に配置された前記第１の絶縁層と、該下面上に配置された前記第２の絶縁層と、該第１の絶縁層を貫いて延在して該第１の電極と導電接触した第１の上部導電ビアと、該第１の絶縁層を貫いて延在して該第２の電極と導電接触した第２の上部導電ビアと、該第２の絶縁層を貫いて延在して該第１の電極と導電接触した第１の下部導電ビアと、該第２の絶縁層を貫いて延在して該第２の電極と導電接触した第２の下部導電ビアとを有し、
    前記第２のキャパシタ担持層は、上面、下面、及び第２の開口部分を持つ第２のコア基板と、前記第２の開口部分に埋め込まれた、第１の電極及び第２の電極を持つ前記第２のチップキャパシタと、該上面上に配置された第１の絶縁層と、該下面上に配置された前記第２の絶縁層と、該第１の絶縁層を貫いて延在して該第１の電極と導電接触した第１の上部導電ビアと、該第１の絶縁層を貫いて延在して該第２の電極と導電接触した第２の上部導電ビアと、該第２の絶縁層を貫いて延在して該第１の電極と導電接触した第１の下部導電ビアと、該第２の絶縁層を貫いて延在して該第２の電極と導電接触した第２の下部導電ビアとを有する、
    請求項１１に記載の配線基板。
13. 前記上部絶縁層の外表面及び前記下部絶縁層の外表面まで前記接合ラミネートを貫いて延在した少なくとも１つの導電スルーホール、を更に有する請求項１１又は１２に記載の配線基板。
14. 前記導電スルーホールは、スルーホール孔上に形成された導電コーティングと、前記導電コーティング上に配置されて前記スルーホール孔を充填した絶縁体と、前記導電コーティングに導電接続されて、前記上部絶縁層及び前記下部絶縁層の外表面上に配置された、一対の反対側の導電キャップとを有する、請求項１３に記載の配線基板。
15. 前記少なくとも１つの導電スルーホールは、複数の導電スルーホールを有する、請求項１３又は１４に記載の配線基板。
16. 前記第１のチップキャパシタは、複数の離間された第１の開口部分に埋め込まれた複数の第１のチップキャパシタを有し、前記第２のチップキャパシタは、複数の離間された第２の開口部分に埋め込まれた複数の第２のチップキャパシタを有する、請求項１１乃至１５の何れか一項に記載の配線基板。
17. 当該配線基板は、マイクロプロセッサ接合部分を有し、前記第１のチップキャパシタ及び前記第２のチップキャパシタは、前記マイクロプロセッサ接合部分の下で当該配線基板に埋め込まれている、請求項１１乃至１６の何れか一項に記載の配線基板。
    

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